KR101932727B1 - 범프 구조물, 이를 갖는 반도체 패키지 및 이의 제조 방법 - Google Patents

범프 구조물, 이를 갖는 반도체 패키지 및 이의 제조 방법 Download PDF

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KR101932727B1
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Abstract

범프 구조물은 제1 범프 및 제2 범프를 포함한다. 상기 제1 범프는 기판의 접속 패드 상에 배치되고, 상기 접속 패드로부터 연장하며 제1 폭을 갖는 하부, 상기 제1 폭보다 작은 제2 폭을 갖는 중앙부 및 상기 제2 폭보다 큰 제3 폭을 갖는 상부를 구비한다. 상기 제2 범프는 상기 제1 범프의 상부 상에 배치된다.

Description

범프 구조물, 이를 갖는 반도체 패키지 및 이의 제조 방법{BUMP STRUCTURE, SEMICONDUCTOR PACKAGE HAVING THE BUMP STRUCTURE, AND METHOD OF MANUFACTURING THE BUMP STRUCTURE}
본 발명은 범프 구조물, 이를 갖는 반도체 패키지 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 반도체 장치들 간의 전기적 접속을 위한 범프 구조물, 이를 갖는 반도체 패키지 및 상기 범프 구조물을 제조하는 방법에 관한 것이다.
반도체 패키지는 반도체 칩과 실장 기판을 전기적으로 연결시키는 매개체를 포함한다. 전기적 연결 매개체는 도전성 와이어, 범프 등을 포함할 수 있다. 특히, 상기 범프를 통해서 반도체 칩이 실장 기판에 연결되는 구조를 갖는 반도체 패키지를 플립 칩 패키지이라고도 한다.
최근 반도체 장치의 고속화, 고집적화에 다라 반도체 패키지의 입출력 핀들의 개수가 비약적으로 증가하고 접속 패드의 크기 및 피치가 급속히 줄어들고 있다. 특히, 상기 범프가 구리를 포함하는 기둥 구조를 가지고 있을 때, 열이나 물리적 충격이 상기 범프가 연결된 접속 패드의 하부 영역으로 전달되어 크랙 및 박리 불량이 발생하는 문제점이 있다.
본 발명의 일 목적은 미세한 피치를 갖는 접속 패드들을 갖는 반도체 장치들을 신뢰성있게 전기적으로 접속시킬 수 있는 범프 구조물을 제공하는 데 있다.
본 발명의 다른 목적은 상기 범프 구조물을 포함하는 반도체 패키지를 제공하는 데 있다.
본 발명의 또 다른 목적은 상기 범프 구조물을 제조하는 방법을 제공하는 데 있다.
다만, 본 발명의 해결하고자 하는 과제는 상기 언급된 과제에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
상기 본 발명의 일 목적을 달성하기 위해 본 발명의 실시예들에 따른 범프 구조물은 제1 범프 및 제2 범프를 포함한다. 상기 제1 범프는 기판의 접속 패드 상에 배치되고, 상기 접속 패드로부터 연장하며 제1 폭을 갖는 하부, 상기 제1 폭보다 작은 제2 폭을 갖는 중앙부 및 상기 제2 폭보다 큰 제3 폭을 갖는 상부를 구비한다. 상기 제2 범프는 상기 제1 범프의 상부 상에 배치된다.
예시적인 실시예들에 있어서, 상기 제1 범프의 하부는 제1 도전성 물질을 포함하고, 상기 제1 범프의 중앙부는 제2 도전성 물질을 포함하고, 상기 제1 범프의 상부는 제3 도전성 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 도전성 물질은 제1 연성을 가지고, 상기 제2 도전성 물질은 상기 제1 연성보다 큰 제2 연성을 가지며, 상기 제3 도전성 물질은 상기 제2 연성보다 작은 제3 연성을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 도전성 물질은 상기 제3 도전성 물질과 동일할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 도전성 물질과 상기 제3 도전성 물질은 구리를 포함할 수 있다. 상기 제2 도전성 물질은 주석을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 범프는 상기 제1 범프의 중앙부의 물질과 동일한 제4 도전성 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 범프는 상기 제2 폭보다 큰 제4 폭을 가질 수 있다.
상기 본 발명의 다른 목적을 달성하기 위해 본 발명의 다른 실시예들에 따른 반도체 패키지는 반도체 칩, 실장 기판, 제1 범프 및 제2 범프를 포함한다. 상기 반도체 칩은 상기 실장 기판 상에 실장된다. 상기 제1 범프는 상기 반도체 칩의 접속 패드 상에 배치되고, 상기 접속 패드로부터 연장하며 제1 폭을 갖는 하부, 상기 제1 폭보다 작은 제2 폭을 갖는 중앙부 및 상기 제2 폭보다 큰 제3 폭을 갖는 상부를 구비한다. 상기 제2 범프는 상기 제1 범프의 상부 상에 배치되며 상기 실장 기판의 접속 패드에 부착된다.
예시적인 실시예들에 있어서, 상기 제1 범프의 중앙부는 상기 제1 범프의 하부 및 상부보다 큰 연성을 갖는 도전성 물질을 포함할 수 있다.
상기 본 발명의 또 다른 목적을 달성하기 위해 본 발명의 또 다른 실시예들에 따른 반도체 패키지의 제조 방법에 있어서, 기판의 접속 패드 상에, 제1 폭을 갖는 하부, 상기 제1 폭보다 작은 제2 폭을 갖는 중앙부 및 상기 제2 폭보다 큰 제3 폭을 갖는 상부를 구비하는 제1 범프를 형성한다. 상기 제1 범프의 상부에 제2 범프를 형성한다.
예시적인 실시예들에 있어서, 상기 제1 범프를 형성하는 단계는, 상기 기판 상에, 상기 접속 패드를 노출시키며 중앙부 측벽의 폭이 상부 측벽과 하부 측벽의 폭보다 작은 개구를 갖는 포토레지스트 패턴을 형성하는 단계, 및 상기 포토레지스트 패턴의 상기 개구를 도전성 물질로 충진하여 상기 제1 범프를 형성하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 포토레지스트 패턴을 형성하는 단계는, 상기 기판 상에 상기 접속 패드를 덮는 포토레지스트막을 형성하는 단계, 및 노광 포커스를 조정하여 상기 개구의 측벽 경사를 변화시킴으로써 상기 개구를 갖는 상기 포토레지스트 패턴을 형성하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 방법은 상기 접속 패드 상에 시드층을 형성하는 단계를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 개구를 도전성 물질로 충진하는 단계는, 상기 시드층 상에 제1 도금 공정에 의해 제1 연성을 갖는 제1 도전성 물질로 이루어진 상기 제1 범프의 하부를 형성하는 단계, 상기 제1 범프의 하부 상에 제2 도금 공정에 의해 상기 제1 연성보다 더 큰 제2 연성을 갖는 제2 도전성 물질로 이루어진 상기 제1 범프의 중앙부를 형성하는 단계, 및 상기 제1 범프의 중앙부 상에 제3 도금 공정에 의해 상기 제2 연성보다 더 작은 제3 연성을 갖는 제3 도전성 물질로 이루어진 상기 제1 범프의 상부를 형성하는 단계를 포함할 수 있다.
이와 같이 구성된 발명에 따른 범프 구조물은 미세한 피치를 갖는 접속 패드들을 갖는 반도체 장치들의 전기적 접속을 위해 사용될 수 있다. 상기 범프 구조물은 제1 범프 및 상기 제1 범프의 상부 상에 배치되는 제2 범프를 포함할 수 있다. 상기 제1 범프의 중앙부는 상부와 하부보다 상대적으로 작은 폭(또는 직경)을 가질 수 있다. 또한, 상기 제1 범프의 중앙부는 상부와 하부보다 상대적으로 큰 연성을 가질 수 있다.
이에 따라, 상기 범프 구조물이 길이 방향으로 인장력을 받았을 때, 응력은 상대적으로 작은 폭(또는 직경)을 갖는 상기 제1 범프의 중앙부로 집중적으로 전달되고 상대적으로 우수한 연성을 갖는 상기 제1 범프의 중앙부에 의해 완충 및 흡수될 수 있다.
그러므로, 제조 공정 중에 발생한 응력은 반도체 장치의 접속 패드에 접속된 범프 구조물의 일단부로 집중적으로 전달되는 것이 방지되고, 열이나 충격이 구리로 이루어진 상기 제1 범프의 하부를 통해 상기 접속 패드 아래로 전달되지 않도록 하여 크랙 및 박리를 방지함으로써, 전기적, 기계적 신뢰성을 향상시킬 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 범프 구조물을 나타내는 단면도이다.
도 3 내지 도 12는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 도면들이다.
도 13은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 14 및 도 15는 도 13의 범프 구조물들을 나타내는 단면도들이다.
도 16은 본 발명의 다른 실시예를 도시한 것이다.
도 17은 또 다른 실시예를 도시한 것이다.
도 18은 또 다른 실시예를 도시한 것이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이며, 도 2는 도 1의 범프 구조물을 나타내는 단면도이다. 도 2는 도 1의 A 부분을 나타내는 확대 단면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(100)는 실장 기판(110), 실장 기판(110) 상에 실장되는 반도체 칩(200), 및 실장 기판(110)과 반도체 칩(200)을 접속시키는 범프 구조물을 포함한다.
본 발명의 일 실시예에 있어서, 실장 기판(110)은 서로 마주보는 상부면과 하부면을 갖는 기판일 수 있다. 예를 들면, 실장 기판(110)은 인쇄회로기판(PCB)일 수 있다. 상기 인쇄회로기판은 내부에 비아와 다양한 회로들을 갖는 다층 회로 보드일 수 있다.
실장 기판(110)의 상부면 상에는 접속 패드들(120)이 형성되고, 실장 기판(110)의 하부면 상에는 외부 접속 패드들(130)이 형성될 수 있다. 접속 패드(120)는 제1 절연막 패턴(122)에 의해 노출되고, 외부 접속 패드(130)는 제2 절연막 패턴(132)에 의해 노출될 수 있다.
반도체 칩(200)은 실장 기판(110)의 상부면 상에 실장될 수 있다. 반도체 칩(200)은 다수개의 상기 범프 구조물들을 매개로 실장 기판(110) 상에 실장되고 실장 기판(110)에 전기적으로 연결될 수 있다.
반도체 칩(200)은 내부에 형성된 다수개의 회로 소자들을 포함할 수 있다. 상기 회로 소자는 다수개의 메모리 소자들을 포함할 수 있다. 상기 메모리 소자의 예로는 휘발성 반도체 메모리 소자와 비휘발성 반도체 메모리 소자를 들 수 있다. 상기 휘발성 반도체 메모리 소자의 예로는 DRAM, SRAM 등을 들 수 있다. 상기 비휘발성 반도체 메모리 소자의 예로는 EPROM, EEPROM, Flash EEPROM 등을 들 수 있다.
반도체 칩(200)은 제1 면 및 상기 제1 면에 반대하는 제2 면을 갖는 기판(10)을 포함할 수 있다. 기판(10)의 상기 제1 면 상에는 접속 패드(20)가 형성될 수 있다. 접속 패드(20)는 제3 절연막 패턴(22)에 의해 노출될 수 있다.
본 발명의 일 실시예에 있어서, 상기 범프 구조물은 제1 범프(60) 및 제2 범프(70)를 포함할 수 있다. 제1 범프(60)는 기판(10)의 접속 패드(20) 상에 배치되고, 제2 범프(70)는 제1 범프(60) 상에 배치되며 실장 기판(110)의 접속 패드(120) 상에 부착될 수 있다. 따라서, 반도체 칩(200)은 다수개의 상기 범프 구조물들에 의해 실장 기판(100) 상에 적층되고 실장 기판(110)에 전기적으로 연결될 수 있다.
제1 범프(60)는 접속 패드(20)로부터 적층 방향으로 연장하는 하부(62), 중앙부(64) 및 상부(66)를 포함할 수 있다. 제1 범프(60)의 하부(62)는 제1 폭(W1)을 가질 수 있다. 제1 범프(60)의 중앙부(64)는 제1 폭(W1)보다 작은 제2 폭(W2)을 가질 수 있다. 제1 범프(60)의 상부(66)는 제2 폭(W2)보다 큰 제3 폭(W3)을 가질 수 있다. 제2 범프(70)는 제2 폭(W2)보다 큰 제4 폭(W4)을 가질 수 있다.
제1 범프(60)는 다른 물질들로 이루어진 복합층일 수 있다. 제1 범프(60)의 하부(62)는 제1 도전성 물질을 포함할 수 있다. 제1 범프(60)의 중앙부(64)는 제2 도전성 물질을 포함할 수 있다. 제1 범프(60)의 상부(66)는 제3 도전성 물질을 포함할 수 있다. 제2 범프(70)는 제4 도전성 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 도전성 물질은 제1 연성을 가지고, 상기 제2 도전성 물질은 상기 제1 연성보다 더 큰 제2 연성을 가지며, 상기 제3 도전성 물질은 상기 제2 연성보다 더 작은 제3 연성을 가질 수 있다. 상기 제1 도전성 물질은 상기 제3 도전성 물질과 실질적으로 동일할 수 있다. 상기 제2 도전성 물질은 상기 제4 도전성 물질과 실질적으로 동일할 수 있다.
예를 들면, 제1 범프(60)의 하부(62)와 제1 범프(60)의 상부(62)는 구리(Cu), 니켈(Ni) 등을 포함할 수 있다. 제1 범프(60)의 중앙부(64)는 주석(Sn)을 포함할 수 있다. 제1 범프(60)는 1 ㎛ 내지 50 ㎛의 높이를 가질 수 있다. 제2 범프(70)는 주석(Sn), 주석/은(Sn/Ag), 주석/구리(Sn/Cu), 주석/인듐(Sn/In)과 같은 솔더를 포함할 수 있다.
본 실시예에 있어서, 기판(10)의 접속 패드(22) 상에는 시드층 패턴(32)이 형성될 수 있다. 이 경우에 있어서, 제1 범프(60)의 하부(62)는 시드층 패턴(32)으로부터 기판(10)에 대해 실질적으로 수직한 방향으로 연장할 수 있다.
밀봉 부재(150)는 실장 기판(110) 상에 형성되어 반도체 칩(200)을 외부로부터 보호할 수 있다. 실장 기판(110)의 외부 접속 패드(132) 상에는 솔더 볼(140)이 배치되고, 반도체 패키지(100)는 솔더 볼들(140)들을 매개로 하여 모듈 기판(도시되지 않음)에 실장되어 메모리 모듈을 구성할 수 있다.
본 발명의 일 실시예에 있어서, 반도체 칩(200)은 제1 범프(60) 및 제1 범프(60) 상의 제2 범프(70)를 이용하여 실장 기판(110) 상에 실장될 수 있다. 제1 범프(60)의 중앙부(64)는 상부(66)와 하부(62)보다 상대적으로 작은 폭(또는 직경)을 가질 수 있다. 또한, 제1 범프(60)의 중앙부(64)는 상부(66)와 하부(62)보다 상대적으로 큰 연성을 가질 수 있다. 따라서, 제1 범프(60)의 중앙부(64)는 상부(66)와 하부(62)보다 경도가 작을 수 있다.
이에 따라, 상기 범프 구조물이 길이 방향으로 인장력을 받았을 때, 응력은 상대적으로 작은 폭(또는 직경)을 갖는 제1 범프(60)의 중앙부(64)로 집중적으로 전달되고 상대적으로 우수한 연성을 갖는 제1 범프(60)의 중앙부(64)에 의해 완충 및 흡수될 수 있다.
그러므로, 응력은 접속 패드(20)에 접속된 하부(62)로 집중적으로 전달되는 것이 방지되고, 열이나 충격이 구리로 이루어진 제1 범프(60)의 하부(62)를 통해 접속 패드(20) 아래로 전달되지 않도록 하여 크랙 및 박리를 방지함으로써, 전기적, 기계적 신뢰성을 향상시킬 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법에 대하여 설명하기로 한다.
도 3 내지 도 12는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 도면들이다.
도 3을 참조하면, 예비 반도체 칩들이 형성된 기판(10)을 마련한다. 기판(10)은 제1 면(12) 및 제1 면(12)과 반대하는 제2 면(14)을 가질 수 있다.
본 발명의 일 실시예에 있어서, 기판(10)은 실리콘 웨이퍼일 수 있다. 상기 웨이퍼는 다이 영역 및 절단 영역을 가질 수 있다. 상기 예비 반도체 칩은 상기 다이 영역에 형성될 수 있다. 즉, 상기 예비 반도체 칩들은 상기 절단 영역에 의해 구분될 수 있다. 상기 절단 영역은 이후의 소잉(sawing) 공정 등에 의해 절단되어 상기 예비 반도체 칩들로부터 개별적으로 분리된 반도체 칩들을 형성할 수 있다.
기판(10)의 제1 면(12) 상에는 다수개의 접속 패드들(20)이 형성될 수 있다. 상기 예비 반도체 칩들은 내부에 형성된 다수개의 회로 소자들을 포함할 수 있다. 입출력 신호들은 상기 접속 패드들을 통해 상기 회로 소자에 입력되거나 상기 회로 소자로부터 출력될 수 있다.
이어서, 기판(10)의 제1 면(12) 상에 절연막 패턴(22)을 형성하여 접속 패드(20)를 노출시키고, 접속 패드(20) 상에 시드층(30)을 형성한다.
예를 들면, 절연막 패턴(22)은 산화물, 질화물 등을 포함할 수 있다. 이들을 단독 또는 이들을 혼합하여 사용할 수 있다. 또한, 절연막 패턴(22)은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 원자층 적층(ALD) 공정, 저압 화학 기상 증착 공정(LPCVD), 스퍼터링(sputtering) 공정 등을 이용하여 형성될 수 있다. 이와 다르게, 절연막 패턴(22)은 스핀 코팅 방법 또는 스프레이 방법에 의해 형성된 폴리머(polymer) 막일 수 있다.
시드층(30)은 티타늄/구리(Ti/Cu), 티타늄/팔라듐(Ti/Pd), 티타늄/니켈(Ti/Ni), 크롬/구리(Cr/Cu) 또는 이들의 조합으로 이루어진 합금층을 포함할 수 있다. 시드층(30)은 스퍼터링 공정에 의해 형성될 수 있다.
도 4를 참조하면, 기판(10)의 제1 면(12) 상에 접속 패드(20)를 덮는 포토레지스트막(40)을 형성한다.
예를 들면, 포토레지스트막(40)의 두께는 1 ㎛ 내지 50 ㎛의 두께를 가질 수 있다. 상기 포토레지스트막의 두께는 상기 범프 구조물의 높이, 변형 및 공정 마진, 상기 반도체 칩과 상기 실장 기판 사이의 거리 등을 고려하여 선택될 수 있다.
도 5 및 도 6을 참조하면, 기판(10)의 제1 면(12) 상에 포토레지스트 패턴(50)을 형성한다. 포토레지스트막(40) 상에 노광 공정을 수행하여 접속 패드(20)를 노출시키는 개구(52)를 갖는 포토레지스트 패턴(50)을 형성할 수 있다.
노광 공정을 수행할 때, 노광 포커스를 조정함으로써 포토레지스트 패턴(50)의 개구(52)가 개구 깊이에 따라 변화하는 폭을 갖도록 형성될 수 있다. 즉, 개구(52)의 측벽 경사량은 패턴 노광 시 포커스의 변화에 따라 결정될 수 있다.
도 6은 도 5에서 설명된 노광 공정에 의해 형성된 포토레지스트 패턴(50)을 나타내는 주사전자현미경(SEM) 이미지이다. 개구(52)의 측벽 프로파일은 곡선 형태로 형성될 수 있다. 개구(52)의 중심부의 폭이 상대적으로 더 작을 수 있다. 도 5에 도시된 바와 같이, 개구(52)의 중앙부 측벽의 폭(D2)은 하부 측벽의 폭(D1)보다 작을 수 있고, 개구(52)의 중앙부 측벽의 폭(D2)은 상부 측벽의 폭(D3)보다 작을 수 있다.
도 7 내지 도 9를 참조하면, 기판(10)의 접속 패드(20) 상에 제1 범프(60)를 형성한다.
구체적으로, 포토레지스트 패턴(50)의 개구(52)를 도전성 물질로 충진하여 제1 범프(60)를 형성할 수 있다.
먼저, 시드층(30) 상에 제1 도금 공정을 수행하여 제1 폭(W1)을 가지며 제1 도전성 물질로 이루어진 제1 범프(60)의 하부(62)를 형성할 수 있다. 이어서, 제1 범프(60)의 하부(62) 상에 제2 도금 공정을 수행하여 제1 폭(W1)보다 작은 제2 폭(W2)을 가지며 제2 도전성 물질로 이루어진 제1 범프(60)의 중앙부(64)를 형성할 수 있다. 이후, 제1 범프(60)의 중앙부(64) 상에 제3 도금 공정을 수행하여 제2 폭(W2)보다 큰 제3 폭(W3)을 가지며 제3 도전성 물질로 이루어진 제1 범프(60)의 상부(66)를 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 도전성 물질은 제1 연성을 가지고, 상기 제2 도전성 물질은 상기 제1 연성보다 더 큰 제2 연성을 가지며, 상기 제3 도전성 물질은 상기 제2 연성보다 더 작은 제3 연성을 가질 수 있다. 상기 제1 도전성 물질은 상기 제3 도전성 물질과 실질적으로 동일할 수 있다.
예를 들면, 제1 범프(60)의 하부(62)와 제1 범프(60)의 상부(62)는 구리(Cu), 니켈(Ni) 등을 포함할 수 있다. 제1 범프(60)의 중앙부(64)는 주석(Sn)을 포함할 수 있다.
도 10 내지 도 11을 참조하면, 제1 범프(60) 상에 제2 범프(70)를 형성한 후, 포토레지스트 패턴(50)을 제거한다. 이어서, 시드층(30)을 부분적으로 식각하여 시드층 패턴(32)을 형성한다.
제2 범프(70)는 제4 도전성 물질을 포함할 수 있다. 예를 들면, 상기 제4 도전성 물질은 상기 제2 도전성 물질과 실질적으로 동일할 수 있다. 제2 범프(70)는 주석(Sn), 주석/은(Sn/Ag), 주석/구리(Sn/Cu), 주석/인듐(Sn/In)과 같은 솔더를 포함할 수 있다.
도 12를 참조하면, 포토레지스트 패턴(50)을 제거한 후, 리플로우 공정에 의해 제2 범프(70)를 실장 기판(110)의 접속 패드(120)에 부착한다.
기판(10)의 접속 패드(20)와 실장 기판(110)의 접속 패드(120) 사이에 제1 범프(60) 및 제2 범프(70)를 갖는 도 2의 범프 구조물을 형성할 수 있다.
이에 따라, 반도체 칩(200)은 제1 범프(60) 및 제2 범프(70)를 이용하여 실장 기판(110) 상에 실장될 수 있다. 상부(66)와 하부(62)보다 상대적으로 작은 폭(또는 직경)을 갖는 중앙부(64)로 이루어진 범프 구조물은 반도체 칩과 같은 반도체 장치들의 전기적 연결을 위해 사용될 수 있다.
도 1을 다시 참조하면, 실장 기판(110)의 상부면 상에 밀봉 부재(150)를 형성하여 반도체 칩(200)을 외부로부터 보호한다. 이 후, 실장 기판(110)의 하부면 상의 다수개의 외부 접속 패드들(130) 상에 솔더 볼들(140)을 배치시킨 후, 솔더 볼들(140)을 매개로 하여 반도체 패키지(100)를 모듈 기판(도시되지 않음)에 실장시켜 메모리 모듈(도시되지 않음)을 완성한다.
도 13은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타내는 단면도이고, 도 14 및 도 15는 도 13의 범프 구조물들을 나타내는 단면도들이다. 도 14는 도 13의 B 부분을 나타내는 확대 단면도이고, 도 15는 도 13의 C 부분을 나타내는 확대 단면도이다. 본 실시예에 따른 반도체 패키지는 적층되는 반도체 칩들 및 이들의 전기적 연결 매개체들을 제외하고는 도 1의 반도체 패키지(100)와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 13을 참조하면, 반도체 패키지(101)는 실장 기판(110), 실장 기판(110) 상에 적층된 제1 및 제2 반도체 칩들(200, 300), 실장 기판(110)과 제1 반도체 칩(200)을 접속시키는 제1 범프 구조물, 및 제1 반도체 칩(200)과 제2 반도체 칩(300)을 접속시키는 제2 범프 구조물을 포함한다.
본 발명의 다른 실시예에 있어서, 제1 반도체 칩(200)은 다수개의 상기 제1 범프 구조물들을 매개로 실장 기판(110) 상에 실장되고, 실장 기판(110)에 전기적으로 연결될 수 있다. 제2 반도체 칩(300)은 다수개의 상기 제2 범프 구조물들을 매개로 제1 반도체 칩(200) 상에 적층되고, 제1 반도체 칩(200)에 전기적으로 연결될 수 있다.
제1 반도체 칩(200)은 제1 반도체 칩(200)을 관통하는 제1 플러그(210)를 포함하고, 제2 반도체 칩(300)은 제2 반도체 칩(300)을 관통하는 제2 플러그(310)를 포함할 수 있다. 제1 및 제2 플러그들(210, 310)에는 통상적으로 TSV(through Silicon via)라 불리는 관통 전극이 사용될 수 있다.
도 14를 참조하면, 다수개의 상기 제1 범프 구조물들은 제1 반도체 칩(200)과 실장 기판(110) 사이의 전기적 접속을 위해 사용될 수 있다. 상기 제1 범프 구조물은 상술한 실시예에 따른 범프 구조물일 수 있다.
본 실시예에 있어서, 상기 제1 범프 구조물은 제1 범프(60a) 및 제2 범프(70a)를 포함할 수 있다. 제1 범프(60a)는 제1 반도체 칩(200)을 관통하는 제1 플러그(210) 상에 형성되고, 제2 범프(70a)는 제1 범프(60a) 상에 형성되고 실장 기판(110)의 접속 패드(120)에 부착될 수 있다.
제1 범프(60a)는 접속 패드(120)의 적층 방향으로 연장하는 하부(62a), 중앙부(64a) 및 상부(66a)를 포함할 수 있다. 제1 범프(60a)의 중앙부(64a)는 하부(62a) 및 상부(66a)보다 작은 폭(직경)을 가질 수 있다. 제2 범프(70a)는 제1 범프(60a)의 중앙부(64a)보다 큰 폭(직경)을 가질 수 있다.
제1 범프(60a)의 중앙부(64a)는 하부(62a)와 상부(66a)와는 다른 도전성 물질을 포함할 수 있다. 제1 범프(60a)의 중앙부(64a)는 하부(62a)와 상부(66a)의 연성보다 더 큰 연성을 가질 수 있다.
도 15를 참조하면, 다수개의 상기 제2 범프 구조물들은 제2 반도체 칩(300)과 제1 반도체 칩(200) 사이의 전기적 접속을 위해 사용될 수 있다. 상기 제2 범프 구조물은 상술한 실시예에 따른 범프 구조물일 수 있다.
본 실시예에 있어서, 상기 제2 범프 구조물은 제1 범프(60b) 및 제2 범프(70b)를 포함할 수 있다. 제1 범프(60b)는 제2 반도체 칩(300)을 관통하는 제2 플러그(310) 상에 형성되고, 제2 범프(70b)는 제1 범프(60b) 상에 형성되고 제1 반도체 칩(200)을 관통하는 제1 플러그(210)에 부착될 수 있다.
제1 플러그(210)는 제1 반도체 칩(200)의 접속 패드(24)가 형성된 영역에 형성되어 접속 패드(24)를 관통하여 형성될 수 있다. 이와 다르게, 기판(10)의 일면 상에는 접속 패드(24)와 전기적으로 연결되는 재배선 패드(도시되지 않음)가 형성될 수 있고, 제1 플러그(210)는 상기 접속 패드 대신에 상기 재배선 패드를 관통하여 형성될 수 있다.
이하에서는, 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법에 대하여 설명하기로 한다.
먼저, 제1 플러그(210)가 형성된 제1 반도체 칩(200) 및 제2 플러그(310)가 형성된 제2 반도체 칩(300)을 마련한다.
본 발명의 다른 실시예에 있어서, 제1 플러그(210) 상에 제1 범프(60a) 및 제2 범프(70a)를 갖는 제1 범프 구조물을 형성할 수 있다. 상기 제1 범프 구조물은 도 3 내지 도 11에 도시된 공정들을 수행하여 형성될 수 있다.
이어서, 제2 범프(70a)를 리플로우 공정에 의해 실장 기판(110)의 접속 패드(120)에 부착시켜 제1 반도체 칩(200)을 실장 기판(110) 상에 실장시킨다. 이와 유사하게, 제2 반도체 칩(300)을 상기 제2 범프 구조물을 매개로 하여 제1 반도체 칩(200) 상에 적층시킨다.
이후, 실장 기판(110)의 상부면 상에 밀봉 부재(150)를 형성하여 제1 및 제2 반도체 칩들(200, 300)을 외부로부터 보호한다. 실장 기판(110)의 하부면 상의 다수개의 외부 접속 패드들(130) 상에 솔더 볼들(140)을 배치시킨 후, 솔더 볼들(140)을 매개로 하여 도 13의 반도체 패키지(101)를 모듈 기판(도시되지 않음)에 실장시켜 메모리 모듈(도시되지 않음)을 완성한다.
이하에서는, 본 발명에 따른 다른 실시예들을 나타낸다.
도 16은 본 발명의 다른 실시예를 도시한 것이다.
도시된 것과 같이, 본 실시예는 메모리 콘트롤러(520)와 연결된 메모리(510)를 포함한다. 메모리(510)는 상기 본 발명의 각 실시예들에 따른 메모리 장치를 포함한다. 메모리 콘트롤러(520)는 상기 메모리의 동작을 콘트롤하기 위한 입력 신호를 제공한다.
도 17은 또 다른 실시예를 도시한 것이다.
본 실시예는 호스트 시스템(500)에 연결된 메모리(510)를 포함한다. 메모리(510)는 본 발명의 각 실시예들에 따른 메모리 장치를 포함한다.
호스트 시스템(500)은 퍼스널 컴퓨터, 카메라, 모바일 기기, 게임기, 통신기기 등과 같은 전자제품을 포함한다. 호스트 시스템(500)은 메모리(510)를 조절하고 작동시키기 위한 입력 신호를 인가하고, 메모리(510)는 데이터 저장 매체로 사용된다.
도 18은 또 다른 실시예를 도시한 것이다. 본 실시예는 휴대용 장치(800)를 나타낸다. 휴대용 장치(800)는 MP3 플레이어, 비디오 플레이어, 비디오와 오디오 플레이어의 복합기 등일 수 있다. 도시된 것과 같이, 휴대용 장치(800)는 메모리(510) 및 메모리 콘트롤러(520)를 포함한다. 메모리(510)는 본 발명의 각 실시예들에 따른 메모리 장치를 포함한다. 휴대용 장치(800)는 또한 인코더/디코더(610), 표시 부재(620) 및 인터페이스(670)를 포함할 수 있다. 데이터(오디오, 비디오 등)는 인코더/디코더(610)에 의해 상기 메모리 콘트롤러(520)를 경유하여 상기 메모리(510)로부터 입출력된다.
상술한 바와 같이, 본 발명에 따른 범프 구조물은 미세한 피치를 갖는 접속 패드들을 갖는 반도체 장치들의 전기적 접속을 위해 사용될 수 있다. 상기 범프 구조물은 제1 범프 및 상기 제1 범프의 상부 상에 배치되는 제2 범프를 포함할 수 있다. 상기 제1 범프의 중앙부는 상부와 하부보다 상대적으로 작은 폭(또는 직경)을 가질 수 있다. 또한, 상기 제1 범프의 중앙부는 상부와 하부보다 상대적으로 큰 연성을 가질 수 있다.
이에 따라, 상기 범프 구조물이 길이 방향으로 인장력을 받았을 때, 응력은 상대적으로 작은 폭(또는 직경)을 갖는 상기 제1 범프의 중앙부로 집중적으로 전달되고 상대적으로 우수한 연성을 갖는 상기 제1 범프의 중앙부에 의해 완충 및 흡수될 수 있다.
그러므로, 제조 공정 중에 발생한 응력은 반도체 장치의 접속 패드에 접속된 범프 구조물의 일단부로 집중적으로 전달되는 것이 방지되고, 열이나 충격이 구리로 이루어진 상기 제1 범프의 하부를 통해 상기 접속 패드 아래로 전달되지 않도록 하여 크랙 및 박리를 방지함으로써, 전기적, 기계적 신뢰성을 향상시킬 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10 : 기판 20 : 접속 패드
22 : 절연막 패턴 30 : 시드층
32 : 시드층 패턴 40 : 포토레지스트막
50 : 포토레지스트 패턴 52 : 개구
60 : 제1 범프 62 : 하부
64 : 중앙부 66 : 상부
70 : 제2 범프 100, 101 : 반도체 패키지
110 : 실장 기판 120 : 접속 패드
122 : 절연막 패턴 130 : 외부 접속 패드
132 : 절연막 패턴 140 : 솔더 볼
150 : 밀봉 부재 200 : 제1 반도체 칩
210 : 제1 플러그 300 : 제2 반도체 칩
310 : 제2 플러그

Claims (10)

  1. 기판의 접속 패드 상에 배치되며 외측면이 오목한 형상을 가지고, 상기 접속 패드로부터 연장하며 제1 폭을 갖는 제1 도전성 물질을 포함하여 외측면이 상기 오목한 형상의 제1 부분을 형성하는 하부, 상기 제1 폭보다 작은 제2 폭을 갖는 제2 도전성 물질을 포함하여 외측면이 상기 오목한 형상의 제2 부분을 형성하는 중앙부 및 상기 제2 폭보다 큰 제3 폭을 갖는 제3 도전성 물질을 포함하여 외측면이 상기 오목한 형상의 제3 부분을 형성하는 상부를 구비하는 제1 범프; 및
    상기 제1 범프의 상부 상에 배치되는 제2 범프를 포함하고,
    상기 제1 도전성 물질은 제1 연성을 가지고, 상기 제2 도전성 물질은 상기 제1 연성보다 큰 제2 연성을 가지며, 상기 제3 도전성 물질은 상기 제2 연성보다 작은 제3 연성을 갖는 것을 특징으로 하는 범프 구조물.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서, 상기 제1 도전성 물질은 상기 제3 도전성 물질과 동일한 것을 특징으로 하는 범프 구조물.
  5. 제 4 항에 있어서, 상기 제1 도전성 물질과 상기 제3 도전성 물질은 구리를 포함하는 것을 특징으로 하는 범프 구조물.
  6. 제 5 항에 있어서, 상기 제2 도전성 물질은 주석을 포함하는 것을 특징으로 하는 범프 구조물.
  7. 제 1 항에 있어서, 상기 제2 범프는 상기 제1 범프의 중앙부의 물질과 동일한 제4 도전성 물질을 포함하는 것을 특징으로 하는 범프 구조물.
  8. 제 1 항에 있어서, 상기 제2 범프는 상기 제2 폭보다 큰 제4 폭을 갖는 것을 특징으로 하는 범프 구조물.
  9. 반도체 칩;
    상기 반도체 칩이 실장되는 실장 기판;
    상기 반도체 칩의 접속 패드 상에 배치되며 외측면이 오목한 형상을 가지고, 상기 접속 패드로부터 연장하며 제1 폭을 갖는 제1 도전성 물질을 포함하여 외측면이 상기 오목한 형상의 제1 부분을 형성하는 하부, 상기 제1 폭보다 작은 제2 폭을 갖는 제2 도전성 물질을 포함하여 외측면이 상기 오목한 형상의 제2 부분을 형성하는 중앙부 및 상기 제2 폭보다 큰 제3 폭을 갖는 제3 도전성 물질을 포함하여 외측면이 상기 오목한 형상의 제3 부분을 형성하는 상부를 구비하는 제1 범프; 및
    상기 제1 범프의 상부 상에 배치되며 상기 실장 기판의 접속 패드에 부착되는 제2 범프를 포함하고,
    상기 제1 범프의 중앙부는 상기 제1 범프의 하부 및 상부보다 큰 연성을 갖는 도전성 물질을 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 삭제
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