KR102041108B1 - 휨 개선 칩 적층 구조 패키지 및 이의 제조방법 - Google Patents

휨 개선 칩 적층 구조 패키지 및 이의 제조방법 Download PDF

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Abstract

본 발명의 실시예에 따른 칩 패키지는 반도체 칩, 상기 반도체 칩의 일면에 적층되는 연성부재 및 상기 반도체 칩과 상기 연성부재 사이에 형성되는 솔더를 포함한다.

Description

휨 개선 칩 적층 구조 패키지 및 이의 제조방법{Chip laminate package with improved warpage and manufacturing method thereof}
본 발명은 칩 패키지 및 그 제조방법에 관한 것으로, 보다 상세하게는 연성부재를 사용하여 반도체 칩의 휨 현상을 방지함과 동시에 제조시간을 단축할 수 있는 칩 패키지 및 그 제조방법에 관한 것이다.
최근 전자제품의 기능이 증가하고 크기가 소형화됨에 따라 단위 체적당 더 많은 반도체를 실장하는 기술에 대한 연구가 진행되고 있다.
이 중에는 반도체 칩을 적층하여 플립칩(Flip Chip) 패키지를 구현하는 기술이 있다. 플립칩 패키지는 인쇄회로기판 상에 반도체 칩이 적층으로 배치되어 형성되는 것이다.
다만, 플립칩 패키지와 같이 반도체 칩이 적층으로 배치될 경우 패키지의 부피가 증가하게 되므로 칩 패키지에 대한 경박 간소화 요구에 따라 반도체 칩에 대하여 박막화(Thinning) 공정을 진행할 필요가 있다.
다만, 박막화 공정을 진행할 경우 열응력으로 인하여 반도체 칩이 휘는 현상(Wargape)가 발생할 수 있다.
종래 이를 해결하기 위하여 주로 반도체 칩 사이에 매립체를 충진하는 방법으로 이와 같은 반도체 칩의 휨 현상을 방지하도록 하였다.
다만, 종래와 같이 반도체 칩 사이에 매립체와 같은 물질을 충진하는 방식은 충진 결과에 따라 반도체 칩 사이에 보이드가 형성되어 패키지의 품질이 떨어지는 문제점이 있었다.
또한, 상기의 종래 방식은 매립체의 후경화 공정이 추가적으로 요구되어 패키지 제조 시간이 증가하므로 최종적으로 칩 패키지의 수율이 떨어지는 문제가 발생한다는 문제점이 있었다.
대한민국 공개특허: 제10-2013-0016813호
본 발명은 상기 문제점을 해결하기 위한 것으로, 박막화가 필요한 반도체 칩의 휨 현상을 효과적으로 방지할 수 있는 칩 패키지 및 그 제조방법을 제공하고자 한다.
본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않는 또 다른 과제는 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
본 발명의 칩 패키지는 반도체 칩, 상기 반도체 칩의 일면에 적층되는 연성부재 및 상기 반도체 칩과 상기 연성부재 사이에 형성되는 솔더를 포함한다.
이 때, 상기 연성부재를 관통하여 형성되는 제1전극 및 상기 솔더와 상기 반도체 칩 사이 및 상기 솔더와 상기 제1전극 사이에 배치되어 상기 반도체 칩과 상기 연성부재를 전기적으로 연결하는 패드를 더 포함할 수 있다.
그리고 상기 반도체 칩은, 상기 제1전극과 대응되는 위치에 제2전극이 형성되며, 상기 패드를 통해 상기 솔더와 결합될 수 있다.
또는, 상기 연성부재는 폴리머 재질로 형성될 수 있다.
그리고 상기 연성부재의 타면에 기판이 전기적으로 연결될 수 있다.
또는, 상기 연성 부재는 상기 반도체 칩의 일면에 적층되는 제1 연성부재 및 상기 반도체 칩의 타면에 적층으로 배치되는 제2 연성부재를 포함하고, 상기 솔더는 상기 반도체 칩과 상기 제1 연성부재 사이에 형성되는 제1솔더 및 상기 반도체 칩과 상기 제2 연성부재 사이에 형성되는 제2솔더를 포함할 수 있다.
그리고 상기 제1 연성부재를 관통하여 형성되는 제1전극, 상기 반도체 칩을 관통하며, 상기 제1전극에 대응되는 위치에 형성되는 제2전극, 상기 제2 연성부재를 관통하며, 상기 제2전극과 대응되는 위치에 형성되는 제3전극, 상기 제1솔더와 상기 제2전극 사이 및 상기 제1솔더와 상기 제1전극 사이에 배치되어 상기 반도체 칩과 상기 제1 연성부재를 전기적으로 연결하는 제1패드 및 상기 제2솔더와 상기 제2전극 사이 및 상기 제2솔더와 상기 제3전극 사이에 배치되어 상기 반도체 칩과 상기 제2 연성부재를 전기적으로 연결하는 제2패드를 더 포함할 수 있다.
본 발명의 칩 패키지 제조방법은 제1전극이 관통되는 연성부재를 제조하는 연성부재 제조단계, 상기 연성부재 상에 반도체 칩을 적층하는 반도체 칩 배치단계, 상기 제1전극에 대응되는 위치에 솔더를 형성하여 상기 반도체 칩과 상기 연성부재를 전기적으로 연결하는 결합단계 및 상기 반도체 칩을 박막화하는 박막화단계를 포함한다.
이 때, 상기 결합단계는, 상기 제1전극과 상기 솔더 사이 및 상기 반도체 칩과 상기 솔더 사이에 패드를 배치하는 패드 배치단계를 더 포함할 수 있다.
본 발명의 칩 패키지 제조방법은 제1전극이 관통되는 연성부재를 제조하는 연성부재 제조단계, 상기 연성부재 상에 박막화된 반도체 칩을 적층하는 박막화된 반도체 칩 배치단계 및 상기 제1전극에 대응되는 위치에 솔더를 형성하여 상기 반도체 칩과 상기 연성부재를 전기적으로 연결하는 결합단계를 포함할 수 있다.
본 발명의 실시예에 따른 칩 패키지 및 그 제조방법은 반도체 칩과 연성부재를 적층하는 구조로 연성부재를 사용하여 반도체 칩의 휨 현상을 효과적으로 방지함과 동시에 후경화 공정 등이 필요하지 않아 칩 패키지의 수율을 높일 수 있다.
또한, 구조가 간단하고 작업이 용이하며 재질 간의 열팽창 값의 차이에 의해 발생하는 위험성을 줄일 수 있다.
본 발명의 실시예의 효과는 이상에서 언급한 효과로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1 내지 도 3은 본 발명의 제1실시예에 따른 칩 패키지를 나타내는 단면도이다.
도 4는 본 발명의 제2실시예에 따른 칩 패키지를 나타내는 단면도이다.
도 5 및 도 7은 본 발명의 제1실시예에 따른 칩 패키지를 제조하는 제조방법을 설명하기 위한 순서도이다. 그리고,
도 6은 본 발명의 제2실시예에 따른 칩 패키지를 제조하는 제조방법을 설명하기 위한 순서도이다.
이하 본 발명의 실시예에 대하여 첨부한 도면을 참조하여 상세하게 설명하기로 한다. 다만, 첨부된 도면은 본 발명의 내용을 보다 쉽게 개시하기 위하여 설명되는 것일 뿐, 본 발명의 범위가 첨부된 도면의 범위로 한정되는 것이 아님은 이 기술분야의 통상의 지식을 가진 자라면 용이하게 알 수 있을 것이다.
도 1 내지 도 3을 참조하여 보면, 본 발명의 제1실시예에 따른 칩 패키지는 반도체 칩(100), 연성부재(200) 및 솔더(400)를 포함한다.
반도체 칩(100)은 메모리(Memory)일 수 있으며, 본 발명에서는 설명의 편의를 위하여 반도체 칩(100), 연성부재(200) 및 솔더(400)가 각각 하나가 구비된 경우를 예로 설명하지만 칩 패키지의 구성에 따라 반도체 칩(100), 연성부재(200) 및 솔더(400)가 순차적으로 복수 개가 적층으로 형성될 수도 있다.
또한 도면에서는 이해의 편의를 위해 솔더(400)와 패드(500)가 크게 그려졌으나, 실제로는 박막화 과정을 거친 얇은 칩(100) 및 연성부재(200)에 대응되도록 매우 미세한 크기일 수 있다.
연성부재(200)는 반도체 칩(100)의 일면에 적층될 수 있다. 본 발명의 제1실시예에 따른 칩 패키지는 연성부재(200)를 이용하여 반도체 칩(100)의 휨 현상을 방지할 수 있으며, 연성부재(200)는 폴리머 재질과 같은 연성재질로 형성될 수 있다.
솔더(400)는 반도체 칩(100)과 연성부재(200) 사이에 형성될 수 있다. 솔더(400)는 반도체 칩(100)과 연성부재(200)를 전기적으로 연결하기 위한 구성으로 후술한다.
한편, 본 발명의 제1실시예에 따른 칩 패키지는 제1전극(210) 및 패드(500)를 더 포함할 수 있다.
제1전극(210)은 연성부재(200)를 관통하여 형성될 수 있다. 제1전극(210)은 관통 전극으로 연성부재(200)가 반도체 칩(100)과 전기적으로 연결되기 위한 구성이다.
패드(500)는 솔더(400)와 반도체 칩(100) 사이 및 솔더(400)와 제1전극(210) 사이에 배치되어 반도체 칩(100)과 연성부재(200)를 전기적으로 연결할 수 있다. 즉, 솔더(400)는 연성부재(200)의 제1전극(210)이나 반도체 칩(100)에 직접 연결될 수 없으므로 패드(500)가 필요할 수 있다.
이 때, 반도체 칩(100)은 도 1에 도시된 바와 같이, 전극이 형성되지 않을 수도 있고 도 2나 도 3과 같이, 전극이 관통 형성될 수 있다. 즉, 반도체 칩(100)은 제1전극(210)과 대응되는 위치에 제2전극(110)이 형성되며, 패드(500)를 통해 솔더(400)와 결합될 수 있다.
이 때, 제2전극(110) 역시 앞서 설명한 제1전극(210)과 마찬가지로 관통 전극일 수 있다.
한편 연성부재(200)의 타면에 기판(50)이 전기적으로 연결될 수 있다. 기판(50)과 연성부재(200) 사이에도 패드(500)와 솔더(400)가 형성될 수 있으며, 패드(500)와 솔더(400)를 통해 연성부재(200)와 기판(50)이 전기적으로 연결될 수 있다.
따라서, 반도체 칩(100)과 기판(50) 사이에 연성부재(200)가 배치되더라도 반도체 칩(100)과 기판(50)이 전기적으로 연결되므로 칩 패키지가 형성될 수 있다.
또한, 기판(50)과 반도체 칩(100)의 재료의 성질에 따른 열팽창계수의 차이에 의해 발생하는 데미지를 기판(50)과 반도체 칩(100)사이에 구비되는 연성부재(200)에 의해 흡수될 수 있다.
또한, 연성부재(200)는 반도체 칩(100)을 적층할 때 휨 현상에 의해 반도체 칩(100)이 깨질 위험성에 대하여 버퍼(buffer)역할을 하여 반도체 칩(100)이 깨지는 현상을 방지할 수 있다.
도 4를 참조하여 본 발명의 제2실시예를 살펴보면, 본 발명의 제2실시예에 따른 칩 패키지는 반도체 칩(100), 제1 연성부재(300), 제2 연성부재(350), 제1솔더(450) 및 제2솔더(460)를 포함한다.
여기서, 반도체 칩(100)은 앞서 본 발명의 제1실시예를 참조하여 설명한 반도체 칩(100)과 동일하거나 유사하므로 상세한 설명은 생략한다.
제1 연성부재(300)는 반도체 칩(100)의 일면에 적층되고, 제2 연성부재(350)는 반도체 칩(100)의 타면에 적층으로 배치될 수 있다.
여기서, 제1 연성부재(300)와 제2 연성부재(350)는 폴리머 재질과 같은 연성재질로 형성되어 반도체 칩(100)의 휨 현상을 방지할 수 있다.
제1솔더(450)는 반도체 칩(100)과 제1 연성부재(300) 사이에 형성되고, 제2솔더(460)는 반도체 칩(100)과 제2 연성부재(350) 사이에 형성될 수 있다.
한편, 본 발명의 제2실시예에 따른 칩 패키지는 제1전극(310), 제2전극(110), 제3전극(360), 제1패드(550) 및 제2패드(560)를 더 포함할 수 있다.
제1전극(310)은 제1 연성부재(300)를 관통하여 형성되며, 제2전극(110)은 반도체 칩(100)을 관통하며, 제1전극(310)에 대응되는 위치에 형성될 수 있다.
제3전극(360)은 제2 연성부재(350)를 관통하며, 제2전극(110)과 대응되는 위치에 형성될 수 있다.
여기서, 제1전극(310), 제2전극(110) 및 제3전극(360)은 앞서 설명한 관통 전극일 수 있으며, 제1패드(550)와 제2패드(560)에 의하여 서로 전기적으로 연결될 수 있다.
즉, 제1패드(550)는 제1솔더(450)와 제2전극(110) 사이 및 제1솔더(450)와 제1전극(310) 사이에 배치되어 반도체 칩(100)과 제1 연성부재(300)를 전기적으로 연결할 수 있다.
또한, 제2패드(560)는 제2솔더(460)와 제2전극(110) 사이 및 제2솔더(460)와 제3전극(360) 사이에 배치되어 반도체 칩(100)과 제2 연성부재(350)를 전기적으로 연결할 수 있다.
따라서, 제1 연성부재(300)와 제2 연성부재(350)가 반도체 칩(100)의 상하면에 배치되더라도 반도체 칩(100)이 외부 소재 예를 들어 다른 반도체 칩(미도시)이나 기판(미도시)과 전기적으로 연결될 수 있다.
이어서, 칩 패키지의 제조방법에 대하여 살펴본다. 우선, 도 5 및 도 7을 참조하여 본 발명의 제1실시예에 따른 칩 패키지의 제조방법을 살펴보고, 도 6을 참조하여 본 발명의 제2실시예에 따른 칩 패키지의 제조방법을 살펴본다.
도 5 및 도 7을 참조하여 보면, 본 발명의 실시예에 따른 칩 패키지 제조방법은 연성부재 제조단계(S100), 반도체 칩 배치단계(S200), 결합단계(S300) 및 박막화단계(S400)를 포함한다.
구체적으로, 제1전극(210)이 관통되는 연성부재(200)를 제조(S100)한 후 상기 연성부재(200) 상에 반도체 칩(100)을 적층할 수 있다(S200).
이이서, 제1전극(210)에 대응되는 위치에 솔더(400)를 형성하여 반도체 칩(100)과 연성부재(200)를 전기적으로 연결할 수 있다(S300).
연성부재(200)와 반도체 칩(100)이 결합되면 반도체 칩(100)을 박막화할 수 있다(S400).
여기서 결합단계(S300)는 제1전극(210)과 솔더(400) 사이 및 반도체 칩(100)과 솔더(400) 사이에 패드(500)를 배치하는 패드 배치단계(S500)를 더 포함할 수 있다. 따라서, 패드(500)와 솔더(400)에 의하여 제1전극(210)과 반도체 칩(100)이 전기적으로 연결될 수 있다.
한편, 반도체 칩(100)의 경우 박막화(Thinning) 공정이 필요한데 상술한 제조방법에서와 같이 연성부재(200)와 결합된 후 박막화되거나 연성부재 제조단계(S100)에서 제조된 연성부재(200)와 결합되기 전 미리 박막화 처리(S500)되어 박막화된 상태에서 연성부재(200)와 결합(S300)될 수도 있다.
이와 같이, 반도체 칩(100)에 연성부재(200)를 결합시킨 후 반도체 칩(100)에 대하여 박막화 공정을 진행하거나, 박막화된 반도체 칩(100)에 연성부재(200)를 결합시키게 되면 반도체 칩(100)의 휨 현상이 발생하지 않으므로 칩 패키지의 수율이 향상되는 효과가 있을 수 있다.
한편, 앞서 설명한 제2실시예에 따른 칩 패키지를 제조하기 위한 칩 패키지 제조방법에 대하여 살펴보면, 본 발명의 실시예에 따른 칩 패키지 제조방법은 제1 연성부재 제조단계(SS100), 제2 연성부재 제조단계(SS200), 반도체 칩 배치단계(SS300), 제1 연성부재 결합단계(SS400) 및 제2 연성부재 결합단계(SS450), 박막화단계(SS500)를 포함한다.
우선, 제1전극(310)이 관통되는 제1 연성부재(300)를 제조하고(SS100), 제3전극(360)이 관통되는 제2 연성부재(350)를 제조할 수 있다(SS200).
또한, 제1 연성부재(300)와 제2 연성부재(350) 사이에 반도체 칩(100)을 배치할 수 있다(SS300).
이어서, 제1전극(310)에 대응되는 위치에 제1솔더(450)를 형성하여 반도체 칩(100)과 제1 연성부재(300)를 전기적으로 연결하고(SS400), 제3전극(360)에 대응되는 위치에 제2솔더(460)를 형성하여 반도체 칩(100)과 제2 연성부재(350)를 전기적으로 연결할 수 있다(SS450).
여기서, 제1 연성부재 결합단계(SS300) 및 제2 연성부재 결합단계(SS450)는 제1전극(310)과 제1솔더(450) 사이, 반도체 칩(100)의 일면과 제1솔더(450) 사이, 제3전극(360)과 제2솔더(460) 사이 및 반도체 칩(100)의 타면과 제2솔더(460) 사이에 패드(550, 560)를 배치하는 패드 배치단계(SS350)를 더 포함할 수 있다.
여기서 패드(550, 560)는 앞서 도 5를 참조하여 설명한 제1패드(550)와 제2패드(560)일 수 있다.
이와 같이, 제1 연성부재(300), 반도체 칩(100) 및 제2 연성부재(350)가 적층으로 결합되면 반도체 칩(100)을 박막화할 수 있다(SS500).
이처럼 제1 연성부재(300)와 제2 연성부재(350)를 반도체 칩(100)에 결합시킬 경우 박막화하더라도 반도체 칩(100)이 휘는 현상을 방지할 수 있다.
뿐만 아니라, 제1 연성부재(300)와 제2 연성부재(350)와 결합되기 전 반도체 칩(100)을 미리 박막화할 수 있으며, 미리 박막화한 반도체 칩(100)에 제1 연성부재(300)와 제2 연성부재(350)를 결합하더라도 반도체 칩(100)의 휨 현상을 방지할 수 있다.
따라서, 칩 패키지의 수율을 높이는 효과가 있을 수 있다.
이상과 같이 본 발명에 따른 실시예를 살펴보았으며, 앞서 설명된 실시예 이외에도 본 발명이 그 취지나 범주에서 벗어남이 없이 다른 특정 형태로 구체화 될 수 있다는 사실은 해당 기술에 통상의 지식을 가진 이들에게는 자명한 것이다. 그러므로, 상술된 실시예는 제한적인 것이 아니라 예시적인 것으로 여겨져야 하고, 이에 따라 본 발명은 상술한 설명에 한정되지 않고 첨부된 청구항의 범주 및 그 동등 범위 내에서 변경될 수도 있다.
50: 기판
100: 반도체 칩 110: 제2전극
200: 연성부재 210, 310: 제1전극
300: 제1 연성부재 350: 제2 연성부재
360: 제3전극 400: 솔더
450: 제1솔더 460: 제2솔더
500: 패드 550: 제1패드
560: 제2패드 S100: 연성부재 제조단계
S200: 반도체 칩 배치단계 S300: 결합단계
S350: 패드 배치단계 S400: 박막화단계
S500: 박막화된 반도체 칩 배치단계
SS100: 제1 연성부재 제조단계 SS200: 반도체 칩 배치단계
SS300: 제2 연성부재 제조단계 SS400: 제1 연성부재 결합단계
SS450: 제2 연성부재 결합단계 SS460: 패드 배치단계
SS500: 박막화단계

Claims (10)

  1. 반도체 칩;
    상기 반도체 칩의 일면에 적층되는 연성부재;
    상기 반도체 칩과 상기 연성부재 사이에 형성되는 솔더;
    상기 연성부재를 관통하여 형성되는 제1전극; 및
    상기 솔더와 상기 반도체 칩 사이 및 상기 솔더와 상기 제1전극 사이에 배치되어 상기 반도체 칩과 상기 연성부재를 전기적으로 연결하는 패드;
    를 포함하고,
    상기 연성 부재는
    상기 반도체 칩의 일면에 적층되는 제1 연성부재; 및
    상기 반도체 칩의 타면에 적층으로 배치되는 제2 연성부재;
    를 포함하고,
    상기 솔더는
    상기 반도체 칩과 상기 제1 연성부재 사이에 형성되는 제1솔더; 및
    상기 반도체 칩과 상기 제2 연성부재 사이에 형성되는 제2솔더;
    를 포함하는 칩 패키지.
  2. 삭제
  3. 제1항에 있어서,
    상기 반도체 칩은,
    상기 제1전극과 대응되는 위치에 제2전극이 형성되며, 상기 패드를 통해 상기 솔더와 결합되는 칩 패키지.
  4. 제1항에 있어서,
    상기 연성부재는,
    폴리머 재질로 형성되는 칩 패키지.
  5. 제1항에 있어서,
    상기 연성부재의 타면에 기판이 전기적으로 연결되는 칩 패키지.
  6. 삭제
  7. 제1항에 있어서,
    상기 제1 연성부재를 관통하여 형성되는 제1전극;
    상기 반도체 칩을 관통하며, 상기 제1전극에 대응되는 위치에 형성되는 제2전극;
    상기 제2 연성부재를 관통하며, 상기 제2전극과 대응되는 위치에 형성되는 제3전극;
    상기 제1솔더와 상기 제2전극 사이 및 상기 제1솔더와 상기 제1전극 사이에 배치되어 상기 반도체 칩과 상기 제1 연성부재를 전기적으로 연결하는 제1패드; 및
    상기 제2솔더와 상기 제2전극 사이 및 상기 제2솔더와 상기 제3전극 사이에 배치되어 상기 반도체 칩과 상기 제2 연성부재를 전기적으로 연결하는 제2패드;
    를 더 포함하는 칩 패키지.
  8. 제1전극이 관통되는 연성부재를 제조하는 연성부재 제조단계;
    상기 연성부재 상에 반도체 칩을 적층하는 반도체 칩 배치단계;
    상기 제1전극에 대응되는 위치에 솔더를 형성하여 상기 반도체 칩과 상기 연성부재를 전기적으로 연결하는 결합단계; 및
    상기 반도체 칩을 박막화하는 박막화단계;
    를 포함하고,
    상기 결합단계는,
    상기 제1전극과 상기 솔더 사이 및 상기 반도체 칩과 상기 솔더 사이에 패드를 배치하는 패드 배치단계;
    를 포함하는 칩 패키지 제조방법.
  9. 삭제
  10. 삭제
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