JP4637761B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関し、半導体パッケージングにおける半導体チップの実装構造に関するものである。
従来から、微細加工技術で作られた半導体チップは、機械的に保護し、扱いやすくするためにパッケージングが行われている。パッケージングによって半導体チップを実装する半導体基板も様々である。たとえばＱＦＰパッケージにはリードフレームが使用され、その他多ピン化に対応したＢＧＡパッケージには樹脂基板、パッケージ小型化に対応したＣＳＰパッケージにはセラミック基板等の様々な基板が使用されている。
そうした中、近年、シリコンを使用した基板も開発され始めている。通常的に半導体チップはシリコンで形成されており、基板にもシリコンを使用してシリコン基板とすることで、樹脂基板を使用した場合と違い、半導体チップを実装しても熱膨張係数が同じであるため、電気特性がよく高速高周波領域でも動作特性が良い。
また、他の基板を使用した場合と違い、基板にシリコンを用いることにより、微細な配線やバンプ形成が可能となっている。さらに、基板に半導体チップを埋め込むことによって、基板までもＩＣとして使用できる。
以上のような従来の半導体装置の製造方法において、半導体パッケージングによる実装構造（例えば、特許文献１を参照）について、図面を用いて以下に説明する。
図８は従来の製造方法により製造した半導体装置の構成を示す断面正面図であり、シリコンをベースとする半導体パッケージの実装構造の断面図である。この半導体装置の製造方法は、図８に示すように、多層配線を施しているシリコン基板１に、半導体チップ２をバンプ５を用いてフリップチップ方式により形成するものである。
これにより、図８に示す半導体装置の製造方法では、シリコン基板１は半導体チップ２と材料特性が同じとなり、熱によるバンプ５部分へのストレスを解消し、電気的接続の信頼性を向上することができる。
更に、図９は従来の他の製造方法により製造した半導体装置の構成を示す断面正面図である。この半導体装置の製造方法は、図９に示すように、シリコンをベースにしたシリコン基板１を、半導体チップ２が収まるようにエッチング加工し、その後、アルミ配線を施し、そのシリコン基板１のチップ搭載箇所に、半導体チップ２をバンプ５を用いてフリップチップ方式により実装し、チップ搭載部を封止樹脂３により封止するものである。
これにより、図９に示す半導体装置の製造方法では、シリコンプロセスによりアルミ配線が可能となり、また半導体チップ２の微細化が可能となったことにより、外部電極部の実装密度を向上することができる。
特開平９−１７８９９号公報
しかしながら上記のような従来の半導体装置の製造方法に対しては、パッケージングによる半導体装置の小型化および薄型化のため、半導体チップの薄型化が要求されているが、従来の方法にてシリコン基板に半導体チップを実装する場合には、シリコン基板のチップ搭載部分の溝は、半導体チップを埋め込むため、そのチップ厚分だけ深く掘らなければならない。
そのため、シリコン基板の厚さも半導体チップを埋め込む深さ分だけ厚くなり、そのチップ埋め込み部へ半導体チップを実装した後に樹脂封止をするので、封止樹脂は半導体チップの上にも存在し、パッケージングによる半導体装置の厚さが更に厚くなる。
また、シリコン基板のチップ埋め込み部は、エッチングにより、半導体チップの厚み分すべてに対応する溝を掘って形成するので、その溝形成のためのエッチングにも多くの時間がかかってしまい、基板の製造工程も基板の厚み分に応じて加工時間が長くなる。
よって、半導体チップの厚みを薄くしてシリコン基板の作成時間を短縮し、低コストで、しいてはパッケージングによる半導体装置の厚みも薄くすることが課題となっている。
一方、半導体チップの厚さを薄くすると、それが原因でチップ実装時の搬送形態等で半導体チップの破損が発生しやすくなる。また、半導体チップの厚さを薄くすることで、チップの薄さに対応した工程、例えば、半導体チップの厚みを薄くするためにウェハ裏面から研磨していくバックグラインドや、ウェハ状態からチップを個々に分割するダイシングや、半導体実装基板またはパッケージへ半導体チップを接続するダイスボンド等の工程で、条件変更が生じ、新しく作業工程が増えてしまう。
特に、ダイスボンド工程では、コレットを用いて、半導体チップをつかみ実装基板上に置くために搬送するが、半導体チップが薄いとコレットでつかみにくくなり、その際にチップが割れたり、掛けたりしやすくなるとともに、コレットによる搬送中の破損も発生してしまう。したがってチップ厚に対応した特殊なコレットの作成や条件変更が必要となることも課題となっている。
本発明は、上記従来の問題点を解決するもので、全体の製造工程の必要時間を短縮するとともに、半導体チップの薄型化によりその実装までに発生していた破損を防止し、かつ半導体チップのパッケージングにおいて装置の小型化および薄型化に容易に適応させることができ、製造コストを低減することができる半導体装置およびその製造方法を提供する。
上記の課題を解決するために、本発明の請求項１に記載の半導体装置の製造方法は、シリコン基板の一つの面に凹状の溝を形成した後に前記凹状溝内に電極を形成し、半導体チップの少なくとも一つの面に電極を形成し、前記半導体チップを前記シリコン基板の前記凹状溝に嵌め込んで、前記半導体チップの電極と前記シリコン基板の電極とを前記凹状溝内で電気的接続し、前記シリコン基板と前記半導体チップとの隙間を樹脂封止した後に、前記半導体チップの前記電気的接続した面の反対面である裏面を、前記シリコン基板の凹状溝形成面と面一になるまで研磨することを特徴とする。
また、本発明の請求項２に記載の半導体装置の製造方法は、シリコン基板の一つの面に凹状の溝を形成した後に前記凹状溝内に電極とその電極下に貫通ビアを形成し、半導体チップの少なくとも一つの面に電極を形成し、前記半導体チップを前記シリコン基板の前記凹状溝に嵌め込んで、前記半導体チップの電極と前記シリコン基板の電極とを前記凹状溝内で電気的接続し、前記シリコン基板と前記半導体チップとの隙間を樹脂封止した後に、前記半導体チップの前記電気的接続した面の反対面である裏面を、前記シリコン基板の凹状溝形成面と面一になるまで研磨することを特徴とする。
また、本発明の請求項３に記載の半導体装置の製造方法は、シリコン基板の一つの面に凹状の溝を形成した後に前記凹状溝内に電極を形成し、半導体チップの少なくとも一つの面に形成した電極から、その反対面に向かって貫通していないビアを形成し、前記半導体チップを前記シリコン基板の前記凹状溝に嵌め込んで、前記半導体チップの電極と前記シリコン基板の電極とを前記凹状溝内で電気的接続し、前記シリコン基板と前記半導体チップとの隙間を樹脂封止した後に、前記半導体チップの前記反対面である裏面を、前記ビアが貫通しかつ前記シリコン基板の凹状溝形成面と面一になるまで研磨することを特徴とする。
また、本発明の請求項４に記載の半導体装置の製造方法は、請求項１または請求項２に記載の半導体装置の製造方法であって、前記半導体チップの裏面の全体的または部分的に放熱板を形成したことを特徴とする。
また、本発明の請求項５に記載の半導体装置の製造方法は、請求項３に記載の半導体装置の製造方法であって、前記半導体チップの裏面の部分的に放熱板を形成したことを特徴とする。
また、本発明の請求項６に記載の半導体装置の製造方法は、請求項１から請求項５のいずれかに記載の半導体装置の製造方法であって、前記シリコン基板をウェハ状態とし、そのシリコン基板に前記凹状溝を複数形成し、各凹状溝ごとに、前記半導体チップを嵌め込んで前記樹脂封止した後に、全ての半導体チップを一括に研磨することを特徴とする。
また、本発明の請求項７に記載の半導体装置の製造方法は、請求項１から請求項５のいずれかに記載の半導体装置の製造方法であって、前記シリコン基板に前記凹状溝を複数形成し、各凹状溝ごとに前記半導体チップを嵌め込んで前記樹脂封止することを特徴とする。
また、本発明の請求項８に記載の半導体装置は、基板体の一方の面に凹状溝および前記凹状溝の内面に電極を有するシリコン基板と、チップ体の少なくとも一方の面に配置した電極を前記凹状溝内で前記シリコン基板の電極と電気的接続し、前記チップ体の前記電気的接続した面の裏面が前記シリコン基板の凹状溝形成面と面一状態で前記凹状溝に嵌め込んだ半導体チップとからなり、前記半導体チップは、前記裏面の前記シリコン基板の凹状溝形成面との面一状態を、前記シリコン基板との隙間を樹脂封止した状態で前記裏面を研磨して形成したことを特徴とする。
また、本発明の請求項９に記載の半導体装置は、基板体の一方の面に凹状溝および前記凹状溝の内面に電極とその電極下に貫通ビアとを有するシリコン基板と、チップ体の少なくとも一方の面に配置した電極を前記凹状溝内で前記シリコン基板の電極と電気的接続し、前記チップ体の前記電気的接続した面の裏面が前記シリコン基板の凹状溝形成面と面一状態で前記凹状溝に嵌め込んだ半導体チップとからなり、前記半導体チップは、前記裏面の前記シリコン基板の凹状溝形成面との面一状態を、前記シリコン基板との隙間を樹脂封止した状態で前記裏面を研磨して形成したことを特徴とする。
また、本発明の請求項１０に記載の半導体装置は、基板体の一方の面に凹状溝および前記凹状溝の内面に電極を有するシリコン基板と、チップ体の少なくとも一方の面に配置した電極およびその電極から反対面に向かうビアを有し、前記一方の面に配置した電極を前記凹状溝内で前記シリコン基板の電極と電気的接続し、前記チップ体の前記電気的接続した面の裏面が前記シリコン基板の凹状溝形成面と面一で、かつ前記ビアが貫通した状態で前記凹状溝に嵌め込んだ半導体チップとからなり、前記半導体チップは、前記裏面の前記シリコン基板の凹状溝形成面との面一状態および前記ビアの貫通状態を、前記シリコン基板との隙間を樹脂封止した状態で前記裏面を研磨して形成したことを特徴とする。
また、本発明の請求項１１に記載の半導体装置は、請求項８または請求項９に記載の半導体装置であって、前記半導体チップの裏面の全体的または部分的に放熱板を配置したことを特徴とする。
また、本発明の請求項１２に記載の半導体装置は、請求項１０に記載の半導体装置であって、前記半導体チップの裏面の部分的に放熱板を配置したことを特徴とする。
また、本発明の請求項１３に記載の半導体装置は、請求項８から請求項１２のいずれかに記載の半導体装置であって、前記シリコン基板をウェハで形成し、そのシリコン基板に前記凹状溝を複数形成し、各凹状溝ごとに前記半導体チップを嵌め込んで前記樹脂封止した状態で全ての半導体チップを一括に研磨して形成したことを特徴とする。
また、本発明の請求項１４に記載の半導体装置は、請求項８から請求項１２のいずれかに記載の半導体装置であって、前記シリコン基板に前記凹状溝を複数形成し、各凹状溝ごとに前記半導体チップを嵌め込んで前記樹脂封止した状態で全ての半導体チップを一括に研磨して形成したことを特徴とする。
以上のように本発明によれば、半導体チップを薄くすることにより必要とされるバックグラインド工程や、ダイシング工程やダイスボンド工程等の新規工程を使用せず、従来の半導体チップ厚のままで、既存の工程を使用して半導体チップの薄膜化を可能にすることができる。
また、半導体チップそのものをシリコン基板に形成された凹状溝に嵌め込んで実装し、樹脂封止した後に半導体チップの裏面から研磨するので、半導体チップは既に樹脂で封止固定されており、歪むことなく研磨することができる。
また、スライス単位で研磨することができ、このようにスライス単位で研磨することにより、一括して多くの半導体チップを研磨することができ、製造工程を短縮することができる。
また、半導体チップをシリコン基板に搭載した後に、半導体チップ厚を研磨して薄くするので、シリコン基板の凹状溝に収める半導体チップ厚は薄く、シリコン基板の凹状溝も従来よりも浅くてよいので、シリコン基板の作成時間及び凹状溝の形成時間も短縮することができる。このように、シリコン基板やそのチップ搭載部の凹状溝の形成工程が減ることで、コスト削減にもつなげることができる。
そして、従来のように半導体チップ厚を薄くしてからシリコン基板上に実装する場合、例えば搬送形態での半導体チップを薄くする時、及びコレット等でつかむ時に生じる半導体チップの破損、及びチップ欠け等のチッピングを防止する場合にも有益である。
また、半導体チップをシリコン基板内の凹状溝に嵌め込んだ後に研磨しているため、低誘電率誘電材料を用いた半導体装置において、樹脂による封止時や封止後の熱応力によりチップコーナー部の層間絶縁膜の境界面で発生する絶縁膜剥離を防止することができる。
すなわち、本発明によれば、半導体チップを、シリコン基板の浅い凹状溝に嵌め込んだ状態で、簡単な研磨手法を用いて、シリコン基板の凹状溝形成面と面一に研磨して薄型化することにより、半導体チップをシリコン基板に実装するまでは厚いままで薄型化する必要がないため、装置製造のための新工程を必要とせず、かつシリコン基板の凹状溝を形成するためのエッチング時間を短縮し、シリコン基板に実装した状態での厚みの薄い半導体チップを得ることができる。
そのため、全体の製造工程の必要時間を短縮するとともに、半導体チップの薄型化によりその実装までに発生していた破損を防止し、かつ半導体チップのパッケージングにおいて装置の小型化および薄型化に容易に適応させることができ、製造コストを低減することができる。
以下、本発明の実施の形態を示す半導体装置およびその製造方法について、図面を参照しながら具体的に説明する。
（実施の形態１）
本発明の実施の形態１の半導体装置およびその製造方法を説明する。
図１は本実施の形態１の製造方法により製造した半導体装置の構成を示す断面正面図である。図２は本実施の形態１の半導体装置の製造方法を示す断面正面図である。図１において、１は一つの面に凹状の溝が形成され、その凹状溝内に電極パッド４が形成されたシリコン基板、２は少なくとも一つの面に電極パッド４が形成された半導体チップ、３はシリコン基板１と半導体チップ２との隙間を封止する封止樹脂、４はシリコン基板１および半導体チップ２に信号を入出力するために形成された電極パッド、５は半導体チップ２の電極パッド４とシリコン基板１の電極パッド４とを凹状溝内で電気的に接続するためのバンプである。
以上のような実装構造の半導体装置の製造方法について、図２を用いて以下に説明する。
まず、図２（ａ）に示すように、シリコンをベースにしたシリコン基板１上にシリコンプロセスを使用して配線として例えばアルミ配線を施し、さらに絶縁膜を形成し、シリコン基板１の半導体チップ実装部分にエッチング加工して凹状の溝（以下、凹状溝と記す）を形成し、半導体チップ２として、チップ膜厚が従来通り例えば２００〜４００マイクロメートル厚の半導体チップを使用し、半導体チップ２の電極パッド４にバンプ５を作成し、フリップチップ方式により、半導体チップ２を、シリコン基板１の凹状溝内に形成されている電極パッド４を通じて、シリコン基板１に電気的接続して接合する。
次に、図２（ｂ）に示すように、半導体チップ搭載部分であるシリコン基板１と半導体チップ２との隙間を封止樹脂３で封止し、その後、シリコン基板１の凹状溝内に実装した半導体チップ２に対して、半導体チップ２のシリコン基板１と電気的接続した面の反対面である裏面で、シリコン基板１上面である凹状溝形成面からの突出部分が水平になるように研磨する。この研磨により、図２（ｃ）に示すように、半導体チップ２は、シリコン基板１の凹状溝形成面と面一になるとともに、厚さも薄く、例えば５０マイクロメートル厚にする。
本実施の形態により、半導体チップは基板実装後に薄くするので、搬送過程ではチップ厚は厚くてよく、搬送形態でのチップ破損防止ができ、またチップ厚が薄くなることによる新条件での製造工程を必要としない。また、半導体チップが、シリコン基板への実装後に薄く研磨することができるので、チップ搭載部分の溝の深さは、従来の深さより浅くてよいので、コスト削減に有用である。
（実施の形態２）
本発明の実施の形態２の半導体装置およびその製造方法を説明する。
図３は本実施の形態２の製造方法により製造した半導体装置の構成を示す断面正面図である。本実施の形態２の半導体装置の製造方法は、図３に示すように、シリコン基板１に貫通ビア６を形成することを特徴としており、貫通ビア６を形成したシリコン基板１を使用し、このように貫通ビア６を有するシリコン基板１に対して、実施の形態１と同様の工程を施すことにより、シリコン基板１の半導体チップ搭載部に凹状溝を形成し、この凹状溝に半導体チップ２を嵌め込んで実装し、封止樹脂３により封止した後に、半導体チップ２の裏面を研磨する。
このように、半導体チップ２を貫通ビア６のあるシリコン基板１へ実装した後に、半導体チップ２の裏面を研磨して水平にする。
以上のようにして、シリコン基板１に貫通ビア６を形成することにより、シリコン基板１の裏面にも電極を形成することができ、シリコン基板１の貫通ビア６を通じて半導体チップ２からより多くの情報を外部と接続することができる。
（実施の形態３）
本発明の実施の形態３の半導体装置およびその製造方法を説明する。
図４は本実施の形態３の半導体装置の製造方法を示す断面正面図である。本実施の形態３の半導体装置の製造方法では、まず図４（ａ）に示すように、半導体チップ２に、あらかじめ、シリコン基板１との接続面の電極パッド４から裏面研磨する高さのところまで、半導体チップ２の裏面方向に貫通していないビア６を形成し、その半導体チップ２を、シリコン基板１においてエッチング加工により凹状溝として形成された半導体チップ搭載箇所に、バンプ５を用いてフリップチップ方式により実装し、その後、シリコン基板１と半導体チップ２との隙間を封止樹脂３により封止する。
次に、図４（ａ）の半導体チップ実装後、図４（ｂ）に示すように、半導体チップ２のシリコン基板１からの突出部分を研磨し、結果的に、半導体チップ２内のビア６を裏面に貫通させ、半導体チップ２内に貫通ビアを形成する。
以上のように、半導体チップにあらかじめ裏面からの研磨点までしか貫通していないビアを形成し、半導体チップをシリコン基板に実装した後に、半導体チップの裏面を研磨することにより貫通ビアを形成するため、ビア形成として、ビアはチップ厚分すべてを満たさなくてもよく、ビア形成工程の短縮および製品のコスト削減に有用である。
また、半導体チップに対して、上記のように、裏面研磨して貫通ビアを形成することにより、フリップチップ実装後の半導体チップの裏面にも信号や電源供給用の電極パッドを形成することができる。
（実施の形態４）
本発明の実施の形態４の半導体装置およびその製造方法を説明する。
図５は本実施の形態４の製造方法により製造した半導体装置の構成を示す断面正面図である。本実施の形態４の半導体装置の製造方法では、図５に示すように、凹状溝を有するシリコン基板１へ半導体チップ２を実装し、そのチップ裏面の研磨後に、半導体チップ２の裏面に放熱板７を形成する。このように放熱板７を形成することで、半導体装置のパッケージからの放熱に有益となる。
すなわち、半導体装置の動作によりパッケージングされた半導体チップは発熱するが、半導体パッケージを安定に動作させて信頼性を高めるためには、半導体チップの発熱はできるだけ避けたいが、これに対し、上記のように半導体チップ裏面に放熱板を配置することにより、半導体チップからの発熱は、放熱板を介して効率よく空間に放熱させることができる。
そして、放熱板としてスパッタリングでメタルを蒸着させると、ウェハ状態でも放熱板の形成ができ、製造時間を短縮することができ、しいてはコスト削減につながる。
また、図３に示すようにシリコン基板１を使用して半導体チップ２を実装すると、シリコン基板１下に電極があるため、チップ裏面は他目的に使用可能であり、放熱板を多く形成することができ、パッケージされた半導体チップからの放熱に特に有益である。
以上のように、上記の各実施の形態の半導体装置の製造方法によれば、半導体チップを薄くすることにより必要とされるバックグラインド工程や、ダイシング工程やダイスボンド工程等の新規工程を使用せず、従来の半導体チップ厚のままで、既存の工程を使用して半導体チップの薄膜化を可能にすることができる。
また、半導体チップそのものをシリコン基板に形成された凹状溝に嵌め込んで実装し、樹脂封止した後に半導体チップの裏面から研磨するので、半導体チップは既に樹脂で封止固定されており、歪むことなく研磨することができる。
また、スライス単位で研磨することができ、このようにスライス単位で研磨することにより、一括して多くの半導体チップを研磨することができ、製造工程を短縮することができる。
また、半導体チップをシリコン基板に搭載した後に、半導体チップ厚を研磨して薄くするので、シリコン基板の凹状溝に収める半導体チップ厚は薄く、シリコン基板の凹状溝も従来よりも浅くてよいので、シリコン基板の作成時間及び凹状溝の形成時間も短縮することができる。このように、シリコン基板やそのチップ搭載部の凹状溝の形成工程が減ることで、コスト削減にもつなげることができる。
そして、従来のように半導体チップ厚を薄くしてからシリコン基板上に実装する場合、例えば搬送形態での半導体チップを薄くする時、及びコレット等でつかむ時に生じる半導体チップの破損、及びチップ欠け等のチッピングを防止する場合にも有益である。
また、近年、配線の微細化によって生じる寄生容量を抑制し、半導体装置の高速化に対応するために、従来のシリコン酸化膜やシリコン窒化膜などの酸化物誘電体よりも誘電率の低い低誘電率誘電材料を、層間絶縁膜に用いられるようになった。
この低誘電率誘電材料は、従来の酸化膜誘電体と比較して、誘電率が低い、硬度が低い、熱膨張率が高い、層間絶縁膜界面の密着性が低いといった物理特性の著しい違いが存在し、この物理特性の違いは誘電率が低くなるほど大きくなる。
このため、低誘電率誘電材料を用いた半導体装置においては、樹脂による封止時や封止後の熱応力により、チップコーナー部の層間絶縁膜の境界面で剥離が発生し問題となっている。このような層間絶縁膜の剥離は、配線間のリークや断線を引き起こすため、半導体装置にとっては致命的となる。
これに対し、各実施の形態の半導体装置の製造方法では、半導体チップをシリコン基板内の凹状溝に埋め込んだ後に研磨しているため、チップコーナー部の層間絶縁膜の剥離を防止することができる。
（他の実施の形態１）
なお、上記の各実施の形態の半導体装置およびその製造方法について、図６に示すように、半導体チップ２をウェハ状態のシリコン基板８に実装し、シリコン基板８と半導体チップ２間の樹脂封止としてウェハ状態のシリコン基板８を一括に封止し、さらにチップ裏面研磨もウェハ状態のシリコン基板８に一括にて行い、その後、パッケージダイシングにより、半導体パッケージ９を個々に分割して、半導体装置を製造することもできる。
このように、ウェハ状態の半導体基板に半導体チップを実装し、一括に樹脂封止し、更に一括してチップ裏面を研磨することが可能となり、その結果、一度に多くの半導体チップを実装することができる。
（他の実施の形態２）
また、上記の各実施の形態の半導体装置およびその製造方法について、図７に示すように、一つのシリコン基板１に、半導体チップ２を２個以上（複数個）搭載が可能な半導体チップ搭載箇所を形成し、半導体チップ２をシリコン基板１へ実装した後に、すべての半導体チップ２の裏面を研磨し、水平にすることもできる。
このように、一つのシリコン基板に半導体チップを複数個実装することにより、高速かつ高性能な半導体システムに対応させることができる。
本発明の半導体装置およびその製造方法は、全体の製造工程の必要時間を短縮するとともに、半導体チップの薄型化によりその実装までに発生していた破損を防止し、かつ半導体チップのパッケージングにおいて装置の小型化および薄型化に容易に適応させることができ、製造コストを低減することができるもので、半導体装置を製造する組立工程において、半導体チップの薄膜化に有用である。
本発明の実施の形態１の製造方法により製造した半導体装置の構成を示す断面正面図 同実施の形態１の半導体装置の製造方法を示す断面正面図 本発明の実施の形態２の製造方法により製造した半導体装置の構成を示す断面正面図 本発明の実施の形態３の半導体装置の製造方法を示す断面正面図 本発明の実施の形態４の製造方法により製造した半導体装置の構成を示す断面正面図 本発明の各実施の形態の半導体装置の他の製造方法を示す斜視図 本発明の各実施の形態の他の製造方法により製造した半導体装置の構成を示す断面正面図 従来の製造方法により製造した半導体装置の構成を示す断面正面図 従来の他の製造方法により製造した半導体装置の構成を示す断面正面図
符号の説明
１ シリコン基板
２ 半導体チップ
３ 封止樹脂
４ 電極パッド
５ バンプ
６ 貫通ビア
７ 放熱板
８ ウェハ
９ 半導体パッケージ

Claims (14)

  1. シリコン基板の一つの面に凹状の溝を形成した後に前記凹状溝内に電極を形成し、
    半導体チップの少なくとも一つの面に電極を形成し、
    前記半導体チップを前記シリコン基板の前記凹状溝に嵌め込んで、前記半導体チップの電極と前記シリコン基板の電極とを前記凹状溝内で電気的接続し、
    前記シリコン基板と前記半導体チップとの隙間を樹脂封止した後に、
    前記半導体チップの前記電気的接続した面の反対面である裏面を、前記シリコン基板の凹状溝形成面と面一になるまで研磨する
    ことを特徴とする半導体装置の製造方法。
  2. シリコン基板の一つの面に凹状の溝を形成した後に前記凹状溝内に電極とその電極下に貫通ビアを形成し、
    半導体チップの少なくとも一つの面に電極を形成し、
    前記半導体チップを前記シリコン基板の前記凹状溝に嵌め込んで、前記半導体チップの電極と前記シリコン基板の電極とを前記凹状溝内で電気的接続し、
    前記シリコン基板と前記半導体チップとの隙間を樹脂封止した後に、
    前記半導体チップの前記電気的接続した面の反対面である裏面を、前記シリコン基板の凹状溝形成面と面一になるまで研磨する
    ことを特徴とする半導体装置の製造方法。
  3. シリコン基板の一つの面に凹状の溝を形成した後に前記凹状溝内に電極を形成し、
    半導体チップの少なくとも一つの面に形成した電極から、その反対面に向かって貫通していないビアを形成し、
    前記半導体チップを前記シリコン基板の前記凹状溝に嵌め込んで、前記半導体チップの電極と前記シリコン基板の電極とを前記凹状溝内で電気的接続し、
    前記シリコン基板と前記半導体チップとの隙間を樹脂封止した後に、
    前記半導体チップの前記反対面である裏面を、前記ビアが貫通しかつ前記シリコン基板の凹状溝形成面と面一になるまで研磨する
    ことを特徴とする半導体装置の製造方法。
  4. 請求項１または請求項２に記載の半導体装置の製造方法であって、
    前記半導体チップの裏面の全体的または部分的に放熱板を形成した
    ことを特徴とする半導体装置の製造方法。
  5. 請求項３に記載の半導体装置の製造方法であって、
    前記半導体チップの裏面の部分的に放熱板を形成した
    ことを特徴とする半導体装置の製造方法。
  6. 請求項１から請求項５のいずれかに記載の半導体装置の製造方法であって、
    前記シリコン基板をウェハ状態とし、
    そのシリコン基板に前記凹状溝を複数形成し、
    各凹状溝ごとに、前記半導体チップを嵌め込んで前記樹脂封止した後に、全ての半導体チップを一括に研磨する
    ことを特徴とする半導体装置の製造方法。
  7. 請求項１から請求項５のいずれかに記載の半導体装置の製造方法であって、
    前記シリコン基板に前記凹状溝を複数形成し、
    各凹状溝ごとに前記半導体チップを嵌め込んで前記樹脂封止する
    ことを特徴とする半導体装置の製造方法。
  8. 基板体の一方の面に凹状溝および前記凹状溝の内面に電極を有するシリコン基板と、
    チップ体の少なくとも一方の面に配置した電極を前記凹状溝内で前記シリコン基板の電極と電気的接続し、前記チップ体の前記電気的接続した面の裏面が前記シリコン基板の凹状溝形成面と面一状態で前記凹状溝に嵌め込んだ半導体チップとからなり、
    前記半導体チップは、
    前記裏面の前記シリコン基板の凹状溝形成面との面一状態を、
    前記シリコン基板との隙間を樹脂封止した状態で前記裏面を研磨して形成した
    ことを特徴とする半導体装置。
  9. 基板体の一方の面に凹状溝および前記凹状溝の内面に電極とその電極下に貫通ビアとを有するシリコン基板と、
    チップ体の少なくとも一方の面に配置した電極を前記凹状溝内で前記シリコン基板の電極と電気的接続し、前記チップ体の前記電気的接続した面の裏面が前記シリコン基板の凹状溝形成面と面一状態で前記凹状溝に嵌め込んだ半導体チップとからなり、
    前記半導体チップは、
    前記裏面の前記シリコン基板の凹状溝形成面との面一状態を、
    前記シリコン基板との隙間を樹脂封止した状態で前記裏面を研磨して形成した
    ことを特徴とする半導体装置。
  10. 基板体の一方の面に凹状溝および前記凹状溝の内面に電極を有するシリコン基板と、
    チップ体の少なくとも一方の面に配置した電極およびその電極から反対面に向かうビアを有し、前記一方の面に配置した電極を前記凹状溝内で前記シリコン基板の電極と電気的接続し、前記チップ体の前記電気的接続した面の裏面が前記シリコン基板の凹状溝形成面と面一で、かつ前記ビアが貫通した状態で前記凹状溝に嵌め込んだ半導体チップとからなり、
    前記半導体チップは、
    前記裏面の前記シリコン基板の凹状溝形成面との面一状態および前記ビアの貫通状態を、
    前記シリコン基板との隙間を樹脂封止した状態で前記裏面を研磨して形成した
    ことを特徴とする半導体装置。
  11. 請求項８または請求項９に記載の半導体装置であって、
    前記半導体チップの裏面の全体的または部分的に放熱板を配置した
    ことを特徴とする半導体装置。
  12. 請求項１０に記載の半導体装置であって、
    前記半導体チップの裏面の部分的に放熱板を配置した
    ことを特徴とする半導体装置。
  13. 請求項８から請求項１２のいずれかに記載の半導体装置であって、
    前記シリコン基板をウェハで形成し、
    そのシリコン基板に前記凹状溝を複数形成し、
    各凹状溝ごとに前記半導体チップを嵌め込んで前記樹脂封止した状態で全ての半導体チップを一括に研磨して形成した
    ことを特徴とする半導体装置。
  14. 請求項８から請求項１２のいずれかに記載の半導体装置であって、
    前記シリコン基板に前記凹状溝を複数形成し、
    各凹状溝ごとに前記半導体チップを嵌め込んで前記樹脂封止した状態で全ての半導体チップを一括に研磨して形成した
    ことを特徴とする半導体装置。
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