JP2008109046A - 半導体パッケージおよび積層型半導体パッケージ - Google Patents

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Abstract

【課題】小型化・薄型化された信頼性が良好な半導体パッケージと、小型化・薄型化された信頼性が良好な積層型半導体パッケージを提供する。
【解決手段】 複数のパッケージが積層されてなる積層型半導体パッケージであって、前記複数のパッケージは、半導体チップと、前記半導体チップが実装される凹部が形成された基板と、少なくとも前記半導体チップの直上および直下で前記半導体チップと外部接続が可能となるように構成された配線構造と、を有する半導体パッケージを含むことを特徴とする積層型半導体パッケージ。
【選択図】図２

Description

本発明は、基板に半導体チップが実装されてなる半導体パッケージと、当該半導体パッケージを用いた積層型半導体パッケージに関する。
半導体チップのパッケージの構造には、様々なタイプのものが提案されているが、パッケージが搭載される電子機器の高性能化に伴い、例えば従来のパッケージを積層した積層型パッケージ（パッケージ・オン・パッケージ、ＰｏＰと呼ぶ場合もある）が用いられる場合がある。
積層型パッケージは、半導体チップを含むパッケージが複数積層されて構成される構造を有しており、様々なタイプのパッケージを組み合わせることが可能となるため、様々な仕様の高性能の電子機器に容易に対応することが可能となる。
特開２００５−３４７２２９号公報
しかし、近年の半導体チップは高性能化にともなって接続端子の数が増大しており、いわゆる多ピン化が進んでいる。上記の多ピン化された半導体チップに対応したパッケージを構成すると、当該パッケージの接続端子の数が増大してしまうため、パッケージの積層が困難となる問題が生じる。
例えば、多ピン化されたパッケージを積層しようとすると、パッケージ間の電気的な接続をするための領域を確保する必要があり、このために積層型パッケージが大型化してしまう問題が生じてしまう。また、積層型パッケージは厚さが厚くなってしまう問題があるため、薄型化を図ることが困難となる問題も有していた。このように多ピン化に対応するとともに、小型化が可能となる積層型パッケージの具体的な構成についてはこれまで示された例がなかった。
また、上記の多ピン化された高性能の半導体チップでは、半導体チップの発熱量が大きくなるため、半導体チップの熱サイクルによって様々なパッケージの不具合が生じる場合があった。
例えば、一般的な半導体チップはシリコンに形成されるため、一般的なパッケージで用いられる樹脂材料よりなるインターポーザーとの間では熱膨張率に大きな差が生じてしまう。
このため、半導体チップが発熱と放熱を繰り返すと、半導体チップとインターポーザーの間の熱膨張率の違いによって、パッケージの断線や破損などが生じる懸念があり、パッケージの信頼性が低下してしまう問題があった。
そこで、本発明では、上記の問題を解決した、新規で有用な半導体パッケージおよび積層型半導体パッケージを提供することを統括的課題としている。
本発明の具体的な課題は、小型化・薄型化された信頼性が良好な半導体パッケージと、小型化・薄型化された信頼性が良好な積層型半導体パッケージを提供することである。
本発明の第１の観点では、上記の課題を、半導体チップと、前記半導体チップが実装される凹部が形成された基板と、少なくとも前記半導体チップの直上および直下で前記半導体チップと外部接続が可能となるように構成された配線構造と、を有することを特徴とする半導体パッケージにより、解決する。
また、本発明の第２の観点では、上記の課題を、複数のパッケージが積層されてなる積層型半導体パッケージであって、前記複数のパッケージは、半導体チップと、前記半導体チップが実装される凹部が形成された基板と、少なくとも前記半導体チップの直上および直下で前記半導体チップと外部接続が可能となるように構成された配線構造と、を有する半導体パッケージを含むことを特徴とする積層型半導体パッケージにより、解決する。
本発明によれば、小型化・薄型化された信頼性が良好な半導体パッケージと、小型化・薄型化された信頼性が良好な積層型半導体パッケージを提供することが可能となる。
本発明による半導体パッケージは、半導体チップと、前記半導体チップが実装される凹部が形成された基板と、少なくとも前記半導体チップの直上および直下で前記半導体チップと外部接続が可能となるように構成された配線構造と、を有することを特徴としている。
上記の半導体パッケージでは、少なくとも半導体チップの直上と直下で外部接続（外部接続端子を設けること）が可能となっている。例えば、上記の半導体パッケージでは、第１の主面と第２の主面の双方に、接続端子をいわゆるフルグリッド・アレイ化して配置することが可能となる。このため、上記の半導体パッケージを用いれば、積層型半導体パッケージを小型化することが可能となる。また、上記の半導体パッケージでは、前記シリコン基板の凹部に半導体チップが実装されているため、半導体パッケージ（積層型半導体パッケージ）を薄型化することも可能となる。
すなわち、上記の半導体パッケージを用いることで、半導体チップの多ピン化に代表されるデバイスの高性能化に対応するとともに、モバイル機器などに要求される小型化の双方に対応可能な積層型半導体パッケージを構成することが可能となる。
また、上記の半導体パッケージでは、前記半導体チップを実装する凹部が形成された基板として、シリコン基板を用いることが好ましい。例えば、先に説明した、多ピン化された高性能の半導体チップは発熱量が大きくなる場合がある。このため、従来の樹脂材料よりなる基板（インターポーザー）を用いたパッケージでは、半導体チップを構成するシリコンと基板を構成する樹脂材料の熱膨張率の違いにより、パッケージの配線の断裂や損傷などの問題が発生する懸念があった。
一方、上記の本発明による半導体パッケージでは、半導体チップと基板との熱膨張率の差が殆ど無いため、多ピン化された半導体チップに代表される、高性能の半導体チップを実装する場合の信頼性が良好となる効果を奏する。
また、上記の基板を構成する材料として、例えば、ガラスやセラミックを用いることも可能である。例えばガラスやセラミックの組成を調整することで、熱膨張率を半導体チップ（シリコン）に近似させることも可能である。
次に、上記の半導体パッケージと、当該半導体パッケージを用いた積層型半導体パッケージの構成例について、図面を用いて具体的に説明する。
図１は、本発明の実施例１による半導体パッケージ１００を模式的に示した断面図である。図１を参照するに、本実施例によるパッケージ１００の概略は、シリコンよりなる基板１０１に凹部１０１Ａが形成され、凹部１０１Ａに収納されるように半導体チップ３０１が実装された構成になっている。
さらに、半導体パッケージ１００は、第１の主面（凹部１０１Ａの開口側の主面）側と第２の主面（凹部１０１Ａの開口側の反対側の主面）側で半導体チップ３０１と外部接続が可能となるように構成された配線構造２００が形成されている。例えば、前記第１の主面と前記第２の主面には、配線構造２００に形成される外部接続端子（バンプ）２０８、２１０がそれぞれ複数配置されている。
上記の外部接続端子２０８，２１０は、平面視した場合に格子状になるようにそれぞれ配列されており、いわゆるフルグリッド・アレイ状になっている。すなわち、上記の配線構造２００は、前記第１の主面と前記第２の主面の周縁部のみならず、少なくとも半導体チップ３０１の直上および直下でも半導体チップ３０１と外部接続が可能となるように構成されていることが特徴である。
例えば、上記の配線構造２００は、基板１０１を貫通するビアプラグ２０１を有し、さらにビアプラグ２０１と外部接続端子２０８，２１０とを接続するためのビアプラグやパターン配線が基板１０１の両面にそれぞれ形成されてなる構造となっている。
例えば、基板１０１の表面側（半導体チップ３０１が実装される側）には、ビアプラグ２０１と接続されるパターン配線２０２が形成され、パターン配線２０２を覆うように絶縁層１０２が形成されている。さらに絶縁層１０２を貫通するようにビアプラグ２０３が形成され、ビアプラグ２０３と接続されるパターン配線（電極パッド）２０４が絶縁層１０２上に形成されている。
さらに、パターン配線２０４上には、先に説明したように平面視した場合に格子状となるようにフルグリッド・アレイ化された外部接続端子（はんだバンプ）２０８が形成されている。また、必要に応じて、外部接続端子２０８とパターン配線２０４の間には、例えばＡｕ／Ｎｉ（Ａｕが外部接続端子側となるように形成されたＡｕ層とＮｉ層の積層構造）よりなる接続層２０７が形成される。さらに、外部接続端子２０８の周囲には、絶縁層１０２とパターン配線２０４の一部を覆うようにソルダーレジスト層１０３が形成されている。
また、基板１０１の裏面側（半導体チップ３０１が実装される側の反対側）には、基板１０１を覆うように絶縁層１０４が形成されている。さらに絶縁層１０４を貫通するようにビアプラグ２０１に接続されるビアプラグ２０５が形成され、また、ビアプラグ２０５と接続されるパターン配線（電極パッド）２０６が絶縁層１０４上に形成されている。
さらに、パターン配線２０６上には、先に説明したように平面視した場合に格子状となるようにフルグリッド・アレイ化された外部接続端子（はんだバンプ）２１０が形成されている。また、必要に応じて、外部接続端子２１０とパターン配線２０６の間には、例えばＡｕ／Ｎｉ（Ａｕが外部接続端子側となるように形成されたＡｕ層とＮｉ層の積層構造）よりなる接続層２０９が形成される。さらに、外部接続端子２１０の周囲には、絶縁層１０４とパターン配線２０６の一部を覆うようにソルダーレジスト層１０５が形成されている。
上記の構成において、絶縁層１０２，１０４は例えばビルドアップ樹脂と呼ばれる、例えばエポキシ系の樹脂材料を主成分とする材料により形成される。また、配線構造２００（ビアプラグ２０１，２０３，２０５，パターン配線２０２，２０４，２０６）は、例えばＣｕより形成されるが、上記の材料は一例であり、本発明はこれらの材料に限定されるものではない。
また、半導体チップ３０１は、デバイス面を下（凹部１０１Ａの底面側）に向けた、いわゆるフェースダウンの状態で凹部１０１Ａに実装されている。半導体チップ３０１のデバイス面に形成された電極パッド（図示せず）に接続されたバンプ３０２は、パターン配線２０２と接続され、半導体チップ３０１と基板１０１の間には、アンダーフィル（樹脂材料）３０３が浸透されている。
上記の配線構造２００を構成するビアプラグ２０１は、平面視した場合にシリコン基板１０１の略全面に形成され、例えば凹部１０１Ａの底部のシリコンの厚さが薄くなっている部分と、凹部１０１Ａの周囲のシリコンの厚さが厚くなっている部分との双方に形成される。
また、ビアプラグ２０１と半導体チップ３０１（バンプ３０２）に接続されるパターン配線２０２は、例えば、凹部１０１Ａの側壁面に形成される部分を含むようになっている。例えば、パターン配線２０２は、凹部１０１Ａの底面でビアプラグ２０１と半導体チップ３０１（バンプ３０２）との双方に接続されている。また、パターン配線２０２は、凹部１０１Ａの底面から凹部１０１Ａの側壁面にかけて凹部１０１Ａの内壁面に沿って形成され、さらには凹部１０１Ａの外側に向かって基板１０１の表面を延伸するように形成されている。
また、一方で絶縁層１０２上に形成されるパターン配線２０４は、平面視した場合に、凹部１０１Ａの外側となる部分から凹部１０１Ａと重なる部分（半導体チップ３０１の直上）に延伸するように形成される部分を含んでいる。
このように配線構造２００が形成されていることで、半導体チップ３０１の直上を含む前記第１の主面の略全面に、いわゆるフルグリッド・アレイとなるように配線構造２００に接続される外部接続端子２０８を形成することができる。
また、上記の半導体パッケージ１００においては、半導体チップ３０１の直下を含む前記第２の主面の略全面にも、フルグリッド・アレイとなるように配線構造２００に接続される外部接続端子２１０が形成されている。また、必要に応じて、基板１０１の裏面にも、パターン配線２０２に相当するビアプラグ２０１に接続されるパターン配線を設けてもよい。
上記の半導体パッケージ１００は、半導体チップ３０１の直上および直下で半導体チップ３０１と外部接続が可能となるように構成（例えばフルグリッド・アレイ化）されているため、半導体チップ３０１の多ピン化（バンプ３０２の数の増大）への対応が容易になっている。
このため、多ピン化された半導体チップに対応する場合であっても、パッケージの面積の増大量を抑制してコンパクトな構造とすることが可能となっている。さらに、上記の半導体パッケージを用いることで、積層型半導体パッケージを小型化することが可能となる。すなわち、上記の半導体パッケージは、積層される場合に、両面（第１の主面と第２の主面）がフルグリッド・アレイであるために省スペースで効率的にパッケージ間の接続を行うことができる。
また、上記の半導体パッケージ１００では、シリコン基板１０１の凹部１０１Ａに半導体チップ３０１が実装されているため、半導体パッケージ１００（半導体パッケージ１００を用いた積層型半導体パッケージ）を薄型化することも可能となる。
すなわち、上記の半導体パッケージ１００を用いることで、半導体チップ３０１の多ピン化に代表されるデバイスの高性能化に対応するとともに、モバイル機器などに要求される小型化の双方に対応可能な積層型半導体パッケージを構成することが可能となる。
また、上記の半導体パッケージ１００では、基板１０１がシリコンよりなることも特徴である。例えば、多ピン化された高性能の半導体チップ（半導体チップ３０１）は発熱量が大きくなる場合がある。このような発熱に対応して、上記の半導体パッケージ１００では、シリコンを用いて形成される半導体チップ３０１と、シリコンよりなる基板１０１との熱膨張率の差が殆ど無くなるように構成されている。このため、多ピン化された半導体チップに代表される、高性能の半導体チップを実装する場合の信頼性が良好となっている。
また、上記の半導体パッケージ１００において、配線構造２００を半導体チップ３０１の動作試験に対応可能に構成することで、半導体チップ３０１の動作試験を行うことも可能である。例えば、半導体パッケージ１００を積層して積層型半導体パッケージを構成する場合、パッケージの積層前に個別にパッケージ（半導体チップ）の動作試験を行うことで、積層型半導体パッケージの製造の歩留まりを向上させることができる。
また、上記の半導体パッケージ１００は、公知の製造方法（例えばシリコンのＲＩＥエッチング、メッキによる配線構造２００の形成など）により製造することが可能であるが、その概略について、図１を参照しながら簡単に説明する。
上記の半導体パッケージ１００を製造する場合には、まず、シリコンよりなる基板１０１（例えばシリコンウェハなど）に、ＲＩＥ（リアクティブ・イオン・エッチング）により、凹部１０１Ａに相当する構造と、基板１０１を貫通するスルーホールを形成する。さらに、基板１０１の表面を絶縁するための熱酸化膜（図１では図示を省略）を形成した後、メッキにより、スルーホールを埋設するＣｕよりなるビアプラグ２０１を形成する。
次に、セミアディティブ法により、Ｃｕよりなるパターン配線２０２を形成するが、この場合、必要に応じて基板１０１の裏面にもパターン配線を形成してもよい。次に、半導体チップ３０１のバンプ３０２（Ａｕ）とパターン配線２０２（Ｃｕ）を、超音波または加熱などにより接合し、半導体チップ３０１と基板１０１の間にアンダーフィル３０３（液状樹脂）を浸透させる（フリップチップ実装）。
次に、基板１０１の両面に絶縁層１０２，１０４をそれぞれ樹脂フィルムの真空ラミネートにより形成し、加熱して硬化させる。なお、樹脂の塗布と加熱により絶縁層１０２，１０４を形成してもよい。さらに、絶縁層１０２，１０４にそれぞれスルーホールを形成（必要であればさらにデスミア処理）した後、セミアディティブ法により、ビアプラグ２０３，２０５，パターン配線２０４，２０６を形成する。
次に、ソルダーレジスト層１０３，１０５を形成した後、ソルダーレジスト層１０３，１０５から露出するパターン配線２０４，２０６上に、必要に応じて例えばメッキ法により、接続層２０７，２０９をそれぞれ形成する。次に、接続層２０７，２０９上（パターン配線２０４，２０６上）に、はんだバンプよりなる外部接続端子２０８，２１０を形成する。この後、基板１０１（シリコンウェハ）をダイシングし、個々の半導体パッケージ１００を製造することができる。
また、図２は、実施例１による半導体パッケージ１００を用いて形成した、積層型半導体パッケージ４００を示した図である。ただし、先に説明した部分には同一の符号を付し、説明を省略する。
図２を参照するに、本実施例による積層型半導体パッケージ４００は、実施例１による半導体パッケージ１００が３個積層されて形成されている。また、積層される半導体パッケージ１００の間には、液状樹脂が浸透・硬化されて形成される絶縁層ＵＦが形成されるが、絶縁層ＵＦは省略することも可能である。また、絶縁層ＵＦは、パッケージを積層する場合にパッケージ間に樹脂フィルムを載置することでも形成することができる。
上記の構成において、最下層の半導体パッケージ１００の外部接続端子２１０は、マザーボードに接続されている。また、最上層の半導体パッケージ１００のパターン配線２０４（接続層２０７）には、例えば、他の半導体チップや、または、キャパシタ、抵抗、インダクタなどの電子部品（表面実装部品）が実装されていてもよい。また、最上層の半導体パッケージ１００の外部接続端子２０８は省略した構造としてもよい。
このように、実施例１による半導体パッケージ１００を用いることで、小型化・薄型化された、信頼性が良好な積層型半導体パッケージを構成することが可能となる。
また、積層されるパッケージ数は３個に限定されるものではない。例えば、積層される半導体パッケージ１００を２個としてもよく、また、積層される半導体パッケージ１００を４個以上としてもよい。
また、図３は、実施例１による半導体パッケージ１００を用いて形成した、積層型半導体パッケージ６００を示した図である。ただし、先に説明した部分には同一の符号を付し、説明を省略する。
図３を参照するに、本実施例による積層型半導体パッケージ６００は、実施例１による半導体パッケージ１００上に、半導体パッケージ１００とは異なる半導体パッケージ５００が積層されて構成されている。
上記の半導体パッケージ５００は、いわゆるＦ−ＢＧＡと呼ばれる構造であり、インターポーザー５０１上に、半導体チップ５０２，５０３が積層された構造となっている。また、半導体チップ５０２、５０３はワイヤ５０４、５０５によってそれぞれインターポーザー５０１と電気的に接続され、半導体チップ５０２，５０３はモールド樹脂５０６によってインターポーザー５０１上で封止されている。
また上記の構造を、半導体チップ５０２がインターポーザー５０２にフリップチップ接続され、半導体チップ５０２の背面（上面）に搭載された半導体チップ５０３がワイヤによってインターポーザー５０１に接続される構造に変更してもよい。
このように、実施例１による半導体パッケージ１００と積層されるパッケージは、様々な構造、構成を有するパッケージを選択することが可能である。
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
例えば、凹部１０１Ａに実装される半導体チップは複数（例えばスタック型）であってもよく、基板１０１には凹部１０１Ａが複数形成されて、半導体チップが複数実装される構造であってもよい。
本発明によれば、小型化・薄型化された信頼性が良好な半導体パッケージと、小型化・薄型化された信頼性が良好な積層型半導体パッケージを提供することが可能となる。
実施例１による半導体パッケージを示す図である。 実施例２による積層型半導体パッケージを示す図である。 実施例３による積層型半導体パッケージを示す図である。
符号の説明
１００，５００ 半導体パッケージ
１０１ 基板
１０１Ａ 凹部
１０２，１０４ 絶縁層
１０３，１０５ ソルダーレジスト層
２００ 配線構造
２０１，２０３，２０５ ビアプラグ
２０２，２０４，２０６ パターン配線
２０７，２０９ 接続層
２０８，２１０ 外部接続端子
３０１ 半導体チップ
３０２ バンプ
３０３ アンダーフィル
４００ 積層型半導体パッケージ
５０１ インターポーザー
５０２，５０３ 半導体チップ
５０４，５０５ ワイヤ
５０６ モールド樹脂
６００ 積層型半導体パッケージ

Claims (8)

  1. 半導体チップと、
    前記半導体チップが実装される凹部が形成された基板と、
    少なくとも前記半導体チップの直上および直下で前記半導体チップと外部接続が可能となるように構成された配線構造と、を有することを特徴とする半導体パッケージ。
  2. 前記半導体チップはフェースダウンで前記凹部に実装されることを特徴とする請求項１記載の半導体パッケージ。
  3. 前記配線構造は、前記基板の前記凹部の底部を貫通するビアプラグを含むことを特徴とする請求項１または２記載の半導体パッケージ。
  4. 前記配線構造は、前記凹部の側壁面に形成される部分を含むパターン配線を有することを特徴とする請求項３記載の半導体パッケージ。
  5. 複数のパッケージが積層されてなる積層型半導体パッケージであって、
    前記複数のパッケージは、
    半導体チップと、
    前記半導体チップが実装される凹部が形成された基板と、
    少なくとも前記半導体チップの直上および直下で前記半導体チップと外部接続が可能となるように構成された配線構造と、を有する半導体パッケージを含むことを特徴とする積層型半導体パッケージ。
  6. 前記半導体チップはフェースダウンで前記凹部に実装されることを特徴とする請求項５記載の積層型半導体パッケージ。
  7. 前記配線構造は、前記基板の前記凹部の底部を貫通するビアプラグを含むことを特徴とする請求項５または６記載の積層型半導体パッケージ。
  8. 前記配線構造は、前記凹部の側壁面に形成される部分を含むパターン配線を有することを特徴とする請求項７記載の積層型半導体パッケージ。
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