JP2014209091A - 半導体装置 - Google Patents

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Abstract

【課題】 製造コストの低減を図ることが可能な半導体装置を提供すること。
【解決手段】 半導体装置１Ａは、主面１０１Ａ、およびこの主面１０１Ａから凹む凹部１０５Ａを有し、かつ半導体材料からなる基板１００Ａと、基板１００Ａに形成された配線層２００Ａと、凹部１０５Ａに収容された方位センサ素子３１１Ａ，３１２Ａ，３１３Ａと、方位センサ素子３１１Ａ，３１２Ａ，３１３Ａの少なくとも一部を覆う封止樹脂４００Ａと、を備える。
【選択図】 図３

Description

本発明は、半導体装置に関する。
外部からの電流の入出力に対して特定の機能を果たす半導体装置は、様々な形態のものが提案されている。一般的には、この半導体装置の機能を果たすために、各々が電気回路の一部を構成する複数の素子が内蔵されている。これらの素子を支持し、かつ互いに導通させることを目的として、金属製のリードが用いられる。このリードは、上記複数の素子の機能や形状および大きさに応じて、その個数や形状および大きさが決定される。このリードに搭載された上記複数の素子は、封止樹脂によって覆われる。封止樹脂は、これらの素子や上記リードの一部を保護するためのものである。このような半導体装置は、たとえば電子機器の回路基板などに実装されて用いられる。
上記リードの形成は、たとえば金型を用いた打ち抜き加工によってなされることが多い。金型を用いた手法は、上記リードを効率よく正確に形成できるという利点がある。しかし、上記リードは、上記複数の素子によってその個数や大きさおよび形状が異なることが一般的である。このため、上記半導体装置に求められる機能などが変更されると、上記リードのサイズや形状を変更する必要がある。これを実現するには、上記金型を新たに作り直すことが強いられる。上記金型は、比較的高価であるため、上記半導体装置が少量生産される場合には、上記半導体装置のコストを増大させてしまう。
また、上記リードは、金属板を加工したものであるため、一般的に平らな形状である。任意に絞り加工を施すことによって立体的な形状とすることも可能であるが、ある程度の制約が課せられる。上記半導体装置には、年々、高機能化および多機能化が求められる。この要請に応えるには、上記複数の素子の高密度実装化、あるいは平らに配置すること以外の立体的な配置、などが求められる。
特開２０１２−９９６７３号公報
本発明は、上記した事情のもとで考え出されたものであって、製造コストの低減を図ることが可能な半導体装置を提供することをその課題とする。また、本発明は、複数の素子の配置に対する制限を緩和することが可能な半導体装置を提供することをその課題とする。
本発明によって提供される半導体装置は、主面、およびこの主面から凹む凹部を有し、かつ半導体材料からなる基板と、上記基板に形成された配線層と、上記凹部に収容された１以上の素子と、上記１以上の素子の少なくとも一部を覆う封止樹脂と、を備えることを特徴としている。
本発明の好ましい実施の形態においては、上記１以上の素子の少なくとも一部を覆う追加の素子を備える。
本発明の好ましい実施の形態においては、上記凹部は、上記１以上の素子を収容し、第１底面および第１傾斜側面を有する第１凹部と、上記第１傾斜側面に繋がる第２底面およびこの第２底面および上記主面に繋がる第２傾斜側面を有する第２凹部と、を含んでいる。
本発明の好ましい実施の形態においては、上記追加の素子は、上記第２底面に支持され、かつ上記主面の法線方向視において上記第１凹部の少なくとも一部と重なる。
本発明の好ましい実施の形態においては、上記追加の素子は、少なくとも上記第２底面のうち上記第１凹部を挟む２つの部位によって支持されている。
本発明の好ましい実施の形態においては、上記１以上の素子の少なくとも１つが、上記第１底面に支持されている。
本発明の好ましい実施の形態においては、上記１以上の素子の少なくとも１つが、上記第１傾斜側面に支持されている。
本発明の好ましい実施の形態においては、上記基板は、半導体材料の単結晶からなる。
本発明の好ましい実施の形態においては、上記半導体材料は、Ｓｉである。
本発明の好ましい実施の形態においては、上記主面は、（１００）面であり、上記第１凹部は、４つの上記第１傾斜側面を有し、上記第２凹部は、４つの上記第２傾斜側面を有する。
本発明の好ましい実施の形態においては、上記主面は、（１１０）面であり、上記第１凹部は、上記第１底面を挟んで離間した２つの上記第１傾斜側面と、上記第１底面を挟んで離間し、かつ上記第１底面に対して直角である２つの第１起立側面と、を有し、上記第２凹部は、上記第２底面を挟んで離間した２つの上記第２傾斜側面と、上記第２底面を挟んで離間し、かつ上記第２底面に対して直角である２つの第２起立側面と、を有する。
本発明の好ましい実施の形態においては、上記１以上の素子は、互いに異なる方向に沿う検出基準軸を有する３つの方位センサ素子を含む。
本発明の好ましい実施の形態においては、上記１以上の素子は、互いに異なる３方向の加速度を検出する加速度センサ素子をさらに備える。
本発明の好ましい実施の形態においては、上記加速度センサ素子は、上記第１凹部に収容されている。
本発明の好ましい実施の形態においては、上記加速度センサ素子は、上記第１底面に支持されている。
本発明の好ましい実施の形態においては、上記配線層は、上記主面に形成された複数の外部端子を有する。
本発明の好ましい実施の形態においては、上記配線層は、上記第２底面に形成され、上記追加の素子を搭載するための複数の第２底面パッドを有する。
本発明の好ましい実施の形態においては、上記配線層は、上記第１底面に形成され、上記素子を搭載するための複数の第１底面パッドを有する。
本発明の好ましい実施の形態においては、上記配線層は、上記第１傾斜側面に形成され、上記素子を搭載するための複数の第１傾斜側面パッドを有する。
本発明の好ましい実施の形態においては、上記配線層は、上記外部端子、上記第２底面パッド、上記第１底面パッドおよび上記第１傾斜側面パッドのいずれかどうしを接続する連絡経路を有する。
本発明の好ましい実施の形態においては、上記連絡経路は、上記第２傾斜側面を経由している。
本発明の好ましい実施の形態においては、上記連絡経路は、上記第１傾斜側面を経由している。
本発明の好ましい実施の形態においては、上記封止樹脂は、上記１以上の素子の少なくともいずれかを覆う第１封止樹脂と、上記追加の素子の少なくとも一部を覆う第２封止樹脂と、からなる。
本発明の好ましい実施の形態においては、上記第２封止樹脂は、上記追加の素子の全体を覆っている。
本発明の好ましい実施の形態においては、上記第２封止樹脂は、上記外部端子を露出させている。
本発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
本発明の第１実施形態に基づく半導体装置を示す要部斜視図である。 図１の半導体装置を示す要部平面図である。 図２のＩＩＩ−ＩＩＩ線に沿う断面図である。 図２のＩＶ−ＩＶ線に沿う断面図である。 図１の半導体装置の基板を示す斜視図である。 図１の半導体装置の製造方法の一例を示す要部断面図である。 図１の半導体装置の製造方法の一例を示す要部断面図である。 図１の半導体装置の製造方法の一例を示す要部断面図である。 図１の半導体装置の製造方法の一例を示す要部断面図である。 図１の半導体装置の製造方法の一例を示す要部断面図である。 図１の半導体装置の製造方法の一例を示す要部断面図である。 図１の半導体装置の製造方法の一例を示す要部断面図である。 図１の半導体装置の製造方法の一例を示す要部断面図である。 図１の半導体装置の製造方法の一例を示す要部断面図である。 図１の半導体装置の製造方法の一例を示す要部断面図である。 図１の半導体装置の製造方法の一例を示す要部断面図である。 図１の半導体装置の製造方法の一例を示す要部断面図である。 図１の半導体装置の製造方法の一例を示す要部断面図である。 図１の半導体装置の製造方法の一例を示す要部断面図である。 図１の半導体装置の製造方法の一例を示す要部断面図である。 図１の半導体装置の製造方法の一例を示す要部断面図である。 図１の半導体装置の製造方法の一例を示す要部断面図である。 図１の半導体装置の製造方法の一例を示す要部断面図である。 図１の半導体装置の製造方法の一例を示す要部断面図である。 本発明の第２実施形態に基づく半導体装置を示す要部斜視図である。 図２５の半導体装置を示す要部平面図である。 図２６のＸＸＶＩＩ−ＸＸＶＩＩ線に沿う断面図である。 図２６のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿う断面図である。 図２５の半導体装置の基板を示す斜視図である。 本発明の第３実施形態に基づく半導体装置を示す要部斜視図である。 図３０の半導体装置を示す要部平面図である。 図３１のＸＸＸＩＩ−ＸＸＸＩＩ線に沿う断面図である。 図３１のＸＸＸＩＩＩ−ＸＸＸＩＩＩ線に沿う断面図である。 図３１のＸＸＸＩＶ−ＸＸＸＩＶ線に沿う断面図である。 図３０の半導体装置の基板を示す斜視図である。 本発明の第４実施形態に基づく半導体装置を示す要部平面図である。 図３６のＸＸＸＶＩＩ−ＸＸＸＶＩＩ線に沿う断面図である。 図３６のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に沿う断面図である。 本発明の第５実施形態に基づく半導体装置を示す要部平面図である。 図３９のＸＬ−ＸＬ線に沿う断面図である。
以下、本発明の好ましい実施の形態につき、図面を参照して具体的に説明する。
図１〜図４は、本発明の第１実施形態に基づく半導体装置を示している。本実施形態の半導体装置１Ａは、基板１００Ａ、配線層２００Ａ、３つの方位センサ素子３１１Ａ，３１２Ａ，３１３Ａ、集積回路素子３３０Ａおよび封止樹脂４００Ａを備えている。なお、図１および図２においては、理解の便宜上、封止樹脂４００Ａを省略しており、３つの方位センサ素子３１１Ａ，３１２Ａ，３１３Ａおよび集積回路素子３３０Ａを想像線で示している。図３は、図２におけるＩＩＩ−ＩＩＩ線に沿うｙｚ平面における断面図であり、図４は、図２におけるＩＶ−ＩＶ線に沿うｚｘ平面における断面図である。
半導体装置１Ａは、以下に説明する構成により、３方向の方位を検出可能であり、かつ面実装可能な方位検出モジュールとして構成されている。半導体装置１Ａのサイズの一例を挙げると、平面視寸法が２ｍｍＸ２ｍｍ程度、厚さが０．７６ｍｍ程度である。
基板１００Ａは、半導体装置１Ａの土台となるものであり、基材１０３Ａおよび絶縁層１０４Ａからなる。基板１００Ａは、主面１０１Ａ、裏面１０２Ａ、凹部１０５Ａを有する。基板１００Ａの厚さは、たとえば７００μｍ程度である。なお、本実施形態においては、主面１０１Ａおよび裏面１０２Ａがｚ方向において互いに反対側を向いており、ｚ方向が半導体装置１Ａの厚さ方向に相当する。また、ｘ方向およびｙ方向は、いずれもｚ方向に対して直角である。
基材１０３Ａは、半導体材料の単結晶からなり、本実施形態においては、Ｓｉ単結晶からなる。また、絶縁層１０４Ａは、本実施形態においては、ＳｉＯ2からなる。なお、基材１０３Ａの材質は、Ｓｉに限定されず、後述する意図を満たす凹部１０５Ａを形成可能なものであればよい。絶縁層１０４Ａは、基材１０３Ａのうち裏面１０２Ａとは反対側から臨む部分を覆っている。絶縁層１０４Ａの厚さは、たとえば０．１〜１．０μｍ程度である。
図５は、基板１００Ａを示す斜視図である。本実施形態においては、主面１０１Ａとして、基材１０３Ａの（１００）面が採用されている。凹部１０５Ａは、主面１０１Ａから裏面１０２Ａに向かって凹んでいる。本実施形態においては、凹部１０５Ａは、第１凹部１１０Ａおよび第２凹部１２０Ａからなる。第１凹部１１０Ａは、裏面１０２Ａ側に位置し、第１底面１１１Ａおよび４つの第１傾斜側面１１２Ａを有する。第２凹部１２０Ａは、第１凹部１１０Ａよりも主面１０１Ａ側に位置し、第２底面１２１Ａおよび４つの第２傾斜側面１２２Ａを有する。これらの第１凹部１１０Ａおよび第２凹部１２０Ａの形状は、主面１０１Ａとして（１００）面が採用されていることに依存している。
凹部１０５Ａが形成されていることにより、主面１０１Ａは、平面視矩形環状とされている。より具体的には、主面１０１Ａのうち凹部１０５Ａを挟んでｙ方向に離れて位置する２つの部位が、凹部１０５Ａを挟んでｘ方向に離れて位置する２つの部位よりも顕著に大とされている。
第１凹部１１０Ａは、平面視略正方形である。第１凹部１１０Ａの深さは、たとえば４４０μｍ程度である。第１底面１１１Ａは、平面視正方形状であり、その一辺の長さがたとえば４６０μｍ程度である。４つの第１傾斜側面１１２Ａは、平面視において第１底面１１１Ａを囲み、かつ互いに略合同であり、第１底面１１１Ａと接する部分を上底とする略台形状である。各第１傾斜側面１１２Ａは、第１底面１１１Ａに対して傾いている。本実施形態においては、第１傾斜側面１１２Ａのｘｙ平面に対する角度が５５°程度である。なお、第１傾斜側面１１２Ａが互いに略合同な略台形状であり、かつ上記角度が５５°である点は、主面１０１Ａとして（１００）面を採用したことに依存している。
第２凹部１２０Ａは、平面視矩形状である。第２凹部１２０Ａの深さは、たとえば１２０μｍ程度である。第２底面１２１Ａは、平面視矩形環状であり、第１凹部１１０Ａを囲んでいる。また、第２底面１２１Ａは、４つの第１傾斜側面１１２Ａに繋がっている。４つの第２傾斜側面１２２Ａは、平面視において第２底面１２１Ａを囲み、第２底面１２１Ａと接する部分を上底とする略台形状である。各第２傾斜側面１２２Ａは、第２底面１２１Ａに対して傾いている。本実施形態においては、第２傾斜側面１２２Ａのｘｙ平面に対する角度が５５°程度である。なお、第２傾斜側面１２２Ａが略台形状であり、かつ上記角度が５５°である点は、主面１０１Ａとして（１００）面を採用したことに依存している。
なお、本実施形態においては、第１凹部１１０Ａの中心と第２凹部１２０Ａの中心が互いにずれた配置となっている。図２および図５に示すように、第１凹部１１０Ａの中心は、第２凹部１２０Ａの中心に対してｙ方向にずれている。このため、第２底面１２１Ａは、第１凹部１１０Ａを挟んでｘ方向に離れて位置する部位の大きさが略同じであるのに対し、第１凹部１１０Ａを挟んでｙ方向に離れて位置する部位は、一方が他方よりも顕著に大となっている。
配線層２００Ａは、３つの方位センサ素子３１１Ａ，３１２Ａ，３１３Ａおよび集積回路素子３３０Ａを搭載し、これらに入出力する電流経路を構成するためのものである。配線層２００Ａは、絶縁層１０４Ａ上に形成されており、本実施形態においては、バリアシード層２０１Ａとめっき層２０２Ａとが積層された構造となっている。
バリアシード層２０１Ａは、所望のめっき層２０２Ａを形成するためのいわゆる下地層であり、絶縁層１０４Ａ上に形成されている。バリアシード層２０１Ａは、絶縁層１０４Ａ上に形成されたたとえばバリア層としてのＴｉ層とこのバリア層上に積層されたシード層としてのＣｕ層とからなる。バリアシード層２０１Ａは、たとえばスパッタリングによって形成される。
めっき層２０２Ａは、たとえばＣｕからなりバリアシード層２０１Ａを利用した電解めっきによって形成される。めっき層２０２Ａの厚さは、たとえば５μｍ程度である。
本実施形態においては、配線層２００Ａは、第１底面パッド２１１Ａ、第１傾斜側面パッド２１２Ａ、第２底面パッド２１３Ａ、外部端子２２１Ａおよび連絡経路２３１Ａ，２３２Ａ，２３４Ａ，２３５Ａ，２３６Ａを有している。
第１底面パッド２１１Ａは、第１凹部１１０Ａの第１底面１１１Ａに形成されており、たとえば矩形状である。本実施形態においては、３つの第１底面パッド２１１Ａがｘ方向に並んで配置されている。本実施形態においては、第１底面パッド２１１Ａは、方位センサ素子３１１Ａを搭載するために用いられる。
第１傾斜側面パッド２１２Ａは、第１凹部１１０Ａの第１傾斜側面１１２Ａに形成されており、たとえば矩形状である。本実施形態においては、第１底面１１１Ａを挟んでｙ方向に離れて配置された２つの第１傾斜側面１１２Ａに３つずつの第１傾斜側面パッド２１２Ａが形成されている。各第１傾斜側面１１２Ａの３つの第１傾斜側面パッド２１２Ａは、ｙ方向に並んで配置されている。本実施形態においては、第１傾斜側面パッド２１２Ａは、方位センサ素子３１２Ａ，３１３Ａを搭載するために用いられる。
第２底面パッド２１３Ａは、第２凹部１２０Ａの第２底面１２１Ａに形成されており、たとえば矩形状である。本実施形態においては、第２底面１２１Ａのうち第１凹部１１０Ａを挟んでｘ方向に離れて離間する２つの部位、および第１凹部１１０Ａを挟んでｙ方向に離れて離間する２つの部位のうち寸法が大である部位に複数の第２底面パッド２１３Ａが形成されている。より具体的には、ｙ方向に並んだ５つずつの第２底面パッド２１３Ａが第１凹部１１０Ａを挟んでｘ方向に離れて配置されている。また、これらの５つずつの第２底面パッド２１３Ａに挟まれて、６つの第２底面パッド２１３Ａがｘ方向に並んで配置されている。このような配置により、複数の第２底面パッド２１３Ａがコの字を形成するように配置されている。本実施形態においては、第２底面パッド２１３Ａは、集積回路素子３３０Ａを搭載するために用いられる。
外部端子２２１Ａは、主面１０１Ａに形成されており、半導体装置１Ａをたとえば図示しない電子機器の回路基板に面実装するために用いられる。本実施形態においては、主面１０１Ａのうち凹部１０５Ａを挟んでｙ方向に離れて配置された２つの部位に、５つずつの外部端子２２１Ａが形成されている。また、各外部端子２２１Ａは、その一辺が凹部１０５Ａの外縁に接している。外部端子２２１Ａは、上述したバリアシード層２０１Ａおよびめっき層２０２Ａ上に、さらにたとえばＮｉ，Ｐｄ，Ａｕなどの金属を無電解めっきすることによって得られたバンプが形成された構造とされている。これにより、図３および図４に示すように、外部端子２２１Ａは、ｚ方向に膨出した形状となっている。
連絡経路２３１Ａ，２３２Ａ，２３４Ａ，２３５Ａ，２３６Ａは、第１底面パッド２１１Ａ、第１傾斜側面パッド２１２Ａ、第２底面パッド２１３Ａおよび外部端子２２１Ａを互いに導通させる経路を構成するためのものである。
連絡経路２３１Ａは、主面１０１Ａから第２底面１２１Ａに至る経路を構成しており、主に外部端子２２１Ａと第２底面パッド２１３Ａとを導通させている。図２に示すように、本実施形態においては、各連絡経路２３１Ａは、外部端子２２１Ａのうち凹部１０５Ａと接する辺に繋がっている。また、各連絡経路２３１Ａは、第２凹部１２０Ａの第２傾斜側面１２２Ａを経由して第２底面１２１Ａに至っている。各連絡経路２３１Ａのうち第２傾斜側面１２２Ａに形成された部位は、平面視においてｙ方向に沿って延びており、ｙ方向に対して傾斜していない。
また、図中下方に位置する４つの連絡経路２３１Ａは、第２底面１２１Ａの図中下方部分から図中左右部分へと迂回した後に、第２底面パッド２１３Ａに繋がっている。図中下方両端に位置する連絡経路２３１Ａは、第２底面１２１Ａにおいて、第２底面１２１Ａの外辺に接して延びている。図中下方左右から２つめの連絡経路２３１Ａは、第２底面１２１Ａにおいて第２底面１２１Ａの外辺と内辺とに接しており、これらの間を延びている。
図中上方に位置する５つの連絡経路２３１Ａは、図中上方に位置する外部端子２２１Ａから第２傾斜側面１２２Ａを経由してこれらの外部端子２２１Ａの図中下方に位置する第２底面パッド２１３Ａに繋がっている。図中左右端側に位置する２つずつの連絡経路２３１Ａは、平面視において、ｙ方向に沿って直線状に延びている。図中左右方向中央の連絡経路２３１Ａは、第２底面１２１Ａにおいて第２底面１２１Ａの外辺にその一部が接しており、かつ屈曲している。
連絡経路２３２Ａは、主面１０１Ａから第１傾斜側面１１２Ａに至る経路を構成しており、外部端子２２１Ａと第１傾斜側面パッド２１２Ａとを導通させている。本実施形態においては、１つの連絡経路２３２Ａが形成されており、図中下方において左右方向中央に位置する外部端子２２１Ａから第２傾斜側面１２２Ａおよび第２底面１２１Ａを経由して第１傾斜側面１１２Ａに至っている。この連絡経路２３２Ａは、平面視においてｙ方向に沿って直線状に延びている。
連絡経路２３４Ａは、第２底面１２１Ａから第１傾斜側面１１２Ａに至る経路を構成しており、第２底面パッド２１３Ａと第１傾斜側面パッド２１２Ａとを導通させている。本実施形態においては、図中上方に位置する２つの第２底面パッド２１３Ａから２つの第１傾斜側面パッド２１２Ａへと２つの連絡経路２３４Ａが延びている。これらの各連絡経路２３４Ａは、第２底面パッド２１３Ａのうち第１凹部１１０Ａの外縁に接する辺に繋がっている。また、各連絡経路２３４Ａは、第１傾斜側面１１２Ａにおいて屈曲しており、第１傾斜側面パッド２１２Ａに対してｘ方向から繋がっている。また、図中左方に位置する２つの第２底面パッド２１３Ａから２つの第１傾斜側面パッド２１２Ａへと２つの連絡経路２３４Ａが延びている。これらの各連絡経路２３４Ａは、第２底面パッド２１３Ａのうち第１凹部１１０Ａの外縁から離間した辺に繋がっている。また、各連絡経路２３４Ａは、第１傾斜側面１１２Ａにおいて屈曲しており、第１傾斜側面パッド２１２Ａに対してｘ方向から繋がっている。
連絡経路２３５Ａは、第２底面１２１Ａから第１傾斜側面１１２Ａを経由して第１底面１１１Ａに至る経路を構成しており、第２底面パッド２１３Ａと第１底面パッド２１１Ａとを導通させている。本実施形態においては、図中上方に位置する１つの第２底面パッド２１３Ａから１つの第１底面パッド２１１Ａへと１つの連絡経路２３５Ａが延びている。この連絡経路２３５Ａは、平面視においてｙ方向に沿って直線状に延びている。また、図中右方に位置する２つの第２底面パッド２１３Ａから２つの第１底面パッド２１１Ａへと２つの連絡経路２３５Ａが延びている。これらの連絡経路２３５Ａは、第１傾斜側面１１２Ａにおいて２箇所が屈曲している。また、これらの連絡経路２３５Ａの１つは、第１底面１１１Ａにおいて屈曲している。
連絡経路２３６Ａは、第１傾斜側面１１２Ａから第１底面１１１Ａに至る経路を構成しており、第１傾斜側面パッド２１２Ａと第１底面パッド２１１Ａとを導通させている。本実施形態においては、図中下方に位置する１つの第１傾斜側面パッド２１２Ａから図中左方に位置する１つの第１底面パッド２１１Ａへと１つの連絡経路２３６Ａが延びている。この連絡経路２３６Ａは、第１傾斜側面１１２Ａおよび第１底面１１１Ａのいずれにおいても屈曲している。
なお、本実施形態においては、図中下方中央に位置する外部端子２２１Ａがいわゆるグランド端子とされている。またこの外部端子２２１Ａに導通する連絡経路２３２Ａ、第１傾斜側面パッド２１２Ａ、連絡経路２３６Ａ、第１底面パッド２１１Ａ、連絡経路２３５Ａ、および第２底面パッド２１３Ａがグランド接続されている。
３つの方位センサ素子３１１Ａ，３１２Ａ，３１３Ａは、互いに異なる方向に沿う検出基準軸を有しており、たとえば地磁気に対する半導体装置１Ａの姿勢を検出するために用いられる。本実施形態においては、方位センサ素子３１１Ａ，３１２Ａ，３１３Ａは、図２に示すように、磁心３１４Ａ，３１５Ａ，３１６Ａを有している。磁心３１４Ａ，３１５Ａ，３１６Ａは、所定の方向に延びる金属製の棒状部材であり、これらの長手方向が方位センサ素子３１１Ａ，３１２Ａ，３１３Ａの上記検出基準軸に相当する。方位センサ素子３１１Ａ，３１２Ａ，３１３Ａはさらに、磁心３１４Ａ，３１５Ａ，３１６Ａを取り囲むように形成されたコイル（図示略）を有している。方位センサ素子３１１Ａ，３１２Ａ，３１３Ａの厚さは、たとえば８０μｍ程度である。
本実施形態においては、方位センサ素子３１１Ａが第１底面１１１Ａに支持されており、３つの第１底面パッド２１１Ａを利用してはんだ３５１Ａを介して搭載されている。このような搭載形態により、方位センサ素子３１１Ａの磁心３１４Ａは、ｘ方向に沿っている。
方位センサ素子３１２Ａは、図中上方の第１傾斜側面１１２Ａに支持されており、３つの第１傾斜側面パッド２１２Ａを利用してはんだ３５１Ａを介して搭載されている。このような搭載形態により、方位センサ素子３１２Ａの磁心３１５Ａは、ｘ方向に対して直角であり、ｙｚ平面に含まれる方向に沿っている。この方向は、方位センサ素子３１２Ａを支持する第１傾斜側面１１２Ａに対して平行である。
方位センサ素子３１３Ａは、図中下方の第１傾斜側面１１２Ａに支持されており、３つの第１傾斜側面パッド２１２Ａを利用してはんだ３５１Ａを介して搭載されている。このような搭載形態により、方位センサ素子３１３Ａの磁心３１６Ａは、ｘ方向に対して直角であり、ｙｚ平面に含まれる方向に沿っている。この方向は、方位センサ素子３１３Ａを支持する第１傾斜側面１１２Ａに対して平行である。
集積回路素子３３０Ａは、３つの方位センサ素子３１１Ａ，３１２Ａ，３１３Ａを用いた方位検出処理を制御するためのものである。本実施形態においては、集積回路素子３３０Ａは、いわゆるＡＳＩＣ（Application Specific Integrated Circuit）素子として構成されており、その厚さが８０〜１００μｍ程度とされている。
集積回路素子３３０Ａは、第２底面１２１Ａに支持されており、第２底面パッド２１３Ａを利用してはんだ３５１Ａを介して搭載されている。図２に示すように、集積回路素子３３０Ａは、コの字状に配置された複数の第２底面パッド２１３Ａを利用して搭載されることにより、第２底面１２１Ａのうちｙ方向に延びる２つの部位とｘ方向に延びる１つの部位とによって支持されている。また、集積回路素子３３０Ａは、平面視において第１凹部１１０Ａの一部を除きその大部分を覆っている。また、集積回路素子３３０Ａは、平面視において、方位センサ素子３１１Ａ，３１２Ａのすべてと重なっており、また方位センサ素子３１３Ａの一部と重なっている。図３および図４に示すように、集積回路素子３３０Ａは、ｚ方向において第２凹部１２０Ａに内包されている。
方位センサ素子３１１Ａ，３１２Ａ，３１３Ａを用いた集積回路素子３３０Ａによる方位検出処理は、たとえば以下のようにして行われる。上述したとおり、方位センサ素子３１１Ａ，３１２Ａ，３１３Ａは、各々が上記コイルに取り囲まれた磁心３１４Ａ，３１５Ａ，３１６Ａを有している。方位センサ素子３１１Ａ，３１２Ａ，３１３Ａが上述した搭載形態とされることにより、方位センサ素子３１１Ａ，３１２Ａ，３１３Ａ、すなわち磁心３１４Ａ，３１５Ａ，３１６Ａは、互いに異なる方向に沿っている。これらの磁心３１４Ａ，３１５Ａ，３１６Ａが沿う方向は、集積回路素子３３０Ａに既知の情報として記憶されている。
半導体装置１Ａは、たとえば特開２００６−４７２６７号公報に開示された手法に基いて方位センサ素子３１１Ａ，３１２Ａ，３１３Ａを用いることにより、地磁気に対してどのような姿勢であるかを、三次元的に検出することができる（三軸検出）。集積回路素子３３０Ａは、外部端子２２１Ａから外部からの指令によってあるいは自律的に、半導体装置１Ａの方位検出結果を信号として出力する。
封止樹脂４００Ａは、方位センサ素子３１１Ａ，３１２Ａ，３１３Ａおよび集積回路素子３３０Ａを覆っており、凹部１０５Ａに充填されている。本実施形態においては、封止樹脂４００Ａは、第１封止樹脂４１０Ａおよび第２封止樹脂４２０Ａからなる。
第１封止樹脂４１０Ａは、おおむね第１凹部１１０Ａに充填されており、方位センサ素子３１１Ａ，３１２Ａ，３１３Ａの全体を覆っている。一方、第１封止樹脂４１０Ａは、第２底面パッド２１３Ａおよび集積回路素子３３０Ａは覆っていない。
第２封止樹脂４２０Ａは、おおむね第２凹部１２０Ａに充填されており、集積回路素子３３０Ａのすべてを覆っている。一方、第２封止樹脂４２０Ａは、外部端子２２１Ａを露出させている。また、第２封止樹脂４２０Ａは、平面視において基板１００Ａの外縁から内方に若干退避した位置に設けられている。
第１封止樹脂４１０Ａおよび第２封止樹脂４２０Ａの材質としては、たとえばエポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリベンゾオキサゾール（ＰＢＯ）樹脂、シリコーン樹脂が挙げられる。第１封止樹脂４１０Ａおよび第２封止樹脂４２０Ａは、透光性樹脂または非透光性樹脂のいずれであってもよいが、本実施形態においては、非透光性樹脂が好ましい。
次に、半導体装置１Ａの製造方法について、図６〜図２４を参照しつつ以下に説明する。なお、これらの図においては、図２のＩＩＩ−ＩＩＩ線に沿うｙｚ平面における断面を示している。
まず、図６に示すように基板材料１００Ａ’を用意する。基板材料１００Ａ’は、半導体材料の単結晶からなり、本実施形態においては、Ｓｉ単結晶からなる。基板材料１００Ａ’の厚さは、たとえば７００μｍ程度である。基板材料１００Ａ’は、上述した半導体装置１Ａの基板１００Ａが複数個取りできるサイズである。すなわち、以降の製造工程においては、複数の半導体装置１Ａを一括して製造する手法を前提としている。１つの半導体装置１Ａを製造する方法であっても構わないが、工業上の効率を考慮すると、複数の半導体装置１Ａを一括して製造する手法が現実的である。
基板材料１００Ａ’は、ｚ方向において互いに反対側を向く主面１０１Ａおよび裏面１０２Ａを有している。本実施形態においては、主面１０１Ａとして結晶方位が（１００）である面、（１００）面を採用する。次いで、主面１０１Ａをたとえば酸化させることによりＳｉＯ2からなるマスク層１９１Ａを形成する。マスク層１９１Ａの厚さは、たとえば０．７〜１．０μｍ程度である。
次いで、図７に示すように、マスク層１９１Ａに対してたとえばエッチングによるパターニングを行う。これにより、マスク層１９１Ａにたとえば正方形状の開口を形成する。この開口の形状および大きさは、最終的に得ようとする第１凹部１１０Ａの形状および大きさに応じて設定する。
次いで、図８に示すように、第１凹部１１０Ａを形成する。第１凹部１１０Ａの形成は、たとえばＫＯＨを用いた異方性エッチングによって行う。ＫＯＨは、Ｓｉ単結晶に対して良好な異方性エッチングを実現しうるアルカリエッチング溶液の一例である。この異方性エッチングを行うことにより、第１底面１１１Ａおよび４つの第１傾斜側面１１２Ａを有する第１凹部１１０Ａが形成される。第１傾斜側面１１２Ａがｘｙ平面に対してなす角度は、５５°程度となる。
次いで、マスク層１９１Ａに対してさらにパターニングを施すことにより、マスク層１９２Ａを形成する。マスク層１９２Ａは、マスク層１９１Ａよりも開口面積が大となっている。この開口は、たとえば矩形状とする。この開口の形状および大きさは、最終的に得ようとする第２凹部１２０Ａの形状および大きさに応じて設定する。
次いで、図１０に示すように、凹部１０５Ａを形成する。凹部１０５Ａを形成するには、たとえば上述したＫＯＨを用いた異方性エッチングを行う。この異方性エッチングにより、第１凹部１１０Ａがより深く大きくなるとともに、新たに第２凹部１２０Ａが形成される。第２凹部１２０Ａは、第１凹部１１０Ａを囲む第２底面１２１Ａと４つの第２傾斜側面１２２Ａとを有する。第２傾斜側面１２２Ａは、第１傾斜側面１１２Ａと同様に、ｘｙ平面となす角度が５５°程度となる。このように２回の異方性エッチングを経ることにより、第１凹部１１０Ａおよび第２凹部１２０Ａを有する、二段形状とされた凹部１０５Ａが形成される。本実施形態においては、第１凹部１１０Ａの深さが４４０μｍ程度であり、第２凹部１２０Ａの深さが１２０μｍ程度である。
次いで、図１１に示すように、マスク層１９２Ａを除去する。この除去は、たとえばＨＦを用いたエッチングによって行う。
次いで、図１２に示すように、たとえばＳｉＯ2からなる絶縁層１０４Ａを形成する。絶縁層１０４Ａの形成は、基板材料１００Ａ’のうち裏面１０２Ａとは反対側部分全体を酸化させることにより行う。これにより、厚さがたとえば０．７〜１．０μｍ程度の絶縁層１０４Ａが得られる。
次いで、図１３に示すように、バリアシード層２０１Ａを形成する。バリアシード層２０１Ａの形成は、たとえばスパッタリングによって行う。具体的には、絶縁層１０４Ａ上にＴｉからなる層をスパッタリングによって形成する。このＴｉからなる層は、バリア層として機能する。次いで、上記バリア層上にＣｕからなる層をスパッタリングによって形成する。このＣｕからなる層は、シード層として機能する。このようなスパッタリングによってバリアシード層２０１Ａが得られる。
次いで、図１４に示すように、マスク層２９１Ａを形成する。マスク層２９１Ａの形成は、たとえば感光性のレジスト樹脂をスプレー塗布することによって行う。
次いで、図１５に示すように、マスク層２９１Ａに対してパターニングを施す。このパターニングは、マスク層２９１Ａに対してたとえばフォトリソグラフィの手法を用いた露光および現像を行うことにより、所望の部位を削除することによって行う。このパターニングによって得られたマスク層２９１Ａの形状は、上述した配線層２００Ａの形状に対応している。なお、凹部１０５Ａがある程度の深さを有することに対応して、上記露光の焦点深さを変化させながら、複数回の上記露光を行なってもよい。
次いで、図１６に示すように、めっき層２０２Ａを形成する。めっき層２０２Ａの形成は、たとえばバリアシード層２０１Ａの上記シード層を利用した電解メッキによって行う。この結果、たとえばＣｕからなるめっき層２０２Ａが得られる。めっき層２０２Ａの厚さは、たとえば５μｍ程度である。めっき層２０２Ａは、上述した配線層２００Ａの形状となっている。
次いで、図１７に示すように、マスク層２９１Ａを削除する。次いで、図１８に示すように、バリアシード層２０１Ａのうちめっき層２０２Ａから露出した部分を除去する。バリアシード層２０１Ａの除去は、たとえばウエットエッチングによって行う。これにより、ともにパターニングが施されたバリアシード層２０１Ａおよびめっき層２０２Ａからなる配線層２００Ａが得られる。
次いで、図１９に示すように、方位センサ素子３１１Ａ，３１２Ａ，３１３Ａを搭載する。方位センサ素子３１１Ａ，３１２Ａ，３１３Ａには、はんだ３５１Ａとなるはんだボールを形成しておく。また、これらのはんだボールには、フラックスを塗布しておく。このフラックスの粘着性を利用して、方位センサ素子３１１Ａを第１底面１１１Ａに載置し、方位センサ素子３１２Ａ，３１３Ａを第１傾斜側面１１２Ａに載置する。そして、リフロー炉によって上記はんだボールを溶融させた後に硬化させることにより、方位センサ素子３１１Ａ，３１２Ａ，３１３Ａの搭載が完了する。
次いで、図２０に示すように、第１封止樹脂４１０Ａを形成する。第１封止樹脂４１０Ａの形成は、たとえば浸透性に優れるとともに、感光することによって硬化する樹脂材料を主に第１凹部１１０Ａに充填し、これを硬化させることによって行う。この際、この樹脂材料によって方位センサ素子３１１Ａ，３１２Ａ，３１３Ａの全体を覆っておく。一方、第２底面１２１Ａの第２底面パッド２１３Ａを確実に露出させておく。なお、第１封止樹脂４１０Ａを形成するための材料を例示すると、たとえばエポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリベンゾオキサゾール（ＰＢＯ）樹脂、シリコーン樹脂が挙げられる。第１封止樹脂４１０Ａは、透光性樹脂または非透光性樹脂のいずれであってもよいが、本実施形態においては、非透光性樹脂が好ましい。
次いで、図２１に示すように、集積回路素子３３０Ａを搭載する。集積回路素子３３０Ａには、はんだ３５１Ａとなるはんだボールを形成しておく。また、これらのはんだボールには、フラックスを塗布しておく。このフラックスの粘着性を利用して、集積回路素子３３０Ａを第２底面１２１Ａに載置する。そして、リフロー炉によって上記はんだボールを溶融させた後に硬化させることにより、集積回路素子３３０Ａの搭載が完了する。
次いで、図２２に示すように、第２封止樹脂４２０Ａを形成する。第２封止樹脂４２０Ａの形成は、たとえば浸透性に優れるとともに、感光することによって硬化する樹脂材料を主に第２凹部１２０Ａに充填し、これを硬化させることによって行う。この際、この樹脂材料によって集積回路素子３３０Ａの全体を覆っておく。一方、主面１０１Ａ上のめっき層２０２Ａの一部を確実に露出させておく。また、後述する切断領域には、第２封止樹脂４２０Ａが重ならないように形成する。なお、第２封止樹脂４２０Ａを形成するための材料を例示すると、たとえばエポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリベンゾオキサゾール（ＰＢＯ）樹脂、シリコーン樹脂が挙げられる。第２封止樹脂４２０Ａは、透光性樹脂または非透光性樹脂のいずれであってもよいが、本実施形態においては、非透光性樹脂が好ましい。
次いで、図２３に示すように、外部端子２２１Ａに、たとえばＮｉ，Ｐｄ，Ａｕなどの金属を無電解めっきすることによってｚ方向に膨出するバンプを形成する。
次いで、図２４に示すように、基板材料１００Ａ’をたとえばダイサーＤｃによって切断する。この際、ダイサーＤｃによって基板材料１００Ａ’のみを切断し、たとえば第２封止樹脂４２０Ａは切断しない。この切断を経ることにより、図１〜図４に示した半導体装置１Ａが得られる。
次に、半導体装置１Ａの作用について説明する。
本実施形態によれば、３つの方位センサ素子３１１Ａ，３１２Ａ，３１３Ａが半導体材料からなる基板１００Ａの凹部１０５Ａの第１凹部１１０Ａに収容されている。このため、３つの方位センサ素子３１１Ａ，３１２Ａ，３１３Ａを支持するためのリードを設ける必要がない。リードを金型成形する場合と比較して、半導体材料からなる基板１００Ａは、形状を作り変えるために発生する費用が少ない。したがって、半導体装置１Ａのコストを低減することができる。特に、半導体装置１Ａを少量生産する場合に、コスト低減効果が顕著である。
凹部１０５Ａを第１凹部１１０Ａおよび第２凹部１２０Ａによって二段形状に形成することにより、第１凹部１１０Ａを方位センサ素子３１１Ａ，３１２Ａ，３１３Ａを収容する専用の空間として用いることができる。
方位センサ素子３１２Ａ，３１３Ａが第１傾斜側面１１２Ａによって支持されていることにより、方位センサ素子３１２Ａ，３１３Ａの方位検出軸を規定する磁心３１５Ａ，３１６Ａを正確に既知の角度に設定することができる。これは、半導体装置１Ａによる３軸検出をより正確に行うのに適している。方位センサ素子３１１Ａが、第１底面１１１Ａに支持されていることにより、方位センサ素子３１１Ａの磁心３１４Ａを方位センサ素子３１２Ａ，３１３Ａの磁心３１５Ａ，３１６Ａに対して異なる角度で正確に設置することができる。また、磁心３１４Ａと磁心３１５Ａ，３１６Ａとを比較的大きい角度をなす位置関係とすることができる。これは、半導体装置１Ａの検出精度向上に有利である。
基板１００Ａが、Ｓｉに代表される半導体材料の単結晶からなることにより、第１傾斜側面１１２Ａおよび第２傾斜側面１２２Ａを第１底面１１１Ａおよび第２底面１２１Ａに対して既知の所定角度だけ正確に傾いた面として仕上げることができる。特に、基板１００ＡがＳｉからなり、主面１０１Ａとして（１００）面を採用することにより、第１底面１１１Ａおよび第２底面１２１Ａに対する４つの第１傾斜側面１１２Ａおよび４つの第２傾斜側面１２２Ａの角度をいずれも５５°程度に設定することができる。これにより、半導体装置１Ａをバランスの良い形状構成とすることが可能である。
集積回路素子３３０Ａが、第２底面１２１Ａに支持されるとともに、平面視において第１凹部１１０Ａの一部と重なることにより、ｚ方向において方位センサ素子３１１Ａ，３１２Ａ，３１３Ａと集積回路素子３３０Ａとを立体的に配置することができる。これにより、半導体装置１Ａの小型化と高機能化とを両立することができる。
集積回路素子３３０Ａが、少なくとも第２底面１２１Ａのうち第１凹部１１０Ａを挟む２つの部位によって支持されていることにより、集積回路素子３３０Ａを安定して支持することができる。さらに、本実施形態においては、集積回路素子３３０Ａが第２底面１２１Ａの３つの部位によって支持されている。これは、集積回路素子３３０Ａを安定して支持するのに好適である。
主面１０１Ａに外部端子２２１Ａが形成されていることにより、外部端子２２１Ａ側（主面１０１Ａ側）を実装側として、半導体装置１Ａをいわゆる面実装することができる。
第２底面１２１Ａに第２底面パッド２１３Ａを形成することにより、集積回路素子３３０Ａを第２底面１２１Ａに適切に搭載することができる。
第１底面１１１Ａに第１底面パッド２１１Ａを形成することにより、方位センサ素子３１１Ａを第１底面１１１Ａに沿った姿勢で、確実に搭載することができる。第１傾斜側面１１２Ａに第１傾斜側面パッド２１２Ａを形成することにより、方位センサ素子３１２Ａ，３１３Ａを第１傾斜側面１１２Ａに沿った姿勢で、確実に搭載することができる。
配線層２００Ａが連絡経路２３１Ａ，２３２Ａ，２３４Ａ，２３５Ａ，２３６Ａを有することにより、外部端子２２１Ａ、第２底面パッド２１３Ａ、第１底面パッド２１１Ａおよび第１傾斜側面パッド２１２Ａのうち所望のものどうしを適切に導通させることができる。連絡経路２３１Ａ，２３２Ａが第２傾斜側面１２２Ａを経由していることにより、立体的な形状とされた基板１００Ａに形成された外部端子２２１Ａおよび第２底面パッド２１３Ａを適切に導通させることが可能であり、断線などのおそれが少ない。また、連絡経路２３４Ａ，２３５Ａ，２３６Ａが第１傾斜側面１１２Ａを経由することにより、断線などのおそれが少ない。
３つの方位センサ素子３１１Ａ，３１２Ａ，３１３Ａが封止樹脂４００Ａに覆われていることにより、これらの方位センサ素子３１１Ａ，３１２Ａ，３１３Ａを適切に保護することができる。封止樹脂４００Ａを第１封止樹脂４１０Ａおよび第２封止樹脂４２０Ａからなる構成とすることにより、第１凹部１１０Ａおよび第２凹部１２０Ａからなる二段形状とされた凹部１０５Ａを適切に埋め尽くすことができる。
第１封止樹脂４１０Ａが主に第１凹部１１０Ａに充填される構成とすることにより、集積回路素子３３０Ａが搭載される前に、３つの方位センサ素子３１１Ａ，３１２Ａ，３１３Ａを適切に覆うことができる。また、第２封止樹脂４２０Ａによって集積回路素子３３０Ａを覆うことにより、集積回路素子３３０Ａと３つの方位センサ素子３１１Ａ，３１２Ａ，３１３Ａとの間に意図しない隙間が生じないように封止樹脂４００Ａを形成することができる。第２封止樹脂４２０Ａが外部端子２２１Ａを露出させていることにより、半導体装置１Ａを容易に面実装可能であるとともに、半導体装置１Ａが実装されるたとえば回路基板と集積回路素子３３０Ａや３つの方位センサ素子３１１Ａ，３１２Ａ，３１３Ａが不当に導通してしまうことを適切に回避することができる。
図２５〜図２８は、本発明の第２実施形態に基づく半導体装置を示している。本実施形態の半導体装置１Ｂは、基板１００Ｂ、配線層２００Ｂ、３つの方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂ、加速度センサ素子３２０Ｂ、集積回路素子３３０Ｂおよび封止樹脂４００Ｂを備えている。なお、図２５および図２６においては、理解の便宜上、封止樹脂４００Ｂを省略しており、３つの方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂ、加速度センサ素子３２０Ｂ、および集積回路素子３３０Ｂを想像線で示している。図２７は、図２６におけるＸＸＶＩＩ−ＸＸＶＩＩ線に沿うｚｘ平面における断面図であり、図２８は、図２６におけるＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿うｙｚ平面における断面図である。
半導体装置１Ｂは、以下に説明する構成により、３方向の方位と３方向の加速度とを検出可能であり、かつ面実装可能な方位加速度検出モジュールとして構成されている。半導体装置１Ｂのサイズの一例を挙げると、平面視寸法が３．５２ｍｍＸ２．６２ｍｍ程度、厚さが０．８ｍｍ程度である。
基板１００Ｂは、半導体装置１Ｂの土台となるものであり、基材１０３Ｂおよび絶縁層１０４Ｂからなる。基板１００Ｂは、主面１０１Ｂ、裏面１０２Ｂ、凹部１０５Ｂを有する。基板１００Ｂの厚さは、たとえば７５０μｍ程度である。なお、本実施形態においては、主面１０１Ｂおよび裏面１０２Ｂがｚ方向において互いに反対側を向いており、ｚ方向が半導体装置１Ｂの厚さ方向に相当する。また、ｘ方向およびｙ方向は、いずれもｚ方向に対して直角である。
基材１０３Ｂは、半導体材料の単結晶からなり、本実施形態においては、Ｓｉ単結晶からなる。また、絶縁層１０４Ｂは、本実施形態においては、ＳｉＯ2からなる。なお、基材１０３Ｂの材質は、Ｓｉに限定されず、後述する意図を満たす凹部１０５Ｂを形成可能なものであればよい。絶縁層１０４Ｂは、基材１０３Ｂのうち裏面１０２Ｂとは反対側から臨む部分を覆っている。絶縁層１０４Ｂの厚さは、たとえば０．７〜１．０μｍ程度である。
図２９は、基板１００Ｂを示す斜視図である。本実施形態においては、主面１０１Ｂとして、基材１０３Ｂの（１１０）面が採用されている。凹部１０５Ｂは、主面１０１Ｂから裏面１０２Ｂに向かって凹んでいる。本実施形態においては、凹部１０５Ｂは、第１凹部１１０Ｂおよび第２凹部１２０Ｂからなる。第１凹部１１０Ｂは、裏面１０２Ｂ側に位置し、第１底面１１１Ｂ、２つの第１傾斜側面１１２Ｂおよび２つの第１起立側面１１３Ｂを有する。第２凹部１２０Ｂは、第１凹部１１０Ｂよりも主面１０１Ｂ側に位置し、第２底面１２１Ｂ、５つの第２傾斜側面１２２Ｂおよび４つの第２起立側面１２３Ｂを有する。これらの第１凹部１１０Ｂおよび第２凹部１２０Ｂの形状は、主面１０１Ｂとして（１１０）面が採用されていることに依存している。
凹部１０５Ｂが形成されていることにより、主面１０１Ｂは、平面視略矩形環状とされている。より具体的には、主面１０１Ｂのうち凹部１０５Ｂを挟んでｙ方向に離れて位置する２つの部位が、凹部１０５Ｂを挟んでｘ方向に離れて位置する２つの部位よりも顕著に大とされている。また、主面１０１Ｂのうち凹部１０５Ｂを挟んでｙ方向に離れて位置する２つの部位は、ｘ方向中央付近がくびれた形状である。
第１凹部１１０Ｂは、平面視略矩形状である。第１凹部１１０Ｂの深さは、たとえば５００μｍ程度である。第１底面１１１Ｂは、平面視矩形状である。２つの第１傾斜側面１１２Ｂは、平面視において第１底面１１１Ｂをｘ方向において挟んでおり、略矩形状である。各第１傾斜側面１１２Ｂは、第１底面１１１Ｂに対して傾いている。本実施形態においては、第１傾斜側面１１２Ｂのｘｙ平面に対する角度が４５°程度である。なお、第１傾斜側面１１２Ｂが略矩形状であり、かつ上記角度が４５°である点は、主面１０１Ｂとして（１１０）面を採用したことに依存している。２つの第１起立側面１１３Ｂは、平面視において第１底面１１１Ｂをｙ方向において挟んでおり、第１底面１１１Ｂに接する部分を上底とする略台形状である。各第１起立側面１１３Ｂは、第１底面１１１Ｂに対して略直角であり、ｚｘ平面に対して略平行である。なお、第１起立側面１１３Ｂが略台形状であり、かつ第１底面１１１Ｂに対して直角である点は、主面１０１Ｂとして（１１０）面を採用したことに依存している。
第２凹部１２０Ｂは、平面視略コの字状である。第２凹部１２０Ｂの深さは、たとえば１２０μｍ程度である。第２底面１２１Ｂは、平面視略コの字状であり、第１凹部１１０Ｂを三方から囲んでいる。また、第２底面１２１Ｂは、１つの第１傾斜側面１１２Ｂと２つの第１起立側面１１３Ｂに繋がっている。５つの第２傾斜側面１２２Ｂは、いずれもが略矩形状であり、ｙ方向に対して平行であり、かつｘ方向およびｚ方向に対して傾いている。図２６に示すように、５つの第２傾斜側面１２２Ｂは、ｘ方向左方に位置するものと、ｙ方向上側および下側において互いにｘ方向において対向する２つずつとの構成となっている。各第２傾斜側面１２２Ｂは、第２底面１２１Ｂに対して傾いている。本実施形態においては、第２傾斜側面１２２Ｂのｘｙ平面に対する角度が４５°程度である。なお、第２傾斜側面１２２Ｂが略矩形状であり、かつ上記角度が４５°である点は、主面１０１Ｂとして（１１０）面を採用したことに依存している。４つの第２起立側面１２３Ｂは、平面視において第２底面１２１Ｂをｙ方向において挟んでおり、第２底面１２１Ｂに接する部分を上底とする略台形状である。各第２起立側面１２３Ｂは、第２底面１２１Ｂに対して略直角であり、ｚｘ平面に対して略平行である。なお、第２起立側面１２３Ｂが略台形状であり、かつ第２底面１２１Ｂに対して直角である点は、主面１０１Ｂとして（１１０）面を採用したことに依存している。
なお、本実施形態においては、第１凹部１１０Ｂの中心と第２凹部１２０Ｂの中心が互いにずれた配置となっている。図２６および図２９に示すように、第１凹部１１０Ｂの中心は、第２凹部１２０Ｂの中心に対してｘ方向にずれている。またさらに、本実施形態においては、第１凹部１１０Ｂの一部が第２凹部１２０Ｂからｘ方向に飛び出した位置関係となっている。
配線層２００Ｂは、３つの方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂ、加速度センサ素子３２０Ｂおよび集積回路素子３３０Ｂを搭載し、これらに入出力する電流経路を構成するためのものである。配線層２００Ｂは、絶縁層１０４Ｂ上に形成されており、本実施形態においては、バリアシード層２０１Ｂとめっき層２０２Ｂとが積層された構造となっている。
バリアシード層２０１Ｂは、所望のめっき層２０２Ｂを形成するためのいわゆる下地層であり、絶縁層１０４Ｂ上に形成されている。バリアシード層２０１Ｂは、絶縁層１０４Ｂ上に形成されたたとえばバリア層としてのＴｉ層とこのバリア層上に積層されたシード層としてのＣｕ層とからなる。バリアシード層２０１Ｂは、たとえばスパッタリングによって形成される。
めっき層２０２Ｂは、たとえばＣｕからなりバリアシード層２０１Ｂを利用した電解めっきによって形成される。めっき層２０２Ｂの厚さは、たとえば５μｍ程度である。
本実施形態においては、配線層２００Ｂは、第１底面パッド２１１Ｂ、第１傾斜側面パッド２１２Ｂ、第２底面パッド２１３Ｂ、外部端子２２１Ｂおよび連絡経路２３１Ｂ，２３４Ｂ，２３５Ｂ，２３６Ｂを有している。
第１底面パッド２１１Ｂは、第１凹部１１０Ｂの第１底面１１１Ｂに形成されており、たとえば矩形状である。本実施形態においては、複数の第１底面パッド２１１Ｂがｙ方向に沿って二列に配置されている。これらの列は、第１底面１１１Ｂにおいてｘ方向両端寄りに配置されている。本実施形態においては、第１底面パッド２１１Ｂは、加速度センサ素子３２０Ｂを搭載するために用いられる。
第１傾斜側面パッド２１２Ｂは、第１凹部１１０Ｂの第１傾斜側面１１２Ｂに形成されており、たとえば矩形状である。本実施形態においては、第１底面１１１Ｂを挟んでｘ方向に離れて配置された２つの第１傾斜側面１１２Ｂの一方に４つの第１傾斜側面パッド２１２Ｂが形成されており、他方に８つの第１傾斜側面パッド２１２Ｂが形成されている。また、４つずつの第１傾斜側面パッド２１２Ｂは、四角形の四隅に相当する位置に配置されている。本実施形態においては、第１傾斜側面パッド２１２Ｂは、方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂを搭載するために用いられる。
第２底面パッド２１３Ｂは、第２凹部１２０Ｂの第２底面１２１Ｂに形成されており、たとえば矩形状である。本実施形態においては、第２底面１２１Ｂのうち第１凹部１１０Ｂを挟んでｙ方向に離れて離間する２つの部位、および第１凹部１１０Ｂに対してｘ方向一方側に位置する部位に複数の第２底面パッド２１３Ｂが形成されている。より具体的には、ｘ方向に並んだ複数ずつの第２底面パッド２１３Ｂが第１凹部１１０Ｂを挟んでｙ方向に離れて配置されている。また、これらの二列の第２底面パッド２１３Ｂに挟まれて、複数の第２底面パッド２１３Ｂがｙ方向に並んで配置されている。このような配置により、複数の第２底面パッド２１３Ｂがコの字を形成するように配置されている。本実施形態においては、第２底面パッド２１３Ｂは、集積回路素子３３０Ｂを搭載するために用いられる。
外部端子２２１Ｂは、主面１０１Ｂに形成されており、半導体装置１Ｂをたとえば図示しない電子機器の回路基板に面実装するために用いられる。本実施形態においては、主面１０１Ｂのうち凹部１０５Ｂを挟んでｙ方向に離れて配置された２つの部位に、７つずつの外部端子２２１Ｂが形成されている。外部端子２２１Ｂは、上述したバリアシード層２０１Ｂおよびめっき層２０２Ｂ上に、さらにたとえばＮｉ，Ｐｄ，Ｂｕなどの金属を無電解めっきすることによって得られたバンプが形成された構造とされている。これにより、図２７および図２８に示すように、外部端子２２１Ｂは、ｚ方向に膨出した形状となっている。
連絡経路２３１Ｂ，２３４Ｂ，２３５Ｂ，２３６Ｂは、第１底面パッド２１１Ｂ、第１傾斜側面パッド２１２Ｂ、第２底面パッド２１３Ｂおよび外部端子２２１Ｂを互いに導通させる経路を構成するためのものである。
連絡経路２３１Ｂは、主面１０１Ｂから第２底面１２１Ｂに至る経路を構成しており、主に外部端子２２１Ｂと第２底面パッド２１３Ｂとを導通させている。図２６に示すように、本実施形態においては、各連絡経路２３１Ｂは、第２凹部１２０Ｂの第２傾斜側面１２２Ｂを経由して第２底面１２１Ｂに至っている。各連絡経路２３１Ｂのうち第２傾斜側面１２２Ｂに形成された部位は、平面視においてｘ方向に沿って延びており、ｘ方向に対して傾斜していない。複数の連絡経路２３１Ｂは、５つの第２傾斜側面１２２Ｂのうち比較的至近にあるものを経由して第２底面１２１Ｂに到達している。
連絡経路２３４Ｂは、第２底面１２１Ｂから第１傾斜側面１１２Ｂに至る経路を構成しており、第２底面パッド２１３Ｂと第１傾斜側面パッド２１２Ｂとを導通させている。本実施形態においては、図中左方にある第２底面パッド２１３Ｂから第１傾斜側面１１２Ｂへと直接至る連絡経路２３４Ｂが設けられている。一方、第１凹部１１０Ｂのｙ方向両側に位置する第２底面パッド２１３Ｂから延びる連絡経路２３４Ｂは、第２底面１２１Ｂから第２傾斜側面１２２Ｂ、主面１０１Ｂを経由して図中右方から第１傾斜側面１１２Ｂへと至っている。
連絡経路２３５Ｂは、第２底面１２１Ｂから第１傾斜側面１１２Ｂを経由して第１底面１１１Ｂに至る経路を構成しており、第２底面パッド２１３Ｂと第１底面パッド２１１Ｂとを導通させている。本実施形態においては、連絡経路２３５Ｂのうち第１傾斜側面１１２Ｂを経由する部位は、平面視においてｘ方向に沿って直線状に延びている。また、いくつかの連絡経路２３５Ｂは、第１底面１１１Ｂにおいて屈曲している。
連絡経路２３６Ｂは、第１傾斜側面１１２Ｂから第１底面１１１Ｂに至る経路を構成しており、第１傾斜側面パッド２１２Ｂと第１底面パッド２１１Ｂとを導通させている。本実施形態においては、図中右方に位置する１つの第１傾斜側面パッド２１２Ｂから図中左方に位置する１つの第１底面パッド２１１Ｂへと１つの連絡経路２３６Ｂが延びている。この連絡経路２３６Ｂは、第１傾斜側面１１２Ｂおよび第１底面１１１Ｂのいずれにおいてもｘ方向に沿って直線状に延びている。
なお、本実施形態においては、図中左下に位置する外部端子２２１Ｂがいわゆるグランド端子とされている。またこの外部端子２２１Ｂに導通する第１傾斜側面パッド２１２Ｂ、第１底面パッド２１１Ｂおよび第２底面パッド２１３Ｂがグランド接続されている。
また、本実施形態においては、図中右方に位置する６つ第１底面パッド２１１Ｂのうち５つがいずれの外部端子２２１Ｂにも導通していない。これらの第１底面パッド２１１Ｂは、電流経路の構成からは意図的に除外されている。
３つの方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂは、互いに異なる方向に沿う検出基準軸を有しており、たとえば地磁気に対する半導体装置１Ｂの姿勢を検出するために用いられる。本実施形態においては、方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂは、図２６に示すように、磁心３１４Ｂ，３１５Ｂ，３１６Ｂを有している。磁心３１４Ｂ，３１５Ｂ，３１６Ｂは、所定の方向に延びる金属製の棒状部材であり、これらの長手方向が方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂの上記検出基準軸に相当する。方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂはさらに、磁心３１４Ｂ，３１５Ｂ，３１６Ｂを取り囲むように形成されたコイル（図示略）を有している。方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂの厚さは、たとえば８０μｍ程度である。
本実施形態においては、方位センサ素子３１１Ｂが図中右方の第１傾斜側面１１２Ｂに支持されており、４つの第１傾斜側面パッド２１２Ｂを利用してはんだ３５１Ｂを介して搭載されている。このような搭載形態により、方位センサ素子３１１Ｂの磁心３１４Ｂは、この第１傾斜側面１１２Ｂに沿っている。
方位センサ素子３１２Ｂは、図中左方の第１傾斜側面１１２Ｂに支持されており、４つの第１傾斜側面パッド２１２Ｂを利用してはんだ３５１Ｂを介して搭載されている。このような搭載形態により、方位センサ素子３１２Ｂの磁心３１５Ｂは、この第１傾斜側面１１２Ｂに沿っており、ｙ方向に対して直角である。
方位センサ素子３１３Ｂは、図中左方の第１傾斜側面１１２Ｂに支持されており、４つの第１傾斜側面パッド２１２Ｂを利用してはんだ３５１Ｂを介して搭載されている。このような搭載形態により、方位センサ素子３１３Ｂの磁心３１６Ｂは、この第１傾斜側面１１２Ｂに沿っており、ｘ方向に対して直角である。
加速度センサ素子３２０Ｂは、互いに異なる三方向それぞれについての加速度を検出可能に構成されたセンサ素子である。加速度センサ素子３２０Ｂは、たとえば略直方体形状であり、そのサイズがたとえば１．７５ｍｍＸ１．３５ｍｍＸ０．５ｍｍ程度である。このような加速度センサ素子３２０Ｂとしては、公知のいわゆるＭＥＭＳ（Micro Electro Mechanical System）技術を用いた半導体式のものが適しており、その検出原理によって静電容量型、ピエゾ抵抗型、ガス温度分布型などに分類される。
本実施形態においては、加速度センサ素子３２０Ｂは、第１底面１１１Ｂによって支持されている。加速度センサ素子３２０Ｂは、複数の第１底面パッド２１１Ｂを用いてはんだ３５１Ｂを介して搭載されている。
集積回路素子３３０Ｂは、３つの方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂおよび加速度センサ素子３２０Ｂを用いた方位検出処理および加速度検出処理を制御するためのものである。本実施形態においては、集積回路素子３３０Ｂは、いわゆるＡＳＩＣ（Application Specific Integrated Circuit）素子として構成されており、その厚さが８０〜１００μｍ程度とされている。
集積回路素子３３０Ｂは、第２底面１２１Ｂに支持されており、第２底面パッド２１３Ｂを利用してはんだ３５１Ｂを介して搭載されている。図２６に示すように、集積回路素子３３０Ｂは、コの字状に配置された複数の第２底面パッド２１３Ｂを利用して搭載されることにより、第２底面１２１Ｂのうちｘ方向に延びる２つの部位とｙ方向に延びる１つの部位とによって支持されている。また、集積回路素子３３０Ｂは、平面視において第１凹部１１０Ｂの半分以上の部位を覆っている。また、集積回路素子３３０Ｂは、平面視において、方位センサ素子３１２Ｂ，３１３Ｂのすべてと重なっており、また加速度センサ素子３２０Ｂの一部と重なっている。図２７および図２８に示すように、集積回路素子３３０Ｂは、ｚ方向において第２凹部１２０Ｂに内包されている。
方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂを用いた集積回路素子３３０Ｂによる方位検出処理は、たとえば以下のようにして行われる。上述したとおり、方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂは、各々が上記コイルに取り囲まれた磁心３１４Ｂ，３１５Ｂ，３１６Ｂを有している。方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂが上述した搭載形態とされることにより、方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂ、すなわち磁心３１４Ｂ，３１５Ｂ，３１６Ｂは、互いに異なる方向に沿っている。これらの磁心３１４Ｂ，３１５Ｂ，３１６Ｂが沿う方向は、集積回路素子３３０Ｂに既知の情報として記憶されている。
半導体装置１Ｂは、たとえば特開２００６−４７２６７号公報に開示された手法に基いて方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂを用いることにより、地磁気に対してどのような姿勢であるかを、三次元的に検出することができる（三軸検出）。集積回路素子３３０Ｂは、外部端子２２１Ｂから外部からの指令によってあるいは自律的に、半導体装置１Ｂの方位検出結果を信号として出力する。
封止樹脂４００Ｂは、方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂ、加速度センサ素子３２０Ｂおよび集積回路素子３３０Ｂを覆っており、凹部１０５Ｂに充填されている。本実施形態においては、封止樹脂４００Ｂは、第１封止樹脂４１０Ｂおよび第２封止樹脂４２０Ｂからなる。
第１封止樹脂４１０Ｂは、おおむね第１凹部１１０Ｂに充填されており、方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂおよび加速度センサ素子３２０Ｂの略全体を覆っている。一方、第１封止樹脂４１０Ｂは、第２底面パッド２１３Ｂおよび集積回路素子３３０Ｂは覆っていない。
第２封止樹脂４２０Ｂは、おおむね第２凹部１２０Ｂに充填されており、集積回路素子３３０Ｂのすべてを覆っている。一方、第２封止樹脂４２０Ｂは、外部端子２２１Ｂを露出させている。また、第２封止樹脂４２０Ｂは、平面視において基板１００Ｂの外縁から内方に若干退避した位置に設けられている。
第１封止樹脂４１０Ｂおよび第２封止樹脂４２０Ｂの材質としては、たとえばエポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリベンゾオキサゾール（ＰＢＯ）樹脂、シリコーン樹脂が挙げられる。第１封止樹脂４１０Ｂおよび第２封止樹脂４２０Ｂは、透光性樹脂または非透光性樹脂のいずれであってもよいが、本実施形態においては、非透光性樹脂が好ましい。
次に、半導体装置１Ｂの作用について説明する。
本実施形態によれば、３つの方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂが半導体材料からなる基板１００Ｂの凹部１０５Ｂの第１凹部１１０Ｂに収容されている。このため、３つの方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂを支持するためのリードを設ける必要がない。リードを金型成形する場合と比較して、半導体材料からなる基板１００Ｂは、形状を作り変えるために発生する費用が少ない。したがって、半導体装置１Ｂのコストを低減することができる。特に、半導体装置１Ｂを少量生産する場合に、コスト低減効果が顕著である。
また、本実施形態においては、加速度センサ素子３２０Ｂを備えている。これにより、３軸についての方位検出に加えて３軸についての加速度検出を行うことができる。
凹部１０５Ｂを第１凹部１１０Ｂおよび第２凹部１２０Ｂによって二段形状に形成することにより、第１凹部１１０Ｂを方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂおよび加速度センサ素子３２０Ｂを収容する専用の空間として用いることができる。
方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂが第１傾斜側面１１２Ｂによって支持されていることにより、方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂの方位検出軸を規定する磁心３１４Ｂ，３１５Ｂ，３１６Ｂを正確に既知の角度に設定することができる。これは、半導体装置１Ｂによる３軸検出をより正確に行うのに適している。方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂが２つの第１傾斜側面１１２Ｂに支持されていることにより、磁心３１４Ｂ，３１５Ｂ，３１６Ｂを互いに異なる角度で正確に設置することができる。また、磁心３１４Ｂ，３１５Ｂ，３１６Ｂを比較的大きい角度をなす位置関係とすることができる。これは、半導体装置１Ｂの検出精度向上に有利である。
基板１００Ｂが、Ｓｉに代表される半導体材料の単結晶からなることにより、第１傾斜側面１１２Ｂおよび第２傾斜側面１２２Ｂを第１底面１１１Ｂおよび第２底面１２１Ｂに対して既知の所定角度だけ正確に傾いた面として仕上げることができる。特に、基板１００ＢがＳｉからなり、主面１０１Ｂとして（１１０）面を採用することにより、第１底面１１１Ｂおよび第２底面１２１Ｂに対する２つの第１傾斜側面１１２Ｂおよび５つの第２傾斜側面１２２Ｂの角度をいずれも４５°程度に設定することができる。これにより、半導体装置１Ｂをバランスの良い形状構成とすることが可能である。一方、主面１０１Ｂとして（１１０）面を採用することにより、第１起立側面１１３Ｂおよび第２起立側面１２３Ｂを形成することができる。第１起立側面１１３Ｂおよび第２起立側面１２３Ｂは、第１底面１１１Ｂおよび第２底面１２１Ｂに対して直角である。このため、半導体装置１Ｂの平面視寸法を縮小するのに適している。
集積回路素子３３０Ｂが、第２底面１２１Ｂに支持されるとともに、平面視において第１凹部１１０Ｂの一部と重なることにより、ｚ方向において方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂおよび加速度センサ素子３２０Ｂと集積回路素子３３０Ｂとを立体的に配置することができる。これにより、半導体装置１Ｂの小型化と高機能化とを両立することができる。
集積回路素子３３０Ｂが、少なくとも第２底面１２１Ｂのうち第１凹部１１０Ｂを挟む２つの部位によって支持されていることにより、集積回路素子３３０Ｂを安定して支持することができる。さらに、本実施形態においては、集積回路素子３３０Ｂが第２底面１２１Ｂの３つの部位によって支持されている。これは、集積回路素子３３０Ｂを安定して支持するのに好適である。
主面１０１Ｂに外部端子２２１Ｂが形成されていることにより、外部端子２２１Ｂ側（主面１０１Ｂ側）を実装側として、半導体装置１Ｂをいわゆる面実装することができる。
第２底面１２１Ｂに第２底面パッド２１３Ｂを形成することにより、集積回路素子３３０Ｂを第２底面１２１Ｂに適切に搭載することができる。
第１底面１１１Ｂに第１底面パッド２１１Ｂを形成することにより、加速度センサ素子３２０Ｂを第１底面１１１Ｂに沿った姿勢で、確実に搭載することができる。第１傾斜側面１１２Ｂに第１傾斜側面パッド２１２Ｂを形成することにより、方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂを第１傾斜側面１１２Ｂに沿った姿勢で、確実に搭載することができる。
配線層２００Ｂが連絡経路２３１Ｂ，２３４Ｂ，２３５Ｂ，２３６Ｂを有することにより、外部端子２２１Ｂ、第２底面パッド２１３Ｂ、第１底面パッド２１１Ｂおよび第１傾斜側面パッド２１２Ｂのうち所望のものどうしを適切に導通させることができる。連絡経路２３１Ｂが第２傾斜側面１２２Ｂを経由していることにより、立体的な形状とされた基板１００Ｂに形成された外部端子２２１Ｂおよび第２底面パッド２１３Ｂを適切に導通させることが可能であり、断線などのおそれが少ない。また、連絡経路２３４Ｂ，２３５Ｂ，２３６Ｂが第１傾斜側面１１２Ｂを経由することにより、断線などのおそれが少ない。また、連絡経路２３１Ｂ，２３４Ｂ，２３５Ｂ，２３６Ｂは、第１起立側面１１３Ｂおよび第２起立側面１２３Ｂのいずれも経由していない。これにより、断線のおそれをさらに少なくすることができる。
３つの方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂおよび加速度センサ素子３２０Ｂが封止樹脂４００Ｂに覆われていることにより、これらの方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂおよび加速度センサ素子３２０Ｂを適切に保護することができる。封止樹脂４００Ｂを第１封止樹脂４１０Ｂおよび第２封止樹脂４２０Ｂからなる構成とすることにより、第１凹部１１０Ｂおよび第２凹部１２０Ｂからなる二段形状とされた凹部１０５Ｂを適切に埋め尽くすことができる。
第１封止樹脂４１０Ｂが主に第１凹部１１０Ｂに充填される構成とすることにより、集積回路素子３３０Ｂが搭載される前に、３つの方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂおよび加速度センサ素子３２０Ｂを適切に覆うことができる。また、第２封止樹脂４２０Ｂによって集積回路素子３３０Ｂを覆うことにより、集積回路素子３３０Ｂと３つの方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂおよび加速度センサ素子３２０Ｂとの間に意図しない隙間が生じないように封止樹脂４００Ｂを形成することができる。第２封止樹脂４２０Ｂが外部端子２２１Ｂを露出させていることにより、半導体装置１Ｂを容易に面実装可能であるとともに、半導体装置１Ｂが実装されるたとえば回路基板と集積回路素子３３０Ｂや３つの方位センサ素子３１１Ｂ，３１２Ｂ，３１３Ｂあるいは加速度センサ素子３２０Ｂが不当に導通してしまうことを適切に回避することができる。
図３０〜図３４は、本発明の第３実施形態に基づく半導体装置を示している。本実施形態の半導体装置１Ｃは、基板１００Ｃ、配線層２００Ｃ、３つの方位センサ素子３１１Ｃ，３１２Ｃ，３１３Ｃ、集積回路素子３３０Ｃおよび封止樹脂４００Ｃを備えている。なお、図３０および図３１においては、理解の便宜上、封止樹脂４００Ｃを省略しており、３つの方位センサ素子３１１Ｃ，３１２Ｃ，３１３Ｃおよび集積回路素子３３０Ｃを想像線で示している。図３２は、図３１におけるＸＸＸＩＩ−ＸＸＸＩＩ線に沿うｚｘ平面における断面図であり、図３３は、図３１におけるＸＸＸＩＩＩ−ＸＸＸＩＩＩ線に沿うｙｚ平面における断面図であり、図３４は、図３１におけるＸＸＸＩＶ−ＸＸＸＩＶ線に沿うｙｚ平面における断面図である。
半導体装置１Ｃは、以下に説明する構成により、３方向の方位を検出可能であり、かつ面実装可能な方位検出モジュールとして構成されている。半導体装置１Ｃのサイズの一例を挙げると、平面視寸法が２．０２ｍｍＸ２．０２ｍｍ程度、厚さが０．８０ｍｍ程度である。
基板１００Ｃは、半導体装置１Ｃの土台となるものであり、基材１０３Ｃおよび絶縁層１０４Ｃからなる。基板１００Ｃは、主面１０１Ｃ、裏面１０２Ｃ、凹部１０５Ｃを有する。基板１００Ｃの厚さは、たとえば７５０μｍ程度である。なお、本実施形態においては、主面１０１Ｃおよび裏面１０２Ｃがｚ方向において互いに反対側を向いており、ｚ方向が半導体装置１Ｃの厚さ方向に相当する。また、ｘ方向およびｙ方向は、いずれもｚ方向に対して直角である。
基材１０３Ｃは、半導体材料の単結晶からなり、本実施形態においては、Ｓｉ単結晶からなる。また、絶縁層１０４Ｃは、本実施形態においては、ＳｉＯ2からなる。なお、基材１０３Ｃの材質は、Ｓｉに限定されず、後述する意図を満たす凹部１０５Ｃを形成可能なものであればよい。絶縁層１０４Ｃは、基材１０３Ｃのうち裏面１０２Ｃとは反対側から臨む部分を覆っている。絶縁層１０４Ｃの厚さは、たとえば０．７〜１．０μｍ程度である。
図３５は、基板１００Ｃを示す斜視図である。本実施形態においては、主面１０１Ｃとして、基材１０３Ｃの（１１０）面が採用されている。凹部１０５Ｃは、主面１０１Ｃから裏面１０２Ｃに向かって凹んでいる。本実施形態においては、凹部１０５Ｃは、２つの第１凹部１１０Ｃおよび第２凹部１２０Ｃからなる。２つの第１凹部１１０Ｃは、裏面１０２Ｃ側に位置し、各々が第１底面１１１Ｃ、２つの第１傾斜側面１１２Ｃおよび２つの第１起立側面１１３Ｃを有する。第２凹部１２０Ｃは、第１凹部１１０Ｃよりも主面１０１Ｃ側に位置し、第２底面１２１Ｃ、２つの第２傾斜側面１２２Ｃおよび２つの第２起立側面１２３Ｃを有する。これらの２つの第１凹部１１０Ｃおよび第２凹部１２０Ｃの形状は、主面１０１Ｃとして（１１０）面が採用されていることに依存している。
凹部１０５Ｃが形成されていることにより、主面１０１Ｃは、平面視矩形環状とされている。より具体的には、主面１０１Ｃのうち凹部１０５Ｃを挟んでｙ方向に離れて位置する２つの部位が、凹部１０５Ｃを挟んでｘ方向に離れて位置する２つの部位よりも顕著に大とされている。
２つの第１凹部１１０Ｃは、ｘ方向に並んで配置されている。一方の第１凹部１１０Ｃは、平面視略正方形であり、他方の第１凹部１１０Ｃは平面視略長方形状である。直方形状の第１凹部１１０Ｃの深さは、正方形状の第１凹部１１０Ｃよりも深い。第１底面１１１Ｃは、平面視矩形状である。各第１凹部１１０Ｃの２つの第１傾斜側面１１２Ｃは、平面視において第１底面１１１Ｃをｙ方向に挟んで配置されており、かつ互いに略合同であり、略矩形状である。各第１傾斜側面１１２Ｃは、第１底面１１１Ｃに対して傾いている。本実施形態においては、第１傾斜側面１１２Ｃのｘｙ平面に対する角度が４５°程度である。なお、第１傾斜側面１１２Ｃが互いに略合同な略矩形状であり、かつ上記角度が４５°である点は、主面１０１Ｃとして（１１０）面を採用したことに依存している。各第１凹部１１０Ｃの２つの第１起立側面１１３Ｃは、平面視において第１底面１１１Ｃをｘ方向において挟んでおり、第１底面１１１Ｃに接する部分を上底とする略台形状である。各第１起立側面１１３Ｃは、第１底面１１１Ｃに対して略直角であり、ｙｚ平面に対して略平行である。なお、第１起立側面１１３Ｃが略台形状であり、かつ第１底面１１１Ｃに対して直角である点は、主面１０１Ｃとして（１１０）面を採用したことに依存している。
第２凹部１２０Ｃは、平面視矩形状である。第２凹部１２０Ｃの深さは、たとえば１２０μｍ程度である。第２底面１２１Ｃは、平面視矩形状であり、２つの第１凹部１１０Ｃを囲んでいる。また、第２底面１２１Ｃは、４つの第１傾斜側面１１２Ｃおよび４つの第１起立側面１１３Ｃに繋がっている。２つの第２傾斜側面１２２Ｃは、平面視において第２底面１２１Ｃをｙ方向において挟んでおり、互いに略合同な略矩形状である。各第２傾斜側面１２２Ｃは、第２底面１２１Ｃに対して傾いている。本実施形態においては、第２傾斜側面１２２Ｃのｘｙ平面に対する角度が４５°程度である。なお、第２傾斜側面１２２Ｃが略矩形状であり、かつ上記角度が４５°である点は、主面１０１Ｃとして（１１０）面を採用したことに依存している。２つの第２起立側面１２３Ｃは、平面視において第２底面１２１Ｃをｘ方向において挟んでおり、第２底面１２１Ｃに接する部分を上底とする略台形状である。各第２起立側面１２３Ｃは、第２底面１２１Ｃに対して略直角であり、ｙｚ平面に対して略平行である。なお、第２起立側面１２３Ｃが略台形状であり、かつ第２底面１２１Ｃに対して直角である点は、主面１０１Ｃとして（１１０）面を採用したことに依存している。
配線層２００Ｃは、３つの方位センサ素子３１１Ｃ，３１２Ｃ，３１３Ｃおよび集積回路素子３３０Ｃを搭載し、これらに入出力する電流経路を構成するためのものである。配線層２００Ｃは、絶縁層１０４Ｃ上に形成されており、本実施形態においては、バリアシード層２０１Ｃとめっき層２０２Ｃとが積層された構造となっている。
バリアシード層２０１Ｃは、所望のめっき層２０２Ｃを形成するためのいわゆる下地層であり、絶縁層１０４Ｃ上に形成されている。バリアシード層２０１Ｃは、絶縁層１０４Ｃ上に形成されたたとえばバリア層としてのＴｉ層とこのバリア層上に積層されたシード層としてのＣｕ層とからなる。バリアシード層２０１Ｃは、たとえばスパッタリングによって形成される。
めっき層２０２Ｃは、たとえばＣｕからなりバリアシード層２０１Ｃを利用した電解めっきによって形成される。めっき層２０２Ｃの厚さは、たとえば５μｍ程度である。
本実施形態においては、配線層２００Ｃは、第１底面パッド２１１Ｃ、第１傾斜側面パッド２１２Ｃ、第２底面パッド２１３Ｃ、外部端子２２１Ｃおよび連絡経路２３１Ｃ，２３３Ｃ，２３４Ｃ，２３５Ｃ，２３７Ｃを有している。
第１底面パッド２１１Ｃは、図３１における図中右方の第１凹部１１０Ｃの第１底面１１１Ｃに形成されており、たとえば矩形状である。本実施形態においては、３つの第１底面パッド２１１Ｃがｘ方向に並んで配置されている。本実施形態においては、第１底面パッド２１１Ｃは、方位センサ素子３１１Ｃを搭載するために用いられる。
第１傾斜側面パッド２１２Ｃは、図３１における図中左方の第１凹部１１０Ｃの第１傾斜側面１１２Ｃに形成されており、たとえば矩形状である。本実施形態においては、第１底面１１１Ｃを挟んでｙ方向に離れて配置された２つの第１傾斜側面１１２Ｃに３つずつの第１傾斜側面パッド２１２Ｃが形成されている。各第１傾斜側面１１２Ｃの３つの第１傾斜側面パッド２１２Ｃは、ｙ方向に並んで配置されている。本実施形態においては、第１傾斜側面パッド２１２Ｃは、方位センサ素子３１２Ｃ，３１３Ｃを搭載するために用いられる。
第２底面パッド２１３Ｃは、第２凹部１２０Ｃの第２底面１２１Ｃに形成されており、たとえば矩形状である。本実施形態においては、複数の第２底面パッド２１３Ｃが２つの第１凹部１１０Ｃを囲むように略矩形状に配置されている。本実施形態においては、第２底面パッド２１３Ｃは、集積回路素子３３０Ｃを搭載するために用いられる。
外部端子２２１Ｃは、主面１０１Ｃに形成されており、半導体装置１Ｃをたとえば図示しない電子機器の回路基板に面実装するために用いられる。本実施形態においては、主面１０１Ｃのうち凹部１０５Ｃを挟んでｙ方向に離れて配置された２つの部位に、５つずつの外部端子２２１Ｃが形成されている。また、各外部端子２２１Ｃは、その一辺が凹部１０５Ｃの外縁に接している。外部端子２２１Ｃは、上述したバリアシード層２０１Ｃおよびめっき層２０２Ｃ上に、さらにたとえばＮｉ，Ｐｄ，Ｃｕなどの金属を無電解めっきすることによって得られたバンプが形成された構造とされている。これにより、図３２〜図３４に示すように、外部端子２２１Ｃは、ｚ方向に膨出した形状となっている。
連絡経路２３１Ｃ，２３３Ｃ，２３４Ｃ，２３５Ｃ，２３７Ｃは、第１底面パッド２１１Ｃ、第１傾斜側面パッド２１２Ｃ、第２底面パッド２１３Ｃおよび外部端子２２１Ｃを互いに導通させる経路を構成するためのものである。
連絡経路２３１Ｃは、主面１０１Ｃから第２底面１２１Ｃに至る経路を構成しており、主に外部端子２２１Ｃと第２底面パッド２１３Ｃとを導通させている。図３１に示すように、本実施形態においては、いくつかの連絡経路２３１Ｃは、外部端子２２１Ｃのうち凹部１０５Ｃと接する辺に繋がっている。また、各連絡経路２３１Ｃは、第２凹部１２０Ｃの第２傾斜側面１２２Ｃを経由して第２底面１２１Ｃに至っている。各連絡経路２３１Ｃのうち第２傾斜側面１２２Ｃに形成された部位は、平面視においてｙ方向に沿って延びており、ｙ方向に対して傾斜していない。
連絡経路２３３Ｃは、主面１０１Ｃから第２傾斜側面１２２Ｃ、第２底面１２１Ｃおよび第１傾斜側面１１２Ｃを経由して第１底面１１１Ｃに至る経路を構成しており、外部端子２２１Ｃと第１底面パッド２１１Ｃとを導通させている。本実施形態においては、１つの連絡経路２３３Ｃが形成されており、図中上方において左寄りに位置する外部端子２２１Ｃから延びている。
連絡経路２３４Ｃは、第２底面１２１Ｃから第１傾斜側面１１２Ｃに至る経路を構成しており、第２底面パッド２１３Ｃと第１傾斜側面パッド２１２Ｃとを導通させている。本実施形態においては、連絡経路２３４Ｃは、第２底面パッド２１３Ｃから迂回するように第１傾斜側面１１２Ｃへと進入し、第１傾斜側面パッド２１２Ｃに繋がっている。
連絡経路２３５Ｃは、第２底面１２１Ｃから第１傾斜側面１１２Ｃを経由して第１底面１１１Ｃに至る経路を構成しており、第２底面パッド２１３Ｃと第１底面パッド２１１Ｃとを導通させている。本実施形態においては、連絡経路２３５Ｃは、平面視においてｙ方向に沿って直線状に延びている。
連絡経路２３７Ｃは、図３１における図中左方の第１凹部１１０Ｃにおいて、第１底面１１１Ｃを経由して一方の第１傾斜側面１１２Ｃから他方の第１傾斜側面１１２Ｃへと至る経路を構成しており、第１傾斜側面パッド２１２Ｃどうしを導通させている。本実施形態においては、連絡経路２３７Ｃは、第１底面１１１Ｃを経由する部位が平面視において屈曲形状とされている。
なお、本実施形態においては、図中上方左から２番目に位置する外部端子２２１Ｃがいわゆるグランド端子とされている。またこの外部端子２２１Ｃに導通する第１傾斜側面パッド２１２Ｃ、第１底面パッド２１１Ｃおよび第２底面パッド２１３Ｃがグランド接続されている。
３つの方位センサ素子３１１Ｃ，３１２Ｃ，３１３Ｃは、互いに異なる方向に沿う検出基準軸を有しており、たとえば地磁気に対する半導体装置１Ｃの姿勢を検出するために用いられる。本実施形態においては、方位センサ素子３１１Ｃ，３１２Ｃ，３１３Ｃは、図３１に示すように、磁心３１４Ｃ，３１５Ｃ，３１６Ｃを有している。磁心３１４Ｃ，３１５Ｃ，３１６Ｃは、所定の方向に延びる金属製の棒状部材であり、これらの長手方向が方位センサ素子３１１Ｃ，３１２Ｃ，３１３Ｃの上記検出基準軸に相当する。方位センサ素子３１１Ｃ，３１２Ｃ，３１３Ｃはさらに、磁心３１４Ｃ，３１５Ｃ，３１６Ｃを取り囲むように形成されたコイル（図示略）を有している。方位センサ素子３１１Ｃ，３１２Ｃ，３１３Ｃの厚さは、たとえば８０μｍ程度である。
本実施形態においては、方位センサ素子３１１Ｃが図３１における図中右側の第１凹部１１０Ｃの第１底面１１１Ｃに支持されており、３つの第１底面パッド２１１Ｃを利用してはんだ３５１Ｃを介して搭載されている。このような搭載形態により、方位センサ素子３１１Ｃの磁心３１４Ｃは、ｘ方向に沿っている。
方位センサ素子３１２Ｃは、図３１における図中左側の第１凹部１１０Ｃの図中上方の第１傾斜側面１１２Ｃに支持されており、３つの第１傾斜側面パッド２１２Ｃを利用してはんだ３５１Ｃを介して搭載されている。このような搭載形態により、方位センサ素子３１２Ｃの磁心３１５Ｃは、ｘ方向に対して直角であり、ｙｚ平面に含まれる方向に沿っている。この方向は、方位センサ素子３１２Ｃを支持する第１傾斜側面１１２Ｃに対して平行である。
方位センサ素子３１３Ｃは、図３１における図中左側の第１凹部１１０Ｃの図中下方の第１傾斜側面１１２Ｃに支持されており、３つの第１傾斜側面パッド２１２Ｃを利用してはんだ３５１Ｃを介して搭載されている。このような搭載形態により、方位センサ素子３１３Ｃの磁心３１６Ｃは、ｘ方向に対して直角であり、ｙｚ平面に含まれる方向に沿っている。この方向は、方位センサ素子３１３Ｃを支持する第１傾斜側面１１２Ｃに対して平行である。
集積回路素子３３０Ｃは、３つの方位センサ素子３１１Ｃ，３１２Ｃ，３１３Ｃを用いた方位検出処理を制御するためのものである。本実施形態においては、集積回路素子３３０Ｃは、いわゆるＡＳＩＣ（Application Specific Integrated Circuit）素子として構成されており、その厚さが８０〜１００μｍ程度とされている。
集積回路素子３３０Ｃは、第２底面１２１Ｃに支持されており、第２底面パッド２１３Ｃを利用してはんだ３５１Ｃを介して搭載されている。図３１に示すように、集積回路素子３３０Ｃは、２つの第１凹部１１０Ｃを囲むように略矩形状に配置された複数の第２底面パッド２１３Ｃを利用して搭載されることにより、その四辺付近が支持されている。また、集積回路素子３３０Ｃは、平面視において２つの第１凹部１１０Ｃのすべてを覆っている。また、集積回路素子３３０Ｃは、平面視において、方位センサ素子３１１Ｃ，３１２Ｃ，３１３Ｃのすべてと重なっている。図３２〜図３４に示すように、集積回路素子３３０Ｃは、ｚ方向において第２凹部１２０Ｃに内包されている。
方位センサ素子３１１Ｃ，３１２Ｃ，３１３Ｃを用いた集積回路素子３３０Ｃによる方位検出処理は、たとえば以下のようにして行われる。上述したとおり、方位センサ素子３１１Ｃ，３１２Ｃ，３１３Ｃは、各々が上記コイルに取り囲まれた磁心３１４Ｃ，３１５Ｃ，３１６Ｃを有している。方位センサ素子３１１Ｃ，３１２Ｃ，３１３Ｃが上述した搭載形態とされることにより、方位センサ素子３１１Ｃ，３１２Ｃ，３１３Ｃ、すなわち磁心３１４Ｃ，３１５Ｃ，３１６Ｃは、互いに異なる方向に沿っている。これらの磁心３１４Ｃ，３１５Ｃ，３１６Ｃが沿う方向は、集積回路素子３３０Ｃに既知の情報として記憶されている。
半導体装置１Ｃは、たとえば特開２００６−４７２６７号公報に開示された手法に基いて方位センサ素子３１１Ｃ，３１２Ｃ，３１３Ｃを用いることにより、地磁気に対してどのような姿勢であるかを、三次元的に検出することができる（三軸検出）。集積回路素子３３０Ｃは、外部端子２２１Ｃから外部からの指令によってあるいは自律的に、半導体装置１Ｃの方位検出結果を信号として出力する。
封止樹脂４００Ｃは、方位センサ素子３１１Ｃ，３１２Ｃ，３１３Ｃおよび集積回路素子３３０Ｃを覆っており、凹部１０５Ｃに充填されている。本実施形態においては、封止樹脂４００Ｃは、第１封止樹脂４１０Ｃおよび第２封止樹脂４２０Ｃからなる。
第１封止樹脂４１０Ｃは、おおむね第１凹部１１０Ｃに充填されており、方位センサ素子３１１Ｃ，３１２Ｃ，３１３Ｃの全体を覆っている。一方、第１封止樹脂４１０Ｃは、第２底面パッド２１３Ｃおよび集積回路素子３３０Ｃは覆っていない。
第２封止樹脂４２０Ｃは、おおむね第２凹部１２０Ｃに充填されており、集積回路素子３３０Ｃのすべてを覆っている。一方、第２封止樹脂４２０Ｃは、外部端子２２１Ｃを露出させている。また、第２封止樹脂４２０Ｃは、平面視において基板１００Ｃの外縁から内方に若干退避した位置に設けられている。
第１封止樹脂４１０Ｃおよび第２封止樹脂４２０Ｃの材質としては、たとえばエポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリベンゾオキサゾール（ＰＢＯ）樹脂、シリコーン樹脂が挙げられる。第１封止樹脂４１０Ｃおよび第２封止樹脂４２０Ｃは、透光性樹脂または非透光性樹脂のいずれであってもよいが、本実施形態においては、非透光性樹脂が好ましい。
次に、半導体装置１Ｃの作用について説明する。
本実施形態によれば、３つの方位センサ素子３１１Ｃ，３１２Ｃ，３１３Ｃが半導体材料からなる基板１００Ｃの凹部１０５Ｃの２つの第１凹部１１０Ｃに収容されている。このため、３つの方位センサ素子３１１Ｃ，３１２Ｃ，３１３Ｃを支持するためのリードを設ける必要がない。リードを金型成形する場合と比較して、半導体材料からなる基板１００Ｃは、形状を作り変えるために発生する費用が少ない。したがって、半導体装置１Ｃのコストを低減することができる。特に、半導体装置１Ｃを少量生産する場合に、コスト低減効果が顕著である。
凹部１０５Ｃを第１凹部１１０Ｃおよび第２凹部１２０Ｃによって二段形状に形成することにより、第１凹部１１０Ｃを方位センサ素子３１１Ｃ，３１２Ｃ，３１３Ｃを収容する専用の空間として用いることができる。
方位センサ素子３１２Ｃ，３１３Ｃが第１傾斜側面１１２Ｃによって支持されていることにより、方位センサ素子３１２Ｃ，３１３Ｃの方位検出軸を規定する磁心３１５Ｃ，３１６Ｃを正確に既知の角度に設定することができる。これは、半導体装置１Ｃによる３軸検出をより正確に行うのに適している。方位センサ素子３１１Ｃが、第１底面１１１Ｃに支持されていることにより、方位センサ素子３１１Ｃの磁心３１４Ｃを方位センサ素子３１２Ｃ，３１３Ｃの磁心３１５Ｃ，３１６Ｃに対して異なる角度で正確に設置することができる。また、磁心３１４Ｃと磁心３１５Ｃ，３１６Ｃとを比較的大きい角度をなす位置関係とすることができる。これは、半導体装置１Ｃの検出精度向上に有利である。
基板１００Ｃが、Ｓｉ単結晶に代表される半導体材料の単結晶からなることにより、第１傾斜側面１１２Ｃおよび第２傾斜側面１２２Ｃを第１底面１１１Ｃおよび第２底面１２１Ｃに対して既知の所定角度だけ正確に傾いた面として仕上げることができる。特に、基板１００ＣがＳｉからなり、主面１０１Ｃとして（１１０）面を採用することにより、第１底面１１１Ｃおよび第２底面１２１Ｃに対する４つの第１傾斜側面１１２Ｃおよび２つの第２傾斜側面１２２Ｃの角度をいずれも４５°程度に設定することができる。これにより、半導体装置１Ｃをバランスの良い形状構成とすることが可能である。一方、主面１０１Ｃとして（１１０）面を採用することにより、第１起立側面１１３Ｃおよび第２起立側面１２３Ｃを形成することができる。第１起立側面１１３Ｃおよび第２起立側面１２３Ｃは、第１底面１１１Ｃおよび第２底面１２１Ｃに対して直角である。このため、半導体装置１Ｃの平面視寸法を縮小するのに適している。また、２つの第１凹部１１０Ｃに方位センサ素子３１１Ｃ，３１２Ｃ，３１３Ｃを分けて収容することにより、各第１凹部１１０Ｃを比較的小さくすることが可能であり、半導体装置１Ｃの小型化を図ることができる。
集積回路素子３３０Ｃが、第２底面１２１Ｃに支持されるとともに、平面視において２つの第１凹部１１０Ｃのすべてと重なることにより、ｚ方向において方位センサ素子３１１Ｃ，３１２Ｃ，３１３Ｃと集積回路素子３３０Ｃとを立体的に配置することができる。これにより、半導体装置１Ｃの小型化と高機能化とを両立することができる。
集積回路素子３３０Ｃの四辺部分が第２底面１２１Ｃによって支持されていることにより、集積回路素子３３０Ｃを安定して支持するのに好適である。
主面１０１Ｃに外部端子２２１Ｃが形成されていることにより、外部端子２２１Ｃ側（主面１０１Ｃ側）を実装側として、半導体装置１Ｃをいわゆる面実装することができる。
第２底面１２１Ｃに第２底面パッド２１３Ｃを形成することにより、集積回路素子３３０Ｃを第２底面１２１Ｃに適切に搭載することができる。
第１底面１１１Ｃに第１底面パッド２１１Ｃを形成することにより、方位センサ素子３１１Ｃを第１底面１１１Ｃに沿った姿勢で、確実に搭載することができる。第１傾斜側面１１２Ｃに第１傾斜側面パッド２１２Ｃを形成することにより、方位センサ素子３１２Ｃ，３１３Ｃを第１傾斜側面１１２Ｃに沿った姿勢で、確実に搭載することができる。
配線層２００Ｃが連絡経路２３１Ｃ，２３３Ｃ，２３４Ｃ，２３５Ｃ，２３７Ｃを有することにより、外部端子２２１Ｃ、第２底面パッド２１３Ｃ、第１底面パッド２１１Ｃおよび第１傾斜側面パッド２１２Ｃのうち所望のものどうしを適切に導通させることができる。連絡経路２３１Ｃが第２傾斜側面１２２Ｃを経由していることにより、立体的な形状とされた基板１００Ｃに形成された外部端子２２１Ｃおよび第２底面パッド２１３Ｃを適切に導通させることが可能であり、断線などのおそれが少ない。また、連絡経路２３３Ｃ，２３４Ｃ，２３５Ｃが第１傾斜側面１１２Ｃを経由することにより、断線などのおそれが少ない。また、連絡経路２３１Ｃ，２３３Ｃ，２３４Ｃ，２３５Ｃ，２３７Ｃは、第１起立側面１１３Ｃおよび第２起立側面１２３Ｃのいずれも経由していない。これにより、断線のおそれをさらに少なくすることができる。
３つの方位センサ素子３１１Ｃ，３１２Ｃ，３１３Ｃが封止樹脂４００Ｃに覆われていることにより、これらの方位センサ素子３１１Ｃ，３１２Ｃ，３１３Ｃを適切に保護することができる。封止樹脂４００Ｃを第１封止樹脂４１０Ｃおよび第２封止樹脂４２０Ｃからなる構成とすることにより、第１凹部１１０Ｃおよび第２凹部１２０Ｃからなる二段形状とされた凹部１０５Ｃを適切に埋め尽くすことができる。
第１封止樹脂４１０Ｃが主に第１凹部１１０Ｃに充填される構成とすることにより、集積回路素子３３０Ｃが搭載される前に、３つの方位センサ素子３１１Ｃ，３１２Ｃ，３１３Ｃを適切に覆うことができる。また、第２封止樹脂４２０Ｃによって集積回路素子３３０Ｃを覆うことにより、集積回路素子３３０Ｃと３つの方位センサ素子３１１Ｃ，３１２Ｃ，３１３Ｃとの間に意図しない隙間が生じないように封止樹脂４００Ｃを形成することができる。第２封止樹脂４２０Ｃが外部端子２２１Ｃを露出させていることにより、半導体装置１Ｃを容易に面実装可能であるとともに、半導体装置１Ｃが実装されるたとえば回路基板と集積回路素子３３０Ｃや３つの方位センサ素子３１１Ｃ，３１２Ｃ，３１３Ｃが不当に導通してしまうことを適切に回避することができる。
図３６〜図３８は、本発明の第４実施形態に基づく半導体装置を示している。本実施形態の半導体装置１Ｄは、基板１００Ｄ、配線層２００Ｄ、集積回路素子３３０Ｄ、チップ抵抗器３４１Ｄ、コイル３４２Ｄ、コンデンサ３４３Ｄ、ヒューズ３４４Ｄおよび封止樹脂４００Ｄを備えている。図３７は、図３６におけるＸＸＸＶＩＩ−ＸＸＸＶＩＩ線に沿うｚｘ平面における断面図であり、図３８は、図３６におけるＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に沿うｙｚ平面における断面図である。
半導体装置１Ｄは、以下に説明する構成により、面実装可能なたとえばＤＣ／ＤＣコンバータモジュールとして構成されている。半導体装置１Ｄのサイズの一例を挙げると、平面視寸法が２．６８ｍｍＸ２．４０ｍｍ程度、厚さが０．６６ｍｍ程度である。
基板１００Ｄは、半導体装置１Ｄの土台となるものであり、基材１０３Ｄおよび絶縁層１０４Ｄからなる。基板１００Ｄは、主面１０１Ｄ、裏面１０２Ｄ、凹部１０５Ｄを有する。基板１００Ｄの厚さは、たとえば６００μｍ程度である。なお、本実施形態においては、主面１０１Ｄおよび裏面１０２Ｄがｚ方向において互いに反対側を向いており、ｚ方向が半導体装置１Ｄの厚さ方向に相当する。また、ｘ方向およびｙ方向は、いずれもｚ方向に対して直角である。
基材１０３Ｄは、半導体材料の単結晶からなり、本実施形態においては、Ｓｉ単結晶からなる。また、絶縁層１０４Ｄは、本実施形態においては、ＳｉＯ2からなる。なお、基材１０３Ｄの材質は、Ｓｉに限定されず、後述する意図を満たす凹部１０５Ｄを形成可能なものであればよい。絶縁層１０４Ｄは、基材１０３Ｄのうち裏面１０２Ｄとは反対側から臨む部分を覆っている。絶縁層１０４Ｄの厚さは、たとえば０．７〜１．０μｍ程度である。
本実施形態においては、主面１０１Ｄとして、基材１０３Ｄの（１００）面が採用されている。凹部１０５Ｄは、主面１０１Ｄから裏面１０２Ｄに向かって凹んでいる。本実施形態においては、凹部１０５Ｄは、２つの第１凹部１１０Ｄおよび第２凹部１２０Ｄからなる。２つの第１凹部１１０Ｄは、裏面１０２Ｄ側に位置し、各々が第１底面１１１Ｄおよび４つの第１傾斜側面１１２Ｄを有する。第２凹部１２０Ｄは、第１凹部１１０Ｄよりも主面１０１Ｄ側に位置し、第２底面１２１Ｄおよび４つの第２傾斜側面１２２Ｄを有する。これらの第１凹部１１０Ｄおよび第２凹部１２０Ｄの形状は、主面１０１Ｄとして（１００）面が採用されていることに依存している。
凹部１０５Ｄが形成されていることにより、主面１０１Ｄは、平面視矩形環状とされている。
２つの第１凹部１１０Ｄは、各々が平面視矩形状であり、ｙ方向において離れて配置されている。各第１凹部１１０Ｄの４つの第１傾斜側面１１２Ｄは、平面視において第１底面１１１Ｄを囲み、かつ第１底面１１１Ｄと接する部分を上底とする略台形状である。各第１傾斜側面１１２Ｄは、第１底面１１１Ｄに対して傾いている。本実施形態においては、第１傾斜側面１１２Ｄのｘｙ平面に対する角度が５５°程度である。なお、第１傾斜側面１１２Ｄが略台形状であり、かつ上記角度が５５°である点は、主面１０１Ｄとして（１００）面を採用したことに依存している。
第２凹部１２０Ｄは、平面視矩形状である。第２底面１２１Ｄは、平面視略矩形状であり、２つの第１凹部１１０Ｄによって二つの隅部が切り取られた形状となっている。また、第２底面１２１Ｄおよび第２傾斜側面１２２Ｄに、４つの第１傾斜側面１１２Ｄに繋がっている。４つの第２傾斜側面１２２Ｄは、平面視において第２底面１２１Ｄを囲み、第２底面１２１Ｄと接する部分を上底とする略台形状である。各第２傾斜側面１２２Ｄは、第２底面１２１Ｄに対して傾いている。本実施形態においては、第２傾斜側面１２２Ｄのｘｙ平面に対する角度が５５°程度である。なお、第２傾斜側面１２２Ｄが略台形状であり、かつ上記角度が５５°である点は、主面１０１Ｄとして（１００）面を採用したことに依存している。
配線層２００Ｄは、集積回路素子３３０Ｄ、チップ抵抗器３４１Ｄ、コイル３４２Ｄ、コンデンサ３４３Ｄおよびヒューズ３４４Ｄを搭載し、これらに入出力する電流経路を構成するためのものである。配線層２００Ｄは、絶縁層１０４Ｄ上に形成されており、本実施形態においては、バリアシード層２０１Ｄとめっき層２０２Ｄとが積層された構造となっている。
バリアシード層２０１Ｄは、所望のめっき層２０２Ｄを形成するためのいわゆる下地層であり、絶縁層１０４Ｄ上に形成されている。バリアシード層２０１Ｄは、絶縁層１０４Ｄ上に形成されたたとえばバリア層としてのＴｉ層とこのバリア層上に積層されたシード層としてのＣｕ層とからなる。バリアシード層２０１Ｄは、たとえばスパッタリングによって形成される。
めっき層２０２Ｄは、たとえばＣｕからなりバリアシード層２０１Ｄを利用した電解めっきによって形成される。めっき層２０２Ｄの厚さは、たとえば５μｍ程度である。
本実施形態においては、配線層２００Ｄは、第１底面パッド２１１Ｄ、第２底面パッド２１３Ｄ、外部端子２２１Ｄおよび連絡経路２３１Ｄ，２３３Ｄ，２３５Ｄ，２３８Ｄを有している。
第１底面パッド２１１Ｄは、各第１凹部１１０Ｄの第１底面１１１Ｄに形成されている。本実施形態においては、第１底面パッド２１１Ｄは、コイル３４２Ｄを搭載するために用いられる。
第２底面パッド２１３Ｄは、第２凹部１２０Ｄの第２底面１２１Ｄに形成されている。本実施形態においては、第２底面パッド２１３Ｄは、集積回路素子３３０Ｄ、チップ抵抗器３４１Ｄ、コンデンサ３４３Ｄおよびヒューズ３４４Ｄを搭載するために用いられる。
外部端子２２１Ｄは、主面１０１Ｄに形成されており、半導体装置１Ｄをたとえば図示しない電子機器の回路基板に面実装するために用いられる。外部端子２２１Ｄは、上述したバリアシード層２０１Ｄおよびめっき層２０２Ｄ上に、さらにたとえばＮｉ，Ｐｄ，Ｄｕなどの金属を無電解めっきすることによって得られたバンプが形成された構造とされている。これにより、図３７および図３８に示すように、外部端子２２１Ｄは、ｚ方向に膨出した形状となっている。
連絡経路２３１Ｄ，２３３Ｄ，２３５Ｄ，２３８Ｄは、第１底面パッド２１１Ｄ、第２底面パッド２１３Ｄおよび外部端子２２１Ｄを互いに導通させる経路を構成するためのものである。
連絡経路２３１Ｄは、主面１０１Ｄから第２底面１２１Ｄに至る経路を構成しており、主に外部端子２２１Ｄと第２底面パッド２１３Ｄとを導通させている。連絡経路２３１Ｄは、第２凹部１２０Ｄの第２傾斜側面１２２Ｄを経由して第２底面１２１Ｄに至っている。
連絡経路２３３Ｄは、主面１０１Ｄから第１底面１１１Ｄに至る経路を構成しており、外部端子２２１Ｄと第１底面パッド２１１Ｄとを導通させている。本実施形態においては、連絡経路２３３Ｄは、外部端子２２１Ｄから第２傾斜側面１２２Ｄおよび第１傾斜側面１１２Ｄを経由して第１底面１１１Ｄに至っている。
連絡経路２３５Ｄは、第２底面１２１Ｄから第１傾斜側面１１２Ｄを経由して第１底面１１１Ｄに至る経路を構成しており、第２底面パッド２１３Ｄと第１底面パッド２１１Ｄとを導通させている。
連絡経路２３８Ｄは、第２底面１２１Ｄ内における経路を構成しており、第２底面パッド２１３Ｄどうしを導通させている。
チップ抵抗器３４１Ｄ、コイル３４２Ｄ、コンデンサ３４３Ｄ、ヒューズ３４４Ｄは、それぞれが面実装可能な面実装端子（図示略）を有する個片状の素子であり、いわゆるディスクリート素子として分類される素子である。これらのチップ抵抗器３４１Ｄ、コイル３４２Ｄ、コンデンサ３４３Ｄ、ヒューズ３４４Ｄは、ＤＣ／ＤＣコンバータモジュールとしての半導体装置１Ｄが果たすべき機能を構築するために、各々が電気的に単機能なはたらきを果たす。なお、上述した方位センサ素子や加速度センサ素子であっても、面実装可能な面実装端子（図示略）を有する個片状の素子という点において、ディスクリート素子として分類しうる。
チップ抵抗器３４１Ｄ、コンデンサ３４３Ｄ、ヒューズ３４４Ｄは、第２底面１２１Ｄに支持されており、第２底面パッド２１３Ｄを用いてはんだ３５１Ｄを介して搭載されている。
コイル３４２Ｄは、チップ抵抗器３４１Ｄ、コンデンサ３４３Ｄ、ヒューズ３４４Ｄと比べて一般的に背が高い素子である。本実施形態においては、コイル３４２Ｄは、第１底面１１１Ｄに支持されており、第１底面パッド２１１Ｄを用いてはんだ３５１Ｄを介して搭載されている。なお、図３７および図３８に示すように、コイル３４２Ｄは、下側部分が第１凹部１１０Ａに収容されており、上側部分が第２凹部１２０Ｄに収容されている。
集積回路素子３３０Ｄは、チップ抵抗器３４１Ｄ、コイル３４２Ｄ、コンデンサ３４３Ｄ、ヒューズ３４４Ｄを用いたＤＣ／ＤＣコンバータ処理を制御するためのものである。本実施形態においては、集積回路素子３３０Ｄは、いわゆるＡＳＩＣ（Application Specific Integrated Circuit）素子として構成されており、その厚さが８０〜１００μｍ程度とされている。
集積回路素子３３０Ｄは、第２底面１２１Ｄに支持されており、第２底面パッド２１３Ｄを利用してはんだ３５１Ｄを介して搭載されている。図３６および図３８に示すように、集積回路素子３３０Ｄは、ｚ方向において第２凹部１２０Ｄに内包されている。
封止樹脂４００Ｄは、チップ抵抗器３４１Ｄ、コイル３４２Ｄ、コンデンサ３４３Ｄ、ヒューズ３４４Ｄおよび集積回路素子３３０Ｄを覆っており、凹部１０５Ｄに充填されている。また、封止樹脂４００Ｄは、外部端子２２１Ｄを露出させている。また、封止樹脂４００Ｄは、平面視において基板１００Ｄの外縁から内方に若干退避した位置に設けられている。
封止樹脂４００Ｄの材質としては、たとえばエポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリベンゾオキサゾール（ＰＢＯ）樹脂、シリコーン樹脂が挙げられる。封止樹脂４００Ｄは、透光性樹脂または非透光性樹脂のいずれであってもよいが、本実施形態においては、非透光性樹脂が好ましい。
次に、半導体装置１Ｄの作用について説明する。
本実施形態によれば、チップ抵抗器３４１Ｄ、コイル３４２Ｄ、コンデンサ３４３Ｄ、ヒューズ３４４Ｄおよび集積回路素子３３０Ｄが半導体材料からなる基板１００Ｄの凹部１０５Ｄの第１凹部１１０Ｄおよび第２凹部１２０Ｄに収容されている。このため、チップ抵抗器３４１Ｄ、コイル３４２Ｄ、コンデンサ３４３Ｄ、ヒューズ３４４Ｄおよび集積回路素子３３０Ｄを支持するためのリードを設ける必要がない。リードを金型成形する場合と比較して、半導体材料からなる基板１００Ｄは、形状を作り変えるために発生する費用が少ない。したがって、半導体装置１Ｄのコストを低減することができる。特に、半導体装置１Ｄを少量生産する場合に、コスト低減効果が顕著である。
凹部１０５Ｄを第１凹部１１０Ｄおよび第２凹部１２０Ｄによって二段形状に形成することにより、第１凹部１１０Ｄを比較的背が高い素子であるコイル３４２Ｄを収容する専用の空間として用いることができる。
基板１００Ｄが、Ｓｉに代表される半導体材料の単結晶からなることにより、第１傾斜側面１１２Ｄおよび第２傾斜側面１２２Ｄを第１底面１１１Ｄおよび第２底面１２１Ｄに対して既知の所定角度だけ正確に傾いた面として仕上げることができる。特に、基板１００ＤがＳｉからなり、主面１０１Ｄとして（１００）面を採用することにより、第１底面１１１Ｄおよび第２底面１２１Ｄに対する８つの第１傾斜側面１１２Ｄおよび４つの第２傾斜側面１２２Ｄの角度をいずれも５５°程度に設定することができる。これにより、半導体装置１Ｄをバランスの良い形状構成とすることが可能である。
主面１０１Ｄに外部端子２２１Ｄが形成されていることにより、外部端子２２１Ｄ側（主面１０１Ｄ側）を実装側として、半導体装置１Ｄをいわゆる面実装することができる。
第２底面１２１Ｄに第２底面パッド２１３Ｄを形成することにより、チップ抵抗器３４１Ｄ、コンデンサ３４３Ｄ、ヒューズ３４４Ｄおよび集積回路素子３３０Ｄを第２底面１２１Ｄに適切に搭載することができる。
第１底面１１１Ｄに第１底面パッド２１１Ｄを形成することにより、コイル３４２Ｄを確実に搭載することができる。
配線層２００Ｄが連絡経路２３１Ｄ，２３３Ｄ，２３５Ｄ，２３８Ｄを有することにより、外部端子２２１Ｄ、第２底面パッド２１３Ｄおよび第１底面パッド２１１Ｄのうち所望のものどうしを適切に導通させることができる。連絡経路２３１Ｄ，２３３Ｄが第２傾斜側面１２２Ｄを経由していることにより、立体的な形状とされた基板１００Ｄに形成された外部端子２２１Ｄと第１底面パッド２１１Ｄおよび第２底面パッド２１３Ｄを適切に導通させることが可能であり、断線などのおそれが少ない。また、連絡経路２３５Ｄが第１傾斜側面１１２Ｄを経由することにより、断線などのおそれが少ない。
チップ抵抗器３４１Ｄ、コイル３４２Ｄ、コンデンサ３４３Ｄ、ヒューズ３４４Ｄおよび集積回路素子３３０Ｄが封止樹脂４００Ｄに覆われていることにより、これらを適切に保護することができる。
図３９および図４０は、本発明の第５実施形態に基づく半導体装置を示している。本実施形態の半導体装置１Ｅは、基板１００Ｅ、配線層２００Ｅ、チップ抵抗器３４１Ｅ、ＣＣＤ撮像素子３３１Ｅ、ドライバＩＣ３３３Ｅ、および封止樹脂４００Ｅを備えている。なお、図３９においては、理解の便宜上、封止樹脂４００Ｅを省略しており、ＣＣＤ撮像素子３３１Ｅを想像線で示している。図４０は、図３９におけるＸＬ−ＸＬ線に沿うｚｘ平面における断面図である。
半導体装置１Ｅは、以下に説明する構成により、撮像によって電子画像データを生成可能であり、かつ面実装可能な撮像モジュールとして構成されている。
基板１００Ｅは、半導体装置１Ｅの土台となるものであり、基材１０３Ｅおよび絶縁層１０４Ｅからなる。基板１００Ｅは、主面１０１Ｅ、裏面１０２Ｅ、凹部１０５Ｅを有する。なお、本実施形態においては、主面１０１Ｅおよび裏面１０２Ｅがｚ方向において互いに反対側を向いており、ｚ方向が半導体装置１Ｅの厚さ方向に相当する。また、ｘ方向およびｙ方向は、いずれもｚ方向に対して直角である。
基材１０３Ｅは、半導体材料の単結晶からなり、本実施形態においては、Ｓｉ単結晶からなる。また、絶縁層１０４Ｅは、本実施形態においては、ＳｉＯ2からなる。なお、基材１０３Ｅの材質は、Ｓｉに限定されず、後述する意図を満たす凹部１０５Ｅを形成可能なものであればよい。絶縁層１０４Ｅは、基材１０３Ｅのうち裏面１０２Ｅとは反対側から臨む部分を覆っている。絶縁層１０４Ｅの厚さは、たとえば０．７〜１．０μｍ程度である。また、本実施形態においては、裏面１０２Ｅにも絶縁層１０４Ｅを形成してもよい。
本実施形態においては、主面１０１Ｅとして、基材１０３Ｅの（１００）面が採用されている。凹部１０５Ｅは、主面１０１Ｅから裏面１０２Ｅに向かって凹んでいる。本実施形態においては、凹部１０５Ｅは、第１凹部１１０Ｅおよび第２凹部１２０Ｅからなる。第１凹部１１０Ｅは、裏面１０２Ｅ側に位置し、第１底面１１１Ｅおよび４つの第１傾斜側面１１２Ｅを有する。第２凹部１２０Ｅは、第１凹部１１０Ｅよりも主面１０１Ｅ側に位置し、第２底面１２１Ｅおよび４つの第２傾斜側面１２２Ｅを有する。これらの第１凹部１１０Ｅおよび第２凹部１２０Ｅの形状は、主面１０１Ｅとして（１００）面が採用されていることに依存している。
凹部１０５Ｅが形成されていることにより、主面１０１Ｅは、平面視矩形環状とされている。
第１凹部１１０Ｅは、平面視略正方形であり、第１底面１１１Ｅは、平面視正方形状である。４つの第１傾斜側面１１２Ｅは、平面視において第１底面１１１Ｅを囲み、かつ互いに略合同であり、第１底面１１１Ｅと接する部分を上底とする略台形状である。各第１傾斜側面１１２Ｅは、第１底面１１１Ｅに対して傾いている。本実施形態においては、第１傾斜側面１１２Ｅのｘｙ平面に対する角度が５５°程度である。なお、第１傾斜側面１１２Ｅが互いに略合同な略台形状であり、かつ上記角度が５５°である点は、主面１０１Ｅとして（１００）面を採用したことに依存している。
第２凹部１２０Ｅは、平面視正方形状であり、第２底面１２１Ｅは、平面視矩形環状であり、第１凹部１１０Ｅを囲んでいる。また、第２底面１２１Ｅは、４つの第１傾斜側面１１２Ｅに繋がっている。４つの第２傾斜側面１２２Ｅは、平面視において第２底面１２１Ｅを囲み、第２底面１２１Ｅと接する部分を上底とする略台形状である。各第２傾斜側面１２２Ｅは、第２底面１２１Ｅに対して傾いている。本実施形態においては、第２傾斜側面１２２Ｅのｘｙ平面に対する角度が５５°程度である。なお、第２傾斜側面１２２Ｅが略台形状であり、かつ上記角度が５５°である点は、主面１０１Ｅとして（１００）面を採用したことに依存している。
なお、本実施形態においては、第１凹部１１０Ｅの中心と第２凹部１２０Ｅの中心が略一致した配置となっている。
配線層２００Ｅは、ＣＣＤ撮像素子３３１Ｅ、ドライバＩＣ３３３Ｅおよびチップ抵抗器３４１Ｅを搭載し、これらに入出力する電流経路を構成するためのものである。配線層２００Ｅは、絶縁層１０４Ｅ上に形成されており、本実施形態においては、バリアシード層２０１Ｅとめっき層２０２Ｅとが積層された構造となっている。
バリアシード層２０１Ｅは、所望のめっき層２０２Ｅを形成するためのいわゆる下地層であり、絶縁層１０４Ｅ上に形成されている。バリアシード層２０１Ｅは、絶縁層１０４Ｅ上に形成されたたとえばバリア層としてのＴｉ層とこのバリア層上に積層されたシード層としてのＣｕ層とからなる。バリアシード層２０１Ｅは、たとえばスパッタリングによって形成される。
めっき層２０２Ｅは、たとえばＣｕからなりバリアシード層２０１Ｅを利用した電解めっきによって形成される。めっき層２０２Ｅの厚さは、たとえば５μｍ程度である。
本実施形態においては、配線層２００Ｅは、第１底面パッド２１１Ｅ、第２底面パッド２１３Ｅ、外部端子２２２Ｅおよび連絡経路２３５Ｅ，２３８Ｅを有している。
第１底面パッド２１１Ｅは、第１凹部１１０Ｅの第１底面１１１Ｅに形成されている。本実施形態においては、第１底面パッド２１１Ｅは、チップ抵抗器３４１ＥおよびドライバＩＣ３３３Ｅを搭載するために用いられる。
第２底面パッド２１３Ｅは、第２凹部１２０Ｅの第２底面１２１Ｅに形成されている。本実施形態においては、第２底面パッド２１３Ｅは、ＣＣＤ撮像素子３３１Ｅを搭載するために用いられる。
外部端子２２２Ｅは、裏面１０２Ｅに形成されており、半導体装置１Ｅをたとえば図示しない電子機器の回路基板に面実装するために用いられる。外部端子２２２Ｅは、上述したバリアシード層２０１Ｅおよびめっき層２０２Ｅ上に、さらにたとえばＮｉ，Ｐｄ，Ｅｕなどの金属を無電解めっきすることによって得られたバンプが形成された構造とされている。これにより、図４０に示すように、外部端子２２２Ｅは、ｚ方向に膨出した形状となっている。第１底面パッド２１１Ｅおよび第２底面パッド２１３Ｅと外部端子２２２Ｅとを導通させるために、半導体装置１Ｅは、複数のスルーホール経路２４０Ｅを有している。各スルーホール経路２４０Ｅは、基板１００Ｅを第２底面１２１Ｅから裏面１０２Ｅへと貫通しており、たとえばめっき層２０２Ｅと同様のＣｕからなる。スルーホール経路２４０Ｅは、めっき層２０２Ｅを形成する手法と同様の手法で同時に形成してもよい。外部端子２２２Ｅが設けられていることにより、半導体装置１Ｅは、裏面１０２Ｅ側が実装面とされている。
連絡経路２３５Ｅ，２３８Ｅは、第１底面パッド２１１Ｅ、第２底面パッド２１３Ｅおよび外部端子２２２Ｅを互いに導通させる経路を構成するためのものである。
連絡経路２３５Ｅは、第２底面１２１Ｅから第１傾斜側面１１２Ｅを経由して第１底面１１１Ｅに至る経路を構成しており、第２底面パッド２１３Ｅと第１底面パッド２１１Ｅとを導通させている。
連絡経路２３８Ｅは、第１底面１１１Ｅに形成されており、第１底面パッド２１１Ｅどうしを導通させている。
ＣＣＤ撮像素子３３１Ｅは、撮像面３３２Ｅを有しており、撮像面３３２Ｅに受けた光に基づいて画像データを出力する機能を有する。撮像面３３２Ｅは、マトリクス状に配置された複数の受光画素を有する。
ＣＣＤ撮像素子３３１Ｅは、撮像面３３２Ｅが上方を向く姿勢で第２底面１２１Ｅに支持されており、第２底面パッド２１３Ｅを利用してはんだ３５１Ｅを介して搭載されている。また、ＣＣＤ撮像素子３３１Ｅは、平面視において第１凹部１１０Ｅのすべてを覆っている。また、ＣＣＤ撮像素子３３１Ｅは、平面視において、チップ抵抗器３４１ＥおよびドライバＩＣ３３３Ｅのすべてと重なっている。図４０に示すように、ＣＣＤ撮像素子３３１Ｅは、ｚ方向において第２凹部１２０Ｅから若干上方に突出している。
チップ抵抗器３４１Ｅは、ＣＣＤ撮像素子３３１ＥおよびドライバＩＣ３３３Ｅへの電位あるいは電流を調整するためのものである。チップ抵抗器３４１Ｅは、第１底面１１１Ｅに支持されており、３つの第１底面パッド２１１Ｅを利用してはんだ３５１Ｅを介して搭載されている。
ドライバＩＣ３３３Ｅは、ＣＣＤ撮像素子３３１Ｅの撮像処理を制御するためのものである。本実施形態においては、ドライバＩＣ３３３Ｅは、第１底面１１１Ｅに支持されており、第１底面パッド２１１Ｅを利用してはんだ３５１Ｅを介して搭載されている。
封止樹脂４００Ｅは、チップ抵抗器３４１ＥおよびドライバＩＣ３３３Ｅの全体とＣＣＤ撮像素子３３１Ｅの下方一部とを覆っており、凹部１０５Ｅに充填されている。本実施形態においては、封止樹脂４００Ｅは、第１封止樹脂４１０Ｅおよび第２封止樹脂４２０Ｅからなる。
第１封止樹脂４１０Ｅは、おおむね第１凹部１１０Ｅに充填されており、チップ抵抗器３４１ＥおよびドライバＩＣ３３３Ｅの全体を覆っている。一方、第１封止樹脂４１０Ｅは、第２底面パッド２１３ＥおよびＣＣＤ撮像素子３３１Ｅは覆っていない。
第２封止樹脂４２０Ｅは、おおむね第２凹部１２０Ｅに充填されており、ＣＣＤ撮像素子３３１Ｅの下方一部を覆っている。一方、第２封止樹脂４２０Ｅは、ＣＣＤ撮像素子３３１Ｅの撮像面３３２Ｅを露出させている。また、第２封止樹脂４２０Ｅは、平面視において基板１００Ｅの外縁から内方に若干退避した位置に設けられている。
第１封止樹脂４１０Ｅおよび第２封止樹脂４２０Ｅの材質としては、たとえばエポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリベンゾオキサゾール（ＰＢＯ）樹脂、シリコーン樹脂が挙げられる。第１封止樹脂４１０Ｅおよび第２封止樹脂４２０Ｅは、透光性樹脂または非透光性樹脂のいずれであってもよいが、本実施形態においては、非透光性樹脂が好ましい。
次に、半導体装置１Ｅの作用について説明する。
本実施形態によれば、チップ抵抗器３４１ＥおよびドライバＩＣ３３３Ｅの全体とＣＣＤ撮像素子３３１Ｅの下方一部が半導体材料からなる基板１００Ｅの凹部１０５Ｅに収容されている。このため、３つのチップ抵抗器３４１ＥおよびドライバＩＣ３３３Ｅの全体とＣＣＤ撮像素子３３１Ｅの下方一部を支持するためのリードを設ける必要がない。リードを金型成形する場合と比較して、半導体材料からなる基板１００Ｅは、形状を作り変えるために発生する費用が少ない。したがって、半導体装置１Ｅのコストを低減することができる。特に、半導体装置１Ｅを少量生産する場合に、コスト低減効果が顕著である。
凹部１０５Ｅを第１凹部１１０Ｅおよび第２凹部１２０Ｅによって二段形状に形成することにより、第１凹部１１０Ｅをチップ抵抗器３４１ＥおよびドライバＩＣ３３３Ｅを収容する専用の空間として用いることができる。
基板１００Ｅが、Ｓｉ単結晶に代表される半導体材料の単結晶からなることにより、第１傾斜側面１１２Ｅおよび第２傾斜側面１２２Ｅを第１底面１１１Ｅおよび第２底面１２１Ｅに対して既知の所定角度だけ正確に傾いた面として仕上げることができる。特に、基板１００ＥがＳｉからなり、主面１０１Ｅとして（１００）面を採用することにより、第１底面１１１Ｅおよび第２底面１２１Ｅに対する４つの第１傾斜側面１１２Ｅおよび４つの第２傾斜側面１２２Ｅの角度をいずれも５５°程度に設定することができる。これにより、半導体装置１Ｅをバランスの良い形状構成とすることが可能である。
ＣＣＤ撮像素子３３１Ｅが、第２底面１２１Ｅに支持されるとともに、平面視において第１凹部１１０Ｅと重なることにより、ｚ方向においてチップ抵抗器３４１ＥおよびドライバＩＣ３３３ＥとＣＣＤ撮像素子３３１Ｅとを立体的に配置することができる。これにより、半導体装置１Ｅの小型化と高機能化とを両立することができる。
ＣＣＤ撮像素子３３１Ｅの四辺が、第２底面１２１Ｅのうち第１凹部１１０Ｅを囲む４つの部位によって支持されていることにより、ＣＣＤ撮像素子３３１Ｅを安定して支持することができる。
裏面１０２Ｅに外部端子２２２Ｅが形成されていることにより、外部端子２２２Ｅ側（裏面１０２Ｅ側）を実装側として、半導体装置１Ｅをいわゆる面実装することができる。この面実装により、ＣＣＤ撮像素子３３１Ｅの撮像面３３２Ｅを、撮影に適した方向に向ける事ができる。
第２底面１２１Ｅに第２底面パッド２１３Ｅを形成することにより、ＣＣＤ撮像素子３３１Ｅを第２底面１２１Ｅに適切に搭載することができる。
連絡経路２３５Ｅが第１傾斜側面１１２Ｅを経由していることにより、立体的な形状とされた基板１００Ｅに形成された第２底面パッド２１３Ｅおよび第１底面パッド２１１Ｅを適切に導通させることが可能であり、断線などのおそれが少ない。
チップ抵抗器３４１ＥおよびドライバＩＣ３３３Ｅの全体とＣＣＤ撮像素子３３１Ｅの一部とが封止樹脂４００Ｅに覆われていることにより、これらを適切に保護することができる。封止樹脂４００Ｅを第１封止樹脂４１０Ｅおよび第２封止樹脂４２０Ｅからなる構成とすることにより、第１凹部１１０Ｅおよび第２凹部１２０Ｅからなる二段形状とされた凹部１０５Ｅを適切に埋め尽くすことができる。
第１封止樹脂４１０Ｅが主に第１凹部１１０Ｅに充填される構成とすることにより、ＣＣＤ撮像素子３３１Ｅが搭載される前に、チップ抵抗器３４１ＥおよびドライバＩＣ３３３Ｅを適切に覆うことができる。また、第２封止樹脂４２０ＥによってＣＣＤ撮像素子３３１Ｅの下方部分のみを覆うことにより、ＣＣＤ撮像素子３３１Ｅを適切に保護しつつ、撮像面３３２Ｅを外部に露出させ、撮影可能な状態とすることができる。また、ＣＣＤ撮像素子３３１Ｅとチップ抵抗器３４１ＥおよびドライバＩＣ３３３Ｅとの間に意図しない隙間が生じないように封止樹脂４００Ｅを形成することができる。
本発明に係る半導体装置は、上述した実施形態に限定されるものではない。本発明に係る半導体装置の各部の具体的な構成は、種々に設計変更自在である。
本発明の構成およびそのバリエーションを以下に付記として列挙する。
（付記１Ａ）
主面、およびこの主面から凹む凹部を有し、かつ半導体材料からなる基板と、
上記基板に形成された配線層と、
上記凹部に収容され、互いに異なる方向に沿う検出基準軸を有する３つの方位センサ素子と、
を備えることを特徴とする、半導体装置。
（付記２Ａ）
上記凹部は、底面およびこの底面に対して傾いた傾斜側面を有しており、
上記３つの方位センサ素子の少なくともいずれか１つは、上記傾斜側面に支持されている、付記１Ａに記載の半導体装置。
（付記３Ａ）
上記凹部は、上記３つの方位センサ素子を収容し、第１底面および第１傾斜側面を有する第１凹部と、上記第１傾斜側面に繋がる第２底面およびこの第２底面および上記主面に繋がる第２傾斜側面を有する第２凹部と、を含んでいる、付記２Ａに記載の半導体装置。
（付記４Ａ）
上記３つの方位センサ素子の少なくとも１つが、上記第１底面に支持されている、付記３Ａに記載の半導体装置。
（付記５Ａ）
上記３つの方位センサ素子の少なくとも１つが、上記第１傾斜側面に支持されている、付記４Ａに記載の半導体装置。
（付記６Ａ）
上記基板は、半導体材料の単結晶からなる、付記３Ａないし５Ａのいずれかに記載の半導体装置。
（付記７Ａ）
上記半導体材料は、Ｓｉである、付記６Ａに記載の半導体装置。
（付記８Ａ）
上記主面は、（１００）面であり、
上記第１凹部は、４つの上記第１傾斜側面を有し、
上記第２凹部は、４つの上記第２傾斜側面を有する、付記７Ａに記載の半導体装置。
（付記９Ａ）
上記主面は、（１１０）面であり、
上記第１凹部は、上記第１底面を挟んで離間した２つの上記第１傾斜側面と、上記第１底面を挟んで離間し、かつ上記第１底面に対して直角である２つの第１起立側面と、を有し、
上記第２凹部は、上記第２底面を挟んで離間した２つの上記第２傾斜側面と、上記第２底面を挟んで離間し、かつ上記第２底面に対して直角である２つの第２起立側面と、を有する、付記７Ａに記載の半導体装置。
（付記１０Ａ）
互いに異なる３方向の加速度を検出する加速度センサ素子をさらに備える、付記８Ａまたは９Ａに記載の半導体装置。
（付記１１Ａ）
上記加速度センサ素子は、上記第１凹部に収容されている、付記１０Ａに記載の半導体装置。
（付記１２Ａ）
上記加速度センサ素子は、上記第１底面に支持されている、付記１１Ａに記載の半導体装置。
（付記１３Ａ）
上記第２底面に支持され、かつ上記主面の法線方向視において上記第１凹部の少なくとも一部と重なる集積回路素子を備える、付記８Ａないし１２Ａのいずれかに記載の半導体装置。
（付記１４Ａ）
上記集積回路素子は、少なくとも上記第２底面のうち上記第１凹部を挟む２つの部位によって支持されている、付記１３Ａに記載の半導体装置。
加速度センサ
（付記１５Ａ）
上記配線層は、上記主面に形成された複数の外部端子を有する、付記１３Ａまたは１４Ａに記載の半導体装置。
（付記１６Ａ）
上記配線層は、上記第２底面に形成され、上記集積回路素子を搭載するための複数の第２底面パッドを有する、付記１５Ａに記載の半導体装置。
（付記１７Ａ）
上記配線層は、上記第１底面に形成され、上記方位センサ素子を搭載するための複数の第１底面パッドを有する、付記１６Ａに記載の半導体装置。
（付記１８Ａ）
上記配線層は、上記第１傾斜側面に形成され、上記方位センサ素子を搭載するための複数の第１傾斜側面パッドを有する、付記１７Ａに記載の半導体装置。
（付記１９Ａ）
上記配線層は、上記外部端子、上記第２底面パッド、上記第１底面パッドおよび上記第１傾斜側面パッドのいずれかどうしを接続する連絡経路を有する、付記１８Ａに記載の半導体装置。
（付記２０Ａ）
上記連絡経路は、上記第２傾斜側面を経由している、付記１９Ａに記載の半導体装置。
（付記２１Ａ）
上記連絡経路は、上記第１傾斜側面を経由している、付記１９Ａまたは２０Ａに記載の半導体装置。
（付記２２Ａ）
上記３つの方位センサ素子を覆う封止樹脂を備える、付記１５Ａないし２１Ａのいずれかに記載の半導体装置。
（付記２３Ａ）
上記封止樹脂は、上記３つの方位センサ素子の少なくともいずれかを覆う第１封止樹脂と、上記集積回路素子の少なくとも一部を覆う第２封止樹脂と、からなる、付記２２Ａに記載の半導体装置。
（付記２４Ａ）
上記第２封止樹脂は、上記集積回路素子の全体を覆っている、付記２３Ａに記載の半導体装置。
（付記２５Ａ）
上記第２封止樹脂は、上記外部端子を露出させている、付記２４Ａに記載の半導体装置。
（付記１Ｂ）
主面、およびこの主面から凹む凹部を有し、かつ半導体材料からなる基板と、
上記基板に形成された配線層と、
上記凹部に収容された１以上の素子と、
上記１以上素子の少なくとも一部を覆う追加の素子と、
を備えることを特徴とする、半導体装置。
（付記２Ｂ）
上記凹部は、上記１以上の素子を収容し、第１底面および第１傾斜側面を有する第１凹部と、上記第１傾斜側面に繋がる第２底面およびこの第２底面および上記主面に繋がる第２傾斜側面を有する第２凹部と、を含んでいる、付記１Ｂに記載の半導体装置。
（付記３Ｂ）
上記追加の素子は、上記第２底面に支持され、かつ上記主面の法線方向視において上記第１凹部の少なくとも一部と重なる、付記２Ｂに記載の半導体装置。
（付記４Ｂ）
上記追加の素子は、少なくとも上記第２底面のうち上記第１凹部を挟む２つの部位によって支持されている、付記３Ｂに記載の半導体装置。
（付記５Ｂ）
上記１以上の素子の少なくとも１つが、上記第１底面に支持されている、付記３Ｂまたは４Ｂに記載の半導体装置。
（付記６Ｂ）
上記１以上の素子の少なくとも１つが、上記第１傾斜側面に支持されている、付記３Ｂないし５Ｂのいずれかに記載の半導体装置。
（付記７Ｂ）
上記基板は、半導体材料の単結晶からなる、付記３Ｂないし６Ｂのいずれかに記載の半導体装置。
（付記８Ｂ）
上記半導体材料は、Ｓｉである、付記７Ｂに記載の半導体装置。
（付記９Ｂ）
上記主面は、（１００）面であり、
上記第１凹部は、４つの上記第１傾斜側面を有し、
上記第２凹部は、４つの上記第２傾斜側面を有する、付記８Ｂに記載の半導体装置。
（付記１０Ｂ）
上記主面は、（１１０）面であり、
上記第１凹部は、上記第１底面を挟んで離間した２つの上記第１傾斜側面と、上記第１底面を挟んで離間し、かつ上記第１底面に対して直角である２つの第１起立側面と、を有し、
上記第２凹部は、上記第２底面を挟んで離間した２つの上記第２傾斜側面と、上記第２底面を挟んで離間し、かつ上記第２底面に対して直角である２つの第２起立側面と、を有する、付記８Ｂに記載の半導体装置。
（付記１１Ｂ）
上記１以上の素子は、互いに異なる方向に沿う検出基準軸を有する３つの方位センサ素子を含む、付記９Ｂまたは１０Ｂに記載の半導体装置。
（付記１２Ｂ）
上記１以上の素子は、互いに異なる３方向の加速度を検出する加速度センサ素子をさらに備える、付記１１Ｂに記載の半導体装置。
（付記１３Ｂ）
上記加速度センサ素子は、上記第１凹部に収容されている、付記１２Ｂに記載の半導体装置。
（付記１４Ｂ）
上記加速度センサ素子は、上記第１底面に支持されている、付記１３Ｂに記載の半導体装置。
（付記１５Ｂ）
上記配線層は、上記主面に形成された複数の外部端子を有する、付記９Ｂないし１４Ｂのいずれかに記載の半導体装置。
（付記１６Ｂ）
上記配線層は、上記第２底面に形成され、上記追加の素子を搭載するための複数の第２底面パッドを有する、付記１５Ｂに記載の半導体装置。
（付記１７Ｂ）
上記配線層は、上記第１底面に形成され、上記素子を搭載するための複数の第１底面パッドを有する、付記１６Ｂに記載の半導体装置。
（付記１８Ｂ）
上記配線層は、上記第１傾斜側面に形成され、上記素子を搭載するための複数の第１傾斜側面パッドを有する、付記１７Ｂに記載の半導体装置。
（付記１９Ｂ）
上記配線層は、上記外部端子、上記第２底面パッド、上記第１底面パッドおよび上記第１傾斜側面パッドＢのいずれかどうしを接続する連絡経路を有する、付記１８Ｂに記載の半導体装置。
（付記２０Ｂ）
上記連絡経路は、上記第２傾斜側面を経由している、付記１９Ｂに記載の半導体装置。
（付記２１Ｂ）
上記連絡経路は、上記第１傾斜側面を経由している、付記１９Ｂまたは２０Ｂに記載の半導体装置。
（付記２２Ｂ）
上記１以上の素子および上記追加の素子の少なくとも一部ずつを覆う封止樹脂を備える、付記１５Ｂないし２１Ｂのいずれかに記載の半導体装置。
（付記２３Ｂ）
上記封止樹脂は、上記１以上の素子の少なくともいずれかを覆う第１封止樹脂と、上記追加の素子の少なくとも一部を覆う第２封止樹脂と、からなる、付記２２Ｂに記載の半導体装置。
（付記２４Ｂ）
上記第２封止樹脂は、上記追加の素子の全体を覆っている、付記２３Ｂに記載の半導体装置。
（付記２５Ｂ）
上記第２封止樹脂は、上記外部端子を露出させている、付記２４Ｂに記載の半導体装置。
（付記１Ｃ）
主面、およびこの主面から凹む凹部を有し、かつ半導体材料からなる基板と、
上記基板に形成された配線層と、
上記凹部に収容され、かつ各々が面実装可能な面実装端子を有する個片状とされたディスクリート素子として分類される１以上の素子と、
を備えることを特徴とする、半導体装置。
（付記２Ｃ）
上記１以上の素子の少なくとも一部を覆う追加の素子を備える、付記１Ｃに記載の半導体装置。
（付記３Ｃ）
上記凹部は、上記１以上の素子を収容し、第１底面および第１傾斜側面を有する第１凹部と、上記第１傾斜側面に繋がる第２底面およびこの第２底面および上記主面に繋がる第２傾斜側面を有する第２凹部と、を含んでいる、付記２Ｃに記載の半導体装置。
（付記４Ｃ）
上記追加の素子は、上記第２底面に支持され、かつ上記主面の法線方向視において上記第１凹部の少なくとも一部と重なる、付記３Ｃに記載の半導体装置。
（付記５Ｃ）
上記追加の素子は、少なくとも上記第２底面のうち上記第１凹部を挟む２つの部位によって支持されている、付記４Ｃに記載の半導体装置。
（付記６Ｃ）
上記１以上の素子の少なくとも１つが、上記第１底面に支持されている、付記３Ｃないし５Ｃのいずれかに記載の半導体装置。
（付記７Ｃ）
上記１以上の素子の少なくとも１つが、上記第１傾斜側面に支持されている、付記３Ｃないし６Ｃのいずれかに記載の半導体装置。
（付記８Ｃ）
上記基板は、半導体材料の単結晶からなる、付記３Ｃないし７Ｃのいずれかに記載の半導体装置。
（付記９Ｃ）
上記半導体材料は、Ｓｉである、付記８Ｃに記載の半導体装置。
（付記１０Ｃ）
上記主面は、（１００）面であり、
上記第１凹部は、４つの上記第１傾斜側面を有し、
上記第２凹部は、４つの上記第２傾斜側面を有する、付記９Ｃに記載の半導体装置。
（付記１１Ｃ）
上記主面は、（１１０）面であり、
上記第１凹部は、上記第１底面を挟んで離間した２つの上記第１傾斜側面と、上記第１底面を挟んで離間し、かつ上記第１底面に対して直角である２つの第１起立側面と、を有し、
上記第２凹部は、上記第２底面を挟んで離間した２つの上記第２傾斜側面と、上記第２底面を挟んで離間し、かつ上記第２底面に対して直角である２つの第２起立側面と、を有する、付記９Ｃに記載の半導体装置。
（付記１２Ｃ）
上記１以上の素子は、互いに異なる方向に沿う検出基準軸を有する３つの方位センサ素子を含む、付記３Ｃないし１１Ｃのいずれかに記載の半導体装置。
（付記１３Ｃ）
上記１以上の素子は、互いに異なる３方向の加速度を検出する加速度センサ素子をさらに備える、付記１２Ｃに記載の半導体装置。
（付記１４Ｃ）
上記加速度センサ素子は、上記第１凹部に収容されている、付記１３Ｃに記載の半導体装置。
（付記１５Ｃ）
上記加速度センサ素子は、上記第１底面に支持されている、付記１４Ｃに記載の半導体装置。
（付記１６Ｃ）
上記配線層は、上記主面に形成された複数の外部端子を有する、付記３Ｃないし１５Ｃのいずれかに記載の半導体装置。
（付記１７Ｃ）
上記配線層は、上記第２底面に形成され、上記追加の素子を搭載するための複数の第２底面パッドを有する、付記１６Ｃに記載の半導体装置。
（付記１８Ｃ）
上記配線層は、上記第１底面に形成され、上記素子を搭載するための複数の第１底面パッドを有する、付記１７Ｃに記載の半導体装置。
（付記１９Ｃ）
上記配線層は、上記第１傾斜側面に形成され、上記素子を搭載するための複数の第１傾斜側面パッドを有する、付記１８Ｃに記載の半導体装置。
（付記２０Ｃ）
上記配線層は、上記外部端子、上記第２底面パッド、上記第１底面パッドおよび上記第１傾斜側面パッドＣのいずれかどうしを接続する連絡経路を有する、付記１９Ｃに記載の半導体装置。
（付記２１Ｃ）
上記連絡経路は、上記第２傾斜側面を経由している、付記２０Ｃに記載の半導体装置。
（付記２２Ｃ）
上記連絡経路は、上記第１傾斜側面を経由している、付記２０Ｃまたは２１Ｃに記載の半導体装置。
（付記２３Ｃ）
上記１以上の素子および上記追加の素子の少なくとも一部ずつを覆う封止樹脂を備える、付記１６Ｃないし２２Ｃのいずれかに記載の半導体装置。
（付記２４Ｃ）
上記封止樹脂は、上記１以上の素子の少なくともいずれかを覆う第１封止樹脂と、上記追加の素子の少なくとも一部を覆う第２封止樹脂と、からなる、付記２３Ｃに記載の半導体装置。
（付記２５Ｃ）
上記第２封止樹脂は、上記追加の素子の全体を覆っている、付記２４Ｃに記載の半導体装置。
（付記２６Ｃ）
上記第２封止樹脂は、上記外部端子を露出させている、付記２５Ｃに記載の半導体装置。
（付記１Ｄ）
主面、およびこの主面から凹み傾斜側面を具備する凹部を有し、かつ半導体材料の単結晶からなる基板と、
上記基板に形成された配線層と、
上記凹部に収容された１以上の素子と、
を備えることを特徴とする、半導体装置。
（付記２Ｄ）
上記半導体材料は、Ｓｉである、付記１Ｄに記載の半導体装置。
（付記３Ｄ）
上記凹部は、上記１以上の素子を収容し、第１底面および第１傾斜側面を有する第１凹部と、上記第１傾斜側面に繋がる第２底面およびこの第２底面および上記主面に繋がる第２傾斜側面を有する第２凹部と、を含んでいる、付記２Ｄに記載の半導体装置。
（付記４Ｄ）
上記主面は、（１００）面であり、
上記第１凹部は、４つの上記第１傾斜側面を有し、
上記第２凹部は、４つの上記第２傾斜側面を有する、付記３Ｄに記載の半導体装置。
（付記５Ｄ）
上記主面は、（１１０）面であり、
上記第１凹部は、上記第１底面を挟んで離間した２つの上記第１傾斜側面と、上記第１底面を挟んで離間し、かつ上記第１底面に対して直角である２つの第１起立側面と、を有し、
上記第２凹部は、上記第２底面を挟んで離間した２つの上記第２傾斜側面と、上記第２底面を挟んで離間し、かつ上記第２底面に対して直角である２つの第２起立側面と、を有する、付記３Ｄに記載の半導体装置。
（付記６Ｄ）
上記１以上の素子の少なくとも一部を覆う追加の素子を備える、付記４Ｄまたは５Ｄに記載の半導体装置。
（付記７Ｄ）
上記追加の素子は、上記第２底面に支持され、かつ上記主面の法線方向視において上記第１凹部の少なくとも一部と重なる、付記６Ｄに記載の半導体装置。
（付記８Ｄ）
上記追加の素子は、少なくとも上記第２底面のうち上記第１凹部を挟む２つの部位によって支持されている、付記７Ｄに記載の半導体装置。
（付記９Ｄ）
上記１以上の素子の少なくとも１つが、上記第１底面に支持されている、付記６Ｄないし８Ｄのいずれかに記載の半導体装置。
（付記１０Ｄ）
上記１以上の素子の少なくとも１つが、上記第１傾斜側面に支持されている、付記６Ｄないし９Ｄのいずれかに記載の半導体装置。
（付記１１Ｄ）
上記１以上の素子は、互いに異なる方向に沿う検出基準軸を有する３つの方位センサ素子を含む、付記６Ｄないし１０Ｄのいずれかに記載の半導体装置。
（付記１２Ｄ）
上記１以上の素子は、互いに異なる３方向の加速度を検出する加速度センサ素子をさらに備える、付記１１Ｄに記載の半導体装置。
（付記１３Ｄ）
上記加速度センサ素子は、上記第１凹部に収容されている、付記１２Ｄに記載の半導体装置。
（付記１４Ｄ）
上記加速度センサ素子は、上記第１底面に支持されている、付記１３Ｄに記載の半導体装置。
（付記１５Ｄ）
上記配線層は、上記主面に形成された複数の外部端子を有する、付記６Ｄないし１４Ｄのいずれかに記載の半導体装置。
（付記１６Ｄ）
上記配線層は、上記第２底面に形成され、上記追加の素子を搭載するための複数の第２底面パッドを有する、付記１５Ｄに記載の半導体装置。
（付記１７Ｄ）
上記配線層は、上記第１底面に形成され、上記素子を搭載するための複数の第１底面パッドを有する、付記１６Ｄに記載の半導体装置。
（付記１８Ｄ）
上記配線層は、上記第１傾斜側面に形成され、上記素子を搭載するための複数の第１傾斜側面パッドを有する、付記１７Ｄに記載の半導体装置。
（付記１９Ｄ）
上記配線層は、上記外部端子、上記第２底面パッド、上記第１底面パッドおよび上記第１傾斜側面パッドＤのいずれかどうしを接続する連絡経路を有する、付記１８Ｄに記載の半導体装置。
（付記２０Ｄ）
上記連絡経路は、上記第２傾斜側面を経由している、付記１９Ｄに記載の半導体装置。
（付記２１Ｄ）
上記連絡経路は、上記第１傾斜側面を経由している、付記１９Ｄまたは２０Ｄに記載の半導体装置。
（付記２２Ｄ）
上記１以上の素子および上記追加の素子の少なくとも一部ずつを覆う封止樹脂を備える、付記１５Ｄないし２１Ｄのいずれかに記載の半導体装置。
（付記２３Ｄ）
上記封止樹脂は、上記１以上の素子の少なくともいずれかを覆う第１封止樹脂と、上記追加の素子の少なくとも一部を覆う第２封止樹脂と、からなる、付記２２Ｄに記載の半導体装置。
（付記２４Ｄ）
上記第２封止樹脂は、上記追加の素子の全体を覆っている、付記２３Ｄに記載の半導体装置。
（付記２５Ｄ）
上記第２封止樹脂は、上記外部端子を露出させている、付記２４Ｄに記載の半導体装置。
（付記１Ｅ）
主面、およびこの主面から凹み傾斜側面を具備する凹部を有し、かつ半導体材料からなる基板と、
上記基板に形成された配線層と、
上記凹部の上記傾斜側面に支持された１以上の素子と、
を備えることを特徴とする、半導体装置。
（付記２Ｅ）
上記配線層は、上記凹部の上記傾斜側面に形成された部分を有する、付記１Ｅに記載の半導体装置。
（付記３Ｅ）
上記１以上の素子の少なくとも一部を覆う追加の素子を備える、付記１Ｅまたは２Ｅに記載の半導体装置。
（付記４Ｅ）
上記凹部は、上記１以上の素子を収容し、第１底面および第１傾斜側面を有する第１凹部と、上記第１傾斜側面に繋がる第２底面およびこの第２底面および上記主面に繋がる第２傾斜側面を有する第２凹部と、を含んでいる、付記３Ｅに記載の半導体装置。
（付記５Ｅ）
上記追加の素子は、上記第２底面に支持され、かつ上記主面の法線方向視において上記第１凹部の少なくとも一部と重なる、付記４Ｅに記載の半導体装置。
（付記６Ｅ）
上記追加の素子は、少なくとも上記第２底面のうち上記第１凹部を挟む２つの部位によって支持されている、付記５Ｅに記載の半導体装置。
（付記７Ｅ）
上記１以上の素子の少なくとも１つが、上記第１底面に支持されている、付記４Ｅないし６Ｅのいずれかに記載の半導体装置。
（付記８Ｅ）
上記１以上の素子の少なくとも１つが、上記第１傾斜側面に支持されている、付記４Ｅないし７Ｅのいずれかに記載の半導体装置。
（付記９Ｅ）
上記基板は、半導体材料の単結晶からなる、付記４Ｅないし８Ｅのいずれかに記載の半導体装置。
（付記１０Ｅ）
上記半導体材料は、Ｓｉである、付記９Ｅに記載の半導体装置。
（付記１１Ｅ）
上記主面は、（１００）面であり、
上記第１凹部は、４つの上記第１傾斜側面を有し、
上記第２凹部は、４つの上記第２傾斜側面を有する、付記１０Ｅに記載の半導体装置。
（付記１２Ｅ）
上記主面は、（１１０）面であり、
上記第１凹部は、上記第１底面を挟んで離間した２つの上記第１傾斜側面と、上記第１底面を挟んで離間し、かつ上記第１底面に対して直角である２つの第１起立側面と、を有し、
上記第２凹部は、上記第２底面を挟んで離間した２つの上記第２傾斜側面と、上記第２底面を挟んで離間し、かつ上記第２底面に対して直角である２つの第２起立側面と、を有する、付記１０Ｅに記載の半導体装置。
（付記１３Ｅ）
上記１以上の素子は、互いに異なる方向に沿う検出基準軸を有する３つの方位センサ素子を含む、付記４Ｅないし１２Ｅのいずれかに記載の半導体装置。
（付記１４Ｅ）
上記１以上の素子は、互いに異なる３方向の加速度を検出する加速度センサ素子をさらに備える、付記１３Ｅに記載の半導体装置。
（付記１５Ｅ）
上記加速度センサ素子は、上記第１凹部に収容されている、付記１４Ｅに記載の半導体装置。
（付記１６Ｅ）
上記加速度センサ素子は、上記第１底面に支持されている、付記１５Ｅに記載の半導体装置。
（付記１７Ｅ）
上記配線層は、上記主面に形成された複数の外部端子を有する、付記４Ｅないし１６Ｅのいずれかに記載の半導体装置。
（付記１８Ｅ）
上記配線層は、上記第２底面に形成され、上記追加の素子を搭載するための複数の第２底面パッドを有する、付記１７Ｅに記載の半導体装置。
（付記１９Ｅ）
上記配線層は、上記第１底面に形成され、上記素子を搭載するための複数の第１底面パッドを有する、付記１８Ｅに記載の半導体装置。
（付記２０Ｅ）
上記配線層は、上記第１傾斜側面に形成され、上記素子を搭載するための複数の第１傾斜側面パッドを有する、付記１９Ｅに記載の半導体装置。
（付記２１Ｅ）
上記配線層は、上記外部端子、上記第２底面パッド、上記第１底面パッドおよび上記第１傾斜側面パッドＥのいずれかどうしを接続する連絡経路を有する、付記２０Ｅに記載の半導体装置。
（付記２２Ｅ）
上記連絡経路は、上記第２傾斜側面を経由している、付記２１Ｅに記載の半導体装置。
（付記２３Ｅ）
上記連絡経路は、上記第１傾斜側面を経由している、付記２１Ｅまたは２２Ｅに記載の半導体装置。
（付記２４Ｅ）
上記１以上の素子および上記追加の素子の少なくとも一部ずつを覆う封止樹脂を備える、付記１７Ｅないし２３Ｅのいずれかに記載の半導体装置。
（付記２５Ｅ）
上記封止樹脂は、上記１以上の素子の少なくともいずれかを覆う第１封止樹脂と、上記追加の素子の少なくとも一部を覆う第２封止樹脂と、からなる、付記２４Ｅに記載の半導体装置。
（付記２６Ｅ）
上記第２封止樹脂は、上記追加の素子の全体を覆っている、付記２５Ｅに記載の半導体装置。
（付記２７Ｅ）
上記第２封止樹脂は、上記外部端子を露出させている、付記２６Ｅに記載の半導体装置。
１Ａ〜１Ｅ 半導体装置
１００Ａ〜１００Ｅ 基板
１０１Ａ〜１０１Ｅ 主面
１０２Ａ〜１０２Ｅ 裏面
１０３Ａ〜１０３Ｅ 基材
１０４Ａ〜１０４Ｅ 絶縁層
１０５Ａ〜１０５Ｅ 凹部
１１０Ａ〜１１０Ｅ 第１凹部
１２０Ａ〜１２０Ｅ 第２凹部
２００Ａ〜２００Ｅ 配線層
２１１Ａ 第１底面パッド
２１２Ａ 第１傾斜側面パッド
２１３Ａ 第２底面パッド
２２１Ａ〜２２１Ｅ 外部端子
２３１Ａ〜２３１Ｅ 連絡経路
２３２Ａ〜２３２Ｅ 連絡経路
２３４Ａ〜２３４Ｅ 連絡経路
２３５Ａ〜２３５Ｅ 連絡経路
２３６Ａ〜２３６Ｅ 連絡経路
３１１Ａ〜３１１Ｃ 方位センサ素子
３１２Ａ〜３１２Ｃ 方位センサ素子
３１３Ａ〜３１３Ｃ方位センサ素子
３１４Ａ〜３１４Ｃ，３１５Ａ〜３１５Ｃ，３１６Ａ〜３１６Ｃ 磁心
３２０Ｂ 加速度センサ素子
３３０Ａ〜３３０Ｄ 集積回路素子
３３１Ｅ ＣＣＤ撮像素子
３３２Ｅ 撮像面
３３３Ｅ ドライバＩＣ
３４１Ｄ，３４１Ｅ チップ抵抗器
３４２Ｄ コイル
３４３Ｄ コンデンサ
３４４Ｄ ヒューズ
３５１Ａ〜３５１Ｅ はんだ
４００Ａ〜４００Ｅ 封止樹脂
４１０Ａ〜４１０Ｅ 第１封止樹脂
４２０Ａ〜４３０Ｅ 第２封止樹脂

Claims (25)

  1. 主面、およびこの主面から凹む凹部を有し、かつ半導体材料からなる基板と、
    上記基板に形成された配線層と、
    上記凹部に収容された１以上の素子と、
    上記１以上の素子の少なくとも一部を覆う封止樹脂と、
    を備えることを特徴とする、半導体装置。
  2. 上記１以上の素子の少なくとも一部を覆う追加の素子を備える、請求項１に記載の半導体装置。
  3. 上記凹部は、上記１以上の素子を収容し、第１底面および第１傾斜側面を有する第１凹部と、上記第１傾斜側面に繋がる第２底面およびこの第２底面および上記主面に繋がる第２傾斜側面を有する第２凹部と、を含んでいる、請求項２に記載の半導体装置。
  4. 上記追加の素子は、上記第２底面に支持され、かつ上記主面の法線方向視において上記第１凹部の少なくとも一部と重なる、請求項３に記載の半導体装置。
  5. 上記追加の素子は、少なくとも上記第２底面のうち上記第１凹部を挟む２つの部位によって支持されている、請求項４に記載の半導体装置。
  6. 上記１以上の素子の少なくとも１つが、上記第１底面に支持されている、請求項３ないし５のいずれかに記載の半導体装置。
  7. 上記１以上の素子の少なくとも１つが、上記第１傾斜側面に支持されている、請求項３ないし５のいずれかに記載の半導体装置。
  8. 上記基板は、半導体材料の単結晶からなる、請求項３ないし７のいずれかに記載の半導体装置。
  9. 上記半導体材料は、Ｓｉである、請求項８に記載の半導体装置。
  10. 上記主面は、（１００）面であり、
    上記第１凹部は、４つの上記第１傾斜側面を有し、
    上記第２凹部は、４つの上記第２傾斜側面を有する、請求項９に記載の半導体装置。
  11. 上記主面は、（１１０）面であり、
    上記第１凹部は、上記第１底面を挟んで離間した２つの上記第１傾斜側面と、上記第１底面を挟んで離間し、かつ上記第１底面に対して直角である２つの第１起立側面と、を有し、
    上記第２凹部は、上記第２底面を挟んで離間した２つの上記第２傾斜側面と、上記第２底面を挟んで離間し、かつ上記第２底面に対して直角である２つの第２起立側面と、を有する、請求項９に記載の半導体装置。
  12. 上記１以上の素子は、互いに異なる方向に沿う検出基準軸を有する３つの方位センサ素子を含む、請求項３ないし１１のいずれかに記載の半導体装置。
  13. 上記１以上の素子は、互いに異なる３方向の加速度を検出する加速度センサ素子をさらに備える、請求項１２に記載の半導体装置。
  14. 上記加速度センサ素子は、上記第１凹部に収容されている、請求項１３に記載の半導体装置。
  15. 上記加速度センサ素子は、上記第１底面に支持されている、請求項１４に記載の半導体装置。
  16. 上記配線層は、上記主面に形成された複数の外部端子を有する、請求項３ないし１５のいずれかに記載の半導体装置。
  17. 上記配線層は、上記第２底面に形成され、上記追加の素子を搭載するための複数の第２底面パッドを有する、請求項１６に記載の半導体装置。
  18. 上記配線層は、上記第１底面に形成され、上記素子を搭載するための複数の第１底面パッドを有する、請求項１７に記載の半導体装置。
  19. 上記配線層は、上記第１傾斜側面に形成され、上記素子を搭載するための複数の第１傾斜側面パッドを有する、請求項１８に記載の半導体装置。
  20. 上記配線層は、上記外部端子、上記第２底面パッド、上記第１底面パッドおよび上記第１傾斜側面パッドのいずれかどうしを接続する連絡経路を有する、請求項１９に記載の半導体装置。
  21. 上記連絡経路は、上記第２傾斜側面を経由している、請求項２０に記載の半導体装置。
  22. 上記連絡経路は、上記第１傾斜側面を経由している、請求項２０または２１に記載の半導体装置。
  23. 上記封止樹脂は、上記１以上の素子の少なくともいずれかを覆う第１封止樹脂と、上記追加の素子の少なくとも一部を覆う第２封止樹脂と、からなる、請求項１６ないし２２のいずれかに記載の半導体装置。
  24. 上記第２封止樹脂は、上記追加の素子の全体を覆っている、請求項１６ないし２３のいずれかに記載の半導体装置。
  25. 上記第２封止樹脂は、上記外部端子を露出させている、請求項２４に記載の半導体装置。
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