KR100589530B1 - 전자 부품 장치, 그 제조 방법 및 집합 회로 기판 - Google Patents

전자 부품 장치, 그 제조 방법 및 집합 회로 기판 Download PDF

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Abstract

전극 패드(4a)의 노출 부분을 결정하는 솔더 레지스트(solder resist)의 개구부의 윤곽과, 위치 맞춤 패턴(18)의 윤곽을 결정하는 솔더 레지스트의 개구부의 윤곽을, 동일한 마스크 패턴을 이용한 포토리소그래피(photo-lithography)에 의하여 동시에 형성한다. 그 결과, 전극 패드(4a)의 위치에 대한 위치 맞춤 패턴(18)의 위치 정밀도를 높일 수 있다.

Description

전자 부품 장치, 그 제조 방법 및 집합 회로 기판{ELECTRONIC COMPONENT DEVICE, METHOD FOR MANUFACTURE OF SAME, AND AGGREGATED CIRCUIT BOARD}
본 발명은 회로 기판 상에 IC 칩 등의 전자 부품이 실장(實裝)되고, 외부 접속용의 전극 패턴이 형성된 회로 기판을 가지는 전자 부품 장치, 그 제조 방법 및 그 전자 부품 장치의 제조에 이용되는 집합 회로 기판에 관한 것이다.
플립 칩 반도체 패키지의 소형화, 고밀도화에 따라 베어 칩을 직접 페이스 다운으로 기판 상에 실장하는 플립 칩 본딩이 개발되어 있다. 또한 근래 카메라 일체형 VTR이나 휴대 전화 등의 베어 칩과 대략 동일한 치수의 소형 패키지, 이른 바 CSP(칩 사이즈/스케일·패키지)를 탑재한 휴대 기기가 잇따라 등장되고 있다. 이와 같은 사정에서 CSP에 대한 시장 요구가 본격화되고, 이에 따라서 최근에는 CSP의 개발이 급속하게 진행되고 있다.
CSP의 플립 칩 반도체 패키지의 제조에는 집합 회로 기판이 이용된다. 집합 회로 기판은 복수의 회로 기판이 일체로 배열 형성된 것이다. 각 회로 기판의 양면에는, IC 칩을 실장하기 위한 전극 패드(이하, 본딩 패드라고 함)와, 이 본딩 패드와 스루홀(through hole)을 통하여 전기적으로 접속된 외부 접속용의 전극 패드가 각각 형성되어 있다. 그리고, IC칩 실장 후, 집합 회로 기판은 회로 기판마다 잘려 나눠진다.
여기에서, 도 10을 참조하여 종래의 집합 회로 기판의 형성 공정에 대하여 설명한다. 도 10의 (A)∼(F)는 집합 회로 기판 형성 공정을 설명하기 위한 요부 단면 공정도이다.
집합 회로 기판의 구성에서, 먼저 양면이 동(銅) 피막(皮膜)(102)에 의하여 동이 부착된 세라믹이나 수지로 이루어진 절연성의 기재(基材)(101)를 준비한다(도 10의 (A)).
다음에, 이 동이 부착된 기재(101)에 스루홀(103)을 형성한다(도 10의 (B)).
다음에, 스루홀(103)이 형성된 기재(101)의 양면에, 무전해 동 도금 및 전해 동 도금에 의하여 동 도금층(104)을 형성한다(도 10의 (C)). 동 도금층(104)은 동 피막(102) 상 및 스루홀(103)의 측벽 면에 형성된다. 이 동 도금층(104)에 의하여 기재(101)의 양면이 서로 전기적으로 도통한다.
계속해서, 스루홀(103)에 수지 등의 충전재(105)를 충전한다(도 10의 (D)).
또한, 동 도금층(104)을 도금 레지스트(미도시)로 라미네이트하고, 이 도금 레지스트를 순차로 노광 및 현상하여 패턴 마스크(미도시)를 형성한다. 그 후, 이 패턴 마스크를 통하여 동 도금층(104)에 대하여 에칭액 등을 이용한 패턴 에칭을 행한다. 이 패턴 에칭에 의하여, 집합 회로 기판(100)의 상면 측에는 복수 개 분배 배열한 IC 접속용 전극(본딩 패턴)(3)을, 또 저면 측에는 매트릭스형으로 배치된 패드 전극인 외부 접속용 전극(4)을 각각 형성한다(도 10의 (E)).
계속해서, 솔더 레지스트 처리를 행하여, 집합 회로 기판(100)의 저면 측에 솔더 레지스트 막(106)을 형성한다(도 10의 (F)). 이 솔더 레지스트 막(106)은 IC 접속용 전극(3) 및 외부 접속용 전극(4)의 일부분을 노출시킨 개구부를 가진다. IC 접속용 전극(3) 및 외부 접속용 전극(4) 중의 개구부에 노출된 부분이 각각 납땜 가능한 영역인 본딩 패드(3a) 및 외부 접속용의 전극 패드(4a)로 된다. 이 솔더 레지스트 막(106)을 형성함으로써 집합 회로 기판(100)의 표면은 평탄하게 된다. 또한, 본딩 패드(3a) 및 전극 패드(4a)의 표면에 금 도금(미도시)이 통상 실시된다.
이와 같이 하여, 표면에 다수의 동일 형상의 납땜 가능한 영역이 매트릭스형으로 배치된 집합 회로 기판(100)이 완성된다.
다음에, 도 11 및 도 12를 참조하여 종래의 CSP의 플립 칩의 반도체 패키지의 제조 방법의 일 예로서, 회로 기판에 납땜 볼 전극이 형성된 플립 칩의 BGA(볼·그리드·어레이)의 제조 방법에 대하여 개략적으로 설명한다. 도 11의 (A)∼(C)와 도 12의 (A) 및 (B)에서는, 도면의 우측에 상면도를 각각 나타내고, 각 상면도의 좌측에 그 상면도의 A-A 선을 따른 절단부에서의 단면도를 각각 나타낸다.
그리고, 도 11 및 도 12에서는 편의상 회로 기판(1)을 4개 얻는 예를 나타낸다.
종래의 반도체 패키지의 제조 공정은, 집합 회로 기판 형성 공정(도 11의 (A)), IC 칩 실장 공정(도 11의 (B)), 수지 밀봉 공정(도 11의 (C)), 기준 부재 부착, 전극 형성 공정(도 12의 (A)), 및 다이싱 공정(도 12의 (B))을 포함한다.
BGA의 제조에서는, 먼저 상술한 집합 회로 기판 형성 공정에 의하여 형성한 집합 회로 기판(100)을 준비한다(도 11의 (A)).
그리고, 도 11의 (A)에서는, IC 접속용 전극(3) 및 외부 접속용 전극(4)을 모식적으로 돌출부로서 나타내고 있지만, 실제로는 상술한 바와 같이 IC 접속용 전극(3) 및 외부 접속용 전극(4)은 오목부로 되어 있다.
다음에 IC 칩의 실장에 앞서, IC 웨이퍼(미도시)의 패드 전극 면에 납땜 범프(5)를 형성한다. 이 납땜 범프(5)의 형성방법으로는, 예를 들면 스터드 범프 방식, 볼 범프 방식 및 도금 범프 방식 등의 방법이 알려져 있다. 이러한 방법 중, 특히 도금 범프 방식은 패드 전극간의 좁은 배열로 범프를 형성하는 것이 가능하기 때문에, IC 칩의 소형화에 유효하다.
계속해서, 납땜 범프를 형성한 IC 웨이퍼를, 점착 테이프에 접착한 상태에서 소정의 칩 사이즈로 절단하여, IC 칩(6)을 형성한다. 절단에 있어서는, 다이싱 소 등의 장치를 이용하여 IC 웨이퍼를 풀 커트 방식으로 X, Y방향으로 절삭(切削)한다. 그 후, 점착 테이프 상의 각 IC 칩(6)을 단체(團體)로 분할한다.
다음에, IC 칩 실장 공정에서, 도 11의 (B)에 도시한 바와 같이 IC 칩(6)을 집합 회로 기판(100)의 각 회로 기판(1)에 1개씩 플립 칩 실장한다. 플립 칩 실장에 있어서는, 먼저 납땜 범프(5) 상 또는 집합 회로 기판(100)의 상면 측에 형성된 IC 접속용 전극(3)(도 11의 (A) 참조) 상의 어느 하나의 소정의 위치에 플럭스(미도시)를 도포한다.
그 후, 집합 회로 기판(100) 상에, 회로 기판(1) 마다 IC 칩(6)을 1개씩 배치한다. 배치에 있어서, IC 칩(6)의 납땜 범프(5)가 형성된 면 측을 집합 회로 기판(100)의 상면 측과 대향시키고 또한 납땜 범프(5)를 IC 접속용 전극(3) 상에 위치시킨다. 계속해서 납땜 리플로를 행하여 IC 접속용 전극(3)과 이 IC 칩(6)을 각각 전기적으로 접속한다. 이와 같이 하여, 집합 회로 기판(100) 상에 IC 칩(6)의 실장을 행한다.
다음에, 밀봉 공정에서는, 열 경화성의 밀봉 수지(7)를 이용하여 인접하는 복수 개의 IC 칩(6)에 걸친 사이드 폿팅을 행함으로써, 복수 개의 IC 칩(6)을 일체적으로 수지 밀봉한다. 이에 따라서, IC 칩(6)은 도 11의 (C)에 도시한 바와 같이, 페이스 다운으로 집합 회로 기판(100)의 각각의 회로 기판(1) 상에 밀봉된 상태로 고정된다.
다음에, 기준 부재 부착 공정에서는, 집합 회로 기판(100)에 실장된 IC 칩(6)의 상면을, 기준 부재(8) 상에 접착제 또는 점착 테이프 등의 고정 수단으로 부착한다.
계속해서, 전극 형성 공정에서는, 먼저 각각의 회로 기판(1)의 하면 측에 형성된 외부 접속용 전극(4a)에, 각각 납땜 볼을 붙인다. 계속해서 납땜 볼을 리플로하여 도 12의 (A)에 도시한 바와 같이, 납땜 볼 전극(9)을 형성한다.
다음에, 다이싱 공정에서는, 도 12의 (B)에 도시한 바와 같이, 집합 회로 기판(100)을 이 집합 회로 기판(100)에 형성한 X방향 및 Y방향의 커트 라인(2)을 각각 따라서 다이싱 소 등의 절삭 수단으로 절삭하고, 또한 절삭된 회로 기판(1)을 회로 기판(1)마다 분리한다.
그 후, 용해액 등에 의하여 접착제 등을 용해하여 회로 기판(1)을 기준 부재(8)로부터 박리한다.
이상의 공정을 거쳐 플립 칩 반도체 패키지의 일 예로서의 플립 칩 BGA(볼·그리드·어레이)를 완성한다.
그런데, 커트 라인(2)의 위치는 집합 회로 기판(100)에 형성된 절삭 위치를 나타내는 위치 맞춤 패턴을 기준으로 하여 결정된다.
여기에서, 도 13의 (A)에 절삭용의 위치 맞춤 패턴이 형성된 집합 회로 기판(100)의 하면도를 나타낸다. 집합 회로 기판(100) 중의 회로 기판(1) 이외의 주변 부분의 영역에 1쌍의 직사각형의 위치 맞춤 패턴(11)이 복수 개 형성되어 있다. 1쌍의 위치 맞춤 패턴(11)간을 커트 라인(2)이 통과한다. 또한 2개의 1쌍의 직사각형 패턴이 한 세트로 되어 각 커트 라인(2)의 위치를 결정한다.
도 13의 (B)에 도 13의 (A)에서의 A-A 선을 따른 절단부에서의 위치 맞춤 패턴(11)의 단면도를 나타낸다. 도 13의 (A)에 도시한 바와 같이, 위치 맞춤 패턴(11)은 기재(101) 상에 동 등의 금속 패턴으로 형성되어 있다.
또 도 13의 (C)에 도 13의 (B)에서의 B-B 선을 따른 절단부에서의 전극 패드(4a)의 단면도를 나타낸다. 도 13의 (C)에 도시한 바와 같이, 기재(101) 상에 형성된 외부 접속용 전극(4)의 주변 부분은 솔더 레지스트(106)로 덮여 있다. 따라서, 외부 접속용 전극(4) 중의 노출 부분이 전극 패드(4a)로 된다.
또, 회로 기판을 다수 개 가질 수 있고 또한 고밀도화된 집합 회로 기판의 다른 일 예가, 일본국 특개평 8-153819호 공보에 개시되어 있다. 도 14에 상기 공보에 개시된 집합 회로 기판의 상면도를 나타낸다. 도 14에 도시한 바와 같이, 이 집합 회로 기판(110)은 직사각형의 형상을 하고 있고, 그 4코너에 작업용 홀(12)이 형성되어 있다. 도 14에서는 2개의 회로 기판을 배출하기 위한 집합 회로 기판(110)의 일 예를 나타낸다.
이 집합 회로 기판(110)은 다음과 같이 하여 형성된다. 즉, 집합 회로 기판(110)에 스루홀(103)을 형성한 후 동 도금층을 형성하고, 이 동 도금층을 패터닝하여 공통 전극(14) 및 이 공통 전극과 도통한 회로 패턴을 형성한다. 계속해서 집합 회로 기판(110)의 양면을 드라이 필름으로 라미네이트한다. 이 때, 회로 패턴 중의 IC 칩, 본딩 와이어, 납땜 범프의 각 접속부 및 공통 전극(14)을 노출시켜 둔다. 또한 공통 전극(14)에 전압을 인가하여, 노출되어 있는 각 접속부에 Ni-Au 도금층을 형성한다. 다음에, 각 회로 기판(1)의 4변을 따라서 루터 가공에 의하여 장공(長孔)(16)을 개구하고, 각 회로 기판(1)의 4코너에 연결부(15a)를 남긴다. 이와 같이 하여, 집합 회로 기판(110)이 형성된다.
또한, 집합 회로 기판(110)의 상면에 IC 칩을 실장하고, 하면에 외부 접속용의 납땜 볼 전극(납땜 범프)을 형성한 후 펀칭에 의하여 연결부(15a)를 분리 라인(15)에서 잘라내어 BGA를 얻는다. 펀칭은 연결부(15a)의 폭이 좁기 때문에 회로 기판(1)에 여분의 부하를 걸지 않고 매우 용이하게 절단할 수 있다.
다음에, 도 15를 참조하여 집합 회로 기판(110)에 IC 칩을 실장하고, 납땜 볼 전극을 형성하여 BGA를 제조하는 각 공정에 대하여 설명한다. 도 15의 (A)∼(G)는 BGA의 제조 방법을 설명하기 위한 단면 공정도이다.
먼저, 도 15의 (A)에 도 14에 도시한 집합 회로 기판(110)을 모식적으로 나타낸다. 도 15의 (A)에서는 도 14에서 도시한 공통 전극(14) 등의 회로 패턴, 스루홀(103) 및 장공(16) 등의 도시를 생략한다. 그 대신에 회로 기판(1)의 외주를 모식적으로 나타낸다.
다음에, 집합 회로 기판(110)의 각 회로 기판(1)의 상면에 1개씩 IC 칩(6)을 플립 칩 법이나 와이어 본딩 법 등에 의하여 실장한다(도 15의 (B)).
다음에, 실장된 IC 칩(6)을 수지 밀봉한다(도 15의 (C)).
다음에, 집합 회로 기판(110)의 하면에 각 회로 기판(1)마다 납땜 볼 전극(9)을 형성한다(도 15의 (D) 및 (E)).
그리고, 도 15의 (D)는 집합 회로 기판(110)의 하면이고, 도 15의 (E)는 납땜 볼 전극(9)이 형성된 집합 회로 기판(110)의 단면도이다.
다음에, 펀칭에 의하여 회로 기판(1)마다 반도체 패키지를 분리하여 BGA를 얻는다(도 15의 (F) 및 (G)).
그리고, 도 15의 (F)는 BGA의 하면도이고, 도 15의 (G)는 BGA의 단면도이다.
다음에 도 16을 참조하여 납땜 볼 전극(9)의 형성 방법에 대하여 설명한다. 도 16의 (A)는 집합 회로 기판(110)이 하면도이다. 납땜 볼 전극(9)의 형성에서는, 먼저 작업 홀(12)을 기준으로 하여 외부 접속용의 전극 패드(4a)에 플럭스(9a)를 도포 후 납땜 볼(9b)을 위에 배치한다(도 16의 (B)). 다음에 리플로에 의하여 플럭스(9a)와 납땜 볼(9b)을 일체화하여 돌기 전극인 납땜 볼 전극(9)을 형성한다(도 16의 (C)).
그리고, 도 16의 (B) 및 (C)에서는, 1개의 전극 패드(4a)에서의 납땜 볼 전극(9)의 형성 공정을 대표하여 나타낸다.
다음에 반도체 패키지로서의 BGA는 마더 보드에 실장된다. 도 17의 블록도에 BGA의 마더 보드로의 실장 공정을 나타낸다. 마더 보드로의 실장에서는, 먼저 마더 보드를 공급한다(스텝 B1).
다음에 마더 보드의 전극부에 납땜 페이스트를 인쇄한다(스텝 B2).
한편, 반도체 패키지(BGA)를 상술한 공정에 의하여 제조해 둔다(스텝 B3).
그리고, BGA의 마더 보드로의 실장에 있어서, BGA의 사각형의 외형을 기준으로 하여 BGA의 납땜 볼 전극과 마더 보드의 전극부와의 위치 맞춤을 한다(스텝 B4).
계속해서 마더 보드 상에 BGA를 위에 배치한다(스텝 B5).
또한, 리플로에 의하여 BGA의 납땜 볼 전극과 마더 보드의 전극부를 접속한다(스텝 B6).
마지막으로, 마더 보드 및 BGA를 세정하여 마더 보드로의 실장 공정을 종료한다(스텝 B7).
또, 도 18의 블록도에 BGA의 마더 보드로의 다른 실장 공정을 나타낸다. 마더 보드로의 실장에 있어서는 먼저 마더 보드를 공급한다(스텝 C1).
다음에, 마더 보드의 전극부에 납땜 페이스트를 인쇄한다(스텝 C2).
한편, 반도체 패키지(BGA)를 상술한 공정에 의하여 제조해 둔다(스텝 C3).
그리고, BGA의 마더 보드로의 실장에 있어서는, BGA의 외형이 아니라 납땜 볼 전극의 배치를 기준으로 하여 BGA의 납땜 볼 전극과 마더 보드의 전극부와의 위치 맞춤을 한다(스텝 C4). 즉, BGA의 하면의 납땜 볼 전극의 배치 패턴을 인식함으로써 납땜 볼 전극과 전극부와의 위치 맞춤을 행한다. 또한, 배치 패턴을 인식함으로써 마더 보드에 대한 BGA의 방향성도 인식할 수 있다.
계속해서 마더 보드 상에 BGA를 배치한다(스텝 C5).
또한, 리플로에 의하여 BGA의 납땜 볼 전극과 마더 보드의 전극부를 접속한다(도 17의 스텝 C6).
마지막으로 마더 보드 및 BGA를 세정하여 BGA의 마더 보드로의 실장 공정을 종료한다.
그런데, 도 13에 도시한 절삭용의 위치 맞춤 패턴의 위치는, 통상 외부 접속용의 전극 패드의 윤곽을 결정하는 공정과는 별개의 공정에서 결정된다. 즉, 도 13의 (B)의 예에서는, 절삭용의 위치 맞춤 패턴(11)의 윤곽이 동 패턴의 윤곽에 의하여 결정된다. 이에 대하여 도 13의 (C)의 예에서는, 전극 패드(4a)의 윤곽이 외부 접속용 전극(4)의 주변 부분이 솔더 레지스트(106)로 덮여 있기 때문에, 솔더 레지스트(106)의 개구부의 윤곽에 의하여 결정된다. 그 결과, 전극 패드(4a)의 위치에 대한 위치 맞춤 패턴의 위치의 정밀도가 저하한다는 문제가 있다. 이에 따라서 도 13의 (A)에 도시한 위치 맞춤 패턴(11)의 의치에 의하여 결정되는 커트 라인(2)의 위치의, 전극 패드(4a)의 위치에 대한 정밀도가 저하하는 경우가 있다.
또한, 커트 라인(2)의 위치에 오차가 생기면, 전극 패드(4a)의 위치에 대한 BGA의 외형의 위치에 오차가 생긴다. 그 결과, BGA의 외형을 기준으로 하여 BGA를 마더 보드에 실장하면, BGA의 전극 패드(4a) 상에 형성된 납땜 볼 전극의 위치와 마더 보드의 전극부의 위치가 어긋나 버리는 경우가 있다. 그리고, 경우에 따라서는 납땜 볼 전극과 마더 보드의 전극부가 접촉 불량으로 되는 사태도 발생할 수 있다.
또, 도 16에 도시한 집합 회로 기판(110)에서는, 외부 접속용의 전극 패드(4a)의 위치는 작업 홀(12)을 기준으로 하여 결정된다. 그런데, 작업 홀(12)의 개구 정밀도는 일정하기 때문에, 작업 홀(12)의 위치에 대한 전극 패드(4a)의 위치 정밀도도 일정 이상으로 하는 것이 곤란하다. 그 결과, 전극 패드의 피치가 좁아져 보다 높은 위치 정밀도가 요구되는 경우, 작업 홀(12)을 기준으로 하는 위치 정밀도에서는 정밀도가 부족하게 되는 사태가 발생한다는 문제가 있다.
또, 도 14에 도시한 집합 회로 기판(110)의 장공(16)의 위치도 작업 홀(12)을 기준으로 하여 결정된다. 따라서, 장공(16)의 윤곽의 일부분에 의하여 결정되는 회로 기판(1)의 외형의 위치도 작업 홀(12)을 기준으로 하여 결정된다. 그러나, 이 작업 홀(12)을 기준으로 한 경우의 회로 기판(1)의 외형의 위치 정밀도는 충분히 높지 않다. 또한, 함께 작업 홀(12)을 기준으로 하여 위치가 결정되는 외형에 대한 전극 패드(4a) 위치의 정밀도도 충분히 높지 않다. 이에 따라서, 도 17에 도시한 바와 같이, 회로 기판(1)의 외형을 기준으로 하여 BGA를 마더 보드에 실장하면, BGA의 전극 패드(4a) 상에 형성된 납땜 볼 전극의 위치와 마더 보드의 전극부의 위치가 어긋나는 경우가 있다. 그리고, 경우에 따라서는 납땜 볼 전극과 마더 보드의 전극부가 접촉 불량으로 되는 사태도 발생할 수 있다.
또한, BGA의 마더 보드로의 실장에 있어서는, 회로 기판의 외형이 통상 사각형이기 때문에, BGA의 방향이 외형을 기준으로 하여 판별 곤란한 경우가 있다. 이에 따라서, 예를 들면 회로 기판이 바른 실장방향에 대하여 BGA가 90°또는 180°회전되어 있어도 실장방향이 틀린 것을 인식하지 못하는 사태가 발생할 우려가 있다.
또, 납땜 볼 전극의 배치 패턴을 인식하여 BGA를 마더 보드에 실장하는 경우, 회로 기판의 하면 측 전체면을 인식한다. 이에 따라서, 인식 면적이 넓기 때문에 인식에 시간이 걸려 사이클 타임이 길어져 생산성이 낮다는 문제점이 있다. 또한 실장에 있어서 넓은 면적의 패턴 인식을 시키기 위하여 실장 장치가 고가로 된다는 문제도 있었다.
또한, BGA의 마더 보드로의 실장에 있어서는, 납땜 볼 전극의 배치 패턴이 선대칭이나 점대칭으로 되어 있는 경우, 배치 패턴을 인식해도 BGA의 방향이 판별 곤란한 경우가 있었다. 그러므로, 예를 들면 회로 기판이 바른 실장방향에 대하여 BGA가 90˚또는 180°회전되어 있어도 실장방향이 틀린 것을 인식하지 못하는 사태가 발생할 우려가 있었다
따라서, 본 발명은 상술한 문제점을 감안하여, 외부 접속용의 전극 패드의 위치에 대하여 위치 정밀도가 양호하게 형성된 위치 맞춤 패턴을 가지는 전자 부품 장치, 그 제조 방법 및 집합 회로 기판의 제공을 목적으로 한다.
본 발명의 전자 부품 장치의 제조 방법에 의하면, 전자 부품이 실장되고, 제1 주표면(主表面) 측에 외부 접속용의 전극 패드가 형성되고, 또한 집합 회로 기판으로부터 절삭 분리된 회로 기판을 가지는 전자 부품 장치를 제조하는 방법에 있어서,
집합 회로 기판의 제1 주표면 측에, 전극 패드의 노출부의 윤곽을 구획하는 동시에, 상기 전극 패드의 노출부 윤곽을 구획하는 구성 부분의 재료와 동일한 재료로 이루어지는 위치 맞춤 패턴의 윤곽을 구획하는 방법으로 되어 있다.
이와 같이, 본 발명의 전자 부품 장치의 제조 방법에 의하면, 전극 패드가 형성된 주표면에, 전극 패드의 노출 부분 윤곽을 구획하는 구성 부분과 동일 재료로 노출 부분 윤곽의 구획과 동시에, 위치 맞춤 패턴을 형성한다. 이에 따라서, 전극 패드의 위치에 대한 위치 맞춤 패턴의 위치의 정밀도를 높일 수 있다.
또, 본 발명의 전자 부품 장치의 제조 방법에서, 바람직하게는, 노출부 윤곽이 전극 패드 자신의 윤곽에 의하여 구획되는 경우, 전극 패드의 재료와 동일 재료로 이루어지는 상기 위치 맞춤 패턴의 윤곽을 전극 패드의 윤곽의 구획 시에 동시에 구획하는 것이 바람직하다.
이와 같이, 전극 패드의 형성과 동시에 동일 재료로 위치 맞춤 패턴을 형성하면, 노출 윤곽이 전극 패드 자신의 윤곽인 경우, 전극 패드에 대하여 위치 정밀도가 양호하게 위치 맞춤 패턴을 형성할 수 있다.
또, 본 발명의 전자 부품 장치의 제조 방법에서, 바람직하게는, 노출부 윤곽이 전극 패드의 주변부를 덮는 솔더 레지스트의 개구부의 윤곽에 의하여 구획되는 경우, 솔더 레지스트로 이루어지는 위치 맞춤 패턴의 윤곽을 상기 개구부 구획 시와 동시에 구획하는 것이 바람직하다.
이와 같이, 솔더 레지스트의 개구부의 형성과 동시에 동일 재료로 위치 맞춤 패턴을 형성하면, 노출 윤곽이 개구부의 윤곽인 경우, 전극 패드에 대하여 위치 정밀도가 양호하게 위치 맞춤 패턴을 형성할 수 있다.
또, 본 발명의 전자 부품 장치의 제조 방법에서, 바람직하게는, 위치 맞춤 패턴을 집합 회로 기판의 절삭 위치를 나타내기 위한 패턴으로서 형성하는 것이 바람직하다.
이와 같이, 본 발명의 위치 맞춤 패턴을 절삭용의 위치 맞춤 패턴으로서 형성하면, 전극 패드의 위치에 대한 커트 라인의 위치 정밀도를 높일 수 있다. 그러므로, 이 커트 라인을 따른 절단에 의한 회로 기판의 외형의, 전극 패드의 위치에 대한 위치 정밀도를 높일 수 있다. 그 결과, 이 외형을 기준으로 하여 반도체 패키지를 마더 보드에 위치 정밀도가 양호하게 실장할 수 있다.
또, 본 발명의 전자 부품 장치의 제조 방법에서, 바람직하게는, 위치 맞춤 패턴을 전극 패드로의 돌기 전극의 형성 위치를 결정하기 위한 패턴으로서 형성하는 것이 바람직하다.
이와 같이, 본 발명의 위치 맞춤 패턴을 돌기 전극의 형성 위치 결정용의 패턴으로서 형성하면, 전극 패드 상에 돌기 전극을 위치 정밀도가 양호하게 형성할 수 있다.
또, 본 발명의 전자 부품 장치의 제조 방법에서, 바람직하게는, 위치 맞춤 패턴을 마더 보드로의 전자 부품 장치의 실장 위치를 결정하기 위한 인식용 패턴으로서 형성하는 것이 바람직하다.
이와 같이, 본 발명의 위치 맞춤 패턴을 마더 보드로의 실장 위치를 결정하기 위한 패턴으로서 형성하면, 이 위치 맞춤 패턴의 배치 패턴만을 인식함으로써, 실장 위치를 결정할 수 있다. 그 결과, 전자 부품 장치의 하면 전체면의 돌기 전극의 배치 패턴을 인식하는 경우에 비하여, 패턴 인식하는 범위가 좁으므로, 패턴 인식에 필요한 시간을 단축할 수 있다. 그 결과, 사이클 타임을 단축하여 생산성을 향상시킬 수 있다.
또, 본 발명의 전자 부품 장치의 제조 방법에서, 바람직하게는, 위치 맞춤 패턴을 1개의 회로 기판 당 2개소씩 형성하는 것이 바람직하다.
이와 같이, 위치 맞춤 패턴을 2개소에 형성하면, 전자 부품 장치를 마더 보드에 실장함에 있어서 전자 부품 장치의 방향을 용이하게 확인할 수 있다. 그 결과, 실장 방향이 틀리게 전자 부품 장치를 마더 보드에 실장하는 것을 피하여 실장성을 향상시킬 수 있다.
또, 본 발명의 실장에 있어서, 위치 맞춤 패턴의 윤곽 형상이 서로 상이할 수 있다.
이와 같이, 서로 윤곽 형상이 다른 위치 맞춤 패턴을 형성하면, 전자 부품 장치의 하면에서 위치 맞춤 패턴끼리가 대칭인 위치에 형성된 경우에도 전자 부품 장치의 방향을 용이하게 확인할 수 있다.
또, 본 발명의 전자 부품 장치에 의하면, 전자 부품이 실장되고, 제1 주표면 측에 외부 접속용의 전극 패드가 형성된 회로 기판을 가지는 전자 부품 장치에 있어서, 회로 기판은 제1 주표면 측에 전극 패드의 노출부의 윤곽을 구획하는 구성 부분의 재료와 동일한 재료로 이루어지고, 상기 노출부 윤곽이 구획되는 동시에 윤곽이 구획된 위치 맞춤 패턴을 배설한 구성으로 되어 있다.
이와 같이, 본 발명의 전자 부품 장치에 의하면, 전극 패드가 형성된 주표면에, 전극 패드의 노출 부분 윤곽을 구획하는 구성 부분과 동일 재료로 노출 부분 윤곽의 구획과 동시에 형성된 위치 맞춤 패턴이 배설되어 있다. 그러므로, 전극 패드의 위치에 대한 위치 맞춤 패턴의 위치의 정밀도를 높일 수 있다.
또, 본 발명의 전자 부품 장치에서, 바람직하게는, 노출부 윤곽이 전극 패드 자신의 윤곽에 의하여 구획되는 경우, 위치 맞춤 패턴이 전극 패드의 재료와 동일 재료를 전극 패드 형성 시에 동시에 구획하는 것인 것이 바람직하다.
이와 같이, 위치 맞춤 패턴이 전극 패드의 형성과 동시에 동일 재료로 형성된 것이면, 노출 윤곽이 전극 패드 자신의 윤곽인 경우, 전극 패드에 대한 위치 맞춤 패턴의 위치 정밀도를 높일 수 있다.
또, 본 발명의 전자 부품 장치에서, 바람직하게는, 노출부 윤곽이 전극 패드의 주변부를 덮는 솔더 레지스트의 개구부의 윤곽에 의하여 구획되는 경우, 위치 맞춤 패턴이 솔더 레지스트를 상기 개구부 형성 시에 동시에 구획한 것인 것이 바람직하다.
이와 같이, 위치 맞춤 패턴이 솔더 레지스트의 개구부의 형성과 동시에 동일 재료로 형성된 것이면, 노출 윤곽이 개구부의 윤곽인 경우, 전극 패드에 대한 위치 맞춤 패턴의 위치 정밀도를 높일 수 있다.
또, 본 발명의 전자 부품 장치에서, 바람직하게는, 위치 맞춤 패턴은 전극 패드로의 돌기 전극의 형성 위치를 결정하기 위한 패턴인 것이 바람직하다.
이와 같이, 본 발명의 위치 맞춤 패턴이 돌기 전극의 형성 위치 결정용의 패턴이면, 전극 패드 상에 돌기 전극을 위치 정밀도가 양호하게 형성할 수 있다.
또, 본 발명의 전자 부품 장치에서, 바람직하게는, 위치 맞춤 패턴은 마더 보드로의 전자 부품 장치의 실장 위치를 결정하기 위한 인식용 패턴인 것이 바람직하다.
이와 같이, 본 발명의 위치 맞춤 패턴이 마더 보드로의 실장 위치를 결정하기 위한 패턴이면, 이 위치 맞춤 패턴의 배치 패턴만을 인식함으로써, 실장 위치를 결정할 수 있다. 그 결과, 전자 부품 장치의 하면 전체면의 돌기 전극의 배치 패턴을 인식하는 경우에 비하여, 패턴 인식하는 범위가 좁으므로, 패턴 인식에 필요한 시간을 단축할 수 있다.
또, 본 발명의 실시에 있어서, 바람직하게는, 위치 맞춤 패턴을 2개소에 배설하는 것이 좋다.
이와 같이, 위치 맞춤 패턴을 2개소에 배설하면, 전자 부품 장치를 마더 보드에 실장함에 있어서, 전자 부품 장치의 방향을 용이하게 확인할 수 있다. 그 결과, 실장방향이 틀리게 전자 부품 장치를 마더 보드에 실장하는 것을 피할 수 있다.
또, 본 발명의 실시에 있어서, 위치 맞춤 패턴의 윤곽 형상이 서로 상이한 것이 좋다.
이와 같이, 위치 맞춤 패턴의 윤곽 형상이 서로 상이하면, 전자 부품 장치의 하면에서 위치 맞춤 패턴끼리가 대칭인 위치에 형성된 경우에도, 전자 부품 장치의 방향을 용이하게 확인할 수 있다.
또, 본 발명의 실시에 있어서, 바람직하게는, 전극 패드를 일정 간격의 그리드의 교점에 배치한 경우, 상기 그리드의 위치에 대하여 하프 그리드 벗어난 위치에 위치 맞춤 패턴을 배치하면 좋다.
전극 패드의 그리드에 대하여 하프 그리드 벗어난 위치에는, 통상 스루홀이 형성되어 있다. 따라서, 스루홀 상에 위치 맞춤 패턴을 형성하면, 전극 패드의 형성 위치를 제약하지 않고 위치 맞춤 패턴을 형성할 수 있다. 또, 스루홀은 통상, 각 전극 패드마다 1개씩 형성되어 있기 때문에, 위치 맞춤 패턴의 형성 위치를 복수 부분에 용이하게 확보할 수 있다.
또, 본 발명의 집합 회로 기판에 의하면, 전자 부품이 실장되고, 제1 주표면 측에 외부 접속용의 전극 패드가 형성된 복수의 회로 기판이 형성된 집합 회로 기판에서, 집합 회로 기판은 제1 주표면 측에 전극 패드의 노출부의 윤곽을 구획하는 구성 부분의 재료와 동일한 재료로 이루어지고, 상기 노출부 윤곽이 구획되는 동시에 윤곽이 구획된 위치 맞춤 패턴을 배설하여 이루어지는 구성으로 되어 있다.
이와 같이, 본 발명의 집합 회로 기판에 의하면, 전극 패드가 형성된 제1 주표면에 전극 패드의 노출 부분 윤곽을 구획하는 구성 부분과 동일 재료로 노출 부분 윤곽의 구획과 동시에, 위치 맞춤 패턴을 형성한다. 이에 따라서, 전극 패드의 위치에 대한 위치 맞춤 패턴의 위치의 정밀도를 높일 수 있다.
또, 본 발명의 집합 회로 기판에서, 바람직하게는, 위치 맞춤 패턴을 회로 기판 이외의 부분에 상기 집합 회로 기판의 절삭 위치를 나타내기 위한 패턴으로서 배설하는 것이 바람직하다.
이와 같이, 본 발명의 위치 맞춤 패턴이 절삭용의 위치 맞춤 패턴이면, 전극 패드의 위치에 대한 커트 라인의 위치 정밀도를 높일 수 있다. 이에 따라서, 이 커트 라인을 따른 절단에 의한 회로 기판의 외형의, 전극 패드의 위치에 대한 위치 정밀도를 높일 수 있다. 그 결과, 이 외형을 기준으로 하여 반도체 패키지를 마더 보드에 위치 정밀도가 양호하게 실장할 수 있다.
또, 본 발명의 집합 회로 기판에서, 바람직하게는, 위치 맞춤 패턴을 전극 패드로의 돌기 전극의 형성 위치를 결정하기 위한 패턴으로서 배설하는 것이 바람직하다.
이와 같이, 본 발명의 위치 맞춤 패턴이 돌기 전극의 형성 위치 결정용의 패턴이면, 전극 패드 상에 돌기 전극을 위치 정밀도가 양호하게 형성할 수 있다.
또, 본 발명의 집합 회로 기판에서, 바람직하게는, 위치 맞춤 패턴을 상기 집합 회로 기판을 이용하여 제조된 전자 부품 장치의 마더 보드로의 실장 위치를 결정하기 위한 인식용 패턴으로서 배설하는 것이 바람직하다.
이와 같이, 본 발명의 위치 맞춤 패턴이 마더 보드로의 실장 위치를 결정하기 위한 패턴이면, 이 위치 맞춤 패턴의 배치 패턴만을 인식함으로써 실장 위치를 결정할 수 있다. 그 결과, 전자 부품 장치의 하면 전체면의 돌기 전극의 배치 패턴을 인식하는 경우에 비하여 패턴 인식하는 범위가 좁으므로, 패턴 인식에 필요한 시간을 단축할 수 있다.
이하, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다. 그리고, 참조하는 도면은 본 발명을 이해할 수 있을 정도로 각 구성 부분의 크기, 형상 및 배치 관계를 개략적으로 도시한 것에 지나지 않는다. 따라서, 본 발명은 도시한 예에만 한정되는 것이 아니다.
[제1 실시예]
제1 실시예에서는, 절삭용의 위치 맞춤 패턴을 배설한 집합 회로 기판 및 그 집합 회로 기판을 이용한 전자 부품 장치의 제조 방법의 일 예에 대하여 설명한다.
먼저, 도 1의 (A)에 절삭용의 위치 맞춤 패턴(18)이 형성된 집합 회로 기판(100)의 상면도를 나타낸다. 이 위치 맞춤 패턴(18)은 집합 회로 기판(100)의 제1 주표면 측에서 회로 기판(1) 이외의 주변 부분의 영역에 배설되어 있다. 여기에서는, 1쌍의 직사각형의 위치 맞춤 패턴(18)이 복수 개 형성되어 있다. 1쌍의 위치 맞춤 패턴(18)간을 커트 라인(2)이 통과한다. 또한 2개의 1쌍의 직사각형 패턴이 한 세트로 되어 각 커트 라인(2)의 위치를 결정한다.
그리고, 도 1에서는 상술한 종래 예와 동일한 구성 성분에는 동일한 부호를 붙여 나타낸다.
또, 도 1의 (B)에 도 1의 (A)의 A-A 선을 따른 위치 맞춤 패턴(18)의 단면도를 나타낸다. 도 1의 (B)에 도시한 바와 같이, 이 위치 맞춤 패턴(18)의 윤곽은 솔더 레지스트의 개구부의 윤곽에 의하여 결정되어 있다.
또, 도 1의 (C)에 도 1의 (A)의 B-B 선을 따른 전극 패드(4a)의 단면도를 나타낸다. 도 1의 (C)에 도시한 바와 같이, 이 전극 패드(4a)의 원형의 윤곽은 외부 접속용 전극(4)의 주변부를 덮은 솔더 레지스트(106)의 개구부의 윤곽에 의하여 결정되어 있다. 즉, 이 경우는 솔더 레지스트(106)의 개구부의 직경이 외부 접속용의 전극(4)의 직경보다 작게 되어 있다.
다음에, 도 2의 (A) 및 (B)를 참조하여 이 위치 맞춤 패턴(18)의 형성 방법에 대하여 설명한다. 도 2의 (A)는 도 10의 (D)에 계속되는 단면 공정도이고, 도 2의 (B)는 도 2의 (A)에 계속되는 단면 공정도이다.
그리고, 도 2의 (A)에 도시한 바와 같이, 이 실시예에서는, 기재(101)의 하면 측에서는 외부 접속용 전극(4)의 패턴 이외의 동 도금층 등을 제거한다. 그리고, 도 2의 (B)에 도시한 바와 같이, 솔더 레지스트(106)를 패터닝하여 전극 패드(4a)의 윤곽을 결정할 때, 위치 맞춤 패턴(18)의 윤곽을 개구부로서 동시에 결정한다. 즉, 전극 패드(4a)의 노출 부분을 결정하는 개구부의 윤곽과, 위치 맞춤 패턴(18)의 윤곽을 결정하는 개구부의 윤곽은 동일한 마스크 패턴을 이용한 포토리소그래피에 의하여 형성된다.
이와 같이 하여 위치 맞춤 패턴(18)을 형성하면, 전극 패드(4a)의 위치에 대한 위치 맞춤 패턴(18)의 위치 정밀도를 높일 수 있다. 그 결과, 전극 패드(4a)의 위치에 대한 커트 라인(2)의 위치 정밀도를 높일 수 있다. 이에 따라서, 이 커트 라인(2)을 따른 절단에 의한 회로 기판(1)의 외형의, 전극 패드(4a)의 위치에 대한 위치 정밀도를 높일 수 있다. 그 결과, 이 외형을 기준으로 하여 반도체 패키지를 마더 보드에 위치 정밀도가 양호하게 실장할 수 있다.
또, 위치 맞춤 패턴은 개구부로서뿐 아니라 예를 들면 도 3의 (A)에 도시한 바와 같은 띄엄뛰엄 형성한 솔더 레지스트 패턴(18a)으로서 형성해도 된다. 도 3의 (A)는 도 1의 (A)의 A-A 선을 따른 절단부에서의 위치 맞춤 패턴(18a)의 단면도에 상당하는 변형 예의 위치 맞춤 패턴(18a)의 단면도이다.
다음에, 도 3의 (B) 및 (C)를 참조하여 이 위치 맞춤 패턴(18a)의 형성 방법에 대하여 설명한다. 도 3의 (B)는 도 10의 (D)에 계속되는 단면 공정도이고, 도 3의 (C)는 도 3의 (B)에 계속되는 단면 공정도이다.
그리고, 도 3의 (B)에 도시한 바와 같이, 기재(101)의 하면 측에서는 외부 접속용 전극(4)의 패턴 이외의 동 도금층 등을 제거한다. 그리고, 도 3의 (C)에 도시한 바와 같이, 솔더 레지스트(106)를 패터닝하여 전극 패드(4a)의 윤곽을 결정할 때, 위치 맞춤 패턴(18a)의 윤곽을, 띄엄띄엄한 모양의 패턴의 윤곽으로 동시에 결정한다. 즉, 전극 패드(4a)의 노출 부분을 결정하는 개구부의 윤곽과, 띄엄뛰엄한 모양의 위치 맞춤 패턴(18a)의 윤곽은 동일한 마스크 패턴을 이용한 포토리소그래피에 의하여 형성된다.
또, 위치 맞춤 패턴의 윤곽을 개구부로서 결정하는 경우, 그 개구부의 저면에 동 패턴을 노출시켜도 된다.
그러므로, 도 4의 (A) 및 (B)를 참조하여 이와 같은 동 패턴(107) 상에 형성된 위치 맞춤 패턴(18b)의 형성 방법에 대하여 설명한다. 도 4의 (A)는 도 10의 (D)에 계속되는 단면 공정도이고, 도 4의 (B)는 도 4의 (A)에 계속되는 단면 공정도이다.
그리고, 도 4의 (A)에 도시한 바와 같이, 기재(101)의 하면 측에서는 외부 접속용 전극(4)을 패터닝할 때, 위치 맞춤 패턴을 형성하는 영역에 동 도금층 등의 동 패턴(10)을 동시에 형성한다. 그리고, 도 3의 (C)에 도시한 바와 같이, 솔더 레지스트(106)를 패터닝하여 전극 패드(4a)의 윤곽을 결정할 때, 위치 맞춤 패턴(18b)의 윤곽을 솔더 레지스트(106)의 개구부로서 동시에 결정한다. 즉, 전극 패드(4a)의 노출 부분을 결정하는 개구부의 윤곽과, 동 패턴 상의 위치 맞춤 패턴(18b)의 윤곽을 결정하는 개구부의 윤곽은 동일한 마스크 패턴을 이용한 포토리소그래피에 의하여 형성된다.
그리고, 개구부의 저면에 동 패턴을 노출시키면, 동 패턴과 솔더 레지스트와의 대비가 명료하기 때문에, 위치 맞춤 패턴의 윤곽이 명료하게 되어 위치 맞춤이 용이하게 된다.
[제2 실시예]
다음에 제2 실시예에서는, 절삭용의 위치 맞춤 패턴을 배설한 집합 회로 기판 및 그 집합 회로 기판을 이용한 전자 부품 장치의 제조 방법의 다른 일 예에 대하여 설명한다.
먼저 도 5의 (A)에 절삭용의 위치 맞춤 패턴(19)이 형성된 집합 회로 기판(100)의 상면도를 나타낸다. 이 위치 맞춤 패턴(19)은 집합 회로 기판(100)의 제1 주표면 측에서 회로 기판(1) 이외의 주변 부분의 영역에 제1 실시예의 위치 맞춤 패턴(18)과 동일하게 배치되어 있다.
또, 도 5의 (B)에 도 5의 (A)의 A-A 선을 따른 위치 맞춤 패턴(19)의 단면도를 나타낸다. 도 5의 (B)에 도시한 바와 같이, 이 위치 맞춤 패턴(19)의 윤곽은 동 패턴의 윤곽에 의하여 결정되어 있다. 이 동 패턴은 외부 접속용 전극(4)의 재료와 동일한 재료로 이루어진다.
또, 도 5의 (C)에 도 5의 (A)의 B-B 선을 따른 전극 패드(4a)의 단면도를 나타낸다. 도 5의 (C)에 도시한 바와 같이, 이 전극 패드(4a)의 윤곽은 외부 접속용 전극(4)의 윤곽에 의하여 결정되어 있다. 즉, 이 경우는 솔더 레지스트(106)의 개구부의 직경이 외부 접속용 전극(4)의 직경보다 크게 되어 있다.
그리고, 전극 패드(4a)의 윤곽과 위치 맞춤 패턴(19)의 윤곽은 동일한 마스크 패턴을 이용한 포토리소그래피에 의하여 형성된다.
이와 같이 하여 전극 패드(4a)와 동일 재료로 동시에 위치 맞춤 패턴(19)을 형성하면, 전극 패드(4a)의 위치에 대한 위치 맞춤 패턴(19)의 위치 정밀도를 높일 수 있다. 그 결과, 전극 패드(4a)의 위치에 대한 커트 라인(2)의 위치 정밀도를 높일 수 있다. 이에 따라서, 이 커트 라인(2)을 따른 절단에 의한 회로기판(1)의 외형의, 전극 패드(4a)의 위치에 대한 위치 정밀도를 높일 수 있다. 그 결과, 이 외형을 기준으로 하여 반도체 패키지를 마더 보드에 위치 정밀도가 양호하게 실장할 수 있다.
[제3 실시예]
다음에 제3 실시예에서는, 위치 맞춤 패턴을 배설한 집합 회로 기판 및 그 집합 회로 기판을 이용한 전자 부품 장치, 및 그 제조 방법의 일 예에 대하여 설명한다.
먼저, 도 6의 (A)에 도 14에 도시한 집합 회로 기판(110) 중 1개의 회로 기판(1)의 하면도를 나타낸다. 이 회로 기판(1)의 제1 주표면 측에는 하면의 전극 패드(4a) 사이의 2개소에 위치 맞춤 패턴(20a 및 20b)이 형성되어 있다. 그리고, 위치 맞춤 패턴(20a 및 20b)은 윤곽 형상이 서로 상이하게 되어 있다. 즉, 한 쪽의 위치 맞춤 패턴(20a)은 직사각형 패턴이고 다른 쪽의 위치 맞춤 패턴(20b)은 원형 패턴이다.
또, 도 6의 (B)에 도 6의 (A)의 A-A 선을 따른 위치 맞춤 패턴(20a)의 단면도를 나타낸다. 도 6의 (B)에 도시한 바와 같이, 이 위치 맞춤 패턴(20a)의 윤곽은 동 패턴의 윤곽에 의하여 결정되어 있다. 이 동 패턴은 외부 접속용 전극(4)의 재료와 동일한 재료로 이루어진다.
또, 도 6의 (C)에 도 6의 (A)의 B-B 선을 따른 전극 패드(4a)의 단면도를 나타낸다. 도 6의 (C)에 도시한 바와 같이, 이 전극 패드(4a)의 윤곽은 외부 접속용 전극(4)의 윤곽에 의하여 결정되어 있다. 즉, 이 경우는 솔더 레지스트(106)의 개구부의 직경이 외부 접속용 전극(4)의 직경보다 크게 되어 있다.
그리고, 전극 패드(4a)의 윤곽과 위치 맞춤 패턴(20a 및 20b)의 윤곽은 동일한 마스크 패턴을 이용한 포토리소그래피에 의하여 형성된다.
이와 같이 하여 전극 패드(4a)와 동일 재료로 동시에 위치 맞춤 패턴(20a 및 20b)을 형성하면, 전극 패드(4a)의 위치에 대한 위치 맞춤 패턴(19)의 위치 정밀도를 높일 수 있다. 그 결과, 이 위치 맞춤 패턴을 이용하여 도 6의 (D)에 도시한 바와 같이 전극 패드(4a)로의 납땜 볼 전극(9)의 형성 위치를 정밀도가 양호하게 결정할 수 있다.
즉, 납땜 볼 전극(9)의 형성에 있어서는, 먼저 작업 홀(12)(도 14 참조)을 사용하여 회로 기판의 위치의 예비 맞춤을 행하고, 그 후 위치 맞춤 패턴(20a 및 20b)을 인식하여 전극 패드(4a) 상에 플럭스 및 납땜 볼을 배치하고, 리플로에 의하여 플럭스와 납땜 볼을 일체화시켜 전극 패드(4a) 모양으로 납땜 볼 전극(9)을 형성한다.
이와 같이, 위치 맞춤 패턴(20a 및 20b)을 기준으로 하여 납땜 볼 전극(9)을 형성하면, 전극 패드(4a)의 피치에 관계없이 전극 패드(4a)에 대한 위치 정밀도가 양호하게 납땜 볼 전극(9)을 형성할 수 있다.
[제4 실시예]
다음에 제4 실시예에서는, 위치 맞춤 패턴을 배설한 집합 회로 기판 및 그 집합 회로 기판을 이용한 전자 부품 장치, 및 그 제조 방법의 다른 일 예에 대하여 설명한다.
먼저, 도 7의 (A)에 도 14에 도시한 집합 회로 기판(110) 중 1개의 회로 기판(1)의 하면도를 나타낸다. 이 회로 기판(1)의 제1 주표면 측에는 하면의 전극 패드(4a) 사이의 2개소에 위치 맞춤 패턴(21a 및 21b)이 형성되어 있다. 그리고, 위치 맞춤 패턴(21a 및 21b)은 윤곽 형상이 서로 상이하게 되어 있다. 즉, 한 쪽의 위치 맞춤 패턴(21a)은 직사각형 패턴이고, 다른 쪽의 위치 맞춤 패턴(21b)은 원형 패턴이다.
또, 도 7의 (B)에 도 7의 (A)의 A-A 선을 따른 위치 맞춤 패턴(21a)의 단면도를 나타낸다. 도 7의 (B)에 도시한 바와 같이, 이 위치 맞춤 패턴(21a)의 윤곽은 솔더 레지스트(106)의 개구부의 윤곽에 의하여 결정되어 있다.
또, 도 7의 (C)에 도 7의 (A)의 B-B 선을 따른 전극 패드(4a)의 단면도를 나타낸다. 도 7의 (C)에 도시한 바와 같이, 이 전극 패드(4a)의 원형의 윤곽은 외부 접속용 전극(4)의 주변부를 덮은 솔더 레지스트(106)의 개구부의 윤곽에 의하여 결정되어 있다. 즉, 이 경우는 솔더 레지스트(106)의 개구부의 직경이 외부 접속용의 전극(4)의 직경보다 작게 되어 있다.
그리고, 전극 패드(4a)의 윤곽과 위치 맞춤 패턴(21a 및 21b)의 윤곽은 동일한 마스크 패턴을 이용한 포토리소그래피에 의하여 형성된다.
이와 같이 하여 전극 패드(4a)와 동일 재료로 동시에 위치 맞춤 패턴(21a 및 21b)을 형성하면, 전극 패드(4a)의 위치에 대한 위치 맞춤 패턴(21a 및 21b)의 위치 정밀도를 높일 수 있다. 그 결과, 이 위치 맞춤 패턴을 이용하여 상술한 제3 실시예와 동일하게 하여 도 7의 (D)에 도시한 바와 같이 전극 패드(4a)로의 납땜 볼 전극(9)의 형성 위치를 정밀도가 양호하게 결정할 수 있다.
또, 위치 맞춤 패턴은, 예를 들면, 전극 패드(4a)간의 스루홀(103) 상에 형성하면 된다. 통상의 BGA에서는, 전극 패드(4a)는 도 8에 도시한 바와 같이 일정 간격의 그리드(22)의 교점에 배치되어 있다. 그리고, 스루홀(103)은 이 그리드(22)의 위치에 대하여 하프 그리드 벗어난 위치에 형성된다. 도 8에서는 그리드(22)로부터 하프 그리드 벗어난 스루홀용의 그리드를 파선(23)으로 나타낸다. 그리고, 이 파선(23)의 그리드의 교점의 어느 하나에 위치 맞춤 패턴(20a 및 20b)을 배치하면 된다. 이와 같이, 스루홀 상에 위치 맞춤 패턴을 형성하면, 전극 패드의 형성 위치를 제약하지 않고 복수 부분에 위치 맞춤 패턴의 형성 영역을 용이하게 확보할 수 있다.
[제5 실시예]
다음에 제5 실시예에서는, 위치 맞춤 패턴을 배설한 집합 회로 기판을 이용한 전자 부품 장치 및 그 제조 방법의 일 예에 대하여 설명한다.
제5 실시예에서는, 상술한 제3 실시예 또는 제4 실시예에서 설명한 위치 맞춤 패턴(20a 및 20b 또는 21a 및 21b)을 마더 보드로의 전자 부품 장치의 실장 위치를 결정하기 위한 인식용 패턴으로서 이용한다.
여기에서, 도 9의 블록도에 반도체 패키지로서의 BGA를 마더 보드에 실장하는 공정을 나타낸다. 마더 보드로의 실장에 있어서는, 먼저 마더 보드를 공급한다 (스텝 A1).
다음에, 마더 보드의 전극부에 납땜 페이스트를 인쇄한다(스텝 A2).
한편, 상술한 제3 실시예 또는 제4 실시예의 위치 맞춤 패턴을 형성한 집합 회로 기판을 이용하여 반도체 패키지(BGA)를 제조해 둔다(스텝 A3).
그리고, BGA의 마더 보드로의 실장에 있어서, BGA의 하면의 2개소의 위치 맞춤 패턴(예를 들면 20a 및 20b)의 배치를 인식함으로써, 납땜 볼 전극과 마더 보드의 전극부와의 위치 맞춤을 행하는 동시에, 마더 보드에 대한 BGA의 방향성도 인식할 수 있다. 특히, 위치 맞춤 패턴의 윤곽 형상이 서로 상이하게 되어 있으므로, BGA의 방향성을 용이하게 인식할 수 있다(스텝 A4).
계속해서, 마더 보드 상에 BGA를 배치한다(스텝 A5).
또한, 리플로에 의하여 BGA의 납땜 볼 전극과 마더 보드의 전극부를 접속한다(스텝 A6).
마지막으로, 마더 보드 및 BGA를 세정하여 마더 보드로의 실장 공정을 종료한다(스텝 A7).
이와 같이 하여, 위치 맞춤 패턴을 마더 보드로의 실장 위치를 결정하기 위한 패턴으로서 이용하면, 이 위치 맞춤 패턴의 배치 패턴만을 인식함으로써 실장 위치를 결정할 수 있다. 그 결과, 전자 부품 장치의 하면 전체면의 돌기 전극의 배치 패턴을 인식하는 경우에 비하여 패턴 인식하는 범위가 좁으므로, 패턴 인식에 필요한 시간을 단축할 수 있다.
또한, 윤곽 형상이 서로 상이한 2개의 위치 맞춤 패턴을 배설하면, 위치 맞춤 패턴끼리가 대칭인 위치 관계로 형성된 경우에도, 마더 보드에 대한 전자 부품 장치의 방향을 용이하게 확인할 수 있다. 그 결과, 실장 방향이 틀리게 전자 부품 장치를 마더 보드에 실장하는 것을 피할 수 있다.
그리고, 대칭인 위치 관계로는, 예를 들면 사각형의 회로 기판의 중심점(대각선의 교점)에 대하여 점대칭인 위치 관계나, 그 중심점을 통과하는 직선에 대하여 선대칭인 위치 관계를 들 수 있다.
상술한 실시예에서는, 특정의 재료를 사용하고 특정의 조건으로 형성한 예에 대하여 설명하였지만, 본 발명은 다양한 변경 및 변형을 행할 수 있다. 예를 들면, 상술한 실시예에서는, 전자 부품을 IC 칩으로 하고, 전자 부품 장치를 플립 칩 반도체 패키지로 한 예에 대하여 설명하였지만, 본 발명에서는 전자 부품 및 전자 부품 장치는 이 예에 한정되는 것이 아니다.
또, 상술한 실시예에서는, 전자 부품을 실장하는 면의 내면 측에 외부 접속용의 전극 패드를 배설한 예에 대하여 설명하였지만, 본 발명에서는 전자 부품과 외부 접속용 전극 패드를 동일한 면에 설치해도 된다.
이상과 같이, 본 발명에 관한 플립 칩 반도체 패키지 및 그 제조 방법은 카메라 일체형 VTR이나 소형 휴대 기기 등에 탑재되는 신뢰성 및 생산성이 우수한 플립 칩 반도체 패키지 및 그 제조 방법, 그 패키지의 제조에 이용되는 집합 회로 기판으로서 적합하다.
도 1의 (A)∼(C)는 본 발명의 제1 실시예에 관한 것으로, (A)는 집합 회로 기판의 평면도이고, (B)는 (A)의 A-A 선에서의 위치 맞춤 패턴의 단면도이고, (C)는 (A)의 B-B 선에서의 전극 패드의 단면도이다.
도 2의 (A) 및 (B)는 본 발명의 제1 실시예에 관한 것으로, 플립 칩 반도체 패키지의 제조 방법, 특히 집합 회로 기판의 제조 방법을 설명하기 위한 요부 단면 공정도이다.
도 3의 (A)∼(C)는 본 발명의 제1 실시예에 관한 것으로, (A)는 위치 맞춤 패턴의 구조를 설명하기 위한 요부 단면도이고, (B) 및 (C)는 플립 칩 반도체 패키지의 제조 방법, 특히 집합 회로 기판의 제조 방법을 설명하기 위한 요부 단면 공정도이다.
도 4의 (A) 및 (B)는 본 발명의 제1 실시예에 관한 것으로, 플립 칩 반도체 패키지의 제조 방법, 특히 집합 회로 기판의 제조 방법을 설명하기 위한 요부 단면 공정도이다.
도 5의 (A)∼(C)는 본 발명의 제2 실시예에 관한 것으로, (A)는 집합 회로 기판의 평면도이고, (B)는 (A)의 A-A 선에서의 위치 맞춤 패턴의 단면도이고, (C)는 (A)의 B-B 선에서의 전극 패드의 단면도이다.
도 6의 (A)∼(D)는 본 발명의 제3 실시예에 관한 것으로, (A)는 회로 기판의 평면도이고, (B)는 (A)의 A-A 선에서의 위치 맞춤 패턴의 단면도이고, (C)는 (A)의 B-B 선에서의 전극 패드의 단면도이고, (D)는 전극 패드에 납땜 볼 전극을 형성한 상태의 단면도이다.
도 7의 (A)∼(D)는 본 발명의 제4 실시예에 관한 것으로, (A)는 회로 기판의 평면도이고, (B)는 (A)의 A-A 선에서의 위치 맞춤 패턴의 단면도이고, (C)는 (A)의 B-B 선에서의 전극 패드의 단면도이고, (D)는 전극 패드에 납땜 볼 전극을 형성한 상태의 단면도이다.
도 8은 본 발명의 제5 실시예에 관한 것으로, 회로 기판의 평면도이다.
도 9는 본 발명의 제6 실시예에 관한 것으로, 반도체 패키지의 마더 보드로의 실장(實裝) 공정을 설명하기 위한 플로챠트이다.
도 10의 (A)∼(F)는 종래의 집합 회로 기판 형성 공정도이다.
도 11의 (A)∼(C)는 종래의 플립 칩 반도체 패키지의 제조 방법을 설명하기 위한 공정도이고, (A)는 집합 회로 기판 형성 공정의 설명도이고, (B)는 IC 실장 공정의 설명도이고, (C)는 수지 밀봉 공정의 설명도이다. (A)∼(C)에서는 도면의 우측에 상면도를 각각 나타내고, 각 상면도의 좌측에 그 상면도의 A-A 선을 따른 절단부에서의 단면도를 각각 나타낸다. 그리고 (B) 및 (C)에서는 IC 접속용 전극(3) 및 외부 접속용 전극(4)의 도시를 생략한다.
도 12의 (A) 및 (B)는 도 11의 (C)에 계속되는 공정도이고, (A)는 부착 공정 및 전극 형성 공정의 설명도이고, (B)는 절단 공정의 설명도이다. (A) 및 (B)에서는 도면의 우측에 상면도를 각각 나타내고, 각 상면도의 좌측에 그 상면도의 A-A 선을 따른 절단부에서의 단면도를 각각 나타낸다. 그리고 도 12에서는 IC 접속용 전극(3) 및 외부 접속용 전극(4)의 도시를 생략한다.
도 13의 (A)∼(C)는 종래 예에 관한 것으로, (A)는 종래의 회로 기판의 평면도이고, (B)는 (A)의 A-A 선에서의 위치 맞춤 패턴의 단면도이고, (C)는 (A)의 B-B 선에서의 전극 패드의 단면도이고, (D)는 전극 패드에 납땜 볼 전극을 형성한 상태의 단면도이다.
도 14는 종래의 다른 집합 회로 기판의 설명을 위한 평면도이다.
도 15의 (A)∼(G)는 종래의 다른 플립 칩 반도체 패키지의 제조 방법을 설명하기 위한 단면 공정도이다.
도 16의 (A)∼(C)는 종래 예에 관한 것으로, (A)는 종래의 집합 회로 기판의 하면도이고, (B) 및 (C)는 납땜 볼 전극의 형성 방법을 나타내는 단면 공정도이다.
도 17은 종래 예에 관한 것으로, 반도체 패키지의 마더 보드로의 종래의 실장 공정을 설명하기 위한 플로챠트이다.
도 18은 종래 예에 관한 것으로, 반도체 패키지의 마더 보드로의 종래의 다른 실장 공정을 설명하기 위한 플로챠트이다.

Claims (18)

  1. 전자부품이 실장(實裝)되고, 제1 주표면(主表面) 측에 외부 접속용의 전극 패드가 형성되고, 또한 집합 회로 기판으로부터 절삭(切削) 분리된 회로 기판을 가지는 전자 부품 장치를 제조하는 방법에 있어서,
    상기 집합 회로 기판의 상기 제1 주표면 측에, 상기 전극 패드의 노출부의 윤곽을 구획하는 동시에, 상기 전극 패드의 노출부 윤곽을 구획하는 구성 부분의 재료와 동일한 재료로 이루어지는 위치 맞춤 패턴의 윤곽을 구획하며,
    상기 위치 맞춤 패턴을 상기 집합 회로 기판의 절삭위치를 나타내기 위한 패턴으로서 형성하는 것을 특징으로 하는 전자 부품 장치의 제조 방법.
  2. 전자부품이 실장(實裝)되고, 제1 주표면(主表面) 측에 외부 접속용의 전극 패드가 형성되고, 또한 집합 회로 기판으로부터 절삭(切削) 분리된 회로 기판을 가지는 전자 부품 장치를 제조하는 방법에 있어서,
    상기 집합 회로 기판의 상기 제1 주표면 측에, 상기 전극 패드의 노출부의 윤곽을 구획하는 동시에, 상기 전극 패드의 노출부 윤곽을 구획하는 구성 부분의 재료와 동일한 재료로 이루어지는 위치 맞춤 패턴의 윤곽을 구획하며,
    상기 위치 맞춤 패턴을 상기 전극 패드에의 돌기 전극의 형성 위치를 결정하기 위한 패턴으로서 형성하는 것을 특징으로 하는 전자 부품 장치의 제조 방법.
  3. 제1항에 있어서, 상기 노출부 윤곽이 상기 전극 패드 자체의 윤곽을 따라서 구획되는 경우에, 상기 전극 패드의 재료와 동일 재료로 이루어지는 상기 위치 맞춤 패턴의 윤곽을 상기 전극 패드의 윤곽의 구획 시에 동시에 구획하는 것을 특징으로 하는 전자 부품 장치의 제조 방법.
  4. 제1항에 있어서, 상기 노출부 윤곽이 상기 전극 패드의 주변부를 덮는 솔더 레지스트(solder resist)의 개구부의 윤곽에 따라서 구획되는 경우에, 솔더 레지스트로 이루어지는 상기 위치 맞춤 패턴의 윤곽을 상기 개구부 형성 시에 동시에 구획하는 것을 특징으로 하는 전자 부품 장치의 제조 방법.
  5. 제2항에 있어서, 상기 위치 맞춤 패턴을, 마더 보드로의 상기 전자 부품 장치의 실장위치를 결정하기 위한 인식용 패턴으로서 형성하는 것을 특징으로 하는 전자 부품 장치의 제조 방법.
  6. 제5항에 있어서, 상기 위치 맞춤 패턴을, 1개의 상기 회로 기판 당 2개소씩 형성하는 것을 특징으로 하는 전자 부품 장치의 제조 방법.
  7. 제5항에 있어서, 상기 위치 맞춤 패턴의 윤곽 형상을 서로 상이하게 한 것을 특징으로 하는 전자 부품 장치의 제조 방법.
  8. 전자 부품이 실장되고, 제1 주표면 측에 외부 접속용의 전극 패드가 형성된 회로 기판을 가지는 전자 부품 장치에 있어서,
    상기 회로 기판은 상기 제1 주표면 측에 상기 전극 패드의 노출부의 윤곽을 구획하는 구성 부분의 재료와 동일한 재료로 이루어지고, 상기 노출부 윤곽이 구획되는 동시에 윤곽이 구획된 위치 맞춤 패턴을 배설하며,
    상기 위치 맞춤 패턴이 상기 전극 패턴으로의 돌기 전극의 형성 위치를 결정하기 위한 패턴인 것을 특징으로 하는 전자 부품 장치.
  9. 제8항에 있어서, 상기 노출부 윤곽이 상기 전극 패드 자체의 윤곽에 따라서 구획되는 경우, 상기 위치 맞춤 패턴이 상기 전극 패드의 재료와 동일 재료를 상기 전극 패드 형성 시에 동시에 구획한 것을 특징으로 하는 전자 부품 장치.
  10. 제8항에 있어서, 상기 노출부 윤곽이 상기 전극 패드의 주변부를 덮는 솔더 레지스트의 개구부의 윤곽에 따라서 구획되는 경우, 상기 위치 맞춤 패턴이 솔더 레지스트를 상기 개구부 형성 시에 동시에 구획한 것을 특징으로 하는 전자 부품 장치.
  11. 제8항에 있어서, 상기 위치 맞춤 패턴은 마더 보드로의 상기 전자 부품 장치의 실장 위치를 결정하기 위한 인식용 패턴인 것을 특징으로 하는 전자 부품 장치.
  12. 제11항에 있어서, 상기 위치 맞춤 패턴을, 2개소에 배설한 것을 특징으로 하는 전자 부품 장치.
  13. 제12항에 있어서, 상기 위치 맞춤 패턴의 윤곽 형상이 서로 상이한 것을 특징으로 하는 전자 부품 장치.
  14. 제8항에 있어서, 상기 전극 패드를 일정 간격의 그리드의 교점에 배치한 경우, 상기 그리드의 위치에 대하여 하프 그리드 어긋난 위치에, 상기 위치 맞춤 패턴을 배치한 것을 특징으로 하는 전자 부품 장치.
  15. 제1 주표면 측에 외부 접속용의 전극 패드가 형성되는 복수의 회로 기판이 형성된 집합 회로 기판에 있어서,
    상기 집합 회로 기판은 상기 제1 주표면 측에 상기 전극 패드의 노출부의 윤곽을 구획하는 구성 부분의 재료와 동일한 재료로 이루어지고, 상기 노출부 윤곽이 구획되는 동시에 윤곽이 구획된 위치 맞춤 패턴을 배설하여 이루어지는 것을 특징으로 하는 집합 회로 기판.
  16. 제15항에 있어서, 상기 위치 맞춤 패턴을, 상기 회로 기판 이외의 부분에 상기 집합 회로 기판의 절삭 위치를 나타내기 위한 패턴으로서 배설한 것을 특징으로 하는 집합 회로 기판.
  17. 제15항에 있어서, 상기 위치 맞춤 패턴을, 상기 전극 패드로의 돌기 전극의 형성 위치를 결정하기 위한 패턴으로서 배설한 것을 특징으로 하는 집합 회로 기판.
  18. 제15항에 있어서, 상기 위치 맞춤 패턴을, 상기 집합 회로 기판을 사용하여 제조된 전자 부품 장치의 마더 보드로의 실장 위치를 결정하기 위한 인식용 패턴으로서 배설한 것을 특징으로 하는 집합 회로 기판.
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