JP3875407B2 - 半導体パッケージ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体パッケージに係わり、更に詳しくは、ボールグリッドアレイ（ＢＧＡ）型のノン・ソルダー・マスク・ディファインド（ＮＳＭＤ）半導体パッケージに関するものである。
【０００２】
【従来の技術】
近年、半導体パッケージの小型化、高密度化に伴いベア・チップを直接フェイスダウンで、基板上に実装するフリップチップボンディング及びワイヤーボンディングされたボールグリッドアレイ（ＢＧＡ）型半導体パッケージが開発されている。カメラ一体型ＶＴＲや携帯電話機等の登場により、ベア・チップと略同じ寸法の小型パッケージ、所謂ＣＳＰ（チップサイズ／スケール・パッケージ）を載せた携帯機器が相次いで登場してきている。最近ＣＳＰの開発は急速に進み、その市場要求が本格化している。
【０００３】
図６は、従来の一般的なＢＧＡ型のＳＭＤ（ソルダー・マスク・ディファインド）タイプの半導体パッケージの部分断面図である。図６において、両面銅張りされた印刷配線板である回路基板１にＮＣ穴明け加工によりスルーホール２を形成した後、無電解銅メッキ及び電解銅メッキにより銅メッキ層を形成し、更にメッキレジストをラミネートし、露光現像してパターンマスクを形成した後、エッチング液を用いてパターンエッチングを行うことにより、前記回路基板１の上面側にＩＣ接続用のボンディングパッド３、下面側に外部端子であるパッド電極４を形成する。次にソルダーレジスト処理を行い、所定の部分にレジスト膜５を形成することにより、前記回路基板１の下面側にはパッド電極４が露呈するように、マトリックス状に多数の同一形状の半田付け可能な表面であるレジスト膜５のソルダーレジスト開口部６が形成される。前記ソルダーレジスト開口部６がパッド電極４の外周部を覆うように形成される。
【０００４】
次に、ＩＣチップ実装は、先ず、ＩＣチップ７をバンプ工程に流して前記ＩＣチップ７のパッド電極面に半田バンプ８を形成する。
【０００５】
更に、前記半田バンプ付きＩＣチップ７、又は前述した回路基板１のボンディングパッド３にフラックスを塗布して、ＩＣチップ７を回路基板１上の所定位置に搭載した後、半田リフロー工程を経て、フリップチップ実装を行う。
【０００６】
更に、熱硬化性の封止樹脂９でサイドポッティングにより一体的に樹脂封止することにより、ＩＣチップ７はフェイスダウンで回路基板１上に固定される。
【０００７】
更に、前記回路基板１の下面側に形成されたパッド電極４の位置に、半田ボール１０を配置してリフローすることによりボール電極である半田バンプ１１が形成される。以上によりＢＧＡ型の半導体パッケージ１２が完成される。
【０００８】
しかしながら、図６で説明したＢＧＡ・ＳＭＤ型パッケージより、マザーボードとの接続信頼性の優れたＮＳＭＤ（ノン・ソルダー・マスク・ディファインド）型の半導体パッケージの供給が顧客から要望さている。
【０００９】
図７は、ＢＧＡ・ＮＳＭＤ型の半導体パッケージの部分断面図である。図７に示す半導体パッケージ１２Ａは、ソルダーレジスト開口部６の直径Ｄ１が、パッド電極４の直径Ｄ２より大きく形成されたパッケージである。図８は、図７のソルダーレジスト開口部を示し、図８（ａ）は、ソルダーレジスト開口部の部分平面図、図８（ｂ）は、図８（ａ）のＡ−Ａ線断面図である。図８（ａ）において、パッド電極４のリード線の２本が対称の位置に形成されている。ソルダーレジスト開口部６の平面中心Ｃ１と、前記パッド電極４のパターンの平面中心Ｃ２とは略同一し、且つ、ソルダーレジスト開口部６は前記パッド電極４より大きく形成されているため、図７及び図８（ｂ）に示すように、パッド電極４の表面上で半田が溶融しているときに働く表面張力のみによって得られる半田バンプ１１の表面が、前記ソルダーレジスト開口部６と接触する接触部Ｐ１で一様に接している。
【００１０】
【発明が解決しようとする課題】
しかしながら、前述した半導体パッケージには次のような問題点がある。即ち、半田バンプ１１の表面が、ソルダーレジスト開口部６の接触部Ｐ１で殆ど全周にわたって接触しているため、フラックス等の不純物を除去する洗浄工程で、綺麗に洗浄したつもりが、半田バンプ１１とソルダーレジスト開口部６との間に、フラックス等の不純物が溜まり、加熱し、キュアーし、除湿しても、洗浄液が残ってしまい、洗浄後も残留液が逐次出てくるが完全には除去しきれない。これをなくすのに、半田がパッド電極４の電極パターンに溶融して働く表面張力のみで得られる半田バンプ１１の表面が、ソルダーレジスト開口部６に接触しないようにするために、ソルダーレジスト開口部６を大きくすることも考えられるが、半田バンプ１１間に接続配線が通り、これをレジスト膜５でカバーするため、ＢＧＡにおいては、徒にソルダーレジスト開口部６を大きくすることに制限がある。また、半田バンプ１１のピッチを大きくすることは、パッケージサイズにより決まってしまうため困難である。また、半田バンプ１１を小さくすることは、半田バンプ１１の高さが規制されているので、使用するボールの大きさで決定してしまう。更に、半田バンプ１１をマザーボードに接続した後、外すことが生じたときに、ＮＳＭＤはＳＭＤに比較して、パッド電極４がレジスト膜５で覆われていないため、密着力が弱く剥がれてしまう等の問題があった。
【００１１】
本発明は、上記従来の課題に鑑みなされたものであり、その目的は、ＢＧＡ・ＮＳＭＤ型半導体パッケージにおいて、パッド電極と半田バンプとの間に、フラックス等の不純分が残留しない、洗浄が容易で、マザーボードとの接続信頼性の優れた半導体パッケージを提供するものである。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明における半導体パッケージは、回路基板にＩＣチップを実装し、前記回路基板上に形成された外部接続用のパッド電極上に半田による半田バンプを形成する半導体パッケージにおいて、前記パッド電極形成面には所定部分にソルダーレジスト膜が形成されていて、該ソルダーレジスト膜には前記パッド電極を露出させるソルダーレジスト開口部が形成されており、前記パッド電極と前記ソルダーレジスト開口部とは共に円形形状で出来ていて、しかも前記パッド電極は前記ソルダーレジスト開口部より小さく形成され、前記パッド電極の中心位置と前記ソルダーレジスト開口部の中心位置をずらすことで、半田が前記パッド電極に溶融して働く表面張力のみで得られる前記半田バンプの形状は、前記ソルダーレジスト開口部と前記半田バンプの表面とが接触する接触部と、接触しない非接触部とを有することを特徴とするものである。
【００２０】
【発明の実施の形態】
以下図面に基づいて本発明における半導体パッケージについて説明する。図１は、本発明の実施の形態に係わるＮＳＭＤ型半導体パッケージの断面図である。図において、従来技術と同一部材は同一符号で示す。
【００２１】
先ず、図１は、本発明のＢＧＡ・ＮＳＭＤ型の半導体パッケージである。１は回路基板、２はスルーホール、４はパッド電極、５はレジスト膜、６はソルダーレジスト開口部、７はＩＣチップ、１１は半田バンプ、１３はダイパターン、１４は表面側の接続電極、１５はボンディングワイヤーである。前記パッド電極４は、ソルダーレジスト開口部６より小さく形成され、半田がパッド電極４のパターンに溶融して働く表面張力のみで得られる半田バンプ１１の形状は、前記ソルダーレジスト開口部６と表面が接触する接触部Ｐ１と、接触しない非接触部Ｐ２により開口している箇所とを有している。
【００２２】
以下、本発明の第１の実施の形態について説明する。図２は、本発明の第１の実施の形態に係わり、図２（ａ）は、パッド電極の２本のリード線が一直線上で対称の位置に形成されている場合で、レジスト開口部の中心とパッド電極のパターン中心がずれている状態のレジスト開口部の部分平面図、図２（ｂ）は、図２（ａ）のＢ−Ｂ線断面図である。
【００２３】
図２（ａ）において、ソルダーレジスト開口部６とパッド電極４の電極パターンの形状は、共に略円形をしており、パッド電極４の電極パターンの中心Ｃ１と、ソルダーレジスト開口部６の中心Ｃ２とが一致していない。パッド電極４にフラックスを塗布し半田ボールを載せてリフローすることにより、半田ボールの座りが悪いので半田ボールは横に動く。図２（ｂ）に示すように、半田がパッド電極４のパターンに溶融して働く表面張力のみで得られる形状は、上記したように、ソルダーレジスト開口部６と半田バンプ１１の表面が接触する接触部Ｐ１と、接触しない非接触部Ｐ２により開口している箇所とができる。従って、ソルダーレジスト開口部６を大きくしたり、半田バンプ１１を小さくすることなく、洗浄によりソルダーレジスト開口部６と半田バンプ１１との間に残ったフラックス等の不純物は、加熱し、キュアーして除湿すると、開口している非接触部Ｐ２近傍より容易に排出され、半導体パッケージ１２Ｂのマザーボードとの接続信頼性をアップすることができる。
【００２４】
図３は、本発明の第２の実施の形態に係わり、図３（ａ）は、パッド電極の２本のリード線が直角に配置されＣ−Ｃ線で対称の位置に形成されている場合で、レジスト開口部の中心とパッド電極のバターン中心がＣ−Ｃ線上でずれている状態のレジスト開口部の部分平面図、図３（ｂ）は、図３（ａ）のＣ−Ｃ線断面図である。
【００２５】
図３（ａ）において、パッド電極４の電極パターンの中心Ｃ１と、ソルダーレジスト開口部６の中心Ｃ２とがＣ−Ｃ線上でずれている。図３（ｂ）に示すように、半田バンプ１１の形状は、上述した第１の実施の形態と同様に、ソルダーレジスト開口部６と表面が接触する接触部Ｐ１と、接触しない非接触部Ｐ２により開口している箇所とができる。洗浄によりソルダーレジスト開口部６と半田バンプ１１との間に残ったフラックス等の不純物は、開口している非接触部Ｐ２近傍より容易に排出され、半導体パッケージ１２Ｂのマザーボードとの接続信頼性をアップすることができる。
【００２６】
図４は、本発明の第３の実施の形態に係わり、図４（ａ）は、パッド電極の２本のリード線が一直線上で対称の位置に形成されている場合で、レジスト開口部の中心とパッド電極のバターン中心が同一でレジスト開口部の形状は、中心に向かって凸部を形成した状態の裏面側の平面図、図４（ｂ）は、図４（ａ）のＤ−Ｄ線断面図、図４（ｃ）は、図４（ａ）のＥ−Ｅ線断面図である。
【００２７】
図４（ａ）において、パッド電極４の電極パターンの中心Ｃ１と、ソルダーレジスト開口部６の中心Ｃ２とが一致している。ソルダーレジスト開口部６の形状は、その中心に向かって対向する円弧の一部において、複数箇所に凸部６ａを形成することにより、図４（ｂ）に示すように、半田がパッド電極４のパターンに溶融して働く表面張力のみで得られる形状は、上記したように、ソルダーレジスト開口部６と表面が接触しない非接触部Ｐ２により開口している箇所ができる。また、図４（ｃ）に示すように、前記凸部６ａにより規制されて、半田バンプ１１とソルダーレジスト開口部６とが接触する接触部Ｐ１ができる。
【００２８】
図５は、本発明の第４の実施の形態に係わり、図５（ａ）は、パッド電極の２本のリード線が一直線上で対称の位置に形成されている場合で、レジスト開口部の中心とパッド電極のバターン中心が同一でレジスト開口部の形状は、中心に向かって凹部を形成した状態の裏面側の平面図、図５（ｂ）は、図５（ａ）のＦ−Ｆ線断面図、図５（ｃ）は、図５（ａ）のＧ−Ｇ線断面図である。
【００２９】
図５（ａ）において、上記した第３の実施の形態と同様に、パッド電極４の電極パターンの中心Ｃ１と、ソルダーレジスト開口部６の中心Ｃ２とが一致している。ソルダーレジスト開口部６の形状は、その中心に向かって対向する円弧の一部において、複数箇所に凹部６ｂを形成することにより、図５（ｂ）に示すように、ソルダーレジスト開口部６と半田バンプ１１の表面が接触しない非接触部Ｐ２により開口している箇所ができる。また、図５（ｃ）に示すように、前記レジスト開口部により規制されて、半田バンプ１１とソルダーレジスト開口部６とが接触する接触部Ｐ１ができる。
【００３０】
以上、４つの実施の形態について説明したが、上述したように、ソルダーレジスト開口部６の大きさ、半田バンプ１１の大きさとパンプ間のピッチ等は変えることなく、半田がパッド電極４のパターンに溶融して働く表面張力のみで得られる形状は、ソルダーレジスト開口部６と半田バンプ１１の表面が接触する接触部Ｐ１と、接触しない非接触部Ｐ２により開口している箇所とができる。従って、洗浄によりソルダーレジスト開口部６と半田バンプ１１との間に残ったフラックス等の不純物は、開口している非接触部Ｐ２近傍より容易に排出され、半導体パッケージ１２Ｂのマザーボードとの接続信頼性をアップすることができる。
【００３１】
【発明の効果】
本発明の半導体パッケージによれば、ソルダーレジスト開口部の中心と半田バンプの中心とをずらすことにより、半田がパッド電極のパターンに溶融して働く表面張力のみで得られる形状は、ソルダーレジスト開口部と半田バンプの表面が接触する接触部と、接触しない非接触部により開口している箇所とができるので、洗浄によりソルダーレジスト開口部と半田バンプとの間に残ったフラックス等の不純物は、開口している非接触部近傍より容易に排出され、半導体パッケージのマザーボードとの接続信頼性をアップすることができる。
【００３３】
従って、何ら生産工数をアップすることなく、マザーボードとの信頼性を向上した顧客から要望されているＢＧＡ・ＮＳＭＤ半導体パッケージを提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係わる半導体パッケージの断面図である。
【図２】本発明の第１の実施の形態に係わり、図２（ａ）は、レジスト開口部の中心とパッド電極のパターン中心がずれている状態のレジスト開口部の部分平面図、図２（ｂ）は、図２（ａ）のＢ−Ｂ線断面図である。
【図３】本発明の第２の実施の形態に係わり、図３（ａ）は、レジスト開口部の中心とパッド電極のバターン中心がずれている状態のレジスト開口部の部分平面図、図３（ｂ）は、図３（ａ）のＣ−Ｃ線断面図である。
【図４】本発明の第３の実施の形態に係わり、図４（ａ）は、レジスト開口部の中心とパッド電極のバターン中心が同一でレジスト開口部の形状は、中心に向かって円弧の一部に凸部を形成した状態のリジスト開口部の部分平面図、図４（ｂ）は、図４（ａ）のＤ−Ｄ線断面図、図４（ｃ）は、図４（ａ）のＥ−Ｅ線断面図である。
【図５】本発明の第４の実施の形態に係わり、図５（ａ）は、レジスト開口部の中心とパッド電極のバターン中心が同一でレジスト開口部の形状は、中心に向かって円弧の一部に凹部を形成した状態のリジスト開口部の部分平面図、図５（ｂ）は、図５（ａ）のＦ−Ｆ線断面図、図５（ｃ）は、図５（ａ）のＧ−Ｇ線断面図である。
【図６】従来のＢＧＡ・ＭＳＤ型半導体パッケージの部分断面図である。
【図７】従来のＢＧＡ・ＮＳＭＤ型半導体パッケージの部分断面図である。
【図８】図８（ａ）は、図７のレジスト開口部の部分平面図、図８（ｂ）は、図８（ａ）のＡ−Ａ線断面図である。
【符号の説明】
１ 回路基板
２ スルーホール
４ パッド電極
５ レジスト膜
６ ソルダーレジスト開口部
７ ＩＣチップ
９ 封止樹脂
１０ 半田ボール
１１ 半田バンプ
１２Ｂ ＮＳＭＤ型半導体パッケージ
Ｐ１ 半田バンプとソルダーレジスト開口部との接触部
Ｐ２ 半田バンプとソルダーレジスト開口部との非接触部
【発明の属する技術分野】
本発明は半導体パッケージに係わり、更に詳しくは、ボールグリッドアレイ（ＢＧＡ）型のノン・ソルダー・マスク・ディファインド（ＮＳＭＤ）半導体パッケージに関するものである。
【０００２】
【従来の技術】
近年、半導体パッケージの小型化、高密度化に伴いベア・チップを直接フェイスダウンで、基板上に実装するフリップチップボンディング及びワイヤーボンディングされたボールグリッドアレイ（ＢＧＡ）型半導体パッケージが開発されている。カメラ一体型ＶＴＲや携帯電話機等の登場により、ベア・チップと略同じ寸法の小型パッケージ、所謂ＣＳＰ（チップサイズ／スケール・パッケージ）を載せた携帯機器が相次いで登場してきている。最近ＣＳＰの開発は急速に進み、その市場要求が本格化している。
【０００３】
図６は、従来の一般的なＢＧＡ型のＳＭＤ（ソルダー・マスク・ディファインド）タイプの半導体パッケージの部分断面図である。図６において、両面銅張りされた印刷配線板である回路基板１にＮＣ穴明け加工によりスルーホール２を形成した後、無電解銅メッキ及び電解銅メッキにより銅メッキ層を形成し、更にメッキレジストをラミネートし、露光現像してパターンマスクを形成した後、エッチング液を用いてパターンエッチングを行うことにより、前記回路基板１の上面側にＩＣ接続用のボンディングパッド３、下面側に外部端子であるパッド電極４を形成する。次にソルダーレジスト処理を行い、所定の部分にレジスト膜５を形成することにより、前記回路基板１の下面側にはパッド電極４が露呈するように、マトリックス状に多数の同一形状の半田付け可能な表面であるレジスト膜５のソルダーレジスト開口部６が形成される。前記ソルダーレジスト開口部６がパッド電極４の外周部を覆うように形成される。
【０００４】
次に、ＩＣチップ実装は、先ず、ＩＣチップ７をバンプ工程に流して前記ＩＣチップ７のパッド電極面に半田バンプ８を形成する。
【０００５】
更に、前記半田バンプ付きＩＣチップ７、又は前述した回路基板１のボンディングパッド３にフラックスを塗布して、ＩＣチップ７を回路基板１上の所定位置に搭載した後、半田リフロー工程を経て、フリップチップ実装を行う。
【０００６】
更に、熱硬化性の封止樹脂９でサイドポッティングにより一体的に樹脂封止することにより、ＩＣチップ７はフェイスダウンで回路基板１上に固定される。
【０００７】
更に、前記回路基板１の下面側に形成されたパッド電極４の位置に、半田ボール１０を配置してリフローすることによりボール電極である半田バンプ１１が形成される。以上によりＢＧＡ型の半導体パッケージ１２が完成される。
【０００８】
しかしながら、図６で説明したＢＧＡ・ＳＭＤ型パッケージより、マザーボードとの接続信頼性の優れたＮＳＭＤ（ノン・ソルダー・マスク・ディファインド）型の半導体パッケージの供給が顧客から要望さている。
【０００９】
図７は、ＢＧＡ・ＮＳＭＤ型の半導体パッケージの部分断面図である。図７に示す半導体パッケージ１２Ａは、ソルダーレジスト開口部６の直径Ｄ１が、パッド電極４の直径Ｄ２より大きく形成されたパッケージである。図８は、図７のソルダーレジスト開口部を示し、図８（ａ）は、ソルダーレジスト開口部の部分平面図、図８（ｂ）は、図８（ａ）のＡ−Ａ線断面図である。図８（ａ）において、パッド電極４のリード線の２本が対称の位置に形成されている。ソルダーレジスト開口部６の平面中心Ｃ１と、前記パッド電極４のパターンの平面中心Ｃ２とは略同一し、且つ、ソルダーレジスト開口部６は前記パッド電極４より大きく形成されているため、図７及び図８（ｂ）に示すように、パッド電極４の表面上で半田が溶融しているときに働く表面張力のみによって得られる半田バンプ１１の表面が、前記ソルダーレジスト開口部６と接触する接触部Ｐ１で一様に接している。
【００１０】
【発明が解決しようとする課題】
しかしながら、前述した半導体パッケージには次のような問題点がある。即ち、半田バンプ１１の表面が、ソルダーレジスト開口部６の接触部Ｐ１で殆ど全周にわたって接触しているため、フラックス等の不純物を除去する洗浄工程で、綺麗に洗浄したつもりが、半田バンプ１１とソルダーレジスト開口部６との間に、フラックス等の不純物が溜まり、加熱し、キュアーし、除湿しても、洗浄液が残ってしまい、洗浄後も残留液が逐次出てくるが完全には除去しきれない。これをなくすのに、半田がパッド電極４の電極パターンに溶融して働く表面張力のみで得られる半田バンプ１１の表面が、ソルダーレジスト開口部６に接触しないようにするために、ソルダーレジスト開口部６を大きくすることも考えられるが、半田バンプ１１間に接続配線が通り、これをレジスト膜５でカバーするため、ＢＧＡにおいては、徒にソルダーレジスト開口部６を大きくすることに制限がある。また、半田バンプ１１のピッチを大きくすることは、パッケージサイズにより決まってしまうため困難である。また、半田バンプ１１を小さくすることは、半田バンプ１１の高さが規制されているので、使用するボールの大きさで決定してしまう。更に、半田バンプ１１をマザーボードに接続した後、外すことが生じたときに、ＮＳＭＤはＳＭＤに比較して、パッド電極４がレジスト膜５で覆われていないため、密着力が弱く剥がれてしまう等の問題があった。
【００１１】
本発明は、上記従来の課題に鑑みなされたものであり、その目的は、ＢＧＡ・ＮＳＭＤ型半導体パッケージにおいて、パッド電極と半田バンプとの間に、フラックス等の不純分が残留しない、洗浄が容易で、マザーボードとの接続信頼性の優れた半導体パッケージを提供するものである。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明における半導体パッケージは、回路基板にＩＣチップを実装し、前記回路基板上に形成された外部接続用のパッド電極上に半田による半田バンプを形成する半導体パッケージにおいて、前記パッド電極形成面には所定部分にソルダーレジスト膜が形成されていて、該ソルダーレジスト膜には前記パッド電極を露出させるソルダーレジスト開口部が形成されており、前記パッド電極と前記ソルダーレジスト開口部とは共に円形形状で出来ていて、しかも前記パッド電極は前記ソルダーレジスト開口部より小さく形成され、前記パッド電極の中心位置と前記ソルダーレジスト開口部の中心位置をずらすことで、半田が前記パッド電極に溶融して働く表面張力のみで得られる前記半田バンプの形状は、前記ソルダーレジスト開口部と前記半田バンプの表面とが接触する接触部と、接触しない非接触部とを有することを特徴とするものである。
【００２０】
【発明の実施の形態】
以下図面に基づいて本発明における半導体パッケージについて説明する。図１は、本発明の実施の形態に係わるＮＳＭＤ型半導体パッケージの断面図である。図において、従来技術と同一部材は同一符号で示す。
【００２１】
先ず、図１は、本発明のＢＧＡ・ＮＳＭＤ型の半導体パッケージである。１は回路基板、２はスルーホール、４はパッド電極、５はレジスト膜、６はソルダーレジスト開口部、７はＩＣチップ、１１は半田バンプ、１３はダイパターン、１４は表面側の接続電極、１５はボンディングワイヤーである。前記パッド電極４は、ソルダーレジスト開口部６より小さく形成され、半田がパッド電極４のパターンに溶融して働く表面張力のみで得られる半田バンプ１１の形状は、前記ソルダーレジスト開口部６と表面が接触する接触部Ｐ１と、接触しない非接触部Ｐ２により開口している箇所とを有している。
【００２２】
以下、本発明の第１の実施の形態について説明する。図２は、本発明の第１の実施の形態に係わり、図２（ａ）は、パッド電極の２本のリード線が一直線上で対称の位置に形成されている場合で、レジスト開口部の中心とパッド電極のパターン中心がずれている状態のレジスト開口部の部分平面図、図２（ｂ）は、図２（ａ）のＢ−Ｂ線断面図である。
【００２３】
図２（ａ）において、ソルダーレジスト開口部６とパッド電極４の電極パターンの形状は、共に略円形をしており、パッド電極４の電極パターンの中心Ｃ１と、ソルダーレジスト開口部６の中心Ｃ２とが一致していない。パッド電極４にフラックスを塗布し半田ボールを載せてリフローすることにより、半田ボールの座りが悪いので半田ボールは横に動く。図２（ｂ）に示すように、半田がパッド電極４のパターンに溶融して働く表面張力のみで得られる形状は、上記したように、ソルダーレジスト開口部６と半田バンプ１１の表面が接触する接触部Ｐ１と、接触しない非接触部Ｐ２により開口している箇所とができる。従って、ソルダーレジスト開口部６を大きくしたり、半田バンプ１１を小さくすることなく、洗浄によりソルダーレジスト開口部６と半田バンプ１１との間に残ったフラックス等の不純物は、加熱し、キュアーして除湿すると、開口している非接触部Ｐ２近傍より容易に排出され、半導体パッケージ１２Ｂのマザーボードとの接続信頼性をアップすることができる。
【００２４】
図３は、本発明の第２の実施の形態に係わり、図３（ａ）は、パッド電極の２本のリード線が直角に配置されＣ−Ｃ線で対称の位置に形成されている場合で、レジスト開口部の中心とパッド電極のバターン中心がＣ−Ｃ線上でずれている状態のレジスト開口部の部分平面図、図３（ｂ）は、図３（ａ）のＣ−Ｃ線断面図である。
【００２５】
図３（ａ）において、パッド電極４の電極パターンの中心Ｃ１と、ソルダーレジスト開口部６の中心Ｃ２とがＣ−Ｃ線上でずれている。図３（ｂ）に示すように、半田バンプ１１の形状は、上述した第１の実施の形態と同様に、ソルダーレジスト開口部６と表面が接触する接触部Ｐ１と、接触しない非接触部Ｐ２により開口している箇所とができる。洗浄によりソルダーレジスト開口部６と半田バンプ１１との間に残ったフラックス等の不純物は、開口している非接触部Ｐ２近傍より容易に排出され、半導体パッケージ１２Ｂのマザーボードとの接続信頼性をアップすることができる。
【００２６】
図４は、本発明の第３の実施の形態に係わり、図４（ａ）は、パッド電極の２本のリード線が一直線上で対称の位置に形成されている場合で、レジスト開口部の中心とパッド電極のバターン中心が同一でレジスト開口部の形状は、中心に向かって凸部を形成した状態の裏面側の平面図、図４（ｂ）は、図４（ａ）のＤ−Ｄ線断面図、図４（ｃ）は、図４（ａ）のＥ−Ｅ線断面図である。
【００２７】
図４（ａ）において、パッド電極４の電極パターンの中心Ｃ１と、ソルダーレジスト開口部６の中心Ｃ２とが一致している。ソルダーレジスト開口部６の形状は、その中心に向かって対向する円弧の一部において、複数箇所に凸部６ａを形成することにより、図４（ｂ）に示すように、半田がパッド電極４のパターンに溶融して働く表面張力のみで得られる形状は、上記したように、ソルダーレジスト開口部６と表面が接触しない非接触部Ｐ２により開口している箇所ができる。また、図４（ｃ）に示すように、前記凸部６ａにより規制されて、半田バンプ１１とソルダーレジスト開口部６とが接触する接触部Ｐ１ができる。
【００２８】
図５は、本発明の第４の実施の形態に係わり、図５（ａ）は、パッド電極の２本のリード線が一直線上で対称の位置に形成されている場合で、レジスト開口部の中心とパッド電極のバターン中心が同一でレジスト開口部の形状は、中心に向かって凹部を形成した状態の裏面側の平面図、図５（ｂ）は、図５（ａ）のＦ−Ｆ線断面図、図５（ｃ）は、図５（ａ）のＧ−Ｇ線断面図である。
【００２９】
図５（ａ）において、上記した第３の実施の形態と同様に、パッド電極４の電極パターンの中心Ｃ１と、ソルダーレジスト開口部６の中心Ｃ２とが一致している。ソルダーレジスト開口部６の形状は、その中心に向かって対向する円弧の一部において、複数箇所に凹部６ｂを形成することにより、図５（ｂ）に示すように、ソルダーレジスト開口部６と半田バンプ１１の表面が接触しない非接触部Ｐ２により開口している箇所ができる。また、図５（ｃ）に示すように、前記レジスト開口部により規制されて、半田バンプ１１とソルダーレジスト開口部６とが接触する接触部Ｐ１ができる。
【００３０】
以上、４つの実施の形態について説明したが、上述したように、ソルダーレジスト開口部６の大きさ、半田バンプ１１の大きさとパンプ間のピッチ等は変えることなく、半田がパッド電極４のパターンに溶融して働く表面張力のみで得られる形状は、ソルダーレジスト開口部６と半田バンプ１１の表面が接触する接触部Ｐ１と、接触しない非接触部Ｐ２により開口している箇所とができる。従って、洗浄によりソルダーレジスト開口部６と半田バンプ１１との間に残ったフラックス等の不純物は、開口している非接触部Ｐ２近傍より容易に排出され、半導体パッケージ１２Ｂのマザーボードとの接続信頼性をアップすることができる。
【００３１】
【発明の効果】
本発明の半導体パッケージによれば、ソルダーレジスト開口部の中心と半田バンプの中心とをずらすことにより、半田がパッド電極のパターンに溶融して働く表面張力のみで得られる形状は、ソルダーレジスト開口部と半田バンプの表面が接触する接触部と、接触しない非接触部により開口している箇所とができるので、洗浄によりソルダーレジスト開口部と半田バンプとの間に残ったフラックス等の不純物は、開口している非接触部近傍より容易に排出され、半導体パッケージのマザーボードとの接続信頼性をアップすることができる。
【００３３】
従って、何ら生産工数をアップすることなく、マザーボードとの信頼性を向上した顧客から要望されているＢＧＡ・ＮＳＭＤ半導体パッケージを提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係わる半導体パッケージの断面図である。
【図２】本発明の第１の実施の形態に係わり、図２（ａ）は、レジスト開口部の中心とパッド電極のパターン中心がずれている状態のレジスト開口部の部分平面図、図２（ｂ）は、図２（ａ）のＢ−Ｂ線断面図である。
【図３】本発明の第２の実施の形態に係わり、図３（ａ）は、レジスト開口部の中心とパッド電極のバターン中心がずれている状態のレジスト開口部の部分平面図、図３（ｂ）は、図３（ａ）のＣ−Ｃ線断面図である。
【図４】本発明の第３の実施の形態に係わり、図４（ａ）は、レジスト開口部の中心とパッド電極のバターン中心が同一でレジスト開口部の形状は、中心に向かって円弧の一部に凸部を形成した状態のリジスト開口部の部分平面図、図４（ｂ）は、図４（ａ）のＤ−Ｄ線断面図、図４（ｃ）は、図４（ａ）のＥ−Ｅ線断面図である。
【図５】本発明の第４の実施の形態に係わり、図５（ａ）は、レジスト開口部の中心とパッド電極のバターン中心が同一でレジスト開口部の形状は、中心に向かって円弧の一部に凹部を形成した状態のリジスト開口部の部分平面図、図５（ｂ）は、図５（ａ）のＦ−Ｆ線断面図、図５（ｃ）は、図５（ａ）のＧ−Ｇ線断面図である。
【図６】従来のＢＧＡ・ＭＳＤ型半導体パッケージの部分断面図である。
【図７】従来のＢＧＡ・ＮＳＭＤ型半導体パッケージの部分断面図である。
【図８】図８（ａ）は、図７のレジスト開口部の部分平面図、図８（ｂ）は、図８（ａ）のＡ−Ａ線断面図である。
【符号の説明】
１ 回路基板
２ スルーホール
４ パッド電極
５ レジスト膜
６ ソルダーレジスト開口部
７ ＩＣチップ
９ 封止樹脂
１０ 半田ボール
１１ 半田バンプ
１２Ｂ ＮＳＭＤ型半導体パッケージ
Ｐ１ 半田バンプとソルダーレジスト開口部との接触部
Ｐ２ 半田バンプとソルダーレジスト開口部との非接触部
Claims (1)
- 回路基板にＩＣチップを実装し、前記回路基板上に形成された外部接続用のパッド電極上に半田による半田バンプを形成する半導体パッケージにおいて、
前記パッド電極形成面には所定部分にソルダーレジスト膜が形成されていて、該ソルダーレジスト膜には前記パッド電極を露出させるソルダーレジスト開口部が形成されており、前記パッド電極と前記ソルダーレジスト開口部とは共に円形形状で出来ていて、しかも前記パッド電極は前記ソルダーレジスト開口部より小さく形成され、
前記パッド電極の中心位置と前記ソルダーレジスト開口部の中心位置をずらすことで、半田が前記パッド電極に溶融して働く表面張力のみで得られる前記半田バンプの形状は、前記ソルダーレジスト開口部と前記半田バンプの表面とが接触する接触部と、接触しない非接触部とを有することを特徴とする半導体パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20767898A JP3875407B2 (ja) | 1998-07-23 | 1998-07-23 | 半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20767898A JP3875407B2 (ja) | 1998-07-23 | 1998-07-23 | 半導体パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000040764A JP2000040764A (ja) | 2000-02-08 |
| JP3875407B2 true JP3875407B2 (ja) | 2007-01-31 |
Family
ID=16543768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20767898A Expired - Fee Related JP3875407B2 (ja) | 1998-07-23 | 1998-07-23 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3875407B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6787918B1 (en) * | 2000-06-02 | 2004-09-07 | Siliconware Precision Industries Co., Ltd. | Substrate structure of flip chip package |
| JP5501562B2 (ja) * | 2007-12-13 | 2014-05-21 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
| JP5142967B2 (ja) | 2008-12-10 | 2013-02-13 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1998
- 1998-07-23 JP JP20767898A patent/JP3875407B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000040764A (ja) | 2000-02-08 |
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