KR100587033B1 - 칩 사이즈 패키지의 제조 방법 - Google Patents
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Abstract
본 발명은 칩 사이즈 패키지의 제조 방법을 개시한다. 개시된 본 발명은, 복수개의 반도체 칩이 구성된 웨이퍼 표면에 절연층을 도포한 후, 절연층을 식각하여 각 반도체 칩의 본딩 패드를 노출시킨다. 절연층상에 본딩 패드와 대응하는 수만큼 더미 패드를 형성한다. 더미 패드와 본딩 패드를 금속 와이어로 전기적으로 연결한다. 절연층상에 봉지제를 도포한 후, 봉지제 표면을 연마하여 금속 와이어의 중간부를 봉지제로부터 노출시킨다. 노출된 금속 와이어의 중간부에 전도성 범프를 형성하고, 솔더 볼을 전도성 범프에 형성한 후, 스크라이브 라인을 따라 웨이퍼를 절단하여 개개의 반도체 칩으로 분리한다. 솔더 볼 형성 방법으로는, 솔더 페이스트를 전도성 범프에 프린트한 후, 리플로우 공정을 통해 구형의 솔더 볼을 형성한다. 다른 방안으로, 봉지제 표면 연마시, 금속 와이어의 중간부를 노출시키지 않고, 대신에 봉지제를 식각하여 금속 와이어의 중간부가 노출되는 볼 랜드를 형성한다. 볼 랜드내에 구형의 솔더 볼을 직접 마운트한다. 또는, 볼 랜드내에 접합 보조층을 형성하고, 솔더 볼을 접합 보조층에 마운트할 수도 있다. 또 다른 방안으로, 볼 랜드를 통해 노출된 2개의 금속 와이어 부분들중, 더미 패드에서 이어진 부분에만 봉지제를 도포하여 절연시킨 후, 볼 랜드에 접합 보조층을 형성하고, 솔더 볼을 접합 보조층에 마운트한다.
Description
도 1은 종래의 패키지를 나타낸 단면도.
도 2 내지 도 19는 본 발명의 실시예 1에 따른 패키지의 제조 과정을 순차적으로 나타낸 도면.
도 20 및 도 24는 본 발명의 실시예 2에 따른 패키지 제조 과정을 나타낸 단면도.
도 25 및 도 26은 본 발명의 실시예 3에 따른 패키지 제조 과정을 나타낸 단면도.
도 27 내지 도 29는 본 발명의 실시예 4에 따른 패키지 제조 과정을 순차적으로 나타낸 단면도.
- 도면의 주요 부분에 대한 부호의 설명 -
10 ; 웨이퍼 11 ; 본딩 패드
12 ; 더미 패드 20 ; 절연층
30 ; 금속 와이어 60 ; 봉지제
70 ; 도전성 범프 90 ; 솔더 볼
100 ; 접합 보조층
본 발명은 칩 사이즈 패키지의 제조 방법에 관한 것으로서, 보다 구체적으로는 칩 사이즈 패키지의 솔더 볼 형성 방법에 관한 것이다.
패키지의 한 예로서, 가장 범용으로 사용되고 있는 에스오제이(SOJ:Small Outline J-lead) 타입이 있고, 특수한 경우에 사용하는 지프(ZIP: Zigzag Inline Package) 타입이 있으며, 또 규격화되고 있는 메모리 카드(memory card)에 적합하도록 구성된 티에스오피(TSOP: Thin Small Outline Package) 타입 등이 있다.
이러한 패키지 제조 방법을 개략적으로 설명하면 다음과 같다.
먼저, 웨이퍼를 스크라이빙 라인을 따라 절단하는 소잉(sawing) 공정을 진행하여 개개의 반도체 칩으로 분리한 다음, 리드 프레임의 인너 리드를 각 반도체 칩에 부착하는 다이 어태치 공정을 진행한다.
이후 일정 온도에서 일정시간 동안 큐어링(curing)을 실시한 후, 반도체 칩의 패드와 리드 프레임의 인너 리드를 금속 와이어로 상호 연결시켜 전기적으로 연결시키는 와이어 본딩 공정을 수행한다.
와이어 본딩이 끝나면, 봉지제를 사용하여 반도체 칩을 몰딩하는 몰딩 공정을 수행한다. 이와 같이 반도체 칩을 몰딩해야만, 외부의 열적, 기계적 충격으로 부터 반도체 칩을 보호할 수가 있는 것이다.
상기와 같은 몰딩 공정이 완료된 후에는 아우터 리드을 도금하는 플래팅 공정, 아우터 리드를 지지하고 있는 댐바를 절단하는 트림 공정, 및 기판에 실장이 용이하도록 아우터 리드를 소정 형태로 절곡 형성하는 포밍 공정을 진행하여, 패키지를 제조한다.
이러한 공정으로 제작되는 일반적인 패키지에 대해, 패키지의 경박화를 위해 제시된 칩 사이즈 패키지는 반도체 칩의 크기가 패키지 크기 대비 80% 정도로 구현되는 패키지로서, 종래의 칩 사이즈 패키지 구조가 도 1에 도시되어 있다.
도 1에 나타낸 바와 같이, 반도체 칩(1)의 패드에 범프(2)가 형성되어 있고, 구리 재질의 금속 패턴이 형성된 패턴 테이프(3)가 범프(2)에 열압착에 의해 부착되어 전기적으로 연결된다. 전체가 봉지제(4)로 몰딩되고, 패턴 테이프(3)에 형성된 볼 랜드에 솔더 볼(5)이 마운트된 구조로 이루어져 있다.
그러나, 상기한 바와 같은 종래의 패키지의 두께는 반도체 칩(1)에 패턴 테이프(3)와 봉지제(4)의 두께가 합산되기 때문에, 경박화되는 패키지 발전 추세에 비추어보면 개선의 요지가 되어 왔다.
그리고, 범프(2)와 패턴 테이프(3)를 열압착할 때, 기계적 충격으로 범프(2) 또는 패턴 테이프(3)에 균열이 발생되는 문제점이 있었다.
또한, 볼 랜드의 금속면과 솔더 볼(5)이 반응하여, 계면에서 금속 화합물이 발생되어, 솔더 볼(5)의 접합 강도가 매우 취약해지는 문제점도 있었다.
특히, 패턴 테이프(3) 자체에는 이온 또는 수분이 잔존할 소지가 많아서, 패키지가 오동작을 일으키는 경우가 많았다. 또한, 패턴 테이프(3)내의 금속 패턴을 절연시키는 절연 필름이 손상되면, 쇼트가 발생된다. 그리고, 본딩 패드의 위치나 솔더 볼간의 피치나 위치가 변경될 때마다, 패턴 테이프(3)를 새로 설계해야만 하는 문제점도 있었다.
상기와 같은 문제점을 해소하기 위해 안출된 본 발명은, 패키지의 두께가 최소화되도록 하여, 패키지의 경박화를 실현할 수 있는 칩 사이즈 패키지의 제조 방법을 제공하는데 목적이 있다.
본 발명의 다른 목적은, 범프를 사용하지 않고 금속 와이어로 대체하여, 기계적 충격에 의한 본딩 패드의 파괴를 방지하는데 목적이 있다.
본 발명의 또 다른 목적은, 솔더 볼의 접합 강도를 대폭 강화시키는데 있다.
본 발명의 또 하나의 목적은, 패턴 테이프를 사용하지 않으므로써, 패턴 테이프로 인한 제반 문제점들을 해소시키는데 있다.
상기와 같은 목적을 달성하기 위해, 본 발명에 따른 칩 사이즈 패키지를 제조하는 방법은 복수개의 반도체 칩이 구성된 웨이퍼 표면에 절연층을 도포하고 상기 절연층을 식각하여 상기 반도체 칩의 본딩 패드를 노출시키는 단계; 상기 절연층상에 상기 본딩 패드와 동일한 갯수의 더미 패드를 형성하는 단계; 상기 더미 패드와 상기 본딩 패드 사이를 금속 와이어로 연결하는 단계; 상기 절연층 상에 봉지제로 상기 금속 와이어가 덮히도록 몰딩하는 단계; 상기 봉지제를 연마하여 상기 금속 와이어의 중간부를 노출시키는 단계; 상기 노출된 금속 와이어의 중간부에 솔더 볼을 형성하는 단계; 및 상기 웨이퍼를 스크라이브 라인을 따라 절단하여 개개의 반도체 칩의 단위로 분리하는 단계를 포함한다.
삭제
솔더 볼 형성 방법으로는, 솔더 페이스트를 전도성 범프에 프린트한 후, 리플로우 공정을 통해 구형의 솔더 볼을 형성한다. 다른 방안으로, 봉지제 표면 연마시, 금속 와이어의 중간부를 노출시키지 않고, 대신에 봉지제를 식각하여 금속 와이어의 중간부가 노출되는 볼 랜드를 형성한다. 볼 랜드내에 구형의 솔더 볼을 직접 마운트한다. 또는, 볼 랜드내에 접합 보조층을 형성하고, 솔더 볼을 접합 보조층에 마운트할 수도 있다. 또 다른 방안으로, 볼 랜드를 통해 노출된 2개의 금속 와이어 부분들중, 더미 패드에서 이어진 부분에만 봉지제를 도포하여 절연시킨 후, 볼 랜드에 접합 보조층을 형성하고, 솔더 볼을 접합 보조층에 마운트한다.
상기된 본 발명의 구성에 의하면, 솔더 볼을 형성하는 여러 가지 방법들에 의해 솔더 볼의 접합 강도가 대폭 강화된다. 따라서, 솔더 볼에 크랙이 발생되는 현상이 억제된다.
이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 설명한다.
[실시예 1]
도 2 내지 도 19는 본 발명의 실시예 1에 따른 칩 사이즈 패키지의 제조 방법을 순차적으로 나타낸 도면이다.
먼저, 도 2에 도시된 바와 같이, 복수개의 반도체 칩이 구성된 웨이퍼(10)를 회전 테이프(40)상에 올려놓고, 도 3과 같이 절연층(20)을 웨이퍼(10) 표면에 도포하면, 도 4와 같이 웨이퍼(10) 표면에 절연층(20)이 균일한 두께로 형성된다. 도 5는 회전 테이프(40)에서 반출된 웨이퍼(10)만을 확대해서 나타낸 도면이다.
그런 다음, 절연층(20)을 식각하여 도 6과 같이, 각 반도체 칩의 본딩 패드 를 노출시킨다. 도 7과 같이, 절연층(20)상에 더미 패드(12)를 형성하는데, 더미 패드(12)의 수는 본딩 패드(11)의 수와 일치되도록 한다. 이어서, 도 8과 같이, 금속 와이어(30)로 본딩 패드(11)와 더미 패드(12)를 전기적으로 연결한다.
그런 다음, 절연층(20) 상부를 봉지제(60)를 몰딩하는데, 이 몰딩 방법에는 도 9 내지 도 11에 도시된 3가지 방법이 있다. 먼저, 도 9에 도시된 방법은 도 2에서 사용되었던 회전 테이블(40)을 이용한 스핀 코팅 방법이다. 즉, 회전 테이프(40)상에 웨이퍼(10)을 올려놓은 후, 웨이퍼(10)를 회전시키면서 봉지제(60)를 스핀 코팅한다. 도 10에 도시된 방식은 몰드 다이를 이용한 압착 방법으로서, 하부 다이(50)에 웨이퍼(10)를 올려놓은 상태에서, 상하부 몰드 다이(51,50) 사이에 봉지제(60)를 삽입한 후, 상부 다이(51)를 눌러 열압착으로 봉지제(60)를 경화시킨다. 마지막으로, 도 11에 도시된 방법은 봉지제(60)를 단순히 도포하는 방법으로서, 본 실시예 1에서는 도 11에 도시된 방법이 사용된다.
계속해서, 도 12에서는 봉지제(60)가 금속 와이어(30)의 중간부보다 높게 도포된 상태를 도시하고 있다. 이러한 상태에서, 봉지제(60) 표면을 연마하여 금속 와이어(30)의 중간부 2개 부분을 봉지제(60)로부터 노출시킨다. 여기서, 금속 와이어(30)의 중간부 2개 부분이란 본딩 패드(11)로부터 이어진 부분과 더미 패드(12)로부터 이어진 부분을 가리킨다. 그런 다음, 도 14와 같이 연마제가 함유된 물을 노출된 금속 와이어(30) 중간부로 분사하여, 노출된 금속 와이어(30)의 중간부를 세척한다.
이어서, 도 15와 같이 노출된 금속 와이어(30)의 중간부에 금과 같은 도전성 범프(70)를 형성한다. 그런 다음, 도 16에 도시된 스텐실 마스크(80)를 이용해서 솔더 페이스트를 도전성 범프(70)상에 프린트한 후, 스텐실 마스크(80)를 제거한다. 이어서, 솔더 페이스트를 적외선으로 가열하는 리플로우 공정을 실시하면, 도 17과 같이 도전성 범프(70)상에 구형의 솔더 볼(90)이 형성된다.
마지막으로, 도 18과 같이 스크라이브 라인을 따라 웨이퍼(10)를 절단하면 개개의 반도체 칩으로 분리하면, 도 19와 같이 본 실시예 1에 따른 칩 사이즈 패키지가 완성된다.
[실시예 2]
도 20 내지 도 24는 본 발명의 실시예 2에 따른 칩 사이즈 패키지의 제조 방법을 순차적으로 나타낸 단면도이다.
먼저, 도 20과 도 13을 비교해보면, 봉지제(60)의 표면 연마시, 본 실시예 2에서는 금속 와이어(30)의 중간부를 봉지제(60)로부터 노출시키지 않는다. 대신에, 도 21과 같이, 봉지제(60)를 식각하여 금속 와이어(30)의 중간부가 노출되는 볼 랜드(61)를 형성한다. 그런 다음, 도 22와 같이 볼 랜드(61)의 저면에 도전성 범프(70)를 형성한 후, 도 23에 도시된 바와 같이, 플럭스(91)가 묻어 있는 구형의 솔더 볼(90)를 직접 도전성 범프(70)상에 올려놓은 다음, 리플로우 공정을 실시하면 도 24와 같이 구형의 솔더 볼(90)이 도전성 범프(70)에 견고히 접합된다.
본 실시예 2에서는, 구형의 솔더 볼(90)이 유동되는 것을 방지하는 볼 랜드(61)가 형성되어 있으므로, 실시예 1과는 달리 솔더 페이스트를 프린트하지 않고, 구형의 솔더 볼(90)를 도전성 범프(70)에 직접 마운트할 수 있다는 잇점이 있 다.
[실시예 3]
도 25 및 도 26은 본 발명의 실시예 3에 따른 칩 사이즈 패키지의 제조 방법을 순차적으로 나타낸 단면도이다.
본 실시예 3에서는 도전성 범프가 사용되지 않고 대신 접합 보조층(100)이 이용된다. 즉, 도 25와 같이 볼 랜드(61)에 접합 보조층(100:under bump metallurgy)를 형성한 후, 솔더 볼(90)을 도 26과 같이 접합 보조층(100)에 직접 마운트한다.
[실시예 4]
도 27 내지 도 29는 본 발명의 실시예 4에 따른 칩 사이즈 패키지의 제조 방법을 순차적으로 나타낸 단면도이다.
볼 랜드(61)를 형성하면, 전술된 바와 같이 금속 와이어(30)의 2개 부분이 볼 랜드(61)를 통해 노출된다. 이 중에서 본딩 패드(11)로부터 이어진 부분은 전기가 흐르는 부분이고, 반면에 더미 패드(12)로부터 이어진 부분은 전기가 흐르지 않는 부분이다. 그런데, 더미 패드(12)는 반도체 칩에 구성된 회로와 절연층(20)을 사이에 두고 근접배치되어 있기 때문에, 더미 패드(12)로부터 이어진 금속 와이어(30) 부분에 기생 캐패시턴스가 형성될 소지가 있다.
본 실시예 4에서는 기생 캐패시턴스 방지를 위한 것으로서, 도 27과 같이, 더미 패드(12)로부터 이어진 금속 와이어(30) 부분에 봉지제(62)를 도포하여, 전기적으로 절연시킨다. 그런 다음, 실시예 3과 마찬가지로 도 28과 같이 접합 보조층(100)을 볼 랜드에 형성한 후, 도 29와 같이 솔더 볼(90)을 접합 보조층(100)에 마운트하게 되면, 솔더 볼(90)에 기생 캐패시턴스가 형성되지 않게 되는 잇점이 있다.
이상에서 설명한 바와 같이, 본 발명에 의해 제안된 4가지 방법들에 의해서 솔더 볼의 접합 강도가 대폭 강화된다. 따라서, 솔더 볼에 크랙이 발생되는 현상이 억제된다.
또한, 범프 대신에 금속 와이어로 대체되므로써, 기계적 접합에 의해 본딩 패드가 파괴되는 현상이 방지된다.
그리고, 패턴 테이프가 사용되지 않게 되므로, 패턴 테이프로 인한 제반 문제점들이 근원적으로 해소된다.
이상에서는 본 발명에 의한 패키지를 제조하는 방법을 실시하기 위한 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.
Claims (5)
- 복수개의 반도체 칩이 구성된 웨이퍼 표면에 절연층을 도포하고 상기 절연층을 식각하여 상기 반도체 칩의 본딩 패드를 노출시키는 단계;상기 절연층상에 상기 본딩 패드와 동일한 갯수의 더미 패드를 형성하는 단계;상기 더미 패드와 상기 본딩 패드 사이를 금속 와이어로 연결하는 단계;상기 절연층 상에 봉지제로 상기 금속 와이어가 덮히도록 몰딩하는 단계;상기 봉지제를 연마하여 상기 금속 와이어의 중간부를 노출시키는 단계;상기 노출된 금속 와이어의 중간부에 솔더 볼을 형성하는 단계; 및상기 웨이퍼를 스크라이브 라인을 따라 절단하여 개개의 반도체 칩의 단위로 분리하는 단계를 포함하는 것을 특징으로 하는 칩 사이즈 패키지의 제조 방법.
- 제 1 항에 있어서, 상기 봉지제 연마시 금속 와이어의 중간부를 노출시키고, 상기 노출된 금속 와이어의 중간부에 도전성 범프를 형성한 후, 상기 도전성 범프에 솔더 페이스트를 프린트한 다음, 리플로우 공정을 통해 상기 솔더 페이스트를 구형의 솔더 볼로 형성하는 것을 특징으로 하는 칩 사이즈 패키지의 제조 방법.
- 제 1 항에 있어서, 상기 봉지제에 금속 와이어의 중간부가 노출되는 볼 랜드를 형성하고, 상기 볼 랜드 저면에 도전성 범프를 형성한 다음, 상기 도전성 범프 상에 구형의 솔더 볼을 직접 올려놓은 상태에서 리플로우 공정을 통해 솔더 볼을 형성하는 것을 특징으로 하는 칩 사이즈 패키지의 제조 방법.
- 제 1 항에 있어서, 상기 봉지제에 금속 와이어의 중간부가 노출되는 볼 랜드를 형성하고, 상기 볼 랜드에 접합 보조층을 형성한 다음, 상기 접합 보조층상에 구형의 솔더 볼을 직접 올려놓은 상태에서 리플로우 공정을 통해 솔더 볼을 형성하는 것을 특징으로 하는 칩 사이즈 패키지의 제조 방법.
- 제 4 항에 있어서, 상기 볼 랜드를 통해 노출된 금속 와이어의 두 부분중 더미 패드로부터 이어진 부분을 절연시키는 공정을 추가로 실시하는 것을 특징으로 하는 칩 사이즈 패키지의 제조 방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990024626A KR100587033B1 (ko) | 1999-06-28 | 1999-06-28 | 칩 사이즈 패키지의 제조 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990024626A KR100587033B1 (ko) | 1999-06-28 | 1999-06-28 | 칩 사이즈 패키지의 제조 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20010004041A KR20010004041A (ko) | 2001-01-15 |
KR100587033B1 true KR100587033B1 (ko) | 2006-06-07 |
Family
ID=19595858
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019990024626A KR100587033B1 (ko) | 1999-06-28 | 1999-06-28 | 칩 사이즈 패키지의 제조 방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100587033B1 (ko) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20010061849A (ko) * | 1999-12-29 | 2001-07-07 | 박종섭 | 웨이퍼 레벨 패키지 |
KR100583491B1 (ko) * | 2000-04-07 | 2006-05-24 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지 및 그 제조방법 |
KR100422346B1 (ko) * | 2001-06-12 | 2004-03-12 | 주식회사 하이닉스반도체 | 칩크기 패키지 구조 및 그 제조방법 |
KR101232353B1 (ko) * | 2010-12-23 | 2013-02-08 | 하나 마이크론(주) | 반도체 패키지 및 이를 제조하는 방법 |
-
1999
- 1999-06-28 KR KR1019990024626A patent/KR100587033B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR20010004041A (ko) | 2001-01-15 |
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