JP3831109B2 - 半導体パッケージ - Google Patents
半導体パッケージ Download PDFInfo
- Publication number
- JP3831109B2 JP3831109B2 JP07715998A JP7715998A JP3831109B2 JP 3831109 B2 JP3831109 B2 JP 3831109B2 JP 07715998 A JP07715998 A JP 07715998A JP 7715998 A JP7715998 A JP 7715998A JP 3831109 B2 JP3831109 B2 JP 3831109B2
- Authority
- JP
- Japan
- Prior art keywords
- connection electrode
- external connection
- pattern
- semiconductor package
- electrode pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Structure Of Printed Boards (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体パッケージの構造に係わり、更に詳しくは外部接続用の突起電極を有する半導体パッケージの構造に関するものである。
【０００２】
【従来の技術】
近年、半導体パッケージの小型化、高密度化に伴いベア・チップを直接フェイスダウンで、基板上に実装するフリップチップボンディングが開発されている。カメラ一体型ＶＴＲや携帯電話機等の登場により、ベア・チップと略同じ寸法の小型パッケージ、所謂ＣＳＰ（チップサイズ／スケール・パッケージ）を載せた携帯機器が相次いで登場してきている。最近ＣＳＰの開発は急速に進み、その市場要求が本格化している。
【０００３】
図４は、従来の半導体パッケージの製造工程を示している。図４（ａ）の回路基板形成工程では、両面銅張り回路基板に上下面接続用スルーホール穴（図示せず）と作業穴１２をあけた後、無電解銅メッキ及び電解銅メッキにより銅メッキ層を形成し、エッチングレジストをラミネートし、露光現像してパターンマスクを形成した後、エッチング液を用いてパターンエッチングを行うことにより、前記回路基板上の一方の面にＩＣ接続電極パターン（図示せず）を、他方の面に外部接続電極パターン（図示せず）を形成する。次にソルダーレジスト処理を行い、所定の部分にレジスト膜を形成し、露呈したＩＣ接続電極パターンと外部接続電極パターンに金メッキを行い、複数のパッケージ用パターンを形成した集合回路基板１１が完成される。
【０００４】
図４（ｂ）に示すＩＣ実装工程では、前記集合回路基板１１上のＩＣ接続電極パターン面にＩＣチップ１３を乗せ、前記ＩＣ接続電極パターン（図示せず）とＩＣチップ１３のボンディングパットを、ワイヤーボンディング法（図示せず）により接続する。
【０００５】
図４（ｃ）に示す封止工程では、前記集合回路基板１１上に乗せたＩＣチップ１３を、封止樹脂１４により保護する。
【０００６】
図４（ｄ）に示すボール付け工程では、作業穴１２を基準にして外部接続電極パターンに半田ボールを乗せ、リフローすることで突起電極である外部電極半田ボール７が形成される。
【０００７】
図４（ｅ）に示す単個化工程は、作業穴１２を基準にして、プレス抜き等により集合回路基板１１より、単個の半導体パッケージ２０を分離して、半導体パッケージを完成させる。分離する部分は、半導体パッケージ外周線Ａで示した。
上述のＩＣ実装工程の説明ではワイヤーボンディング法を使ったが、ＩＣ実装法はこの方式に限らず、フリップチップ法の場合もある。また、ＩＣ実装面と外部接続電極パターンは、反対面であったり、逆に同一面であったりする。
【０００８】
図５は，図４（ｄ）に示したボール付け工程の従来例を説明したものであり、（ａ）は平面図、（ｂ）は半田ボール付けを示す断面図、（ｃ）はリフロー後を示す断面図である。集合回路基板１１は作業穴１２を基準にしてボール付け治具に固定される。さらに、図５（ｂ）のごとく作業穴１２を基準にして、外部接続電極パターン３上に半田フラックスが塗布されて、半田ボール１５が載置され、図５（ｃ）のごとくリフローする事で突起電極の外部電極半田ボール７が形成される。
【０００９】
図６は、単個化した半導体パッケージをマザーボードに実装する従来の製造工程を説明したものである。最初に、半導体パッケージの外部接続電極パターンに対応したマザーボードの電極部に半田ペーストが印刷される。対応した半導体パッケージは、回路基板の外形を基準として位置合わせされ、半田ペーストが印刷されたマザーボードへ載置される。その後マザーボードはリフローされ、半導体パッケージが接続される。最後に洗浄して終了する。
【００１０】
しかしながら、前述したマザーボードへのパッケージ実装工程では、外部接続電極パターンのピッチが小さくなると、従来の半導体パッケージでは、半導体パッケージの外形基準に対する外部接続電極パターンの位置精度が充分でないため、外形基準による半導体パッケージの載置精度が悪く、正常に搭載できない問題が発生してきた。また外形基準のため、半導体パッケージ載置時、方向性の確認ができない問題もあった。
【００１１】
図７は、前述したマザーボードへのパッケージ実装工程を改善した製造工程である。前述同様、マザーボードの電極部に半田ペーストが印刷される。半導体パッケージは、その全ての外部電極半田ボール７をパターン認識することで、その位置を確認し、半田ペーストの印刷されたマザーボードへ載置される。その後マザーボードはリフローされ、半導体パッケージが接続される。最後に洗浄して終了する。
【００１２】
【発明が解決しようとする課題】
しかしながら、前述した半導体パッケージの構造には次のような問題点がある。即ち、小型パッケージであるＣＳＰにおいては、従来の半導体パッケージ製造工程では、集合基板の作業穴に対する外部接続電極パターンの位置精度が一定のため、外部接続電極パターンピッチが小さくなるに連れ、作業穴に対する外部接続電極パターンの位置精度が不足して、突起電極である半田ボールが、正常に接続できない等の問題があった。また、半導体パッケージをマザーボード実装する時、半導体パッケージの外形基準で載置した場合も同様に、位置精度が不足して、正常な位置に載置できない。また、突起電極をパターン認識して載置した場合、パターン認識面が大きいため、パターン認識をもった実装装置が高価になる、サイクルタイムが長くなり生産性が低くなる、突起電極の配置によってはパッケージの方向性の認識ができない等の問題があった。
【００１３】
本発明は、上記従来の課題に鑑みなされたものであり、その目的は、小型携帯機器等に搭載するＣＳＰ用半導体パッケージにおいて、半導体パッケージ製造に於いては、半田ボールの載置精度が良く、マザーボード実装に於いては、載置精度が良く、方向性の確認が容易にできる半導体パッケージを提供するものである。
【００１４】
【課題を解決するための手段】
上記の目的を達成するために本発明は、回路基板の一方の面にＩＣチップを実装し、他方の面にエリアアレイ状に外部接続電極パターンがある半導体パッケージにおいて、前記回路基板は、前記外部接続電極パターン用の位置合わせパターンを有しており、前記位置合わせパターンは、前記外部接続電極パターン面と同一面で且つ前記外部接続電極パターンの最外周パターンより内側にあってしかも前記外部接続電極パターンのグリッド位置に対してほぼハーフグリッドずれた位置に形成されており、前記外部接続電極パターン形成工程の中の銅パターン形成工程またはソルダーレジスト形成工程と同一工程で形成されたパターンを使うことを特徴とするものである。
【００１５】
また、前記位置合わせパターンは、前記外部接続電極パターンより小さいパターンで形成されていることを特徴とするものである。
【００１７】
また、前記位置合わせパターンは、２箇所あってその形状が互いに異なることを特徴とするものである。
【００１９】
また、前記外部接続電極パターンは、一定のグリッド位置に配置されていて、突起電極で形成されていることを特徴とするものである。
【００２２】
また、前記突起電極は、半田ボールであることを特徴とするものである。
【００２３】
【発明の実施の形態】
以下図面に基づいて本発明における半導体パッケージの構造について説明する。図１及び図２は本発明の実施の形態で、半導体パッケージ用基板の説明図である。図３は本発明の半導体用パッケージ基板をマザーボードに搭載する製造工程を示す説明図である。従来技術と同一部材は同一符号で示す。
【００２４】
図１（ａ）は、本発明の半導体パッケージを外部接続電極パターン面から見たものである。外部接続電極パターン３は、半導体パッケージ基板１上のグリッド上に配置され、突起電極の間には、位置合わせパターン２ａ、２ｂの二つが配置されている。位置合わせパターン２ａは四角形状で、位置合わせパターン２ｂは円形状であり、それぞれの形状が互いに異なっているため、この違いによって半導体パッケージの方向を確認することができるようになっている。
【００２５】
図１（ｂ）は、図１（ａ）の位置合わせパターン２ａ、２ｂの部分を示すＡ−Ａ’断面図、外部接続電極パターン３のＢ−Ｂ’断面図及び外部接続電極パターン３に外部電極半田ボール７が接続された断面図である。位置合わせパターン２ａは、ソルダーレジスト５に囲まれた銅パターンにより構成される。この場合外部接続電極パターン３は、ソルダーレジスト５に囲まれた銅パターン４により構成される。即ち、位置合わせパターン２ａ、２ｂと外部接続電極パターン３は基板製造工程の中の同一の銅パターン形成工程で構成されるため、両者の位置精度は正確であり、両者の位置ずれなどの問題は全く無いものである。
【００２６】
本発明のボール付け工程では、作業穴１２を使って回路基板を仮合わせし、その後、位置合わせパターン２ａ、２ｂをパターン認識して、外部接続電極パターン３上にフラックス及び半田ボール１５を載置し、リフローして外部電極半田ボール７を接続する。位置合わせパターン２ａ、２ｂと外部接続電極パターン３の間には、外部接続電極パターンのピッチに依存する位置精度の問題はないため、容易に外部電極半田ボール７を外部接続電極パターン３へ接続できる。
【００２７】
次に位置合わせパターンの他の実施形態を示す。図１（ｃ）は、図１（ａ）の位置合わせパターン２ａ、２ｂのＡ−Ａ’断面図、外部接続電極パターン３のＢ−Ｂ’断面図及び外部接続電極パターン３に外部電極半田ボール７が接続された断面図である。位置合わせパターン２ａ、２ｂは、銅パターン４上に印刷されたソルダーレジスト５の開口部により構成される。外部接続電極パターン３の形状とその位置は、銅パターン４の中心部を露呈するように開口したソルダーレジスト５により構成される。位置合わせパターン２ａ、２ｂと外部接続電極パターン３の位置は、基板製造工程中の同一のソルダーレジスト形成工程で構成されるため、両者の位置精度は正確であり、両者の位置ずれなどの問題は全く無いものである。
【００２８】
前述の実施形態と同様に、本実施形態のボール付け工程（ｄ）では、作業穴１２を使って回路基板を仮合わせし、その後、位置合わせパターン２ａ、２ｂをパターン認識し、外部接続電極パターン３上にフラックス及び半田ボール１５を載置し、リフローして外部電極半田ボール７を接続する。位置合わせパターン２と外部接続電極パターン３間には、外部接続電極パターンのピッチに依存する位置精度の問題はないため、容易に外部電極半田ボール７を外部接続電極パターン３へ接続できる。なお、図１（ｃ）において、銅パターン４はなくても位置合わせパターンは形成できるものである。
【００２９】
図２は、本発明の半導体パッケージにおける外部接続電極パターン３と位置合わせパターン２とスルーホール９の位置関係を説明したものである。外部接続電極パターン３は外部接続電極パターングリッド線８の交点上に配置される。スルーホール９は外部接続電極パターングリッド線よりほぼハーフグリッドずれたスルーホールグリッド線１０の交点上に配置できる。例えば、外部接続電極パターングリッドが（ｎ）グリッドある場合、外部接続電極パターンは（ｎ×ｎ）数できる。この場合、スルーホールグリッドは（ｎ＋１）グリッド可能となり、スルーホール可能数は（（ｎ＋１）×（ｎ＋１））となる。ＩＣ搭載面と外部接続電極パターン面を電気的に接続するスルーホールの数は、外部接続電極パターンの数だけ必要なため、スルーホール形成可能な位置に形成できる位置合わせパターン２は（２ｎ＋１）箇所可能となる。これは最低でも３箇所可能なことを示している。位置合わせパターン２をパターン認識する場合、最低２箇所必要であり、さらに、これらの位置合わせパターン形状を変えることで、単純な位置合わせだけでなく、方向性の指示も可能となる。
【００３０】
図３は、本発明の半導体パッケージをマザーボードに実装する製造法を説明したものである。最初に、突起電極付半導体パッケージの外部接続電極パターンに対応したマザーボードの電極部に半田ペーストが印刷される。従来法とは違い、対応した半導体パッケージは、外部接続電極パターン３面に形成された位置合わせパターン２をパターン認識し、位置合わせされ、半田ペーストが塗布されたマザーボードへ載置される。その後、マザーボードはリフローされ、半導体パッケージが、接続される。外部接続電極パターン３と位置合わせパターン２間は、外部接続電極パターンピッチに依存した位置精度の問題はなく、予め規定された位置に位置合わせパターン２があるため、装置は高価にならず、認識時間も短くできる。さらに、位置合わせパターン２を２箇所設け、そのパターンを変えることで、半導体パッケージをマザーボードに載置するときに、方向性の確認もできる。
【００３１】
【発明の効果】
以上説明したように、本発明の構造の半導体パッケージは、半導体パッケージ自体に外部接続電極パターンと同一工程で形成された位置合わせパターンがあるため、外部接続電極パターンと位置合わせパターンは外部接続電極パターンピッチに依存しないため、パッケージ製造工程で半田ボールの載置性及び生産性の優れたパッケージを提供でき、さらに半導体パッケージをマザーボードに接続するときに位置合わせパターンと外部接続電極パターンの位置精度が良いため、搭載性及び生産性の優れた半導体パッケージを提供することが可能である。
また位置合わせパターンは、外部接続電極パターン面と同一面で、且つスルーホール形成可能領域にあるので、位置合わせパターン用の特別な領域を確保する必要がない。
さらに位置合わせパターンは、その形状が互いに異なるので、パッケージの方向を認識することも可能である。
【図面の簡単な説明】
【図１】本発明の実施の形態に係わる半導体パッケージの外部接続電極パターン面の説明図である。
【図２】本発明の実施の形態に係わる半導体パッケージにおける外部接続電極パターンと位置合わせパターンの説明図である。
【図３】本発明の半導体パッケージのマザーボードへの搭載を示す説明図である。
【図４】半導体パッケージの製造工程で、回路基板形成工程、ＩＣ実装工程、封止工程、ボール付け工程、単個化工程を示す説明図である。
【図５】ＢＧＡ半導体パッケージの製造工程で、回路基板形成工程、ＩＣ実装工程、樹脂封止工程を示す説明図である。
【図６】従来の半導体パッケージのマザーボードへの搭載を示す説明図である。
【図７】従来の半導体パッケージのマザーボードへの搭載を示す他の説明図である。
【符号の説明】
１ 半導体パッケージ基板
２ 位置合わせパターン
３ 外部接続電極パターン
４ 銅パターン
５ ソルダーレジスト
６ 基材
７ 外部電極半田ボール
８ 外部接続電極パターングリッド線
９ スルーホール
１０ スルーホールグリッド位置
１１ 集合回路基板
１２ 作業穴
１３ ＩＣ
１４ 封止樹脂
１５ 半田ボール
２０ 半導体パッケージ
【発明の属する技術分野】
本発明は半導体パッケージの構造に係わり、更に詳しくは外部接続用の突起電極を有する半導体パッケージの構造に関するものである。
【０００２】
【従来の技術】
近年、半導体パッケージの小型化、高密度化に伴いベア・チップを直接フェイスダウンで、基板上に実装するフリップチップボンディングが開発されている。カメラ一体型ＶＴＲや携帯電話機等の登場により、ベア・チップと略同じ寸法の小型パッケージ、所謂ＣＳＰ（チップサイズ／スケール・パッケージ）を載せた携帯機器が相次いで登場してきている。最近ＣＳＰの開発は急速に進み、その市場要求が本格化している。
【０００３】
図４は、従来の半導体パッケージの製造工程を示している。図４（ａ）の回路基板形成工程では、両面銅張り回路基板に上下面接続用スルーホール穴（図示せず）と作業穴１２をあけた後、無電解銅メッキ及び電解銅メッキにより銅メッキ層を形成し、エッチングレジストをラミネートし、露光現像してパターンマスクを形成した後、エッチング液を用いてパターンエッチングを行うことにより、前記回路基板上の一方の面にＩＣ接続電極パターン（図示せず）を、他方の面に外部接続電極パターン（図示せず）を形成する。次にソルダーレジスト処理を行い、所定の部分にレジスト膜を形成し、露呈したＩＣ接続電極パターンと外部接続電極パターンに金メッキを行い、複数のパッケージ用パターンを形成した集合回路基板１１が完成される。
【０００４】
図４（ｂ）に示すＩＣ実装工程では、前記集合回路基板１１上のＩＣ接続電極パターン面にＩＣチップ１３を乗せ、前記ＩＣ接続電極パターン（図示せず）とＩＣチップ１３のボンディングパットを、ワイヤーボンディング法（図示せず）により接続する。
【０００５】
図４（ｃ）に示す封止工程では、前記集合回路基板１１上に乗せたＩＣチップ１３を、封止樹脂１４により保護する。
【０００６】
図４（ｄ）に示すボール付け工程では、作業穴１２を基準にして外部接続電極パターンに半田ボールを乗せ、リフローすることで突起電極である外部電極半田ボール７が形成される。
【０００７】
図４（ｅ）に示す単個化工程は、作業穴１２を基準にして、プレス抜き等により集合回路基板１１より、単個の半導体パッケージ２０を分離して、半導体パッケージを完成させる。分離する部分は、半導体パッケージ外周線Ａで示した。
上述のＩＣ実装工程の説明ではワイヤーボンディング法を使ったが、ＩＣ実装法はこの方式に限らず、フリップチップ法の場合もある。また、ＩＣ実装面と外部接続電極パターンは、反対面であったり、逆に同一面であったりする。
【０００８】
図５は，図４（ｄ）に示したボール付け工程の従来例を説明したものであり、（ａ）は平面図、（ｂ）は半田ボール付けを示す断面図、（ｃ）はリフロー後を示す断面図である。集合回路基板１１は作業穴１２を基準にしてボール付け治具に固定される。さらに、図５（ｂ）のごとく作業穴１２を基準にして、外部接続電極パターン３上に半田フラックスが塗布されて、半田ボール１５が載置され、図５（ｃ）のごとくリフローする事で突起電極の外部電極半田ボール７が形成される。
【０００９】
図６は、単個化した半導体パッケージをマザーボードに実装する従来の製造工程を説明したものである。最初に、半導体パッケージの外部接続電極パターンに対応したマザーボードの電極部に半田ペーストが印刷される。対応した半導体パッケージは、回路基板の外形を基準として位置合わせされ、半田ペーストが印刷されたマザーボードへ載置される。その後マザーボードはリフローされ、半導体パッケージが接続される。最後に洗浄して終了する。
【００１０】
しかしながら、前述したマザーボードへのパッケージ実装工程では、外部接続電極パターンのピッチが小さくなると、従来の半導体パッケージでは、半導体パッケージの外形基準に対する外部接続電極パターンの位置精度が充分でないため、外形基準による半導体パッケージの載置精度が悪く、正常に搭載できない問題が発生してきた。また外形基準のため、半導体パッケージ載置時、方向性の確認ができない問題もあった。
【００１１】
図７は、前述したマザーボードへのパッケージ実装工程を改善した製造工程である。前述同様、マザーボードの電極部に半田ペーストが印刷される。半導体パッケージは、その全ての外部電極半田ボール７をパターン認識することで、その位置を確認し、半田ペーストの印刷されたマザーボードへ載置される。その後マザーボードはリフローされ、半導体パッケージが接続される。最後に洗浄して終了する。
【００１２】
【発明が解決しようとする課題】
しかしながら、前述した半導体パッケージの構造には次のような問題点がある。即ち、小型パッケージであるＣＳＰにおいては、従来の半導体パッケージ製造工程では、集合基板の作業穴に対する外部接続電極パターンの位置精度が一定のため、外部接続電極パターンピッチが小さくなるに連れ、作業穴に対する外部接続電極パターンの位置精度が不足して、突起電極である半田ボールが、正常に接続できない等の問題があった。また、半導体パッケージをマザーボード実装する時、半導体パッケージの外形基準で載置した場合も同様に、位置精度が不足して、正常な位置に載置できない。また、突起電極をパターン認識して載置した場合、パターン認識面が大きいため、パターン認識をもった実装装置が高価になる、サイクルタイムが長くなり生産性が低くなる、突起電極の配置によってはパッケージの方向性の認識ができない等の問題があった。
【００１３】
本発明は、上記従来の課題に鑑みなされたものであり、その目的は、小型携帯機器等に搭載するＣＳＰ用半導体パッケージにおいて、半導体パッケージ製造に於いては、半田ボールの載置精度が良く、マザーボード実装に於いては、載置精度が良く、方向性の確認が容易にできる半導体パッケージを提供するものである。
【００１４】
【課題を解決するための手段】
上記の目的を達成するために本発明は、回路基板の一方の面にＩＣチップを実装し、他方の面にエリアアレイ状に外部接続電極パターンがある半導体パッケージにおいて、前記回路基板は、前記外部接続電極パターン用の位置合わせパターンを有しており、前記位置合わせパターンは、前記外部接続電極パターン面と同一面で且つ前記外部接続電極パターンの最外周パターンより内側にあってしかも前記外部接続電極パターンのグリッド位置に対してほぼハーフグリッドずれた位置に形成されており、前記外部接続電極パターン形成工程の中の銅パターン形成工程またはソルダーレジスト形成工程と同一工程で形成されたパターンを使うことを特徴とするものである。
【００１５】
また、前記位置合わせパターンは、前記外部接続電極パターンより小さいパターンで形成されていることを特徴とするものである。
【００１７】
また、前記位置合わせパターンは、２箇所あってその形状が互いに異なることを特徴とするものである。
【００１９】
また、前記外部接続電極パターンは、一定のグリッド位置に配置されていて、突起電極で形成されていることを特徴とするものである。
【００２２】
また、前記突起電極は、半田ボールであることを特徴とするものである。
【００２３】
【発明の実施の形態】
以下図面に基づいて本発明における半導体パッケージの構造について説明する。図１及び図２は本発明の実施の形態で、半導体パッケージ用基板の説明図である。図３は本発明の半導体用パッケージ基板をマザーボードに搭載する製造工程を示す説明図である。従来技術と同一部材は同一符号で示す。
【００２４】
図１（ａ）は、本発明の半導体パッケージを外部接続電極パターン面から見たものである。外部接続電極パターン３は、半導体パッケージ基板１上のグリッド上に配置され、突起電極の間には、位置合わせパターン２ａ、２ｂの二つが配置されている。位置合わせパターン２ａは四角形状で、位置合わせパターン２ｂは円形状であり、それぞれの形状が互いに異なっているため、この違いによって半導体パッケージの方向を確認することができるようになっている。
【００２５】
図１（ｂ）は、図１（ａ）の位置合わせパターン２ａ、２ｂの部分を示すＡ−Ａ’断面図、外部接続電極パターン３のＢ−Ｂ’断面図及び外部接続電極パターン３に外部電極半田ボール７が接続された断面図である。位置合わせパターン２ａは、ソルダーレジスト５に囲まれた銅パターンにより構成される。この場合外部接続電極パターン３は、ソルダーレジスト５に囲まれた銅パターン４により構成される。即ち、位置合わせパターン２ａ、２ｂと外部接続電極パターン３は基板製造工程の中の同一の銅パターン形成工程で構成されるため、両者の位置精度は正確であり、両者の位置ずれなどの問題は全く無いものである。
【００２６】
本発明のボール付け工程では、作業穴１２を使って回路基板を仮合わせし、その後、位置合わせパターン２ａ、２ｂをパターン認識して、外部接続電極パターン３上にフラックス及び半田ボール１５を載置し、リフローして外部電極半田ボール７を接続する。位置合わせパターン２ａ、２ｂと外部接続電極パターン３の間には、外部接続電極パターンのピッチに依存する位置精度の問題はないため、容易に外部電極半田ボール７を外部接続電極パターン３へ接続できる。
【００２７】
次に位置合わせパターンの他の実施形態を示す。図１（ｃ）は、図１（ａ）の位置合わせパターン２ａ、２ｂのＡ−Ａ’断面図、外部接続電極パターン３のＢ−Ｂ’断面図及び外部接続電極パターン３に外部電極半田ボール７が接続された断面図である。位置合わせパターン２ａ、２ｂは、銅パターン４上に印刷されたソルダーレジスト５の開口部により構成される。外部接続電極パターン３の形状とその位置は、銅パターン４の中心部を露呈するように開口したソルダーレジスト５により構成される。位置合わせパターン２ａ、２ｂと外部接続電極パターン３の位置は、基板製造工程中の同一のソルダーレジスト形成工程で構成されるため、両者の位置精度は正確であり、両者の位置ずれなどの問題は全く無いものである。
【００２８】
前述の実施形態と同様に、本実施形態のボール付け工程（ｄ）では、作業穴１２を使って回路基板を仮合わせし、その後、位置合わせパターン２ａ、２ｂをパターン認識し、外部接続電極パターン３上にフラックス及び半田ボール１５を載置し、リフローして外部電極半田ボール７を接続する。位置合わせパターン２と外部接続電極パターン３間には、外部接続電極パターンのピッチに依存する位置精度の問題はないため、容易に外部電極半田ボール７を外部接続電極パターン３へ接続できる。なお、図１（ｃ）において、銅パターン４はなくても位置合わせパターンは形成できるものである。
【００２９】
図２は、本発明の半導体パッケージにおける外部接続電極パターン３と位置合わせパターン２とスルーホール９の位置関係を説明したものである。外部接続電極パターン３は外部接続電極パターングリッド線８の交点上に配置される。スルーホール９は外部接続電極パターングリッド線よりほぼハーフグリッドずれたスルーホールグリッド線１０の交点上に配置できる。例えば、外部接続電極パターングリッドが（ｎ）グリッドある場合、外部接続電極パターンは（ｎ×ｎ）数できる。この場合、スルーホールグリッドは（ｎ＋１）グリッド可能となり、スルーホール可能数は（（ｎ＋１）×（ｎ＋１））となる。ＩＣ搭載面と外部接続電極パターン面を電気的に接続するスルーホールの数は、外部接続電極パターンの数だけ必要なため、スルーホール形成可能な位置に形成できる位置合わせパターン２は（２ｎ＋１）箇所可能となる。これは最低でも３箇所可能なことを示している。位置合わせパターン２をパターン認識する場合、最低２箇所必要であり、さらに、これらの位置合わせパターン形状を変えることで、単純な位置合わせだけでなく、方向性の指示も可能となる。
【００３０】
図３は、本発明の半導体パッケージをマザーボードに実装する製造法を説明したものである。最初に、突起電極付半導体パッケージの外部接続電極パターンに対応したマザーボードの電極部に半田ペーストが印刷される。従来法とは違い、対応した半導体パッケージは、外部接続電極パターン３面に形成された位置合わせパターン２をパターン認識し、位置合わせされ、半田ペーストが塗布されたマザーボードへ載置される。その後、マザーボードはリフローされ、半導体パッケージが、接続される。外部接続電極パターン３と位置合わせパターン２間は、外部接続電極パターンピッチに依存した位置精度の問題はなく、予め規定された位置に位置合わせパターン２があるため、装置は高価にならず、認識時間も短くできる。さらに、位置合わせパターン２を２箇所設け、そのパターンを変えることで、半導体パッケージをマザーボードに載置するときに、方向性の確認もできる。
【００３１】
【発明の効果】
以上説明したように、本発明の構造の半導体パッケージは、半導体パッケージ自体に外部接続電極パターンと同一工程で形成された位置合わせパターンがあるため、外部接続電極パターンと位置合わせパターンは外部接続電極パターンピッチに依存しないため、パッケージ製造工程で半田ボールの載置性及び生産性の優れたパッケージを提供でき、さらに半導体パッケージをマザーボードに接続するときに位置合わせパターンと外部接続電極パターンの位置精度が良いため、搭載性及び生産性の優れた半導体パッケージを提供することが可能である。
また位置合わせパターンは、外部接続電極パターン面と同一面で、且つスルーホール形成可能領域にあるので、位置合わせパターン用の特別な領域を確保する必要がない。
さらに位置合わせパターンは、その形状が互いに異なるので、パッケージの方向を認識することも可能である。
【図面の簡単な説明】
【図１】本発明の実施の形態に係わる半導体パッケージの外部接続電極パターン面の説明図である。
【図２】本発明の実施の形態に係わる半導体パッケージにおける外部接続電極パターンと位置合わせパターンの説明図である。
【図３】本発明の半導体パッケージのマザーボードへの搭載を示す説明図である。
【図４】半導体パッケージの製造工程で、回路基板形成工程、ＩＣ実装工程、封止工程、ボール付け工程、単個化工程を示す説明図である。
【図５】ＢＧＡ半導体パッケージの製造工程で、回路基板形成工程、ＩＣ実装工程、樹脂封止工程を示す説明図である。
【図６】従来の半導体パッケージのマザーボードへの搭載を示す説明図である。
【図７】従来の半導体パッケージのマザーボードへの搭載を示す他の説明図である。
【符号の説明】
１ 半導体パッケージ基板
２ 位置合わせパターン
３ 外部接続電極パターン
４ 銅パターン
５ ソルダーレジスト
６ 基材
７ 外部電極半田ボール
８ 外部接続電極パターングリッド線
９ スルーホール
１０ スルーホールグリッド位置
１１ 集合回路基板
１２ 作業穴
１３ ＩＣ
１４ 封止樹脂
１５ 半田ボール
２０ 半導体パッケージ
Claims (5)
- 回路基板の一方の面にＩＣチップを実装し、他方の面にエリアアレイ状に外部接続電極パターンがある半導体パッケージにおいて、
前記回路基板は、前記外部接続電極パターン用の位置合わせパターンを有しており、
前記位置合わせパターンは、前記外部接続電極パターン面と同一面で且つ前記外部接続電極パターンの最外周パターンより内側にあってしかも前記外部接続電極パターンのグリッド位置に対してほぼハーフグリッドずれた位置に形成されており、前記外部接続電極パターン形成工程の中の銅パターン形成工程またはソルダーレジスト形成工程と同一工程で形成されたパターンを使うことを特徴とする半導体パッケージ。 - 前記位置合わせパターンは、前記外部接続電極パターンより小さいパターンで形成されていることを特徴とする請求項１記載の半導体パッケージ。
- 前記位置合わせパターンは、２箇所あってその形状が互いに異なることを特徴とする請求項１又は２記載の半導体パッケージ。
- 前記外部接続電極パターンは、一定のグリッド位置に配置されていて、突起電極で形成されていることを特徴とする請求項１から３のいずれか１つに記載の半導体パッケージ。
- 前記突起電極は、半田ボールであることを特徴とする請求項４記載の半導体パッケージ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07715998A JP3831109B2 (ja) | 1998-03-25 | 1998-03-25 | 半導体パッケージ |
| TW087120893A TW421980B (en) | 1997-12-22 | 1998-12-16 | Electronic component device, its manufacturing process, and collective circuits |
| US09/216,932 US6219912B1 (en) | 1997-12-22 | 1998-12-21 | Method for manufacture electronic component device |
| KR1019980056724A KR100589530B1 (ko) | 1997-12-22 | 1998-12-21 | 전자 부품 장치, 그 제조 방법 및 집합 회로 기판 |
| US09/569,310 US6324068B1 (en) | 1997-12-22 | 2000-05-11 | Electronic component device, and main board for circuit boards |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07715998A JP3831109B2 (ja) | 1998-03-25 | 1998-03-25 | 半導体パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11274361A JPH11274361A (ja) | 1999-10-08 |
| JP3831109B2 true JP3831109B2 (ja) | 2006-10-11 |
Family
ID=13626026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07715998A Expired - Fee Related JP3831109B2 (ja) | 1997-12-22 | 1998-03-25 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3831109B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3827497B2 (ja) | 1999-11-29 | 2006-09-27 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| JP3711341B2 (ja) * | 2001-04-27 | 2005-11-02 | 沖電気工業株式会社 | 半導体装置 |
| JP4592413B2 (ja) | 2004-12-27 | 2010-12-01 | 三洋電機株式会社 | 回路装置 |
| JP5444382B2 (ja) * | 2012-01-16 | 2014-03-19 | ルネサスエレクトロニクス株式会社 | 樹脂封止型半導体装置 |
-
1998
- 1998-03-25 JP JP07715998A patent/JP3831109B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11274361A (ja) | 1999-10-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6589810B1 (en) | BGA package and method of fabrication | |
| US8450853B2 (en) | Semiconductor device and a method of manufacturing the same, and an electronic device | |
| EP1213754A2 (en) | Fabrication process of semiconductor package and semiconductor package | |
| KR100589530B1 (ko) | 전자 부품 장치, 그 제조 방법 및 집합 회로 기판 | |
| JP5795196B2 (ja) | 半導体パッケージ | |
| US6664618B2 (en) | Tape carrier package having stacked semiconductor elements, and short and long leads | |
| KR20120041010A (ko) | 반도체 패키지 및 그 제조 방법 | |
| KR0185570B1 (ko) | 칩 스케일 패키지의 제조 방법 | |
| US6465886B1 (en) | Semiconductor device having circuit pattern and lands thereon | |
| US20090152731A1 (en) | Semiconductor package | |
| JPH07326644A (ja) | テープキャリアおよびこれを用いた半導体デバイス の実装構造 | |
| JP3850967B2 (ja) | 半導体パッケージ用基板及びその製造方法 | |
| JP3831109B2 (ja) | 半導体パッケージ | |
| JPH10256417A (ja) | 半導体パッケージの製造方法 | |
| JP2011054652A (ja) | 半導体装置及びその製造方法 | |
| US11688674B2 (en) | Printed circuit board and electronic component package | |
| JPH1140940A (ja) | ボール・グリッド・アレイ型半導体パッケージにおける半田付け構造、および半田付け方法 | |
| JP2005109088A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
| JP4115557B2 (ja) | 半導体パッケージの製造方法 | |
| JP4159631B2 (ja) | 半導体パッケージの製造方法 | |
| JP4011693B2 (ja) | 半導体パッケージの製造方法 | |
| JP3875407B2 (ja) | 半導体パッケージ | |
| KR100251867B1 (ko) | 리지드-플렉스(Rigid-Flex) 인쇄 회로 기판을 이용한 칩 스케일 반도체 패키지 및 그 제조 방법 | |
| JP4115556B2 (ja) | 半導体パッケージの製造方法 | |
| TWI575619B (zh) | 半導體封裝結構及其製作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041116 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060417 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060425 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060614 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060711 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060713 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090721 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110721 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110721 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130721 Year of fee payment: 7 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |