KR100251867B1 - 리지드-플렉스(Rigid-Flex) 인쇄 회로 기판을 이용한 칩 스케일 반도체 패키지 및 그 제조 방법 - Google Patents

리지드-플렉스(Rigid-Flex) 인쇄 회로 기판을 이용한 칩 스케일 반도체 패키지 및 그 제조 방법 Download PDF

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Abstract

본 발명은 리지드-플렉스(Rigid-Flex) 인쇄 회로 기판(3)을 이용한 칩 스케일 반도체 패키지(Chip Scale Package : CSP)(1) 및 그 제조 방법에 관한 것으로서,
본 발명의 칩 스케일 반도체 패키지(1)는, 반도체 칩(2)과; 가요성 수지 필름(31')및, 가요성 수지 필름(31')의 상면이나 하면, 또는 2 매의 가요성 수지 필름(31') 사이에 형성되는 회로 패턴(33)과, 그 네 측면으로부터 외부로 연장된 다음, 상방으로 절곡되어 반도체 칩(2)상의 본드 패드(21)상에 전기적으로 직접 접속되는 도전성 트레이스(331)로 이루어지는 플렉스(Flex) 회로 기판(31)및, 플렉스 회로 기판(31) 중앙부의 상하에 각각 적층되는 리지드(Rigid) 인쇄 회로 기판(32)으로 이루어지며, 에폭시 접착층(4)을 게재하여 반도체 칩(2)이 실장되는 리지드-플렉스 인쇄 회로 기판(3)과; 반도체 칩(2)을 외부 환경으로부터 보호하기 위하여 몰딩되는 수지 봉지부(5)와; 리지드 인쇄 회로 기판(32) 저면의 솔더볼 패드(34)에 융착되어 입출력 단자로서 사용되는 다수의 솔더볼(6)로 구성되며,
솔더볼 패드(34)를 반도체 칩(2) 실장 영역에 대응하는 하방 영역내에 위치시키는 것이 가능하므로 초다핀화및 반도체 패키지(1)의 면적을 칩스케일화할 수 있어서 반도체 패키지(1의 경박단소화를 이룰 수 있을 뿐만아니라, 와이어 본딩 공정이 불필요하여 그에 따른 다대(多大)한 시간및 장비가 소요되지 아니하므로, 공정 효율성을 제고할 수 있는 동시에, 코스트 절감을 이룰 수 있는 신규 유용한 발명이다.

Description

리지드-플렉스(Rigid-Flex) 인쇄 회로 기판을 이용한 칩 스케일 반도체 패키지및 그 제조 방법
본 발명은 리지드-플렉스(Rigid-Flex) 인쇄 회로 기판을 이용한 칩스케일 반도체 패키지(Chip Scale Package : CSP)및 그 제조 방법에 관한 것이며, 더욱 상세하게는, 회로 패턴이 형성된 가요성 수지 필름의 상하에 가요성 수지 필름 보다 작은 면적의 리지드 인쇄 회로 기판을 접착시키고, 1매의 가요성 수지 필름의 상면이나 하면, 또는 2 매의 가용성 수지 필름 사이에 회로 패턴이 형성된 플렉스 인쇄 회로 기판을 상향절곡하여 반도체 칩상의 본드 패드에 도전성 트레이스를 직접 본딩하여 형성되는 칩 스케일의 볼 그리드 어레이(Ball Grid Array : BGA) 반도체 패키지및 그 제조 방법에 관한 것이다.
볼 그리드 어레이 반도체 패키지는, 통상 PCB 기판의 상면에 하나 또는 그 이상의 반도체 칩이 장착되고 마더 보드(Mother Board)와 같은 도전성 재료에 대한 전기적 접속이 반도체 칩이 부착된 PCB 기판면의 대향면상에 위치하는 솔더볼의 어레이에 의해 이루어지는 구조의 반도체 패키지로서, 볼 그리드 어레이 반도체 패키지는 200핀 이상의 다핀 디바이스 또는 고집적화된 대규모 집적회로(VLSI), 마이크로 프로세서등의 용도로서 각광받고 있다.
종래의 가요성 회로 기판을 이용한 볼 그리드 어레이 반도체 패키지(1')는, 도 3에 도시한 바와 같이, 반도체 칩(2)이 수십 미크론 두께 범위의 가요성 회로 기판(3) 상면 중앙부에 에폭시 접착제(4)로 접착되어 실장되며, 반도체 칩(2)의 본드 패드(도시하지 않음)와 회로 기판(3)의 도전성 트레이스(32)는 본딩 와이어(7)에 의하여 전기적으로 접속되고, 수지 봉지부(5)가 반도체 칩(2)가 와이어(7)등을 외부 환경으로부터 보호하기 위하여 몰딩 형성되며, 가요성 회로 기판(3) 저면의 외곽부에 형성되는 다수의 솔더볼 패드(34) 각각에는 입출력 단자로서 사용되는 솔더볼(6)이 융착되어 어레이를 구성한다.
그러나, 이러한 종래의 가요성 회로 기판을 이용한 볼 그리드 어레이 반도체 패키지(1')에 있어서는, 반도체 칩(2)상의 본드 패드와 입출력 단자로서 사용되는 솔더볼(6)을 와이어(7)로 본딩하여 전기적으로 접속시키기 위해서 솔더볼 패드(34)를 반도체 칩(2) 실장 영역의 하방 외곽부에 위치시키는 것이 불가피하므로, 반도체 패키지(1')의 면적이 커지게 되어 최근의 전자 기기및 가전 제품의 소형화 경향에 따른 반도체 패키지의 경박단소화 추세에 배치되는 문제가 있는 동시에, 와이어 본딩 공정에 많은 시간및 장비가 소요되고, 이에 따라 코스트도 상향하게 되는 문제가 있었다.
따라서, 본 발명의 첫 번째 목적은, 가요성 회로 기판을 절곡하여 반도체 칩상의 본드 패드에 도전성 트레이스를 직접 본딩한 경박단소형의 초다핀화가 가능한 칩 스케일 반도체 패키지를 제공하는 것이다.
본 발명의 두 번째 목적은, 와이어 본딩 공정을 불필요하게 하므로써 공정 효율성을 높힘과 아울러, 경박단소화를 가능케 할 수 있는, 상기한 첫번째 목적에 의한 칩 스케일 반도체 패키지의 제조 방법을 제공하는 것이다.
본 발명의 첫 번째 목적에 따른 양태(樣態)에 의하면, 반도체 칩과; 가요성 수지 필름및, 가요성 수지 필름의 상면이나 하면, 또는 2 매의 가요성 수지 필름 사이에 형성되는 회로 패턴과, 이 회로 패턴의 네 측면으로 부터 외부로 연장된 다음, 상방으로 절곡되어 상기한 반도체 칩상의 본드 패드상에 전기적으로 직접 접속되는 도전성 트레이스로 이루어지는 플렉스(Flex) 회로 기판및, 상기한 플렉스 회로 기판 중앙부의 상·하에 각각 적층되는 리지드(Rigid) 인쇄 회로 기판으로 이루어지며, 에폭시 접착층을 게재하여 반도체 칩이 실장되는 리지드-플렉스 인쇄 회로 기판과; 반도체 칩을 외부 환경으로부터 보호하기 위하여 몰딩되는 수지 봉지부(Encapsulant)와; 가요성 회로 기판 저면의 솔더볼 패드에 융착되어 입출력 단자로서 사용되는 다수의 솔더볼로 구성되는 리지드-플렉스 인쇄 회로 기판을 이용한 칩 스케일 반도체 패키지가 제공된다.
본 발명의 두 번째 목적에 따른 양태(樣態)에 의하면, 가요성(可撓性) 수지 필름과, 상기한 가요성 수지 필름의 상면이나 하면의 중앙부, 또는 2 매의 가요성 수지 필름 사이의 중앙부에 형성되는 회로 패턴과, 상기한 회로 패턴의 네 측면으로 부터 외부로 노출되게 연장되는 도전성 트레이스로 이루어지는 플렉스(Flex) 인쇄 회로 기판과, 상기한 플렉스 인쇄 회로 기판의 중앙부 상하면에 각각 리지드(Rigid) 인쇄 회로 기판을 적층시키는 리지드-플렉스 인쇄 회로 기판 형성 단계와; 상기한 리지드-플렉스 인쇄 회로 기판상에 에폭시 접착층을 게재하여 반도체 칩을 접착시키는 반도체 칩 실장 단계와; 상기한 리지드-플렉스 인쇄 회로 기판의 네 측면으로 부터 외부로 연장되는 플렉스 인쇄 회로 기판을 상향으로 절곡시켜 실장된 반도체 칩의 본드 패드상에 노출된 도전성 트레이스를 탭 본딩 시키는 전기적 접속 단계와; 탭 본딩된 도전성 트레이스 외곽의 플렉스 인쇄 회로 기판을 절단시키는 플렉스 인쇄 회로 기판 단부 절단 단계와; 반도체 칩을 외부 환경으로부터 보호하기 위하여 상기한 탭 본딩된 플렉스 회로 기판에 의하여 한정되는 영역을 몰딩 형성시키는 수지 봉지부(Encapsulant) 형성 단계및; 상기한 플렉스 인쇄 회로 기판 하방에 접촉하여 위치하는 리지드 인쇄 회로 기판 저면의 솔더볼 패드에 입출력 단자로서 사용하기 위한 다수의 솔더볼을 융착시키는 솔더볼 형성 단계로 구성되는, 리지드-플렉스 인쇄 회로 기판을 이용한 칩스케일 반도체 패키지의 제조 방법이 제공된다.
제 1 도는 리지드-플렉스 인쇄 회로 기판을 이용한 본 발명의 칩 스케일 반도체 패키지의 제조 방법을 설명하는 단면도로서,
제 1a 도는 리지드-플렉스 인쇄 회로 기판상에 반도체 칩을 실장한 상태의 단면도
제 1b 도는 리지드-플렉스 인쇄 회로 기판의 플렉시블한 부분을 절곡하여 반도체 칩의 본드 패드상에 도전성 트레이스를 직저 본딩하고, 단부를 커팅하는 과정을 나타내는 단면도
제 1c 도는 수지 봉지부를 형성시킨 완성된 상태의 본 발명의 칩 스케일 반도체 패키지의 단면도
제 2a 도는 리지드-플렉스 인쇄 회로 기판상에 형성된 도전성 트레이스(Trace)를 나타내는 일부 확대 평면도
제 2b, 2c 도는 제 2a 도의 a부 확대 평면도
제 3 도는 가요성 회로 기판을 이용한 종래의 반도체 패키지의 단면도
* 도면의 주요부분에 대한 부호의 설명
1 : 본 발명의 리지드-플렉스 인쇄 회로 기판을 이용한 칩 스케일 반도체패키지
2 : 반도체 칩 21 : 본드 패드
3 : 리지드-플렉스 인쇄 회로 기판 31' : 가요성 수지 필름
31 : 플렉스 인쇄 회로 기판 32 : 리지드 인쇄 회로 기판
33 : 회로 패턴 331 : 도전성 트레이스
332 : 확장부 333 : 노치
334 : 비아(Via)홀 335 : 도전성 트레이스
34 : 솔더볼 패드 4 : 에폭시 접착층
5 : 수지 봉지부 6 : 솔더볼
이하, 본 발명을 첨부된 도면을 참조하여 더욱 상세히 설명하면 다음과 같다.
도 1a, 도 1b 및 도 1c 는 리지드-플렉스 인쇄 회로 기판(3)을 이용한 본 발명의 칩 스케일 반도체 패키지(1)의 제조 방법을 설명하는 단면도이다.
도 1a 는 리지드-플렉스 인쇄 회로 기판(3)상의 반도체 칩(2) 실장 단계를 나타내는 단면도로서, 리지드-플렉스 인쇄 회로 기판(3)은, 회로 패턴(33)이 형성된 두께 20∼150 미크론, 바람직하게는 30∼80 미크론의 가요성(可撓性) 수지 필름(31')으로 이루어지는 플렉스 인쇄 회로 기판(31)의 중앙부 상하에 이보다 면적이 작은 리지드 인쇄 회로 기판(32)을 적층시키는 것에 의하여 형성된다. 따라서, 플렉스 인쇄 회로 기판(31)은 리지드 인쇄 회로 기판(32)의 네 측면으로 부터 외부로 연장된다.
또한, 가요성 수지 필름(31')으로서는 폴리이미드가 바람직하다. 이러한 가요성 수지 필름(31')을 사용하는 것에 의해서, 반도체 패키지(1)의 경박화가 가능해지며, 열 방출 효율이 양호하게 된다. 플렉스 인쇄 회로 기판(31)의 상하에 리지드 인쇄 회로 기판(32)을 적층시 각각의 회로 패턴이 비아(Via) 홀(334)을 통해서 전기적으로 접속되게 된다. 리지드 인쇄 회로 기판(32)의 적층 수효는 필요에 따라 적절히 선택될 수 있으며, 이러한 적층에 의해서 반도체 패키지(1)의 중앙 하방에도 솔더볼 패드(34)를 형성시킬 수 있게 되므로, 초다핀화가 가능하게 된다.
도전성 트레이스(331)는 상기한 회로 패턴(33)의 네 측면으로 부터 외부로 노출되게 연장되며 단부로 부터 일정 거리 이격한 부분에는 가요성 수지 필름(31')을 형성시키지 않을 수 있으며, 이에 의해서 상향 절곡시 노출된 도전성 트레이스(331)와 반도체 칩(2)상의 본드 패드(21)를 용이하게 탭 본딩시킬 수 있는 동시에, 플렉스 인쇄 회로 기판(31) 단부의 커팅이 용이하게 된다. 외부로 노출된 도전성 트레이스(321)의 상면에는 니켈층및 금층이 순서대로 적층된다.
상기한 도전성 트레이스(331)의 상면에는 절연성 커버 코트(도시하지 않음)를 형성시킬 수도 있다. 반도체 칩(2) 실장 영역 하방의 솔더볼 패드(34) 형성 부위는 하방의 리지드 인쇄 회로 기판(32) 저면에 형성되는 도전성 트레이스(335)와 연결되어 있으며, 도전성 트레이스(335)는 비아 홀(334)을 통하여 회로 패턴(33)과 전기적으로 접속되어 있다.
반도체 칩(2)은 에폭시 접착층(4)를 개재하여 상방의 리지드 인쇄 회로 기판(32)의 상면에 실장되며, 이러한 에폭시 접착층(4)으로서는 열전도성이 우수한 은 충진 에폭시 수지가 바람직하다.
한편, 도 1a는 1매의 가요성 수지 필름(31') 상면에 회로 패턴(33)이 형성되어 있는 본 발명의 일구체예를 도시하고 있으나, 본 발명은 이에 한정되는 것은 아니며, 도시하지는 않았으나, 회로 패턴(33)을 1 매의 가요성 수지 필름(31')의 하면에 형성시키거나, 또는 2매의 가요성 수지 필름(31') 사이에 형성시킬 수도 있으며, 이러한 변형 또는 수정은 당업자에 있어서 자명한 사항으로서 이 또한 본 발명의 영역에 포함되는 것임을 이해하여야만 할 것이다.
도 1b는 플렉스 인쇄 회로 기판(31)을 절곡하여 반도체 칩(2)의 본드 패드(21)상에 도전성 트레이스(331)를 직접 본딩하는 전기적 접속 단계 및, 플렉스 인쇄 회로 기판(31)의 단부를 커팅하는 단부 절단 단계를 나타내는 단면도로서, 플렉스 인쇄 회로 기판(31)을 상향으로 절곡시켜 노출된 도전성 트레이스(331)를 실장된 반도체 칩(2)의 본드 패드(21)상에 탭 본딩시켜 전기적으로 접속시킨 다음, 탭 본딩된 도전성 트레이스(331) 외곽의 플렉스 인쇄 회로 기판(31)을 절단시킨다. 여기서, 도전성 트레이스(331) 사이의 핏치는 반도체 칩(2)의 본드 패드(21)의 핏치와 일치되도록 패턴 설계될 필요가 있다.
도 1c는 수지 봉지부(5)를 형성시킨 완성된 상태의 본 발명의 칩스케일 반도체 패키지(1)의 단면도로서, 수지 봉지부(5)는 탭 본딩된 플렉스 인쇄 회로 기판(31)에 의하여 한정되는 영역을 몰딩 형성시켜 이루어지며, 선택적으로는, 플렉스 인쇄 회로 기판(31)의 외부를 에워싸는 영역을 몰딩 형성시킬 수도 있다.
도 2a는 플렉스 인쇄 회로 기판(31)의 일부를 나타낸 일부 확대 평면도로서, 도전성 트레이스(331)와 이에 연결된 비아 홀(334)로 이루어지는 회로 패턴(33)으로 부터 도전성 트레이스(331)가 외부로 직선상으로 연장되며, 도전성 트레이스(331)의 단부로 부터 일정 거리 이격한 부분에는 가요성 수지 필름(31')이 존재하지 않으며, 이 노출된 부분은 반도체 칩의 본드 패드에 탭 본딩되게 된다.
도 2b, 도 2c는 가요성 수지 필름(31')이 존재하지 않는 노출된 도전성 트레이스(331)를 나타내는 도 2a의 a부 확대 평면도로서, 반도체 칩의 본드 패드와 탭 본딩되는 부분이 용이한 본딩을 위해서 정방형 또는 원형의 확장부(332)로 형성됨을 나타내며, 이러한 확장부(332)의 형상은 이에 한정되는 것은 아니며, 필요에 따라 장방형 또는 타원형으로 형성시킬 수도 있다. 이러한 확장부(332)의 외곽부에는 탭 본딩후 단부를 절단하기 용이하게 노치(333)를 형성시키는 것이 바람직하다.
위에서 상세히 설명한 바와 같이, 본 발명의 리지드-플렉스 인쇄 회로 기판을 이용한 칩 스케일 반도체 패키지는 솔더볼 패드를 반도체 칩 실장 영역에 대응하는 하방 영역내에 위치시키는 것이 가능하므로 초다핀화가 가능하며, 반도체 패키지의 면적을 칩 스케일화할 수 있어서 반도체 패키지의 경박단소화를 이룰 수 있을 뿐만 아니라, 본 발명의 칩 스케일 반도체 패키지의 제조 방법은 와이어 본딩 공정이 불필요하여 그에 따른 다대한 시간및 장비가 소요되지 아니하므로, 공정 효율성을 제고할 수 있는 동시에, 코스트 절감을 이룰 수 있는 신규 유용한 발명이다.

Claims (19)

  1. 반도체 칩과;
    가요성 수지 필름및, 그 상면에 형성되는 회로 패턴과, 이 회로 패턴의 네 측면으로 부터 외부로 연장된 다음, 상방으로 절곡되어 상기한 반도체 칩상의 본드 패드상에 탭(Tap) 본딩되는 것에 의하여 전기적으로 직접 접속되는 도전성 트레이스로 이루어지는 플렉스(Flex) 회로 기판및, 상기한 플렉스 회로 기판 중앙부의 상하에 각각 적층되는 리즈드(Rigid) 인쇄 회로 기판으로 이루어지며, 에폭시 접착층을 게재하여 반도체 칩이 실장되는 리지드-플렉스 인쇄 회로 기판과;
    반도체 칩을 외부 환경으로부터 보호하기 위하여 몰딩되는 수지 봉지부(Encapsulant)및;
    리지드-플렉스 인쇄 회로 기판 저면의 솔더볼 패드에 융착되어 입출력 단자로서 사용되는 다수의 솔더볼로 구성되는
    리지드-플렉스 인쇄 회로 기판을 이용한 칩 스케일 반도체 패키지.
  2. 제 1 항에 있어서, 회로 패턴이 가요성 수지 필름의 하면에 형성되는 칩 스케일 반도체 패키지.
  3. 제 1 항에 있어서, 회로 패턴이 2 매의 가요성 수지 필름 사이에 형성되는 칩 스케일 반도체 패키지.
  4. 제 1 항 내지 제 3 항중 어느 한 항에 있어서, 가요성 수지 필름이 폴리이미드(Polyimide)로 형성되는 칩 스케일 반도체 패키지.
  5. 제 4 항에 있어서, 가요성 수지 필름의 두께가 30∼80 미크론인 칩 스케일 반도체 패키지.
  6. 제 1 항 내지 제 3 항중 어느 한 항에 있어서, 외부로 노출된 도전성 트레이스의 상면에 니켈층 및 금층이 순서대로 적층되는 칩 스케일 반도체 패키지.
  7. 제 1 항 내지 제 3 항중 어느 한 항에 있어서, 플렉스 인쇄 회로 기판상의 회로 패턴이 그 상하에 적층되는 리지드 인쇄 회로 기판의 회로 패턴과 비아(Via) 홀을 통하여 전기적으로 접속되는 칩 스케일 반도체 패키지.
  8. 제 1 항에 있어서, 반도체 칩의 본드 패드와 탭 본딩되는 도전성 트레이스 부분이 정방형, 장방형, 원형 및 타원형으로 이루어지는 군으로부터 선택되는 어느 한 형상의 확장부로 형성되는 칩 스케일 반도체 패키지.
  9. 제 1 항 내지 제 3 항중 어느 한 항에 있어서, 수지 봉지부가 절곡된 플렉스 인쇄 회로 기판을 에워싸는 형태로 형성되는 칩 스케일 반도체 패키지.
  10. 가요성(可撓性) 수지 필름과, 상기한 수지 필름상의 중앙부에 형성되는 회로 패턴과, 상기한 회로 패턴의 네 측면으로 부터 외부로 노출되게 연장되는 도전성 트레이스로 이루어지는 플렉스(Flex) 인쇄 회로 기판과, 상기한 플렉스 인쇄 회로 기판의 중앙부 상하면에 각각 리지드(Rigid) 인쇄 회로 기판을 적층시키는 리지드-플렉스 인쇄 회로 기판 형성단계와;
    상기한 리지드-플렉스 인쇄 회로 기판상에 에폭시 접착층을 게재하여 반도체 칩을 접착시키는 반도체 칩 실장 단계와;
    상기한 리지드-플렉스 인쇄 회로 기판의 네 측면으로 부터 외부로 연장되는 플렉스 인쇄 회로 기판을 상향으로 절곡시켜 실장된 반도체 칩의 본드 패드상에 노출된 도전성 트레이스를 탭 본딩 시키는 전기적 접속 단계와;
    탭 본딩된 도전성 트레이스 외곽의 플렉스 인쇄 회로 기판을 절단시키는 플렉스 인쇄 회로 기판 단부 절단 단계;
    반도체 칩을 외부 환경으로부터 보호하기 위하여 상기한 탭 본딩된 플렉스 회로 기판에 의하여 한정되는 영역을 몰딩 형성시키는 수지 봉지부(Encapsulant) 형성 단계및;
    하방의 리지드 인쇄 회로 기판 저면의 솔더볼 패드에 입출력 단자로서 사용하기 위한 다수의 솔더볼을 융착시키는 솔더볼 형성 단계로 구성되는,
    리지드-플렉스 인쇄 회로 기판을 이용한 칩 스케일 반도체 패키지의 제조 방법.
  11. 제 10 항에 있어서, 회로 패턴이 가요성 수지 필름의 하면에 형성되는 칩 스케일 반도체 패키지의 제조 방법.
  12. 제 11 항에 있어서, 회로 패턴이 2 매의 가요성 수지 필름 사이에 형성되는 칩 스케일 반도체 패키지의 제조 방법.
  13. 제 10 항 내지 제 12 항중 어느 한 항에 있어서, 가요성 수지 필름이 폴리이미드(Polyimide)로 형성되는 칩 스케일 반도체 패키지의 제조 방법.
  14. 제 10 항 내지 제 12 항중 어느 한 항에 있어서, 외부로 노출된 도전성 트레이스의 상면에 니켈층 및 금층을 순서대로 적층시키는 칩 스케일 반도체 패키지의 제조 방법.
  15. 제 13 항에 있어서, 가요성 수지 필름의 두께가 30∼80 미크론의 범위인 칩 스케일 반도체 패키지의 제조 방법.
  16. 제 10 항 내지 제 12 항중 어느 한 항에 있어서, 탭 본딩되는 도전성 트레이스 부분이 정방형, 장방형, 원형 및 타원형으로 이루어지는 군으로부터 선택되는 어느 한 형상의 확장부로 형성되는 칩 스케일 반도체 패키지의 제조 방법.
  17. 제 16 항에 있어서, 가요성 회로 기판의 탭 본딩 부분및 절단 부위가 가요성 수지 필름의 형성없이 상하면을 노출시키며, 도전성 트레이스의 절단 예정 부위에 노치를 형성시키는 칩 스케일 반도체 패키지의 제조 방법.
  18. 제 10 항 내지 제 12 항중 어느 한 항에 있어서, 수지 봉지부 형성 단계에서 형성되는 수지 봉지부가 절곡된 가요성 회로 기판을 에워싸는 형태로 형성되는 칩 스케일 반도체 패키지의 제조 방법.
  19. 제 10 항 내지 제 12 항중 어느 한 항에 있어서, 플렉스 인쇄 회로 기판상의 회로 패턴이 그 상하에 적층되는 리지드 인쇄 회로 기판의 회로 패턴과 비아(Via) 홀을 통하여 전기적으로 접속시키는 칩 스케일 반도체 패키지의 제조 방법.
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