TWI464852B - 四方扁平無引腳封裝及適用於四方扁平無引腳封裝之線路板 - Google Patents

Description

四方扁平無引腳封裝及適用於四方扁平無引腳封裝之線路板

本發明係屬於晶片封裝的領域，特別是指一種具有外展接腳的高接腳數四方扁平無引腳封裝以及其製作方法。

手持類的消費性市場對於電子產品的微型化有著迫切需求。在手機以及數位處理器市場的驅動下，生產電子元件之製造商必須面對規格尺寸日益縮小以及更多類PC功能需求之挑戰。為了使電子產品具備更加優異的效能，所以必須搭載較高記憶容量及高效能邏輯積體電路(Integrated circuit,IC)。然而，上述之挑戰經常又伴隨著印刷線路板尺寸縮小的需求，迫使表面黏著元件製造商必須設計出具有較小封裝面積之封裝元件，以滿足市場之需求。

現今，許多使用於手持式市場中的電子元件逐漸由傳統引腳式的封裝規格演變至無引腳的封裝規格。對於製造商而言，此作法的主要益處在於能減少電子元件的黏著面積，因此可節省印刷線路板的使用空間。除此之外，亦可同時降低大部分電子元件的高度和重量，並且具有較佳之效能。當關鍵性的晶片尺寸封裝轉變成無引腳封裝設計時，印刷線路板上便會多出額外之空間可分配給其他的電子元件，藉以增進整體的功能性。由於許多現存的導線架製程可被套用至無引腳封裝的設計，因此，製造商便不需耗費大量的資金於製程 的轉換。

類似於具有接腳之元件，無引腳設計採用打線作為積體電路以及導線架的主要內連線。然而，由於獨特的幾何結構以及外觀尺寸(form factor)密度，傳統的打線製程可能無法提供出較高的良率。對於上述的結構設計，有必要發展出一種改良式的打線技術以及替代的製程，以提升製程良率。

相關先前技藝中，U.S.Pat.No.6,238,952揭露一種低接腳數的晶片封裝，其包含有一晶片接墊，用以承載半導體晶片；複數個連接墊，電連接於半導體晶片，其中晶片接墊以及連接墊具有凹陷結構。一封裝體形成於半導體晶片、晶片接墊以及連接墊之上，其中晶片接墊的一部份以及每個連接墊的一部份會凸出於封裝體的底部。

U.S.Pat.No.6,261,864揭露一種晶片封裝。其中，半導體晶片、晶片接墊以及連接墊皆被封裝體封包住，晶片接墊及連接墊的下表面皆曝露出於封裝體。晶片接墊以及連接墊係透過蝕刻的方式形成，其中該晶片接墊以及連接墊具有一凹陷的結構並且其厚度遠大於傳統上利用電鍍所形成的晶片接墊以及連接墊。

U.S.Pat.No.6,306,685揭露一種模製凸塊晶片載體的方法。施加乾膜於一具有適當厚度的銅製基板的上表面以及下表面。於每一乾膜形成一電路圖案。金屬會被電鍍至每一電路圖案上，俾以形成多 個連接墊以及一散熱通道。一晶片被黏著於銅製基板上，並於該晶片附著的該銅製基板表面模製形成一塑模層。

U.S.Pat.No.6,342,730揭露一種封裝結構，包含有一晶片接墊，用以承載半導體晶片，以及複數個連接墊，用以電連接半導體晶片。半導體晶片、晶片接墊以及連接墊皆被封裝體封包住，其中晶片接墊及連接墊的下表面皆曝露出於封裝體。晶片接墊以及連接墊實體上具有一凹陷的結構。

U.S.Pat.No.6,495,909揭露一種封裝結構。半導體晶片、晶片接墊以及連接墊皆被封裝體封包住，其中晶片接墊及連接墊的下表面皆曝露出於封裝體。晶片接墊以及連接墊皆具有T形結構，藉以延緩濕氣擴散進入封裝體內。

U.S.Pat.No.6,621,140揭露一半導體封裝結構，其具有一電感部分，該電感部分與引線架一體成形。電感區域可直接連接到導線框架，或間接地透過打線之方式與一引腳或位於一半導體晶片上的一連接墊連接，俾以形成一電感。

本發明之目的在於提供一種具有外展接腳的高接腳數四方扁平無引腳(quad flat non-loaded,QFN)封裝以及其製作方法。

本發明之另一目的係提供一適用於本發明之QFN封裝之改良式的線路板或印刷線路板(printed circuit board,PCB)。

根據本發明之一較佳實施例，乃提供一適用於四方扁平無引腳封裝之線路板結構。QFN封裝包含有一晶片接墊，其具有一凹陷區域；一半導體晶片，設於凹陷區域內；至少一內端接腳，鄰近晶片接墊；一第一打線，接合內端接腳至該半導體晶片；至少一外端接腳；至少一中間接點，設置在內端接腳與外端接腳之間；一第二打線，接合中間接點至該半導體晶片、以及一第三打線，接合中間接點至外端接腳，該線路板包含有一核心層，包含有一第一面及一相對於第一面之第二面；一第一金屬線路，設於核心層之第一面上；以及一第一防焊層，覆蓋於第一金屬線路上，其中四方扁平無引腳封裝係設於第一防焊層上，又其中於相對於中間接點的區域無任何屬於該第一金屬線路的金屬墊。

根據本發明之一較佳實施例，乃提供一適用於QFN封裝之線路板，其中四方扁平無引腳封裝包含一晶片接墊，其具有一凹陷區域、一半導體晶片，設於凹陷區域內、至少一內端接腳，鄰近晶片接墊、一第一打線，接合內端接腳至半導體晶片、至少一外端接腳、至少一中間接點，設置在內端接腳與外端接腳之間、一第二打線，接合中間接點至半導體晶片、以及一第三打線，接合中間接點至外端接腳，線路板包含有：一核心層，包含有一第一面及一相對於第一面之第二面；一第一金屬線路，設於核心層之第一面上；一第一防焊 層，覆蓋於第一金屬線路上，其中四方扁平無引腳封裝係設於第一防焊層上；以及一屬於第一金屬線路之金屬墊，設於某個中間接點的一區域內。

本發明提出的四方扁平無引腳封裝(QFN)及適用於QFN封裝之線路板方案，除了可縮小印刷線路板的尺寸，並可提升電子產品的效能。

於說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱呼同樣的元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。於通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。另外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或透過其他裝置或連接手段間接地電氣連接至該第二裝置。

請參照第1圖以及第2圖。第1圖是根據本發明較佳實施例所繪示的一種具有中間接點之四方扁平無引腳(QFN)封裝剖面示意圖。第2圖是根據本發明較佳實施例所繪示的一種具有中間接點之QFN 封裝俯視圖。如第1圖以及第2圖所示，四方扁平無引腳(QFN)封裝1包含有一晶片接墊10，其具有一凹陷區域10a；一半導體晶片20設於晶片接墊10的凹陷區域10a內。晶片接墊10具有一底面10b，底面10b曝露出於模封材料30。晶片接墊10可包含一電源環或接地環11。至少一排內端接腳12被設置於晶片接墊10周圍。沿著QFN封裝1的周圍設置至少一排外展的外端接腳14。於內端接腳12與外展的外端接腳14之間設置至少一排中間接點13。根據本發明之另一實施例，晶片接墊10可以被省略。

半導體晶片20，其晶片上表面20a具有複數個連接墊21，包含連接墊21a、21b、21c。位於半導體晶片20表面的連接墊21a會透過金線22打線接合至電源環或接地環11。位於半導體晶片20表面之連接墊21b透過金線24打線接合至內端接腳12。位於半導體晶片20表面之連接墊21c透過金線26打線接合至中間接點13。

根據本實施例，外端接腳14係設置在打線工具或打線機台可為特定最小接墊開孔尺寸提供的最遠打線距離之外。已知，打線機台可以提供的最遠打線距離係決定於晶片上連接墊的最小接墊開孔尺寸。

舉例而言，對於一具有最小連接墊開孔尺寸為43微米(μm)的連接墊21而言，一般的打線機所能提供的最遠打線距離為140mils(3556微米)。根據本發明之示範性的具體實施例，該金線26 具有一最遠打線長度，該最遠打線長度係打線工具或打線機台對於特定最小連接墊的開孔尺寸所能提供的最遠打線長度。為了使連接墊21c電連接於外端接腳14，可透過金線28將中間接點13打線接合至對應的外端接腳14。

值得注意的是，此處單排中間接點13的排列或佈局僅作為例示之用，不應加諸限制於本發明的使用範疇。對於另一較佳實施例，中間接點13可透過雙排或多排的方式佈局，或是雙排交替排列。根據本發明之具體實施例，每一個中間接點13所佔據的接合面積可小於每一個外端接腳14的接合面積，其中，各外端接腳14的接合面積與各內端接腳12之面積大體上相等。

較小的中間接點13可參照第2圖。舉例而言，每一個內端接腳12以及外端接腳14的尺寸皆為270μm×270μm，並且每個中間接點13的尺寸皆為150μm×150μm。值得注意的是，此處每個中間接點13的接合面積必須足以同時容納金線26、28的兩個壓擠線球(圖未示)。

第3圖是根據本發明另一較佳實施例所繪示的一種介於外端接腳以及中間接點的內連線放大俯視圖。如第3圖所示，位於第一排之外端接腳14a透過一線路15電連接於中間接點13a，而位於更外側的第二排外端接腳14b透過一金線28電連接於中間接點13b。

第4圖至第11圖所繪示剖面示意圖是說明製作第1圖所示之QFN封裝之方法剖面示意圖，其中，相同的區域、層或元件會以相同的元件符號表示之。如第4圖所示，提供一銅基板40。一圖案化的光阻膜42a以及一圖案化的光阻膜42b各自形成於銅基板40的第一面40a以及第二面40b，用以定義接腳陣列圖案52以及晶片接墊圖案54於銅基板40表面。

如第5圖所示，進行一電鍍製程，將一可連結的金屬層62，例如鎳、金或其組合，填入於銅基板40兩側的接腳陣列圖案52以及晶片接墊圖案54。接著，如第6圖所示，去除圖案化的光阻膜42a以及圖案化的光阻膜42b，以曝露出部分銅基板40的表面。

接著，如第7圖所示，對第一面40a進行一銅蝕刻製程，部分地蝕刻銅基板40所曝露出的區域。一凹陷區域10a形成於第一面40a。於銅蝕刻製程中，可連結的金屬層62可作為一蝕刻遮罩。根據本較佳實施例，描述於第4圖至第7圖的步驟可依照導線架製造商的製程而施行。

如第8圖所示，舉例而言，一半導體晶片20可透過表面黏著技術(surface mount technology,SMT)或任何其他合適的方法而被設置於該凹陷區域10a內。半導體晶片20有一晶片上表面20a，其中在該晶片上表面20a具有複數個連接墊21，而該些連接墊21並未詳盡地繪示於圖中。

如第9圖所示，進行一打線連接製程，透過金線22、24、26以及28，分別將位於半導體晶片20晶片上表面20a之連接墊21電連接於相對應之接腳。如前所述，在打線連接製程中，打線工具或打線機台可以提供的最遠打線距離依賴於晶片20上連接墊的最小接墊開孔尺寸。舉例而言，對於一最小接墊開孔尺寸為43微米的連接墊而言，一般的打線機台能提供的最遠打線距離只為140mils(3556微米)。根據本較佳實施例，對於一特定最小連接墊的開孔尺寸，金線26係具有打線機台可提供的最遠打線長度。

如第10圖所示，進行一模封製程。利用一模封材料30，例如，環氧樹脂，封包住半導體晶片20、金線22、24、26、28以及銅基板40之第一面40a。

如第11圖所示，在模封程序後，對第二面40b進行一銅蝕刻製程，部分地蝕刻未被可連結的金屬層62覆蓋住的銅基板40，從而形成一晶片接墊10、一電源環或接地環11、內端接腳12、中間接點13以及外端接腳14。根據本發明之較佳實施例，電源環或接地環11可以與晶片接墊10一體成形並且呈現環型，其中，電源環或接地環11可以是連續的或間斷的。晶片接墊10、內端接腳12以及外端接腳14各別有一暴露出的底面10b、12b以及14b，該些底面大體上為共平面。暴露出的底面10b、12b以及14b分別屬於晶片接墊10、內端接腳12以及外端接腳14，且最終會與印刷線路板相接 合。中間接點13具有一底面13c，該底面13c不與曝露出的底面10b、12b以及14b共平面。根據本發明之較佳實施例，第8圖至第11圖所描述之步驟可在組裝室或封裝室中進行。

第12圖所繪示的是根據本發明之另一較佳實施例之一種具有中間接點之QFN封裝剖面示意圖。如第12圖所示，第1圖所繪示的QFN封裝1與第12圖所繪示的QFN封裝1a之差異在於，在第12圖中，中間接點13之底面13c被一保護層70所覆蓋，例如封膠或任何其他可避免與印刷線路板產生短路現象之適合絕緣材料。

第13圖所繪示的是根據本發明之另一實施例之一種適用於具有中間接點之新穎QFN封裝之線路板結構剖面示意圖。如第13圖所示，QFN封裝1b大體上等同於第11圖所繪示之QFN封裝1之結構，除了至少一QFN封裝1b的至少一中間接點13之底部並沒有被蝕刻移除。亦即，QFN封裝1b的中間接點13凸出於模封材料30之下表面。用於QFN封裝1b之線路板2可包含有一核心層210、一第一金屬線路212，設於該線路板2之一組裝面2a、一第二金屬線路214，設於該線路板2之底面2b、一第一防焊層222，覆蓋第一金屬線路212、一第二防焊層224，覆蓋第二金屬線路214。第一金屬線路212可透過電鍍穿孔216而電連接於第二金屬線路214。第一防焊層222至少有開孔222a、222b、222c分別曝露出接合墊212a、212b、212c。接合墊212a、212b、212c分別對應至晶片接墊10、內端接腳12以及外端接腳14。根據本較佳實施例，無任何的 開孔以及金屬墊形成在第一防焊層222之區域320內，而該區域320對應至中間接點13。當組裝時，QFN封裝1b被黏著於線路板2之組裝面2a。更確切地來說，QFN封裝1b被黏著於第一防焊層222上。晶片接墊10直接接觸接合墊212a。內端接腳12直接接觸接合墊212b。外端接腳14直接接觸接合墊212c。中間接點13直接接觸第一防焊層222，且可嵌入第一防焊層222內。上述的「無任何的開孔/無任何的金屬墊」之需求可施行至QFN封裝1b之其中一中間接點13。然而，亦可知上述的「無任何的開孔/無任何的金屬墊」之需求可施行至QFN封裝1b內之至少一或全部中間接點13。

於此處需注意的是，於第13圖至第17圖所繪示之具有兩層金屬線路之線路板僅作為示意用。舉例而言，在其他情況，線路板可為多層金屬線路，例如6層、8層或10層，該多層金屬線路位於核心層之兩面。另外需注意的是，當表示一層「位於」另一層或基板「之上」，即表示該層可直接與另一層或基板相接觸，或兩者中間可夾一中介層。

第14圖所繪示的是根據本發明另一實施例之一種適用於具有中間接點之新穎QFN封裝之線路板結構剖面示意圖。如第14圖所示，QFN封裝1b實質上等同於第13圖所繪示之結構。至少一QFN封裝1b的中間接點13之底部並沒有被蝕刻移除。亦即，QFN封裝1b的中間接點13凸出於模封材料30之下表面。同樣地，適用於QFN封裝1b之線路板2’可包含一核心層210、一第一金屬線路212，設 於該線路板2之一組裝面2a、一第二金屬線路214，設於該線路板2之底面2b、一第一防焊層222，覆蓋第一金屬線路212、一第二防焊層224，覆蓋第二金屬線路214。第一金屬線路212可透過電鍍穿孔216電連接於第二金屬線路214。第一防焊層222至少有開孔222a、222b、222c分別暴露出接合墊212a、212b、212c。接合墊212a、212b、212c分別對應至晶片接墊10、內端接腳12以及外端接腳14。根據本較佳實施例，無任何的金屬墊形成在第一防焊層222之區域320內，該區域320對應至中間接點13。當組裝時，QFN封裝1b被黏著於線路板2’之組裝面2a上。晶片接墊10直接接觸接合墊212a。內端接腳12直接接觸接合墊212b。外端接腳14直接接觸接合墊212c。中間接點13直接接觸核心層210，且可嵌入開孔222d。

第15圖所繪示的是根據本發明另一實施例之一種適用於具有中間接點之新穎QFN封裝之線路板結構剖面示意圖。如第15圖所示，QFN封裝1b等同於第13圖所繪示之結構。在QFN封裝1b中，至少一中間接點13之底部並沒有被蝕刻移除。亦即，QFN封裝1b的中間接點13凸出於模封材料30之下表面。適用於QFN封裝1b之線路板2”可包含有一核心層210、一第一金屬線路212，設於該線路板2”之一組裝面2a、一第二金屬線路214，設於該線路板2”之底面2b、一第一防焊層222，覆蓋第一金屬線路212、一第二防焊層224，覆蓋第二金屬線路214。第一金屬線路212可透過電鍍穿孔216電連接於第二金屬線路214。第一防焊層222至少有開孔222a、222b、222c分別曝露出接合墊212a、212b、212c。接合墊212a、212b、 212c分別對應至晶片接墊10、內端接腳12以及外端接腳14。根據本較佳實施例，無任何的開孔形成在第一防焊層222之區域320內，該區域320對應至中間接點13。根據本較佳實施例，金屬墊212d設置於對應於中間接點13之區域320。當組裝時，QFN封裝1b會被黏著於線路板2”之組裝面2a，且晶片接墊10直接接觸接合墊212a。內端接腳12直接接觸接合墊212b。外端接腳14直接接觸接合墊212c。中間接點13可直接接觸第一防焊層222，且可被金屬墊212d所支撐。

第16圖所繪示的是根據本發明另一實施例之一種適用於具有中間接點之新穎QFN封裝之線路板結構剖面示意圖。如第16圖所示，QFN封裝1b等同於第13圖所繪示之結構，在QFN封裝1b中，至少一QFN封裝1b的中間接點13之底部並沒有被蝕刻移除。亦即，QFN封裝1b的中間接點13凸出於模封材料30之下表面。用於QFN封裝1b之線路板2’’’可包含有一核心層210、一第一金屬線路212，設於該線路板2’’’之一組裝面2a、一第二金屬線路214，設於該線路板2’’’之底面2b、一第一防焊層222，覆蓋第一金屬線路212、一第二防焊層224，覆蓋第二金屬線路214。第一金屬線路212可透過電鍍穿孔216電連接於第二金屬線路214。第一防焊層222至少有開孔222a、222b、222c各別曝露出接合墊212a、212b、212c。接合墊212a、212b、212c分別對應至晶片接墊10、內端接腳12以及外端接腳14。根據本較佳實施例，至少一開孔222d形成於第一防焊層222的區域320內，該區域320係對應至中間接點13。根據本較佳 實施例，開孔222d曝露出一虛設、電浮置金屬墊212d，該金屬墊212d設置於對應至中間接點13之區域320內。當組裝時，QFN封裝1b被黏著於線路板2’’’之組裝面2a。晶片接墊10直接接觸接合墊212a。內端接腳12直接接觸接合墊212b。外端接腳14直接接觸接合墊212c。中間接點13直接接觸虛設、電浮置金屬墊212d。

第17圖所繪示的是根據本發明另一實施例之一種適用於具有中間接點之新穎QFN封裝之線路板結構剖面示意圖。如第17圖所示，QFN封裝1b等同於第13圖所繪示之結構。在QFN封裝1b中，至少一中間接點13之底部並沒有被蝕刻移除。亦即，QFN封裝1b的中間接點13凸出於模封材料30之下表面。用於QFN封裝1b之線路板2’’’’可包含有一核心層210、一第一金屬線路212，設於該線路板2’’’’之一組裝面2a、一第二金屬線路214，設於該線路板2’’’’之底面2b、一第一防焊層222，覆蓋第一金屬線路212、一第二防焊層224，覆蓋第二金屬線路214。第一金屬線路212可透過電鍍穿孔216電連接於第二金屬線路214。第一防焊層222至少有開孔222a、222b、222c各別使接合墊212a、212b、212c曝露出。接合墊212a、212b、212c分別對應至晶片接墊10、內端接腳12以及外端接腳14。根據本較佳實施例，形成至少一開孔222d於第一防焊層222之區域320內，該區域320對應至中間接點13。根據本較佳實施例，開孔222d曝露出一設置於區域320內之金屬墊212d，該區域320對應至中間接點13。金屬墊212d電連接於接合墊212c。當組裝時，QFN封裝1b被黏著於線路板2’’’’之組裝面2a上。晶片接墊10直接接觸 接合墊212a。內端接腳12直接接觸接合墊212b。外端接腳14直接接觸接合墊212c。中間接點13直接接觸金屬墊212d。

第18圖所繪示的是根據本發明另一實施例一種具有中間接點之QFN封裝剖面示意圖。如第18圖所示，第1圖繪示的QFN封裝1與第18圖繪示的QFN封裝1c之一差異在於，在第18圖中，QFN封裝1c之中間接點13之底部沒有被蝕刻移除。亦即，QFN封裝1c的中間接點13凸出於模封材料30之下表面。而且，中間接點13之底部被一非導體保護層70所覆蓋，例如封膠或任何其他可避免與印刷線路板產生短路現象之適合絕緣材料。根據另一較佳實施例，保護層70可被一導電保護層取代。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

1、1a‧‧‧四方扁平無引

2、2’、2” 2’’’、2’’’’‧‧‧線路板

1b、1c‧‧‧腳封裝

2a‧‧‧組裝面

2b‧‧‧底面

10‧‧‧晶片接墊

10a‧‧‧凹陷區域

10b、12b 14b‧‧‧底面

11‧‧‧接地環

12‧‧‧內端接腳

13‧‧‧中間接點

13a‧‧‧中間接點

13b‧‧‧中間接點

13c‧‧‧底面

14‧‧‧外端接腳

14a‧‧‧外端接腳

15‧‧‧線路

20‧‧‧半導體晶片

20a‧‧‧晶片上表面

21、21a 21b、21c‧‧‧連接墊

22、24 26、28‧‧‧金線

30‧‧‧模封材料

40‧‧‧銅基板

40a‧‧‧第一面

40b‧‧‧第二面

42a、42b‧‧‧光阻膜

52‧‧‧接腳陣列圖案

54‧‧‧晶片接墊圖案

62‧‧‧金屬層

70‧‧‧保護層

210‧‧‧核心層

212‧‧‧第一金屬線路

212a、212b 212c‧‧‧接合墊

212d‧‧‧金屬墊

214‧‧‧第二金屬線路

216‧‧‧穿孔

222‧‧‧第一防焊層

222a、222b 222c、222d 224a‧‧‧開孔

224‧‧‧第二防焊層

320‧‧‧區域

第1圖所繪示的是根據本發明較佳實施例之一種具有中間接點之四方扁平無引腳(QFN)封裝剖面示意圖。

第2圖所繪示的是根據本發明較佳實施例之一種具有中間接點之QFN封裝俯視圖。

第3圖所繪示的是根據本發明較佳實施例之一種介於外端接腳以及中間接點的內連線放大俯視圖。

第4圖至第11圖所繪示的是製備第1圖所示之QFN封裝之方法 剖面示意圖。

第12圖所繪示的是根據本發明另一較佳實施例之一種具有中間接點之QFN封裝剖面示意圖。

第13圖所繪示的是根據本發明另一較佳實施例之一種適用於具有中間接點之新穎QFN封裝之線路板結構剖面示意圖。

第14圖所繪示的是根據本發明另一較佳實施例之一種適用於具有中間接點之新穎QFN封裝之線路板結構剖面示意圖。

第15圖所繪示的是根據本發明另一較佳實施例之一種適用於具有中間接點之新穎QFN封裝之線路板結構剖面示意圖。

第16圖所繪示的是根據本發明另一較佳實施例之一種適用於具有中間接點之新穎QFN封裝之線路板結構剖面示意圖。

第17圖所繪示的是根據本發明另一較佳實施例之一種適用於具有中間接點之新穎QFN封裝之線路板結構剖面示意圖。

第18圖所繪示的是根據本發明另一較佳實施例之一種具有中間接點之QFN封裝剖面示意圖。

1‧‧‧四方扁平無引腳封裝

10‧‧‧晶片接墊

10a‧‧‧凹陷區域

10b‧‧‧底面

11‧‧‧接地環

12‧‧‧內端接腳

13‧‧‧中間接點

14‧‧‧外端接腳

20‧‧‧半導體晶片

20a‧‧‧晶片上表面

21‧‧‧連接墊

22、24 26、28‧‧‧金線

30‧‧‧模封材料

Claims (15)

1. 一種適用於四方扁平無引腳(QFN)封裝之線路板，其中該四方扁平無引腳封裝包含一晶片接墊，其具有一凹陷區域、一半導體晶片，設於該凹陷區域內、至少一內端接腳，鄰近該晶片接墊、一第一打線，接合該內端接腳至該半導體晶片、至少一外端接腳、至少一中間接點，設置在該至少一內端接腳與該至少一外端接腳之間、一第二打線，接合該至少一中間接點至該半導體晶片、以及一第三打線，接合該至少一中間接點至該至少一外端接腳，該線路板包含有：一核心層，包含有一第一面及一相對於該第一面之第二面；一第一金屬線路，設於該核心層之該第一面上；以及一第一防焊層，覆蓋於該第一金屬線路上，其中該四方扁平無引腳封裝係設於該第一防焊層上，又其中於對應於該中間接點的區域無任何屬於該第一金屬線路的金屬墊以及該第一金屬線路的該金屬墊係電性連接至一對應於該至少一外端接腳的一接合墊。
2. 如申請專利範圍第1項所述之適用於四方扁平無引腳封裝之線路板，其中當進行組裝時，該至少一中間接點直接接觸該第一防焊層。
3. 如申請專利範圍第1項所述之適用於四方扁平無引腳封裝之線路板，其中於對應於該至少一中間接點的區域內無任何開孔形成。
4. 如申請專利範圍第1項所述之適用於四方扁平無引腳封裝之線路板，其中於對應於該至少一中間接點的區域，該第一防焊層包含有一開孔。
5. 如申請專利範圍第4項所述之適用於四方扁平無引腳封裝之線路板，其中當進行組裝，該至少一中間接點直接接觸該核心層，並且嵌入該開孔。
6. 如申請專利範圍第1項所述之適用於四方扁平無引腳封裝之線路板，其中該線路板另包含有一第二金屬線路，設於該第二面上，以及一第二防焊層，覆蓋該第二金屬線路。
7. 如申請專利範圍第1項所述之適用於四方扁平無引腳封裝之線路板，其中該半導體晶片、該第一打線、該第二打線、以及該至少一內端接腳、該至少一中間接點及該至少一外端接腳的上部，被一膜封材料封包住，而該至少一中間接點係凸出於該膜封材料之一下表面。
8. 一種適用於四方扁平無引腳封裝之線路板，其中該四方扁平無引腳封裝包含一晶片接墊，其具有一凹陷區域、一半導體晶片，設於該凹陷區域內、至少一內端接腳，鄰近該晶片接墊、一第一打線，接合該內端接腳至該半導體晶片、至少一外端接腳、至少一中間接點，設置在該至少一內端接腳與該至少一外端接腳之間、一第二打 線，接合該至少一中間接點至該半導體晶片、以及一第三打線，接合該至少一中間接點至該至少一外端接腳，該線路板包含有：一核心層，包含有一第一面及一相對於該第一面之第二面；一第一金屬線路，設於該核心層之該第一面上；一第一防焊層，覆蓋於該第一金屬線路上，其中該四方扁平無引腳封裝係設於該第一防焊層上；以及一屬於該第一金屬線路之金屬墊，設於對應於該至少一中間接點的一區域內以及該第一金屬線路的該金屬墊係電性連接至一對應於該至少一外端接腳的一接合墊。
9. 如申請專利範圍第8項所述之適用於四方扁平無引腳封裝之線路板，其中該第一防焊層於對應於該至少一中間接點的該區域內無任何開孔形成。
10. 如申請專利範圍第8項所述之適用於四方扁平無引腳封裝之線路板，其中該第一防焊層覆蓋住該金屬墊。
11. 如申請專利範圍第10項所述之適用於四方扁平無引腳封裝之線路板，其中當該四方扁平無引腳封裝組裝到該線路板上時，該至少一中間接點直接接觸該第一防焊層，並由該金屬墊提供支撐。
12. 如申請專利範圍第8項所述之適用於四方扁平無引腳封裝之線路板，其中於對應於該至少一中間接點的該區域，該第一防焊層包 含有一開孔。
13. 如申請專利範圍第12項所述之適用於四方扁平無引腳封裝之線路板，其中該開孔曝露出該金屬墊。
14. 如申請專利範圍第13項所述之適用於四方扁平無引腳封裝之線路板，其中該金屬墊係為一虛設且電浮置的金屬墊。
15. 如申請專利範圍第8項所述之適用於四方扁平無引腳封裝之線路板，其中該線路板另包含有一第二金屬線路，設於該第二面上，以及一第二防焊層，覆蓋該第二金屬線路。