JP2015527753A - 印刷形成による端子パッドを有するリードキャリア - Google Patents

印刷形成による端子パッドを有するリードキャリア Download PDF

Info

Publication number
JP2015527753A
JP2015527753A JP2015530514A JP2015530514A JP2015527753A JP 2015527753 A JP2015527753 A JP 2015527753A JP 2015530514 A JP2015530514 A JP 2015530514A JP 2015530514 A JP2015530514 A JP 2015530514A JP 2015527753 A JP2015527753 A JP 2015527753A
Authority
JP
Japan
Prior art keywords
package
terminal pads
semiconductor
lead carrier
pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2015530514A
Other languages
English (en)
Inventor
ログレン、フィリップ、イー．
Original Assignee
イオプレックス リミテッド
イオプレックス リミテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by イオプレックス リミテッド, イオプレックス リミテッド filed Critical イオプレックス リミテッド
Publication of JP2015527753A publication Critical patent/JP2015527753A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18165—Exposing the passive side of the semiconductor or solid-state body of a wire bonded chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

【解決手段】 リードキャリアは、集積回路チップおよび関連するリードを当該チップを収容するパッケージとして製造する過程において、これらに支持を提供する。前記リードキャリアは、複数のパッケージサイトを有する仮支持部材を含む。各パッケージサイトは、ダイ取り付け領域を取り囲む複数の端子パッドを含む。前記パッドは、焼結導電性材料から形成される。前記ダイ取り付け領域にチップが配置され、前記チップから前記端子パッドにワイヤボンドが延長する。前記パッド、チップ、およびワイヤボンドは全て、成形化合物内にカプセル化される。前記仮支持部材は剥離することができ、次に個々の前記パッケージサイトを相互から分離して、電子システム基板内での実装のための複数の表面実装接合部を含む完成したパッケージを提供することができる。前記パッドの縁部は、前記パッドが前記成形化合物と係合して前記パッケージ内に前記パッドをしっかりと保持するような外形状をなしている。【選択図】 図９

Description

以下の発明は、電気システム内の集積回路チップの効果的な相互接続のために前記集積回路チップに使用するリードキャリア式パッケージに関する。より具体的には、本発明は、プリント回路基板などの電子装置用システムボード上で使用する個別パッケージに分離する前の、前記集積回路との結合、ワイヤボンドの取り付け、および非導電性材料内へのカプセル化の前およびその過程で共通アセンブリ内で複数のパッケージサイトのアレイとして製造されるリードフレームおよびその他のリードキャリア（ｌｅａｄ ｃａｒｒｉｅｒ）に関する。
今日の半導体の集積度の向上と共に、より小型でより能力の高い、携帯型電子システムに対する需要により、より多くの入出力端子を有するより小型の半導体パッケージのニーズが高まっている。また同時に、民生用電子システムの全ての部品のコストを低減させるべく、絶え間ない圧力がかかっている。クワッド・フラット・ノー・リード（ｑｕａｄ ｆｌａｔ ｎｏ ｌｅａｄ：ＱＦＮ）半導体パッケージファミリーは各種半導体パッケージの中でも最も小型で最もコスト効率の高いものの一つであるが、従来の技術および材料と共に製造される場合には著しい制約がある。例えば、ＱＦＮ技術では、この技術が対応できるＩ／Ｏ端子および電気的性能に限界がある。
ＱＦＮパッケージＰ（図５〜７）は、銅板からエッチングされたエリア・アレイ・リード・フレーム１（図１および２）上に従来の方法で組み立てられている。リードフレーム１は、各々が１若しくはそれ以上の列のワイヤ・ボンド・パッド４（図２および５〜７）によって囲まれたダイ取り付けパッド２（図１、２、および５〜７）から成る数十〜数千のパッケージサイトを収容することができる。これらパッケージＰ構成要素は全て、銅片によって共通フレーム１に取り付けられており、これにより、前記パッケージＰ構成要素の前記リードフレーム１の他の部分に対する位置が維持され、前記構成要素の全てに電気接続が提供され、また、ボンディング面およびはんだ付け面のめっきが容易になる。
一般にタイバー（ｔｉｅ ｂａｒ）３として知られるこれら接続された構造体（図１、２、および５〜７）が、前記リードフレーム１の前記構成要素の全てを互いに短絡させている。したがって、これらタイバー３は全て、個々のパッケージＰサイトのリードフレーム１からのシンギュレーションの過程で、各パッケージＰサイトを取り囲む共通の短絡構造体６（図１および２）から切断されることで、各ダイ取り付けパッド２およびワイヤ・ボンド・パッド４が電気的に絶縁できるように設計しなければならない。一般的に、前記リードフレーム１との前記タイバー３の電気的接続の切断を容易にするための設計では、前記タイバー３を各パッケージＰサイトを取り囲む前記銅製短絡構造体６（図１および２）に、最終パッケージＰのフットプリントのすぐ外側で接続する必要がある。この短絡構造体６は前記シンギュレーション工程中に（図２の線Ｘに沿って）切り離され、前記タイバー３が前記パッケージＰの縁部で露出したままとなる。
前記ＱＦＮリードフレーム１は、前記パッケージＰ内の集積回路チップ７（図５〜７）およびワイヤボンド８（図５および６）を介して前記集積回路７に接続することのできる前記端子などの、前記半導体ダイの固定を容易にする、前記パッケージＰの部分を提供する。前記ワイヤ・ボンド・パッド４の形態の前記端子はまた、前記ワイヤボンド８の側の面の反対側の面上（訳者注１）のはんだ接合部５（図５〜７）を介して前記電子システム基板（プリント回路基板など）に接続する手段をも提供する。
前記パッケージＰ構成要素の全てが金属製の構造体によって前記リードフレーム１に接続されていなければならないという要件は、如何なる所与のパッケージＰの外形についても実装できるリードの数を大幅に制限する。例えば、前記ダイ取り付けパッド２から各々異なる距離離れて前記ダイ取り付けパッド２を取り囲む複数の列のワイヤ・ボンド・パッド４を設けることができる。最も外側の列のワイヤ・ボンド・パッド４の内側にあるワイヤ・ボンド・パッド４について、前記タイバー３結合構造体は、当該タイバー３が前記パッケージＰの（線Ｘに沿った）分離の外側の前記共通短絡構造体６（訳者注２）まで延長することができるように、前記外側の列の前記パッド４の間に配線しなければならない。これらタイバー３の最小スケールは、隣接する２つのパッド４間を１本のみ配線できるようになっている。したがって、標準的なＱＦＮリードフレーム１では、２列のパッド４だけを実施することができる。ダイサイズとリード数との間の現在の関係により、標準的なＱＦＮパッケージでは、１００端子程度が限度であり、大半のパッケージＰは約６０個以下の端子を有する。この限度の故に、さもなくばより小さなサイズおよびより低コストのＱＦＮ技術の利益を得るであろうところの多くの種類のダイでは、ＱＦＮパッケージングの使用が不可能となっている。
従来のＦＱＮ技術は非常にコスト効率が高いものの、まだこのコストをさらに低減する余地がある。前記集積回路チップ７がワイヤボンド８によって前記外部リード・ワイヤ・ボンド・パッド４に取り付けられ接続された後、複数のパッケージＰから成るこの組み付け後のリードフレーム１は、トランスファー成形工程などにおいて、エポキシ成形化合物９で完全にカプセル化される（図６および７）。前記リードフレーム１はその大部分が前面から背面に開いているので、成形中の各パッケージＰの背面側平面を画定するために、前記組み付け工程の前に前記リードフレーム１の背面に高温テープＴの層がが貼付される。このテープＴは前記高温接着および前記成形工程によって悪影響を受けずにこれら高温工程に耐えなければならないので、前記テープは比較的高価である。前記テープＴを貼付し、前記テープを除去し、および接着剤の残留物を除去する工程は、各リードフレーム１の加工に著しいコストを追加する可能性がある。
前記リードフレーム１から前記個々のパッケージＰのシンギュレーションの最も一般的な方法は、（図２の線Ｘに沿った）鋸引きである。前記鋸は前記エポキシ成形化合物の切断に加えて前記パッケージＰの外形のすぐ外側で前記短絡構造体６の全てを除去しなければならないので、この工程は、まるで成形化合物９のみが切断されるかのように（訳者注３）かなり余計に時間がかかり、刃の寿命が著しく短縮される。前記短絡構造体６は前記シンギュレーション工程まで除去されないので、このことは、前記ダイはシンギュレーション後まで試験することができないことを意味する。数千個のとても小さなパッケージＰを取り扱い、各々がその試験機に正しい向きに方向付けられて提示されることを確実にすることは、各パッケージＰ（訳者注４）が既知の位置に配置されているストリップをまるごと試験できる場合よりもはるかに多くの費用がかかる。
パンチシンギュレーションとして知られるリードフレーム１に基づく工程は、ソーシンギュレーションに関連付けられる問題にある程度対処し、前記リードフレーム１のストリップ内での試験を可能とするが、前記リードフレーム１の利用率がソーシンギュレートしたリードフレーム１の場合の５０パーセント未満にまで低下するのでコストが著しく増加する。パンチシンギュレーションはまた、リードフレームの基本設計毎に専用の成形型を必要とする。ソーシンギュレーション用に設計された標準的なリードフレーム１では、同一寸法の全てのリードフレーム１について単一のモールドキャップが使用される。
ソーシンギュレートしたパッケージＰおよびパンチシンギュレートしたパッケージＰの双方において、前記完成したパッケージＰ内には前記タイバー３が残され、除去することのできない容量性寄生素子となると共に誘導性寄生素子となる。この場合、これら不必要な金属片は、前記完成したパッケージＰの性能に著しく影響し、多くの高性能集積回路チップ７およびその用途へのＱＦＮパッケージＰの使用を妨げている。さらに、このむしろ潜在的な価値のある不要金属のコストはかなりのものであり、前記ＱＦＮ工程によって無駄となっている。
ＱＦＮ型の基板について、エッチングによるリードフレームの制約を排除するいくつかの構想に進展があった。その中の１つが、電気めっきによって犠牲キャリア上にパッケージ構成要素のアレイを積層する工程である。前記キャリアは、先ずめっきレジストでパターン化され、通常はステンレス鋼である前記キャリアは接着性を向上させるために僅かにエッチングされる。前記ストリップは次に金およびパラジウムでめっきされることで接着／バリア層が生成された後、６０ミクロン程度の厚さのＮｉでめっきされる。前記Ｎｉバンプの上部は、ワイヤボンディングを容易にするために電気めっきされたＡｇの層で仕上げされる。前記ストリップが組み付けられ成形された後、前記キャリアストリップが剥離されて、シート内で試験し、従来のリードフレームよりも高速かつ高歩留りでシンギュレートすることのできる、パッケージングされたダイのシートが残る。この電気めっきによる方法は、前記パッケージ内の接合のための金属構造体に関連付けられる全ての問題点を排除し、非常に微細な機構を可能とする。しかし、前記めっき工程によって得られるストリップは、標準的なエッチングによるリードフレームと比較して非常に高価なものとなる。
別の方法としては、前記エッチングによるリードフレームの工程の修正があり、この方法では、その前面パターンが前記リードフレームの厚さの約半分までエッチングされ、前記リードフレームのストリップの裏側は前記成形工程が完了するまでそのままの状態が保たれる。成形が完了した後に裏側のパターンが印刷され、前記リードフレームがエッチングされて、前記ワイヤ・ボンド・パッド及びダイパドルの裏側部分を除く前記金属の全てが除去される。このダブルエッチング工程は、前記パッケージ内の接合のための金属構造体に関連付けられる全ての問題点を排除する。前記ダブルエッチングによるリードフレームは前記電気めっきによるバージョンよりも低コストであるが、それでもやはり標準的なエッチングによるリードフレームよりも高価であり、前記エッチング工程およびめっき工程は環境の面から好ましくない。リードフレームを用いてパッケージングされた集積回路の故障モードの１つとして、特に前記パッケージが衝撃荷重を被ったとき（前記パッケージを内部に搭載している電子装置が落下して硬表面に衝突した場合など）に、前記ワイヤ・ボンド・パッド４がこれらに連結しているワイヤボンド８から切断されるモードがある。前記ワイヤ・ボンド・パッド４は、プリント回路基板またはその他の電子システム基板に実装されたままの状態で周囲のエポキシ成形化合物から僅かに分離し、前記ワイヤボンド８を前記ワイヤ・ボンド・パッド４から破断させてしまう可能性がある。したがって、特に衝撃荷重を被ったときに前記パッケージ全体内で前記ワイヤ・ボンド・パッド４をより良好に保持するリード・キャリア・パッケージの必要性がさらに存在する。
本発明では、リードキャリアに多重パッケージ・リード・キャリアの形態の別個のパッケージサイトのアレイが設けられている。通常銀粉末として始まる焼結材料が、ステンレス鋼などの耐熱性材料から形成される一時的な層の上に配置される。前記ステンレス鋼または前記一時的な層を形成するその他の材料が、焼結温度に加熱されている前記焼結材料を支持する。
前記焼結材料は、前記一時的な層の上の、好ましくは相互から（前記一時的な層を介する以外は）電気的に絶縁された端子パッドの形態の別個の構造体内に位置する。本発明では、半導体装置は前記一時的な層に対して一時的に配置しまたは（接着剤などによって）付着させればよいので、本発明は、前記一時的な層の上に、特に当該半導体装置を受領し保持するための構造体が存在する必要を回避する。したがって、本発明は、ダイ取り付けパッドではなくダイ取り付け領域を提供するように設計されている。１つ以上の端子パッドが、各ダイ取り付け領域に関連付けられる。各ダイ取り付け領域は、その上に支持される集積回路またはその他の半導体装置を有するように構成されている。前記ダイ取り付け領域上の前記集積回路から各ダイ取り付け領域を取り囲む前記別個の端子パッドに、ワイヤボンドを配線することができる。次に、前記集積回路、端子パッド、およびワイヤボンドをカプセル化する成形化合物を塗布することができる。前記集積回路および端子パッドの下側部分を画定する表面実装接合部は前記一時的な層に隣接しているので、これらのみがカプセル化されないままで残る。
前記成形化合物が硬化した後、前記一時的な層は、個々のダイ取り付け領域並びに関連する集積回路、端子パッド、およびワイヤボンドの全てが共通の成形化合物内に埋め込まれた複数のパッケージサイトを残して前記リードキャリアの残りの部分から剥離することができる。次に、前記個々のパッケージサイトは、前記パッケージサイト間の境界に沿った切断によって相互から切断し、電子システム基板またはその他の支持体に表面実装接合部を介して表面実装することができる。
前記パッケージサイトおよび前記パッケージサイト内の個々のパッドは、前記一時的な層を介する以外は各々が相互から電気的に絶縁されているので、これら個々のパッドは、前記集積回路の実装前または前記成形化合物内へのカプセル化および前記一時的な層の除去後でかつ別個のパッケージへのシンギュレーション前などの様々な異なる時点で電気的導通及びその他の電気的動作特性を試験することができる。このような試験は、前記パッドのアレイが前記一時的な層の上に支持されているとき、または前記一時的な層からの取り外し後に行うことができる。さらに、当該パッケージは、前記リードキャリア上の隣接するパッケージから分離後に、ＱＦＮパッケージに利用される既知の試験設備またはその他の試験設備を利用して試験することができる。
加えて、各パッドは、好ましくは、その周囲に、前記成形化合物とある程度機械的に係合するように構成された縁部を有する。具体的には、これら縁部には、各縁部の底部から間隔を空けたその少なくとも一部が各縁部の底部部分により近い各縁部の部分よりも横方向により遠くに延出するように、張り出すようにしてテーパーを付けることができ、または張り出すようにして段差を設けることができ、あるいはその他の方法で構成することができる。したがって、前記成形化合物は、硬化後に、前記成形化合物内に前記パッドをしっかりと固着させることができる。このようにすれば、前記パッドは前記ワイヤボンドからの分離あるいは別の形での前記成形化合物からの分離に耐え、前記パッケージ全体を単一の一体パッケージとして保つ。
図１は、従来のリードフレーム技術を図示した、簡略化した種類のＱＦＮリードフレームの斜視図である。 図２は、個々のパッケージサイトをリードフレームから分離するために辿る切断線の箇所を示す破線を伴う、図１に示したものの一部分の詳細の斜視図である。 図３は、複数の別個のパッケージサイトをその上に有し仮支持部材上に搭載された、本発明に係るリードキャリアの斜視図である。 図４は、集積回路チップを実装し、ワイヤボンドを取り付け、成形化合物内にカプセル化する前の各パッケージサイトの詳細をさらに図示した、図３に示したものの一部分の詳細の斜視図である。 図５は、集積回路チップおよびワイヤボンドの配置を示し、パッケージ内の他の導電性構造体に対してカプセル化材料が配置されている様子を破線で図示した、従来技術のＱＦＮパッケージの斜視図である。 図６は、カプセル化成形化合物を配置し、カプセル化成形化合物の部分を破断してパッケージの内部構造体を露呈させた以外は、図５に示したものと同様の斜視図である。 図７は、電子システム基板または電気システム内のその他のインターフェース上にパッケージを表面実装するために利用できるはんだ接合部を下側から図示した以外は、図６に示したものと同様の斜視図である。 図８は、成形化合物の位置を破線で図示した、集積回路チップおよびワイヤボンドの配置後の本発明のリードキャリア上の個別のパッケージサイトの斜視図である。 図９は、パッケージ内の導電性構造体をカプセル化する成形化合物を適所に示し、成形化合物の部分を破断してパッケージ内部の詳細を露呈させた以外は、図８と同様の斜視図である。 図１０は、本発明に係るパッケージの表面実装接合部を図示した、パッケージの下側から見た斜視図である。 図１１〜１７は、本発明に係る半導体支持パッケージを製造する工程中の仮支持部材およびリードキャリアの全体断面図である。 図１１〜１７は、本発明に係る半導体支持パッケージを製造する工程中の仮支持部材およびリードキャリアの全体断面図である。 図１１〜１７は、本発明に係る半導体支持パッケージを製造する工程中の仮支持部材およびリードキャリアの全体断面図である。 図１１〜１７は、本発明に係る半導体支持パッケージを製造する工程中の仮支持部材およびリードキャリアの全体断面図である。 図１１〜１７は、本発明に係る半導体支持パッケージを製造する工程中の仮支持部材およびリードキャリアの全体断面図である。 図１１〜１７は、本発明に係る半導体支持パッケージを製造する工程中の仮支持部材およびリードキャリアの全体断面図である。 図１１〜１７は、本発明に係る半導体支持パッケージを製造する工程中の仮支持部材およびリードキャリアの全体断面図である。 図１８は、周囲のカプセル化成形化合物とのいろいろな係合特性を呈するようにいろいろな縁部外形状を有するように図示した、代替的なパッドを有する代替的なリードキャリアの斜視図である。
様々な図を通じて同様の参照番号が同様の部分を表示する図面を参照すると、参照番号１０はリードキャリア（図３および４）を対象とし、このリードキャリアは、集積回路チップ６０を含む複数のパッケージ１００（図９および１０）を製造し、且つ前記集積回路チップ６０に多数の入力および出力を提供するための仮支持部材２０上に複数のパッケージサイト１２を支持することができる。本発明はまた、前記複数のパッケージサイト１２から分離して得られる複数のパッケージ１００、および個々のパッケージ１００を製造して前記リードキャリア１０の共通仮支持部材２０からパッケージ１００を取り外した後のリードキャリア１０'（図１７）を対象とする。
前記リードキャリア１０およびパッケージ１００の基本的な詳細を、本質的にかつ具体的に図３、４、８、および９を参照して、本発明の好適な実施形態によって説明する。前記リードキャリア１０は、ステンレス鋼のような薄い平面の耐熱性材料から成る仮支持部材２０を含んでいる。複数のダイ取り付け領域３０および端子パッド４０がパッケージサイト１２において前記仮支持部材２０上に配列されており、複数の端子パッド４０は各々のダイ取り付け領域３０を取り囲むように配列されている。
集積回路チップ６０が、前記ダイ取り付け領域３０に配置される（図８および９）。ワイヤボンド５０が、前記チップ６０上の入出力端子と前記端子パッド４０との間で接合される。前記端子パッド４０と、ワイヤボンド５０と、チップ６０とを含む前記パッケージ１００全体が、前記パッケージ１００の裏面を画定する表面実装接合部９０の部分（図１０）を除いて成形化合物７０内にカプセル化される。前記成形化合物７０は、通常、前記リードキャリア１０に塗布されて前記パッケージサイト１２の各々を包囲する。その後、前記成形化合物７０を切断することにより各パッケージ１００の分離が行われ、初期のリードキャリア１０から複数のパッケージ１００が提供される。
特に図１および２を参照すると、本発明の前記リードキャリア１０の詳細との比較対照のために「クワッド・フラット・ノー・リード」（ｑｕａｄ ｆｌａｔ ｎｏ ｌｅａｄ：ＱＦＮ）の一種の従来技術のリードフレーム１の詳細が説明されている。図示の実施形態において、前記ＱＦＮリードフレーム１は、エッチングされた導電性材料から成る平面的な構造体である。このエッチングされた導電性材料は、各々がタイバー３を介して共通短絡構造体６に接合されている別個のダイ取り付けパッド２およびワイヤ・ボンド・パッド４としてエッチングされる。このエッチングされたＱＦＮリードフレーム１全体が成形テープＴ上に搭載されて、エポキシ成形化合物９が前記リードフレーム１に塗布され、前記パッド２、４をカプセル化する（図５〜７）ことができるようになる。
当該カプセル化の前に、前記チップ７が前記ダイ取り付けパッド２上に実装され組み込まれる。前記ワイヤ・ボンド・パッド４と前記チップ７上の入出力端子との間にワイヤボンド８が配置される。次に、前記成形化合物９により、前記パッド２、４、並びに前記チップ７およびワイヤボンド８を全体的にカプセル化することができる。前記テープＴが、前記成形化合物による前記パッド２、４の裏面のカプセル化を妨げる。前記成形化合物９が硬化した後、前記テープＴは、はんだ接合部５（図７）が前記リードフレーム１の裏面上に現われるように、剥離することができる。最後に、前記リードフレーム１全体から各パッケージＰを分離するように（図２の切断線Ｘに沿って）切断することによって、個別のＱＦＮパッケージＰが分離される。
ここで、前記ダイ取り付けパッド２から延長する前記タイバー３の部分および前記ワイヤ・ボンド・パッド４は前記パッケージＰ内に残留するということが注意すべき重要な点である。実際にはこれらタイバー３のいくつかの部分が前記パッケージＰの縁部から延出する（図６および７）。さらに、前記共通短絡構造体６（図１および２）はいずれのパッケージＰにおいてもその一部ではない。したがって、前記共通短絡構造体６は、通常、無駄となる。さらに、各パッケージＰ内の前記タイバー３の残留部分は、一切の有益な目的を提供せず、したがってこれらもまた前記パッケージＰ内で無駄となる。このようなタイバー３の残留部はまた、前記パッケージＰおよび前記パッケージＰ内の前記チップ７の性能に対する悪影響を有する可能性がある。例えば、前記パッケージＰの前記成形化合物９の縁部から延出する前記タイバー３の一部分は、好ましくない短絡または電磁干渉および「雑音」の機会を与えるので、一定の電子用途においては、従来のＱＦＮパッケージＰが良好に機能しない。このような従来技術のＱＦＮパッケージが好適である場合であっても、前記パッケージＰ内に埋め込まれた共通短絡構造体６およびタイバー３に関連して生じる無駄は好ましくない。さらに、前記テープＴは再利用できず、既知の従来のＱＦＮリードフレーム１およびパッケージＰ技術を利用した場合のもう一つの無駄な費用である。
図３および４を参照して、本発明の前記リードキャリア１０並びに前記仮支持部材２０のような一時的な層およびパッド４０の具体的な詳細を例示的な実施形態によって説明する。この例示的な実施形態は、各パッケージサイト１２が、各ダイ取り付け領域３０を取り囲む端子パッド４０を４個だけ示している点において、典型的な好ましい実施形態よりも著しく簡略化されている。通常、このような端子パッド４０は、各ダイ取り付け領域３０を囲んで数ダースまたは潜在的には数百個さえもが提供されることが考えられる。このような端子パッド４０は、通常、前記ダイ取り付け領域３０に最も近い最も内側の列と、前記ダイ取り付け領域３０から最も遠い最も外側の端子パッド４０の列と、可能性としては最も内側の列と最も外側の端子パッド４０の列との間の複数の中間の列とを含む、複数の列で提供されることが考えられる。
前記リードキャリア１０は複数のパッケージサイト１２を含むように製造された平面的な構造体であり、さらに、これらパッケージサイト１２の製造中、並びに試験の過程、集積回路チップ６０（またはダイオード若しくはトランジスタなどのその他半導体装置）およびワイヤボンド５０（図８および９）との統合の過程を通して前記パッケージサイト１２を支持するように製造されるもので、複数のパッケージ１００（図９および１０）の最終的な製造を容易にする。前記リードキャリア１０は、仮支持部材２０を含んでいる。この仮支持部材２０は、耐熱材料から成り、最も好ましくはステンレス鋼から成る、薄く平面的なシートである。この部材２０は、上面２２を含み、その上に前記リードキャリア１０のその他の部分が製造される。前記仮支持部材２０の縁部２４が、前記仮支持部材２０の周囲を画定する。この例示的な実施形態において、この縁部２４は一般的には長方形である。
前記仮支持部材２０は好ましくは十分に薄く、ある程度曲げることができ、前記パッケージサイト１２およびリードキャリア１０（図８〜１０および１７）においてパッケージ１００の製造完了後に前記リードキャリア１０から前記仮支持部材２０を（またはその逆を）剥離して取り外すことを容易にすることができる。前記リードキャリア１０'（図１７）は、前記リードキャリアから前記仮支持部材２０が取り外された後の前記リードキャリアを指す。
前記仮支持部材２０の前記上面２２は複数のパッケージサイト１２を支持し、各パッケージサイト１２は、少なくとも１つのダイ取り付け領域３０と、各ダイ取り付け領域３０に関連付けられる複数の端子パッド４０とを含んでいる。一般的に、切断線Ｙが各パッケージサイト１２の境界を画定する（図４）。
前記端子パッド４０は、異なる幾何学的形状および位置を呈することができるが、好ましくは同様の材料から形成される。具体的には、これらパッド４０は、好ましくは焼結材料から形成される。好適な一実施形態によれば、これらパッド４０は、導電性材料の粉末、好ましくは銀粉末を懸濁成分と混合したものとして開始する。この懸濁成分は、一般的に、前記銀粉末にペーストの粘稠度またはその他の流動性材料の特性を与えるための結着液として作用し、それにより、前記パッド４０が所望の幾何学的形状を呈するように前記銀粉末を最も良好に処理し操作することが可能となる。
この懸濁成分および前記銀粉末またはその他の導電性金属粉末の混合物が前記金属粉末の焼結温度まで加熱される。前記懸濁成分は沸騰して気体となり（あるいは揮発し）、前記リードキャリア１０から排出される。前記金属粉末が焼結され前記端子パッド４０に所望される形状を有する一体的な塊となる。
前記仮支持部材２０は、その可撓性および所望される程度の強度並びに前記導電性材料が前記パッド４０を形成するためのこの焼結温度に耐えられるその他の特性を維持するような温度特性を有するように構成されている。通常、この焼結温度は、焼結されて前記パッド４０となる前記金属粉末の融点に近い。
図１１〜１４を参照すると、前記パッド４０を形成する一連の工程における前記リードキャリア１０の図が提示されている。図１２から、前記仮支持部材２０上には先ず仮成形材料８０が配置されることに留意されたい。この形態の材料８０は、前記仮支持部材２０の前記上面２２の上に印刷することができ、または前記仮支持部材２０上に事前配置された連続的な材料にエッチングすることもでき、あるいはその他の方法で形成することができる。前記仮成形材料８０の側面８２が、前記仮成形材料８０のエリア間の間隙８４の縁部を画定する。次に、これら間隙８４は、金属粉末および前記懸濁成分の混合物をこれら間隙８４内に流入させることによりこの混合物で充填される。前記焼結工程が行われ、前記仮支持部材２０並びに前記仮成形材料８０および金属粉末および懸濁混合物が加熱されると、前記金属粉末が焼結され前記懸濁成分が揮発して除去されるだけではなく、前記仮成形材料８０もまた揮発して前記リードキャリア１０上の前記パッケージサイト１２から除去される。したがって、焼結後は、前記仮支持部材２０上には、焼結材料から成る前記パッド４０のみが残る（図１４）。
前記端子パッド４０は、様々な異なるサイズおよび幾何学的形状を有することができる。最も好ましくは、前記端子パッド４０は、前記仮支持部材２０の前記上面２２の上にある実質的な底面と対向する側に実質的に平面の上面４２を含むこととなる。前記端子パッド４０の縁部４６が、前記端子パッド４０の周囲形状を画定している。この縁部４６は、好ましくは、前記仮支持部材２０に対して垂直な平面内で方向付けられているのではなく、テーパー部を有し、あるいは他の方法で、各縁部４６の上方部が各縁部４６の下方部よりも張り出すように少なくとも部分的な張り出し部が存在するような外形状に構成されている。このテーパー部は、好ましくは、前記仮成形材料８０の側面８２に面取りを施すことによって設けられる（図１２〜１４）。
この張り出し関係は、図示のように前記縁部４６のテーパー付けなどにより連続的であることができる。代替的な形状（図１８）では、前記縁部４６は、段差のある外形状など他の外形状を有しながらも依然として何らかの形状の張り出し部を提供することができる。前記縁部４６の少なくとも所定の部分が前記縁部４６の下方部により近い前記縁部４６の一部分よりも張り出している限り、張り出し部の形状は、その他の形状においても提供される。図１６および１７に見てとれるように、前記成形化合物７０によりパッド４０がカプセル化された後、特に前記仮支持部材２０の取り外し時において、前記端子パッド４０の前記縁部４６にあるこの張り出し部により前記端子パッド４０が前記成形化合物７０内に保持される。
図３および４に図示した前記例示的な実施形態内の各ダイ取り付け領域３０の周囲には４つの端子パッド４０のみが示されているが、好ましくは、各ダイ取り付け領域３０を取り囲む端子パッド４０の数は、およそ数ダースまたは数百個と考えられる。また、通常、前記端子パッド４０は、各ダイ取り付け領域３０を取り囲む列に配列されることが考えられる。前記端子パッド４０は、この例示的な実施形態に図示したように、前記ダイ取り付け領域３０よりも小さくてもよく、または大きくてもよい。前記パッド４０の前記縁部４６は各々が張り出した外形状を有して示されているが、各パッド４０の前記縁部４６のうち、このような張り出した外形状を有するものが一部分であった場合でも、依然として本発明のこの態様による利益のうちのいくつかを提供できることが考えられる。
好ましくは、各端子パッド４０の前記上面４２は、共通の平面内にある。しかし、上面４２が異なる高さを有することができ、これら面４２が完全な平面以外の形状であっても依然として本発明による利益のうちのいくつかを提供することができることも考えられる。前記底面４４が、前記製造工程の完了後の各パッケージ１００内の表面実装接合部９０を画定する（図１０）。
特に図８〜１０を参照して、前記様々なパッケージサイト１２における前記リードキャリア１０上でのさらなる製造後の各パッケージ１００の詳細を、この例示的な実施形態によって説明する。集積回路チップ６０が、前記ダイ取り付け領域３０に実装される。このような実装は前記領域３０で前記仮支持部材２０上に前記チップ６０を配置するように簡単であることができる（図４、１４、および１５）。前記仮支持部材２０上に前記チップ６０を保持するために接着剤を使用することができ、または静電引力、磁気引力、吸引、若しくは締結具のような他の形態の取り付けを用いることもできる。
必要に応じて、前記集積回路チップ６０の下面が、前記ダイ取り付け領域３０で電気的に連結する。このような電気的連結は、前記チップ６０の「グラウンド」と共通であることができ若しくは前記チップ６０のその他何らかの基準と共通であることができ、または前記パッケージ１００が利用される総体的な電気システム内でその他何らかの電気的状態を有することができる。前記電気的連結は、初期には前記仮支持部材２０と連結した後に、前記仮支持部材２０から取り外した後に依然として共通リードキャリア１０'内にある前記パッケージ１００を試験するように構成された試験構造体の端子に連結することができる（図１７）。前記チップ６０は、その下部部分を画定する、前記ダイ取り付け領域３０と実質的に共平面の基部６２を含んでいる。前記基部６２の反対側に前記チップ６０の上面６４が設けられている。この上面６４は、ワイヤボンド５０の一方の端部に終端することのできる複数の入出力接合部を有する（図８および９）。
１本のワイヤボンド５０は、好ましくは、前記チップ６０上の各入出力結合部と周囲の端子パッド４０との間で終端する。したがって、各ワイヤボンド５０は、端子側端と反対側のチップ側端を有する。別の代替案として、単一のパッケージ１００が２つ以上の特定の設計向けに汎用的に設計されており、前記設計のうちの１つがその他の設計よりも多くの端子パッド４０を必要とする場合などに、少なくとも１つの端子パッド４０をワイヤボンド５０がないままとしておくことができる。また、前記回路設計によって端子パッド４０のセット間の電気的な相互接続が必要な場合は、前記端子パッド４０のセット間にワイヤボンド５０を設けることができる。ＱＦＮリードフレームに使用されるもののような既知のワイヤボンド５０終端技術を使用して、これらワイヤボンド５０が前記チップ６０と前記端子パッド４０との間、または端子パッド４０のセット間で連結される。
前記パッケージ１００を形成する工程を完了するために、前記リードキャリア１０を覆うように成形化合物７０が流入され、前記端子パッド４０、ワイヤボンド５０、および集積回路チップ６０の各々を完全にカプセル化するような方法で硬化される。前記仮支持部材２０の前記上面２２に対してこの成形化合物７０を成型することができる。したがって、前記仮支持部材２０の取り外し後、各パッド４０の前記表面実装接合部９０および各チップ６０の前記基部６２は露出したままとなる（図１０）。前記成形化合物７０は、通常、第１の温度では流体状であるが第２の温度に調整されると硬化できる種類である。
前記成形化合物７０は、前記パッド４０および前記チップ６０の基部６２が互いに電気的に絶縁されるように、実質的な非導電性材料から形成される。前記成形化合物７０は、前記パッド４０の間と流動し、前記パッド４０およびチップ６０を前記総体的パッケージ１００内で前記成形化合物７０と共に保持する傾向にあるインターロック７２（図１６および１７）を提供する。当該インターロック７２により前記端子パッド４０が前記ワイヤボンド５０から引き離されるのが回避される。このような引き離しの傾向に対し、先ず前記仮支持部材２０が前記リードキャリア１０から取り外されるときに抵抗が生じ、さらに、前記パッケージ１００が使用中に、抵抗がない場合は前記パッケージ１００から前記端子パッド４０を引き離す恐れのある衝撃荷重を受ける可能性があるときに、再度、有益に抵抗が生じる。これらインターロック７２は、前記パッド４０の前記縁部４６に関連して、および初期には前記仮成形材料８０の前記側面８２の前記外形状（図１２および１３）に基づいて、上記に画定されたように、様々な異なる形状を有することができる。
前記成形化合物７０の硬化後、前記リードキャリア１０上に前記パッケージ１００がアレイ状に提供され、各パッケージ１００は底部１０４の反対側の上部１０２（図９および１０）を含み、周囲側部１０６を有する。有益なことに、従来技術のＱＦＮパッケージＰ（図６および７）がその周囲側部から導電性材料を延出させなければならないのとは対照的に、前記周囲側部１０６は、そこから延出する一切の導電性材料を有する必要がない。
図１８を参照して、代替的なリードキャリア１１０の詳細を説明する。この代替的なリードキャリア１１０では、仮支持部材１２０はその上に載置されている代替的なパッド１３０を有する。これら代替的なパッド１３０は、その上に、底面１３４と反対側の上面１３２を含み、段差のある縁部１３６を有する。この段差のある縁部１３６は、上述の前記端子パッド４０上に設けられた（訳者注：５）前記縁部の代替的な縁部である。このような段差のある縁部１３６もやはり、前記成形化合物７０によるインターロックの形態を提供して前記パッケージ全体１００内で前記パッド４０を有益に保持する。
本開示は、本発明の好適な実施形態および本発明を実践する最良の態様を明らかにするために提供されている。本発明をこのように説明したものの、本発明の開示の範囲および趣旨から逸脱することなく、前記好適な実施形態に様々な異なる修正を施すことができることは明白な筈である。構造体がある機能を実行するための手段として特定されている場合、前記特定は、指定された前記機能を実行できる全ての構造体を含むことが意図される。本発明の構造体が相互に連結しているとして特定されている場合、このような言葉は、直接相互に連結しているまたは介在する構造体を通じて相互に連結している前記構造体を含むように広義に解釈されるべきである。このような連結は恒久的であってもまたは一時的であってもよく、固定式または特に制約のない限り依然として何らかの付着を提供しながらも枢動、摺動、若しくはその他の相対的な運動を可能とする方式の何れかであってもよい。
産業上の利用可能性
本発明は、ＱＦＮパッケージ化された半導体ダイをより容易に製造するための簡略化されたＱＦＮ工程の実施を可能とする半導体パッケージの電気的相互接続構成要素を提供するシステムを提供する点において、産業上の利用可能性を呈する。
本発明の別の目的は、様々な異なる製造段階での試験および材料の無駄の回避を容易にするため、任意の２つのパッド間の電気的な接続を伴わないパッドを有する複数の半導体パッケージの連続的なストリップを生産するために、成形後に剥離することのできる犠牲キャリア上に配列された半導体パッケージの電気的相互接続構成要素を提供するシステムおよび方法を提供することである。
本発明の別の目的は、その内部に最小限の金属を利用しながらもより高い電気的性能を可能とするような方法で半導体パッケージの電気的相互接続構成要素を提供し、電子システムのシステム基板に半導体ダイの電気的接続を容易にすることである。
本発明の別の目的は、標準的なＱＦＮ組み立ての工程を簡略化し排除することにより半導体パッケージの組み立てコストを低減させる、前記パッケージの電気的相互接続構成要素を提供することである。
本発明の別の目的は、２つより以上の列の入出力端子および従来技術のリードフレーム式ＱＦＮパッケージで現実的な入出力端子の数の何倍もの端子を含むことを可能とする、半導体パッケージの電気的相互接続構成要素を提供することである。
本発明の別の目的は、リードフレーム式ＱＦＮパッケージと比較したときに、複数の電源およびグラウンド構造体並びにダイ取り付け領域などの機構を組み込むためのより大きな設計自由度を可能とする、半導体パッケージの電気的相互接続構成要素を提供することである。
本発明の別の目的は、低コストで高品質な方法で製造できる、複数の集積回路実装パッケージサイトをその上に有するリードキャリアを提供することである。
本発明の別の目的は、衝撃荷重に関連付けられる損傷に対して高い耐性を有する、隣接した構成要素に電気的に相互接続するための半導体パッケージを提供することである。
本発明の別の目的は、内部の余剰な導電部分を最小限に抑えることにより電気的に高性能を呈する、複数の集積回路実装パッケージサイトを有するリードキャリアを提供することである。
本発明の別の目的は、製造工程の複数の段階において簡単かつ自動的な方法で試験することのできるパッケージサイトをその上に有するリードキャリアを提供することである。
本発明の別の目的は、半導体の組み立て工程中に前記半導体装置を実装し保持する別個の構造体を必要としないＱＦＮまたはランド・グリッド・アレイ型パッケージを製造するための手段を提供することである。
本発明の産業上の利用可能性を実証するさらに他の目的は、本明細書内に含まれる詳細な説明を注意深く読み、添付図面を検討し、本明細書に含まれる請求項を検討することにより明白となるであろう。

Claims (23)

  1. リードキャリアおよび半導体の組み合わせであって、
    導電性材料で形成された複数の端子パッドであって、
    前記複数の端子パッドの各々は下側面と、当該下側面に対向する上側面と、当該上側面と当該下側面との間の縁部とを有し、
    前記複数の端子パッドの各々は導電性材料の焼結構造体である、
    前記端子パッドと、
    上側面と対向する側に基部を有する半導体と、
    前記端子パッドのうちの少なくとも１つと前記半導体との間のワイヤボンドと、
    の組み合わせを有し、
    前記端子パッド、前記半導体、および前記ワイヤボンドは、実質的に非導電性の材料内に少なくとも部分的にカプセル化されるものであり、
    各前記端子パッドの前記下側面および集積回路の前記基部は、各々実質的に共通の平面内に位置するものである、
    組み合わせ。
  2. 請求項１記載の組み合わせにおいて、前記複数の端子パッドのうちの少なくとも１つは、前記パッドを前記実質的に非導電性の材料に対して保持するように少なくとも部分的に外側形状が成形された、外郭成形された縁部を有するものである組み合わせ。
  3. 請求項２記載の組み合わせにおいて、前記外郭成形された縁部は、下方部と当該下方部に対向する上方部とを有し、前記下方部から離間された前記外郭成形された縁部の少なくとも第１の部分は、当該第１の部分よりも前記下方部に近い前記縁部の第２の部分よりも広いパッドの横幅を画定するものであり、それにより、前記第１の部分が前記第２の部分よりも張り出した状態になるものである組み合わせ。
  4. 請求項３記載の組み合わせにおいて、前記外郭成形された縁部は段差のある外形状を有し、当該段差よりも上方にあり且つ当該縁部の前記上方部により近い部分は、当該段差よりも下方にあり且つ当該縁部の前記下方部により近い部分に対して張り出し部を画定するものである組み合わせ。
  5. 請求項３記載の組み合わせにおいて、前記外郭成形された縁部はテーパー形状を呈し、当該縁部の前記下方部から最も遠い部分は、当該縁部の前記下方部により近い部分よりも張り出してものである組み合わせ。
  6. 請求項１記載の組み合わせにおいて、前記半導体および前記複数の端子パッドは各々、前記半導体の前記基部上および前記端子パッドの前記下側面上を除いて、前記実質的に非導電性の材料内に完全にカプセル化されるものである組み合わせ。
  7. 請求項１記載の組み合わせにおいて、前記複数の端子パッド、前記半導体、および前記ワイヤボンドはパッケージを形成し、当該パッケージは、共通の前記実質的に非導電性の材料内にカプセル化された複数のパッケージのうちの１つである組み合わせ。
  8. 請求項７記載の組み合わせにおいて、前記複数のパッケージの各々は、前記端子パッドを形成する前記導電性材料の焼結温度よりも高い融点を有する共通の可撓性支持層の上に配置されるものである組み合わせ。
  9. 請求項８記載の組み合わせにおいて、前記半導体の前記基部と前記共通の可撓性支持層との間に接着剤が配置されてものである組み合わせ。
  10. 複数の入力および／または出力を有する電子装置を支持するリードキャリアであって、
    相互に離間され、ダイ取り付け領域に隣接する複数の導電性端子パッドと、
    焼結導電性材料で形成された前記端子パッドと、
    前記端子パッドを形成する前記材料の焼結温度よりも高い融点を有する一時的な層の上に配置されているものである前記端子パッドと
    の組み合わせを有するリードキャリア。
  11. 請求項１０記載のリードキャリアにおいて、前記端子パッドは、前記ダイ取り付け領域のうちの１つを取り囲むものであるリードキャリア。
  12. 請求項１０記載のリードキャリアにおいて、前記複数の導電性端子パッドのうちの少なくとも１つは、下方部と当該下方部に対向する上方部を有する縁部を有し、前記下方部は前記一時的な層に隣接し、前記下方部から離間された前記縁部の少なくとも第１の部分は、当該第１の部分よりも前記下方部に近い前記縁部の第２の部分よりも広いパッド横幅を画定するものであり、それにより、前記第１の部分が前記第２の部分よりも張り出した状態になるものであるリードキャリア。
  13. 請求項１２記載のリードキャリアにおいて、前記外郭成形された縁部は段差のある外形状を有し、前記段差よりも上方にあり且つ前記縁部の前記上方部により近い部分は、前記段差よりも下方にあり且つ前記縁部の前記下方部により近い前記縁部の部分に対して張り出し部を画定するものであるリードキャリア。
  14. 請求項１２記載のリードキャリアにおいて、前記外郭成形された縁部はテーパーを呈し、前記外郭成形された縁部の前記下方部から最も遠い部分は、前記外郭成形された縁部の前記下方部により近い部分から張り出しているものであるリードキャリア。
  15. 請求項１０記載のリードキャリアにおいて、前記ダイ取り付け領域の各々に半導体が配置され、当該半導体は上側面に対向する側に基部を有するものであり、複数のワイヤボンドが前記半導体から前記ダイ取り付け領域に隣接する前記複数の導電性端子パッドに延長し、前記端子パッド、前記ワイヤボンドおよび前記半導体は実質的に非導電性の材料で少なくとも部分的にカプセル化されているものであるリードキャリア。
  16. 請求項１５記載のリードキャリアにおいて、前記実質的に非導電性の材料の層は、前記複数の導電性端子パッドおよび前記半導体の前記一時的な層に面する部分を除いて前記端子パッドおよび前記半導体の全ての面をカプセル化するものであるリードキャリア。
  17. 請求項１６に記載のリードキャリアにおいて、前記一時的な層は前記端子パッドおよび前記半導体の前記基部並びに前記カプセル化に用いられる実質的に非導電性の材料の層からの剥離除去を可能とするために十分に可撓性であるリードキャリア。
  18. 複数の集積回路チップ収容パッケージを形成する方法であって、
    上面を有する一時的な層を設ける工程と、
    前記一時的な層の前記上面の上に導電性端子パッドを配置する工程と、
    前記上面の上に、各々が上側面と対向する側に基部を有する集積回路を位置づける工程と、
    前記端子パッドと各集積回路との間にワイヤボンドを取り付ける工程と、
    前記端子パッド、ワイヤボンド、および集積回路を実質的に非導電性の材料内にカプセル化する工程と、
    前記一時的な層を除去し、前記端子パッドの底部側および前記集積回路の前記基部を露出したまま残す工程と、
    を含む方法。
  19. 請求項１８記載の方法において、前記配置する工程は、前記一時的な層の前記上面の上に仮成形材料を配置する工程と、前記仮成形材料内に間隙を設ける工程と、前記間隙を導電性金属粉末および結着液を含む流動性材料で充填する工程と、前記流動性材料を前記結着液が揮発し除去される温度に加熱する工程と、前記仮成形材料を揮発させて除去する工程と、前記一時的な層の融点未満を維持しながら前記金属粉末を焼結して前記端子パッドに成形する工程とを含むものである方法。
  20. 請求項１８記載の方法において、前記位置づける工程は、前記集積回路の前記基部と前記一時的な層の前記上面との間に接着剤を塗布する工程を含むものである方法。
  21. 請求項１８記載の方法において、さらに、
    複数の集積回路収容パッケージを個々のパッケージにシンギュレートする工程を含み、各パッケージは少なくとも１つの集積回路チップと、複数の端子パッドと、前記端子パッドから前記集積回路チップまで延長するワイヤボンドとを有し、前記ワイヤボンド並びに、前記端子パッドおよび集積回路の一部分が前記実質的に非導電性の材料内にカプセル化されているものである方法。
  22. 請求項１８記載の方法において、さらに、
    前記配置する工程の後で且つ前記取り付ける工程の前に、前記導電性端子パッドの電気的性能を試験する工程を含むものである方法。
  23. 請求項１８に記載の方法において、さらに、
    前記複数のパッケージを個々のパッケージにシンギュレートする前に、前記複数の集積回路チップ収容パッケージの電気的性能を試験する工程を含むものである方法。
JP2015530514A 2012-09-07 2013-09-05 印刷形成による端子パッドを有するリードキャリア Pending JP2015527753A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201261698199P 2012-09-07 2012-09-07
US61/698,199 2012-09-07
PCT/IB2013/002685 WO2014037815A2 (en) 2012-09-07 2013-09-05 Lead carrier with print-formed terminal pads

Publications (1)

Publication Number Publication Date
JP2015527753A true JP2015527753A (ja) 2015-09-17

Family

ID=50232442

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015530514A Pending JP2015527753A (ja) 2012-09-07 2013-09-05 印刷形成による端子パッドを有するリードキャリア

Country Status (6)

Country Link
US (1) US9184114B2 (ja)
EP (1) EP2893562A2 (ja)
JP (1) JP2015527753A (ja)
KR (1) KR102126009B1 (ja)
CN (1) CN104854695A (ja)
WO (1) WO2014037815A2 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL2011512C2 (en) * 2013-09-26 2015-03-30 Besi Netherlands B V Method for moulding and surface processing electronic components and electronic component produced with this method.
US9379087B2 (en) * 2014-11-07 2016-06-28 Texas Instruments Incorporated Method of making a QFN package
US20160141232A1 (en) * 2014-11-19 2016-05-19 Cambridge Silicon Radio Limited Integrated circuit package
US20180047588A1 (en) * 2015-05-04 2018-02-15 Eoplex Limited Lead carrier structure and packages formed therefrom without die attach pads
US20180047589A1 (en) * 2015-05-04 2018-02-15 Eoplex Limited Lead carrier with print formed package components and conductive path redistribution structures
US9842831B2 (en) * 2015-05-14 2017-12-12 Mediatek Inc. Semiconductor package and fabrication method thereof
US10685943B2 (en) 2015-05-14 2020-06-16 Mediatek Inc. Semiconductor chip package with resilient conductive paste post and fabrication method thereof
CN106935515A (zh) * 2015-12-29 2017-07-07 无锡华润安盛科技有限公司 引线框架及其制造方法、基于该引线框架的芯片封装方法
US9978613B1 (en) * 2017-03-07 2018-05-22 Texas Instruments Incorporated Method for making lead frames for integrated circuit packages
CN110689105B (zh) * 2018-09-26 2024-04-09 深圳市融智兴科技有限公司 超薄rfid智能卡封装方法
CN111326424A (zh) * 2018-12-14 2020-06-23 无锡华润矽科微电子有限公司 Qfn框架的布置及封装生产方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5976912A (en) * 1994-03-18 1999-11-02 Hitachi Chemical Company, Ltd. Fabrication process of semiconductor package and semiconductor package
JP4637380B2 (ja) * 2001-02-08 2011-02-23 ルネサスエレクトロニクス株式会社 半導体装置
US7405468B2 (en) * 2003-04-11 2008-07-29 Dai Nippon Printing Co., Ltd. Plastic package and method of fabricating the same
US7205178B2 (en) * 2004-03-24 2007-04-17 Freescale Semiconductor, Inc. Land grid array packaged device and method of forming same
JP2010056441A (ja) * 2008-08-29 2010-03-11 Fujitsu Microelectronics Ltd 半導体装置の製造方法
TWI464852B (zh) * 2010-11-03 2014-12-11 Mediatek Inc 四方扁平無引腳封裝及適用於四方扁平無引腳封裝之線路板

Also Published As

Publication number Publication date
KR20150079592A (ko) 2015-07-08
US20140070391A1 (en) 2014-03-13
KR102126009B1 (ko) 2020-06-23
US9184114B2 (en) 2015-11-10
WO2014037815A3 (en) 2014-07-03
WO2014037815A2 (en) 2014-03-13
EP2893562A2 (en) 2015-07-15
CN104854695A (zh) 2015-08-19

Similar Documents

Publication Publication Date Title
JP2015527753A (ja) 印刷形成による端子パッドを有するリードキャリア
US8749035B2 (en) Lead carrier with multi-material print formed package components
TWI453838B (zh) 具有散熱器之無引線封裝
US8865524B2 (en) Lead carrier with print-formed package components
US20150194322A1 (en) Lead carrier with thermally fused package components
TW200818458A (en) Stackable packages for three-dimensional packaging of semiconductor dice
US20110163430A1 (en) Leadframe Structure, Advanced Quad Flat No Lead Package Structure Using the Same, and Manufacturing Methods Thereof
US20160148877A1 (en) Qfn package with improved contact pins
JP2018514947A (ja) ダイ取り付けパッドがないリードキャリア構造およびそれに形成されたパッケージ
CN107960132B (zh) 带有印刷成形封装部件和导电路径再分布结构的引线载体
CN104517905B (zh) 用于模塑衬底的金属重分布层
US20230068748A1 (en) Leaded semiconductor device package
US11721654B2 (en) Ultra-thin multichip power devices
JP2007287762A (ja) 半導体集積回路素子とその製造方法および半導体装置
CN112670252A (zh) 具有分离的衬底区段的封装体
CN111602242A (zh) 具有电镀区域的引线框架管芯桨状件
US9252114B2 (en) Semiconductor device grid array package
CN109559997A (zh) 表面安装半导体器件及其制造方法
US20240312855A1 (en) Full ag sinter discrete premium package
TW200901395A (en) Semiconductor package structure