JP4637380B2 - 半導体装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、より具体的には、半導体チップを高密度に積層した半導体装置に関するものである。
【０００２】
【従来の技術】
従来の半導体チップの実装においては、１個の半導体チップを１つのリードフレームにダイボンドする方法が主流であった。図３６は、このような従来の半導体装置を示す断面図である。半導体チップ１０１は、リードフレームと一体化しているダイパッド１０３の上に、直接、接着剤や両面テープにより取り付けられる。半導体チップの端子電極（図示せず）とリード端子１０４とは、ワイヤ１０５によって接続され、さらに湿気や衝撃等から保護するために封止樹脂によって封止される。この半導体装置は製造も容易であり、多くの実績を有するが、単位容積に収納する半導体チップの割合が低いという問題を有していた。
【０００３】
このため、図３７に示すように、２個の半導体チップ１０１ａ，１０１ｂを積層する半導体装置の提案がなされた（特開2000-156464号公報）。この半導体装置では、一方のフレーム１０４ａに下側の半導体チップ１０１ｂが接着剤１０７によって取り付けられ、他方のフレーム１０４ｂに上側の半導体チップ１０１ａが取り付けられ、さらに両方の半導体チップどうしが接着剤１０７によって接着される。両方の半導体チップの端子電極（図示せず）とリード端子（図示せず）とは、ワイヤ（図示せず）によって接続され、封止樹脂１０６によって封止される。上記図３７に示す半導体装置では、平面的に見て半導体チップが少しずれて、大略重なって配置されている。このため、図２に示す半導体装置は図１に示す半導体装置に比較して、大幅な高密度化が可能となった。
【０００４】
【発明が解決しようとする課題】
しかしながら、絶え間ない微細化の歴史を経て微細化してきた半導体チップの厚さは、今や、リードフレームの厚さ程度以下にまで薄くなってきた。このような半導体チップの高密度化の進展に比較して、半導体チップを実装した半導体装置の高密度化の達成度は不充分であるといえる。とくに、これまで着目される機会が少なかった半導体装置の薄肉化の達成度は不充分であるといえる。このため、携帯電話器等の携帯情報端末、デジタルカメラ、ビデオカメラ等の急激な拡大に伴い、半導体装置の厚さに着目した小型化、高密度化の要求が強く出されている。また、上記の用途に限らず、面積を増大させることなく薄肉化をともなって半導体装置を小型化、高密度化することは、多くの用途に対して望ましい効果をもたらす。
【０００５】
そこで、本発明は、面積を増大させずに薄肉化することにより小型化、高密度化をはかった半導体装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明の第１の局面における半導体装置は、平面的に見て、半導体チップが配置された領域の外側に端子電極が配置された半導体装置である。この半導体装置は、端子電極の高さ位置範囲と重なる高さ位置範囲を占めるように位置する下側の半導体チップと、下側の半導体チップの上側に位置する上側の半導体チップと、上側および下側の半導体チップと端子電極とを接続するワイヤと、上側および下側の半導体チップおよびワイヤを封止する封止樹脂とを備え、封止樹脂の底面が端子電極の底面と同一平面上に位置する。
【０００７】
この構成によれば、端子電極の厚さのすべてを半導体チップの厚さに加える形で、半導体装置の厚さを構成しない。すなわち、半導体装置の厚さに、端子電極の厚さはまったく影響しないか、または影響するとしても端子電極の厚さの一部のみが加算されるだけである。このため、端子電極が形成されているリードフレームの厚さに関係なく、半導体装置を薄くすることができ、その結果、携帯情報端末等の製品の小型化、高密度化を推進することが可能になる。また、封止樹脂と端子電極の底面とを同じ平面とすることにより、たとえば、粘着テープの上に端子電極を貼着して、上記の構造の半導体装置を構成し、粘着テープを封止樹脂の洩れ防止シートを兼ねた封止樹脂の外形形成面にして樹脂封止することができるので、製造が容易となる。
【０００８】
上記本発明の第１の局面における半導体装置では、たとえば、上側の半導体チップが、端子電極とともに同一平面上に配置されたダイパッド部に支持され、下側の半導体チップが、平面的に見てダイパッド部に重複しないように配置され、下側の半導体チップの厚さは、端子電極およびダイパッド部の厚さの範囲内にあることができる（請求項１）。
【０００９】
この構成により、上側に位置する上側の半導体チップを強固に支持することができる。上側の半導体チップがダイパッド部とともに、下側の半導体チップにも接着されてもよい。または、上側および下側の半導体チップが離れて、間に封止樹脂が充填されていてもよい。ここで、「支持する」とは接着剤やダイボンド材等によって接着され、支持することを含んでいる。
【００１０】
上記本発明の第１の局面における半導体装置では、たとえば、下側の半導体チップの底面が封止樹脂の底面と同じ平面上にあり、封止樹脂から露出することができる（請求項２）。
【００１１】
この構成によれば、たとえば、粘着テープの上に端子電極とともに下側の半導体チップを貼着して、この半導体装置を組み立てることができるので、製造が容易になる。また、第２の半導体装置を第１の半導体装置によってのみ支持することにより、ダイパッド部を省略することもでき、製造コストを低減することが可能となる。
【００１２】
上記本発明の第１の局面における半導体装置では、たとえば、上側の半導体チップが、端子電極より上側に位置するダイパッド部に支持され、下側の半導体チップの底面が封止樹脂によって封止されることができる（請求項３）。
【００１３】
この構成によれば、ダイパッド部に支持される上側の半導体チップに下側の半導体チップがぶら下げるように支持されるので、下側の半導体チップは端子電極の底面から離して内方に配置させることができる。このため、下側の半導体チップも封止樹脂によって封止されるでの、半導体装置の全部分を湿気や直接的な打撃等から保護することが可能となる。
【００１４】
上記本発明の第１の局面における半導体装置では、たとえば、外側に配置された端子電極が、半導体チップを取り囲むように四周に配置されたＱＦＮ(Quad Flat Non-Lead Package)タイプの半導体装置である（請求項４）。
【００１５】
四周に端子電極が配置されているので、ワイヤリングの際、半導体チップと接続する端子電極が近くに位置する。このため、２つの半導体チップを部分的に重ねる際の重ね方の自由度を増大させることができる。
【００１６】
上記本発明の第１の局面における半導体装置では、たとえば、上側および下側の半導体チップは矩形であり、半導体チップの接続端子が矩形の対向する短辺に沿って配置され、上側および下側の半導体チップは、平面的に見て矩形どうしが交差するように配置されることができる（請求項５）。
【００１７】
この構成により、接続端子は４辺に分布することになり、半導体チップの側で上記ワイヤが空間的に混んで干渉することがなくなる。とくに、四周に端子電極が配置されたＱＦＮタイプでは、４辺に配置された接続端子と四周に配置された端子電極とを短いワイヤによって整然と接続することが可能となる。
【００１８】
上記本発明の第１の局面における半導体装置では、たとえば、外側に配置された端子電極が、半導体チップを挟んで対向する２辺に沿って配置されたリードであることができる（請求項６）。
【００１９】
この構成により、薄型のＴＳＯＰ型の半導体装置を容易に簡単な方法により製造することができ、能率向上、歩留り向上により、製造コストを低減することが可能となる。
【００４４】
【発明の実施の形態】
次に、図面を用いて、本発明の実施の形態について説明する。
【００４５】
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置が示されている模式的斜視図である。この半導体装置は、製造に用いられた粘着シート８がそのまま貼着されているが、剥がす必要がある。図１において、ダイパッド４ｂと端子電極であるリード４ａと、下側の半導体チップ１ｂとは、粘着シート８の上に接している。ただし、リード４は粘着シート８と接するように配置される必要があるが、ダイパッド４ｂは粘着シートと接してもよいし、粘着シートから離れて上方に位置してもよい。ダイパッド４ｂとリード４ａとは、同じ厚さであり、同じ１枚の板から打ち抜き加工等によって形成することができる。上側の半導体チップ１ａは、下側の半導体チップ１ｂの上の接着剤７およびダイパッド４ｂの上の接着剤７に接して、配置されている。上下の半導体チップ１ａ，１ｂでは、いずれも、その接続端子（図示せず）がワイヤ５によってリード４ａと接続され、所定の配線がなされている。これらを固定するとともに、湿気や外力から保護するために、封止樹脂６が粘着テープと接している部分を除いて全体を覆っている。
【００４６】
（製造方法Ａ）：次に、図１に示す半導体装置の製造方法Ａについて説明する。まず、図２に示すように、粘着シート８に下側の半導体チップ１ｂを貼着する。次いで、図３に示すように、半導体チップ１ｂの上の所定範囲に接着剤７を塗布する。一方、図２と図３の流れとは別に、図４に示すように、ダイパッド４ｂとリード４ａとを含むリードフレームを粘着シート８に貼着させ、次いで、ダイパッド４ｂの上に接着剤７を塗布し、その上に上側の半導体チップ１ａを載せ固定する。次いで、図３に示す接着剤７の上に、図５の上側の半導体チップ１ａが載って固定されるように位置合わせして、粘着シート８にリード４ａとダイパッド４ｂとを貼着する（図６）。この後の工程の図示は省略し、説明のみ行なう。上側の半導体チップ１ａおよび下側の半導体チップ１ｂの接続端子とは、ワイヤによって接続され、その後、封止樹脂によって封止され、それぞれの部分が固定される。次いで、粘着シートを剥離する。本実施の形態における半導体装置では、この粘着シートの剥離によって、リードと、ダイパッドと、下側の半導体チップとは露出する。
【００４７】
（製造方法Ｂ）：次に、上記の製造方法Ａとは異なる変形した製造方法Ｂについて説明する。まず、図７に示すように、粘着シート８に、リード４ａおよびダイパッド４ｂを含むリードフレームと、下側の半導体チップ１ｂとを貼着する。上述したように、本実施の形態の対象とする半導体チップの厚さはリードフレームの厚さとほぼ同じかそれより薄いので、図７において、半導体チップ１ｂの上面は、リード４ａやダイパッド４ｂの上面とほぼ同じ高さか、それより低い。次いで、図８に示すように、下側の半導体チップ１ｂの上面の所定範囲およびダイパッドの上面に適当な厚さの接着剤７を塗布する。この接着剤の上に上側の半導体チップ１ａを載せて固定すれば、図６の構成の中間製品ができる。この後のワイヤリングや樹脂封止の工程は、上記製造方法Ａの工程と同じである。
【００４８】
（詳細構造）：次に、図１の半導体装置について、より詳しく説明する。図９は、本実施の形態の半導体装置を製造途中において、リードフレーム４の周辺部も含んだ切断前の状態を示す平面図である。リード４ａの中間を通って、２個の半導体チップ１ａ，１ｂを取り囲む２重線Ｌｍは、樹脂封止の際の外側表面となるモールド外形を示す線である。個々の半導体装置を切り出すカットラインは、モールドラインを含むその外側の領域の適当な位置に配置する。リードの外周に隙間をおいて配置されたスリット１２は、切断が容易になるように配置したスリットである。実際の製造では、たとえば、製造方法Ｂの方法では、テープ状のリードフレームや下側の半導体チップが、テープ状の粘着シートに、連続的に貼着され、半導体装置の中間製品が、次々とライン的に製造されてゆく。
【００４９】
図１０〜図１３は、それぞれ図９におけるＡ-Ａ’、Ｂ-Ｂ’、Ｃ-Ｃ’およびＤ-Ｄ’断面図である。粘着テープを除いた後、露出している部材は、封止樹脂によって、封止され固定されている。これらの図では、半導体チップ１ａ，１ｂとリード４ａとを接続するワイヤの記載は省略されているが、封止樹脂の厚さは、ワイヤを封止するのに十分な厚さとされている。
【００５０】
上記の構成によれば、リードの間に半導体チップを収納し、その上に半導体チップを重ねて配置することにより、面積を増加させることなく、効率的に厚さを薄くすることができる。
【００５１】
（変形例１）：次に、本発明の実施の形態１の変形例１について説明する。図１４〜図１７は、それぞれ、変形例１の半導体装置における、図９のＡ-Ａ’、Ｂ-Ｂ’、Ｃ-Ｃ’およびＤ-Ｄ’線に対応する位置の断面図である。この変形例１では、ダイパッド４ｂが少し上方にシフトするように加工してある。ダイパッドの上方へのシフトに対応して、上側の半導体チップ１ａおよび下側の半導体チップは、ともに自ずと上方にシフトした配置をとる。他の部分の構造は、実施の形態１と同じである。このため、下側の半導体チップ１ｂの下側には、封止樹脂が回り込む。粘着シートを除いたとき、下側の半導体チップ１ｂとダイパッド４ｂとが、裏面に露出することはない。
【００５２】
この変形例１の製造方法は、次の通りである。上述の製造方法Ｂにおいて、図７の段階で、下側の半導体チップ１ｂを粘着シート８に貼着させず、リード４ａとダイパッド４ｂとを含むリードフレームのみを粘着シートに貼着させる。その後、上側の半導体チップ１ａと下側の半導体チップ１ｂとを交差させて接着剤で接着し、あらかじめ一体化する。その後、一体化した半導体チップの上側の半導体チップを、接着剤を塗布したダイパッドに載せ固定する。
【００５３】
この変形例１の半導体装置では、厚さの減少は、図１０〜図１３の半導体装置ほど大きくないが、裏面に半導体チップが露出しないので、より高いレベルで湿気や外力に保護される利点がある。
【００５４】
（変形例２）：図１８〜図２１は、本発明の実施の形態１の変形例２における半導体装置の、図９のＡ-Ａ’、Ｂ-Ｂ’、Ｃ-Ｃ’およびＤ-Ｄ’線に対応する位置の断面図である。この変形例２では、上側の半導体チップ１ａと下側の半導体チップ１ｂとの厚さが相違する点に、上述の実施の形態に比べて、特徴がある。他の部分の構造は、変形例１と同じである。この変形例２のダイパッド４ｂは、上方にシフトしており、したがって、変形例１の製造方法を用いることができる。
【００５５】
この構成によれば、半導体チップの種類のどのような組合せにも本発明を適用することができ、汎用性をもって厚さが薄い多くの半導体装置を得ることが可能となる。
【００５６】
（実施の形態２）
図２２は、本発明の実施の形態２における半導体装置を説明する模式的斜視図である。同図において、リードフレーム１４，１５は、リード部１４ａ，１５ａとダイパッド部１４ｂ，１５ｂとを含んでいる。リード部１４ａ，１５ａは、本来、多数のリードピンが形成されているが、図２２では、全体構成を提示することを重視し、複雑化を避けるために、リードピンのそれぞれまで区別して描かれていない。リード部１４ａと、ダイパッド部１４ｂとは、ほぼ同一平面上に位置するが、いずれかが上方または下方にシフトするように加工されていてもよい。ダイパッド部１４ｂは、延長部４４ｂと対向部５４ｂとを備えている。もう一方のリードフレーム１５についても同様であり、ダイパッド部１５ｂは、延長部４５ｂと対向部５５ｂとを備えている。
【００５７】
上側のリードフレーム１４のダイパッド部１４ｂには、ダイボンド材１７を介して半導体チップ１ｂが接着され、下側のリードフレーム１５のダイパッド部１５ｂには、ダイボンド材１７を介して半導体チップ１ａが接着される。２つの半導体チップ１ａ，１ｂは、上記のように固定された上で、さらにダイボンド材１７によって互いに接着されている。上側の半導体チップ１ａの接続端子（図示せず）とリード部１４ａのリードピン（図示せず）とは、ワイヤ５によって接続されている。これらの全体を封止樹脂によって封止して、湿気や外力から半導体装置の中身を保護している。
【００５８】
図２３は、本発明の実施の形態２における半導体装置を説明するための断面図である。上側のリードフレーム１４のダイパッド部１４ｂが、ダイボンド材１７を介して下側の半導体チップ１ｂを支持し、下側のリードフレーム１５のダイパッド部１５ｂが、ダイボンド材１７を介して上側の半導体チップ１ａを支持している。基準平面Ｐは、上側のリードフレーム１４の厚さ中心と下側のリードフレーム１５の厚さ中心との中間を通る平面である。ワイヤ５のうちの１本がダイパッド部１４ｂ，１５ｂに接続されているのは、グランド（アース）をとるためである。図２３によれば、基準平面Ｐから、上下にずれて位置する２つのリードフレームの間に、重なった２個の半導体装置を配置するので、半導体装置１ａ，１ｂとリードフレーム１４，１５とが、平面的に見て重なることがなく、したがって厚さ部分を一緒に構成することがない。このため、半導体装置の厚さを薄くすることが可能となる。
【００５９】
次に、図２２または図２３に示す半導体装置の製造方法について説明する。図２４は上側のリードフレーム１４を示す図であり、図２５は下側のリードフレーム１５を示す図である。リードフレーム１４，１５では、リード部１４ａ，１５ａとダイパッド部１４ｂ，１５ｂとは、上フレーム１４ｃ，１５ｃと下フレーム１４ｄ，１５ｄとの間に形成されている。図２６は、下側の半導体チップ１ｂが上側のリードフレーム１４のダイパッド部１４ｂの下面に取り付けられた想像図である。また、図２７は、上側の半導体チップ１ｂが下側のリードフレーム１５のダイパッド部１５ｂの上面に取り付けられた想像図である。実際の製造にあたって、両方のリードフレームを重ねる前においては、両方のリードフレームのどちらか一方にのみ半導体チップを固定する。両方のリードフレームを重ねる前に、両方のリードフレームともに半導体チップを固定すると、重ね合わせにおいて支障をきたすことになる。
【００６０】
図２８は、位置関係を示すために、半導体チップを１つも取り付けずに上側のリードフレーム１４と、下側のリードフレーム１５とを重ね合わせたときの平面図である。図２８において、上側のリードフレーム１４のダイパッド部１４ｂは、下側のリードフレーム１５のダイパッド部１５ｂの上側に位置している。ダイパッド部１４ｂの下面に下側の半導体チップ１ｂを取り付けたとき、その下側の半導体チップ１ｂとダイパッド部１５ｂとは、ほぼ同じ高さに位置する。また、下側のダイパッド部１５ｂの上面に上側の半導体チップ１ａを取り付けたとき、その上側の半導体チップ１ａとダイパッド部１４ｂとは、ほぼ同じ高さに位置する。
【００６１】
図２９は、２枚のリードフレーム１４，１５のダイパッド部１４ｂ，１５ｂの所定位置に、それぞれ１個の半導体チップを取り付けて重ね、四隅にスポット溶接を行なった状態の平面図である。ダイボンド材の記載は省略してある。このスポット溶接によって２枚のリードフレームをしっかりと連結した後、上側の半導体チップ１ａは上側のリード部１４ｂと、また、下側の半導体チップ１ｂは下側のリード部１５ｂと、それぞれワイヤによって接続される。図２９のモールドラインＬｍが囲む範囲内に封止樹脂を充填し、かつ上側と下側とを被覆して、半導体チップ、ワイヤ等を封止する。その後、図２９のカットラインＬｃに沿って切断して、半導体装置を取り出す。
【００６２】
図３０〜図３３は、それぞれ図２９の、Ａ-Ａ’、Ｂ-Ｂ’、Ｃ-Ｃ’およびＤ-Ｄ’断面図である。これらの図から、ＴＳＯＰタイプの半導体装置において、周囲をリードフレームに囲まれた中に２つの半導体チップを配置することにより、厚さを薄くできることが分る。また、本実施の形態２における製造方法は、スポット溶接を用いて能率よく製造できるので、安価かつ大量に半導体装置を製造するのに適している。
【００６３】
（実施の形態３）
図３４は、本発明の実施の形態３における中間段階の半導体装置の平面図である。また、図３５は、図３４の半導体装置のＡ-Ａ’断面図である。本実施の形態では、リードフレーム２４は、リード部２４ａと。ダイパッド部２４ｂ，２４ｃとを有する。左右に位置するリード部２４ａは、同一平面上に位置している。基準平面Ｐは、リードフレーム２４の厚さ中心を通る平面である。ダイパッド部２４ｂは、右側のリードフレームから上方にシフトするように加工されており、また、ダイパッド部２４ｃは、左側のリードフレームかた下方にシフトするように加工されている。これらのシフト距離Ｓは、図３５に示すように、基準平面Ｐからリードフレーム２４の厚さの半分と、ダイボンド材１７の厚さの半分とを加えた長さである。上側にシフトしたダイパッド部２４ｂの下面には、ダイボンド材１７を介して下側の半導体チップ１ｂが取り付けられ、下側にシフトしたダイパッド部２４ｃの上面には、ダイボンド材１７を介して上側の半導体チップ１ａが取り付けられている。
【００６４】
上記の構造によれば、２個の半導体チップが重なった部分とリードフレームとが重なることがなく、かつ、半導体チップ等が、リードフレームに対して上下方向に対称の配置となる。このため、熱ひずみや応力分布の不均一が生じにくく、反り等の変形に対し、大きな抵抗力を有する。また、封止樹脂の無駄な厚さ部分を生じない。
【００６５】
上記において、本発明の実施の形態について説明を行なったが、上記に開示された本発明の実施の形態は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
【００６６】
【発明の効果】
本発明の半導体装置は、面積の増大なしに薄肉化をはかることができるので、携帯情報端末等の製品に用いることにより小型化および高密度化を推進することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体装置を示す模式的斜視図である。
【図２】 図１の半導体装置の製造方法Ａにおいて、粘着シートに下側の半導体チップを貼着した段階の斜視図である。
【図３】 図２の状態に対して、半導体チップの所定領域に接着剤を塗布した段階の斜視図である。
【図４】 図２および図３の工程とは別に、リードとダイパッドとを備えるリードフレームを示す斜視図である。
【図５】 図４のダイパッド上に上側の半導体チップを接着した段階の斜視図である。
【図６】 図３の下側の半導体チップの上に交差させて、図５の上側の半導体チップを接着した段階の斜視図である。
【図７】 図１の半導体装置の製造方法Ｂにおいて、粘着シートの上にリードフレームと下側の半導体チップとを貼着した段階の斜視図である。
【図８】 図７の状態の半導体チップの表面の所定領域に接着剤を塗布した段階の斜視図である。
【図９】 実施の形態１の半導体装置の製造途中において、図１の半導体装置の周囲のリードフレームをも含めた平面図である。
【図１０】 図９のＡ-Ａ’断面図である。
【図１１】 図９のＢ-Ｂ’断面図である。
【図１２】 図９のＣ-Ｃ’断面図である。
【図１３】 図９のＤ-Ｄ’断面図である。
【図１４】 本発明の実施の形態１の変形例１における半導体装置の図９のＡ-Ａ’に対応する断面図である。
【図１５】 本発明の実施の形態１の変形例１における半導体装置の図９のＢ-Ｂ’に対応する断面図である。
【図１６】 本発明の実施の形態１の変形例１における半導体装置の図９のＣ-Ｃ’に対応する断面図である。
【図１７】 本発明の実施の形態１の変形例１における半導体装置の図９のＤ-Ｄ’に対応する断面図である。
【図１８】 本発明の実施の形態１の変形例２における半導体装置の図９のＡ-Ａ’に対応する断面図である。
【図１９】 本発明の実施の形態１の変形例２における半導体装置の図９のＢ-Ｂ’に対応する断面図である。
【図２０】 本発明の実施の形態１の変形例２における半導体装置の図９のＣ-Ｃ’に対応する断面図である。
【図２１】 本発明の実施の形態１の変形例２における半導体装置の図９のＤ-Ｄ’に対応する断面図である。
【図２２】 本発明の実施の形態２における半導体装置の模式的斜視図である。
【図２３】 本発明の実施の形態２における半導体装置の断面図である。
【図２４】 図２２の上側のリードフレームの平面図である。
【図２５】 図２２の下側のリードフレームの平面図である。
【図２６】 図２２の上側のリードフレームのダイパッド部の下面に下側の半導体チップを取り付けた想像図である。
【図２７】 図２２の下側のリードフレームのダイパッド部の上面に上側の半導体チップを取り付けた想像図である。
【図２８】 図２４の上側のリードフレームと図２５の下側のリードフレームとを重ねた状態の平面図である。
【図２９】 上下側のリードフレームに半導体チップをそれぞれ取り付けて重ね合わせ、スポット溶接した段階の平面図である。
【図３０】 図２９のＡ-Ａ’断面図である。
【図３１】 図２９のＢ-Ｂ’断面図である。
【図３２】 図２９のＣ-Ｃ’断面図である。
【図３３】 図２９のＤ-Ｄ’断面図である。
【図３４】 本発明の実施の形態３における半導体装置の平面図である。
【図３５】 図３４のＡ-Ａ’断面図である。
【図３６】 従来の半導体装置を示す断面図である。
【図３７】 従来の他の半導体装置を示す断面図である。
【符号の説明】
１ａ，１ｂ 半導体チップ、４，１４，１５，２４ リードフレーム、４ａ，１４ａ，１５ａ，２４ａ リード部、４ｂ，１４ｂ，１５ｂ，２４ｂ，２４ｃ ダイパッド部、５ ワイヤ、６ 封止樹脂、７ 接着剤、８ 粘着シート、１２スリット、１４ｃ，１５ｃ 上フレーム、１４ｄ，１５ｄ 下フレーム、１７ダイボンド材、２０ スポット溶接部、４４ｂ，４５ｂ 延長部、５４ｂ，５５ｂ 対向部、Ｌc カットライン、Ｌm モールドライン、Ｐ 基準平面、Ｓ ダイパッド部の基準平面からのシフト距離。

Claims (6)

  1. 平面的に見て、半導体チップが配置された領域の外側に端子電極が配置された半導体装置であって、
    前記端子電極の高さ位置範囲と重なる高さ位置範囲を占めるように位置する下側の半導体チップと、
    前記下側の半導体チップの上側に位置する上側の半導体チップと、
    前記上側および下側の半導体チップと前記端子電極とを接続するワイヤと、
    前記上側および下側の半導体チップおよびワイヤを封止する封止樹脂とを備え、
    前記封止樹脂の底面が前記端子電極の底面と同一平面上に位置し、
    前記上側の半導体チップが、前記端子電極とともに前記同一平面上に配置されたダイパッド部に支持され、前記下側の半導体チップが、平面的に見て前記ダイパッド部に重複しないように配置され、
    前記下側の半導体チップの厚さは、前記端子電極および前記ダイパッド部の厚さの範囲内にある、半導体装置。
  2. 前記下側の半導体チップの底面が、前記封止樹脂の底面と同じ平面上にあり、前記封止樹脂から露出している、請求項１に記載の半導体装置。
  3. 前記上側の半導体チップが、前記端子電極より上側に位置するダイパッド部に支持され、前記下側の半導体チップの底面が前記封止樹脂によって封止されている、請求項１に記載の半導体装置。
  4. 前記外側に配置された端子電極が、前記半導体チップを取り囲むように四周に配置されたＱＦＮ(Quad Flat Non-Lead Package)タイプの半導体装置である、請求項１〜３のいずれかに記載の半導体装置。
  5. 前記上側および下側の半導体チップは矩形であり、半導体チップの接続端子が前記矩形の対向する短辺に沿って配置され、前記上側および下側の半導体チップは、平面的に見て前記矩形どうしが交差するように配置されている、請求項１〜４のいずれかに記載の半導体装置。
  6. 前記外側に配置された端子電極が、前記半導体チップを挟んで対向する２辺に沿って配置されたリードである、請求項１〜３のいずれかに記載の半導体装置。
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DE10142585A DE10142585B4 (de) 2001-02-08 2001-08-31 Halbleiteranordnung und zugehöriges Verfahren zu deren Herstellung
KR10-2001-0063287A KR100445501B1 (ko) 2001-02-08 2001-10-15 반도체장치 및 그 제조방법
US10/810,813 US6965154B2 (en) 2001-02-08 2004-03-29 Semiconductor device

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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6843421B2 (en) * 2001-08-13 2005-01-18 Matrix Semiconductor, Inc. Molded memory module and method of making the module absent a substrate support
US6731011B2 (en) * 2002-02-19 2004-05-04 Matrix Semiconductor, Inc. Memory module having interconnected and stacked integrated circuits
JP2004071899A (ja) * 2002-08-07 2004-03-04 Sanyo Electric Co Ltd 回路装置およびその製造方法
US6667543B1 (en) * 2002-10-29 2003-12-23 Motorola, Inc. Optical sensor package
US6879028B2 (en) * 2003-02-21 2005-04-12 Freescale Semiconductor, Inc. Multi-die semiconductor package
FR2854495B1 (fr) * 2003-04-29 2005-12-02 St Microelectronics Sa Procede de fabrication d'un boitier semi-conducteur et boitier semi-conducteur a grille.
JP2006019652A (ja) * 2004-07-05 2006-01-19 Toshiba Corp 半導体装置
US20060056233A1 (en) * 2004-09-10 2006-03-16 Parkinson Ward D Using a phase change memory as a replacement for a buffered flash memory
JP4602223B2 (ja) * 2005-10-24 2010-12-22 株式会社東芝 半導体装置とそれを用いた半導体パッケージ
JP5217291B2 (ja) * 2006-08-04 2013-06-19 大日本印刷株式会社 樹脂封止型半導体装置とその製造方法、半導体装置用基材、および積層型樹脂封止型半導体装置
JP4918391B2 (ja) * 2007-04-16 2012-04-18 オンセミコンダクター・トレーディング・リミテッド 半導体装置
JP2010129848A (ja) * 2008-11-28 2010-06-10 Sanyo Electric Co Ltd 半導体装置
US8110440B2 (en) 2009-05-18 2012-02-07 Stats Chippac, Ltd. Semiconductor device and method of forming overlapping semiconductor die with coplanar vertical interconnect structure
EP2581937B1 (en) * 2010-06-11 2017-09-06 Panasonic Intellectual Property Management Co., Ltd. Resin-sealed semiconductor device and method for manufacturing same
DE102010047128A1 (de) * 2010-09-30 2012-04-05 Infineon Technologies Ag Hallsensoranordnung zum redundanten Messen eines Magnetfeldes
CN102891123B (zh) * 2011-07-22 2018-01-05 超大规模集成电路技术有限责任公司 堆叠式管芯半导体封装体
EP2893562A2 (en) * 2012-09-07 2015-07-15 Eoplex Limited Lead carrier with print-formed terminal pads
JP2014207821A (ja) * 2013-04-15 2014-10-30 矢崎総業株式会社 電子部品及び電子部品の組付構造
US9275944B2 (en) * 2013-08-29 2016-03-01 Infineon Technologies Ag Semiconductor package with multi-level die block
US8952509B1 (en) * 2013-09-19 2015-02-10 Alpha & Omega Semiconductor, Inc. Stacked multi-chip bottom source semiconductor device and preparation method thereof
DE102014213217A1 (de) * 2014-07-08 2016-01-14 Continental Teves Ag & Co. Ohg Körperschallentkopplung an mit Geberfeldern arbeitenden Sensoren
US9754864B1 (en) * 2016-06-23 2017-09-05 Alpha And Omega Semiconductor Incorporated Semiconductor power device having single in-line lead module and method of making the same
JP6846225B2 (ja) * 2017-02-06 2021-03-24 ラピスセミコンダクタ株式会社 検査回路、半導体記憶素子、半導体装置、および接続検査方法
JP6780675B2 (ja) * 2017-07-24 2020-11-04 株式会社デンソー 半導体装置及び半導体装置の製造方法
WO2019021766A1 (ja) * 2017-07-24 2019-01-31 株式会社デンソー 半導体装置及び半導体装置の製造方法
JP7167721B2 (ja) * 2019-01-10 2022-11-09 株式会社デンソー 半導体装置およびその製造方法

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0444145U (ja) * 1990-08-15 1992-04-15
JPH1012773A (ja) * 1996-06-24 1998-01-16 Matsushita Electron Corp 樹脂封止型半導体装置およびその製造方法
JPH10200038A (ja) * 1996-12-28 1998-07-31 Lg Semicon Co Ltd ボトムリード半導体パッケージ及びその製造方法
JPH1140743A (ja) * 1997-07-23 1999-02-12 Sanyo Electric Co Ltd 半導体装置
JPH11260972A (ja) * 1998-03-13 1999-09-24 Sumitomo Metal Mining Co Ltd 薄型半導体装置
JP2001060657A (ja) * 1999-08-23 2001-03-06 Matsushita Electronics Industry Corp 半導体装置及びその製造方法
JP2001127244A (ja) * 1999-11-01 2001-05-11 Nec Corp マルチチップ半導体装置およびその製造方法
JP2001127199A (ja) * 1999-10-29 2001-05-11 Matsushita Electronics Industry Corp 樹脂封止型半導体装置およびその製造方法
JP2001250833A (ja) * 2000-03-07 2001-09-14 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2002026186A (ja) * 2000-07-05 2002-01-25 Sanyo Electric Co Ltd 半導体装置
JP2002093992A (ja) * 2000-09-13 2002-03-29 Seiko Epson Corp 半導体装置及びその製造方法

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1989001873A1 (en) * 1987-08-26 1989-03-09 Matsushita Electric Industrial Co., Ltd. Integrated circuit device and method of producing the same
JPH0444145A (ja) * 1990-06-11 1992-02-13 Nec Corp 端末構成認識方式
US5172214A (en) * 1991-02-06 1992-12-15 Motorola, Inc. Leadless semiconductor device and method for making the same
JPH0521703A (ja) 1991-07-11 1993-01-29 Mitsubishi Electric Corp 半導体装置
JPH05218295A (ja) 1992-02-04 1993-08-27 Fujitsu Ltd 半導体装置
KR0128251Y1 (ko) * 1992-08-21 1998-10-15 문정환 리드 노출형 반도체 조립장치
US6165819A (en) * 1992-10-20 2000-12-26 Fujitsu Limited Semiconductor device, method of producing semiconductor device and semiconductor device mounting structure
KR960005042B1 (ko) * 1992-11-07 1996-04-18 금성일렉트론주식회사 반도체 펙케지
KR0149798B1 (ko) * 1994-04-15 1998-10-01 모리시다 요이치 반도체 장치 및 그 제조방법과 리드프레임
JPH088389A (ja) * 1994-04-20 1996-01-12 Fujitsu Ltd 半導体装置及び半導体装置ユニット
JPH08222681A (ja) * 1995-02-14 1996-08-30 Toshiba Corp 樹脂封止型半導体装置
US5886412A (en) * 1995-08-16 1999-03-23 Micron Technology, Inc. Angularly offset and recessed stacked die multichip device
US5721452A (en) * 1995-08-16 1998-02-24 Micron Technology, Inc. Angularly offset stacked die multichip device and method of manufacture
US5689135A (en) * 1995-12-19 1997-11-18 Micron Technology, Inc. Multi-chip device and method of fabrication employing leads over and under processes
KR0179803B1 (ko) * 1995-12-29 1999-03-20 문정환 리드노출형 반도체 패키지
KR100204753B1 (ko) * 1996-03-08 1999-06-15 윤종용 엘오씨 유형의 적층 칩 패키지
US6001671A (en) * 1996-04-18 1999-12-14 Tessera, Inc. Methods for manufacturing a semiconductor package having a sacrificial layer
KR0179924B1 (ko) * 1996-06-14 1999-03-20 문정환 버텀리드 반도체 패키지
KR100242994B1 (ko) * 1996-12-28 2000-02-01 김영환 버텀리드프레임 및 그를 이용한 버텀리드 반도체 패키지
KR100467946B1 (ko) * 1997-01-24 2005-01-24 로무 가부시키가이샤 반도체 칩의 제조방법
KR100214561B1 (ko) * 1997-03-14 1999-08-02 구본준 버틈 리드 패키지
US6297547B1 (en) * 1998-02-13 2001-10-02 Micron Technology Inc. Mounting multiple semiconductor dies in a package
KR100277438B1 (ko) * 1998-05-28 2001-02-01 윤종용 멀티칩패키지
KR100293815B1 (ko) * 1998-06-30 2001-07-12 박종섭 스택형 패키지
JP3842444B2 (ja) * 1998-07-24 2006-11-08 富士通株式会社 半導体装置の製造方法
KR100302593B1 (ko) * 1998-10-24 2001-09-22 김영환 반도체패키지및그제조방법
JP2000156464A (ja) 1998-11-20 2000-06-06 Hitachi Ltd 半導体装置の製造方法
JP3034517B1 (ja) 1999-03-11 2000-04-17 沖電気工業株式会社 半導体装置およびその製造方法
JP3235589B2 (ja) 1999-03-16 2001-12-04 日本電気株式会社 半導体装置
TW404030B (en) * 1999-04-12 2000-09-01 Siliconware Precision Industries Co Ltd Dual-chip semiconductor package device having malposition and the manufacture method thereof
US6215193B1 (en) * 1999-04-21 2001-04-10 Advanced Semiconductor Engineering, Inc. Multichip modules and manufacturing method therefor
US6163076A (en) * 1999-06-04 2000-12-19 Advanced Semiconductor Engineering, Inc. Stacked structure of semiconductor package
US6376914B2 (en) * 1999-12-09 2002-04-23 Atmel Corporation Dual-die integrated circuit package
US6448659B1 (en) * 2000-04-26 2002-09-10 Advanced Micro Devices, Inc. Stacked die design with supporting O-ring
US6424031B1 (en) * 2000-05-08 2002-07-23 Amkor Technology, Inc. Stackable package with heat sink
US6518659B1 (en) * 2000-05-08 2003-02-11 Amkor Technology, Inc. Stackable package having a cavity and a lid for an electronic device
US6365966B1 (en) * 2000-08-07 2002-04-02 Advanced Semiconductor Engineering, Inc. Stacked chip scale package
TW546789B (en) * 2000-09-06 2003-08-11 Siliconware Precision Industries Co Ltd Dual-chip structure without die pad
US6476474B1 (en) * 2000-10-10 2002-11-05 Siliconware Precision Industries Co., Ltd. Dual-die package structure and method for fabricating the same
US6462422B2 (en) * 2001-01-19 2002-10-08 Siliconware Precision Industries Co., Ltd. Intercrossedly-stacked dual-chip semiconductor package
US6388313B1 (en) * 2001-01-30 2002-05-14 Siliconware Precision Industries Co., Ltd. Multi-chip module

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0444145U (ja) * 1990-08-15 1992-04-15
JPH1012773A (ja) * 1996-06-24 1998-01-16 Matsushita Electron Corp 樹脂封止型半導体装置およびその製造方法
JPH10200038A (ja) * 1996-12-28 1998-07-31 Lg Semicon Co Ltd ボトムリード半導体パッケージ及びその製造方法
JPH1140743A (ja) * 1997-07-23 1999-02-12 Sanyo Electric Co Ltd 半導体装置
JPH11260972A (ja) * 1998-03-13 1999-09-24 Sumitomo Metal Mining Co Ltd 薄型半導体装置
JP2001060657A (ja) * 1999-08-23 2001-03-06 Matsushita Electronics Industry Corp 半導体装置及びその製造方法
JP2001127199A (ja) * 1999-10-29 2001-05-11 Matsushita Electronics Industry Corp 樹脂封止型半導体装置およびその製造方法
JP2001127244A (ja) * 1999-11-01 2001-05-11 Nec Corp マルチチップ半導体装置およびその製造方法
JP2001250833A (ja) * 2000-03-07 2001-09-14 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2002026186A (ja) * 2000-07-05 2002-01-25 Sanyo Electric Co Ltd 半導体装置
JP2002093992A (ja) * 2000-09-13 2002-03-29 Seiko Epson Corp 半導体装置及びその製造方法

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