JP4637380B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4637380B2
JP4637380B2 JP2001032362A JP2001032362A JP4637380B2 JP 4637380 B2 JP4637380 B2 JP 4637380B2 JP 2001032362 A JP2001032362 A JP 2001032362A JP 2001032362 A JP2001032362 A JP 2001032362A JP 4637380 B2 JP4637380 B2 JP 4637380B2
Authority
JP
Japan
Prior art keywords
semiconductor chip
semiconductor device
die pad
semiconductor
sealing resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001032362A
Other languages
English (en)
Other versions
JP2002237565A5 (ja
JP2002237565A (ja
Inventor
俊一 阿部
哲也 上林
直生 和泉
暁 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2001032362A priority Critical patent/JP4637380B2/ja
Priority to US09/892,539 priority patent/US6737736B2/en
Priority to DE10142585A priority patent/DE10142585B4/de
Priority to KR10-2001-0063287A priority patent/KR100445501B1/ko
Publication of JP2002237565A publication Critical patent/JP2002237565A/ja
Priority to US10/810,813 priority patent/US6965154B2/en
Publication of JP2002237565A5 publication Critical patent/JP2002237565A5/ja
Application granted granted Critical
Publication of JP4637380B2 publication Critical patent/JP4637380B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49575Assemblies of semiconductor devices on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201Structure
    • H01L2224/32012Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32135Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06555Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01015Phosphorus [P]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01057Lanthanum [La]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01068Erbium [Er]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、半導体装置関し、より具体的には、半導体チップを高密度に積層した半導体装置関するものである。
【0002】
【従来の技術】
従来の半導体チップの実装においては、1個の半導体チップを1つのリードフレームにダイボンドする方法が主流であった。図36は、このような従来の半導体装置を示す断面図である。半導体チップ101は、リードフレームと一体化しているダイパッド103の上に、直接、接着剤や両面テープにより取り付けられる。半導体チップの端子電極(図示せず)とリード端子104とは、ワイヤ105によって接続され、さらに湿気や衝撃等から保護するために封止樹脂によって封止される。この半導体装置は製造も容易であり、多くの実績を有するが、単位容積に収納する半導体チップの割合が低いという問題を有していた。
【0003】
このため、図37に示すように、2個の半導体チップ101a,101bを積層する半導体装置の提案がなされた(特開2000-156464号公報)。この半導体装置では、一方のフレーム104aに下側の半導体チップ101bが接着剤107によって取り付けられ、他方のフレーム104bに上側の半導体チップ101aが取り付けられ、さらに両方の半導体チップどうしが接着剤107によって接着される。両方の半導体チップの端子電極(図示せず)とリード端子(図示せず)とは、ワイヤ(図示せず)によって接続され、封止樹脂106によって封止される。上記図37に示す半導体装置では、平面的に見て半導体チップが少しずれて、大略重なって配置されている。このため、図2に示す半導体装置は図1に示す半導体装置に比較して、大幅な高密度化が可能となった。
【0004】
【発明が解決しようとする課題】
しかしながら、絶え間ない微細化の歴史を経て微細化してきた半導体チップの厚さは、今や、リードフレームの厚さ程度以下にまで薄くなってきた。このような半導体チップの高密度化の進展に比較して、半導体チップを実装した半導体装置の高密度化の達成度は不充分であるといえる。とくに、これまで着目される機会が少なかった半導体装置の薄肉化の達成度は不充分であるといえる。このため、携帯電話器等の携帯情報端末、デジタルカメラ、ビデオカメラ等の急激な拡大に伴い、半導体装置の厚さに着目した小型化、高密度化の要求が強く出されている。また、上記の用途に限らず、面積を増大させることなく薄肉化をともなって半導体装置を小型化、高密度化することは、多くの用途に対して望ましい効果をもたらす。
【0005】
そこで、本発明は、面積を増大させずに薄肉化することにより小型化、高密度化をはかった半導体装置提供することを目的とする。
【0006】
【課題を解決するための手段】
本発明の第1の局面における半導体装置は、平面的に見て、半導体チップが配置された領域の外側に端子電極が配置された半導体装置である。この半導体装置は、端子電極の高さ位置範囲と重なる高さ位置範囲を占めるように位置する下側の半導体チップと、下側の半導体チップの上側に位置する上側の半導体チップと、上側および下側の半導体チップと端子電極とを接続するワイヤと、上側および下側の半導体チップおよびワイヤを封止する封止樹脂とを備え、封止樹脂の底面が端子電極の底面と同一平面上に位置する
【0007】
この構成によれば、端子電極の厚さのすべてを半導体チップの厚さに加える形で、半導体装置の厚さを構成しない。すなわち、半導体装置の厚さに、端子電極の厚さはまったく影響しないか、または影響するとしても端子電極の厚さの一部のみが加算されるだけである。このため、端子電極が形成されているリードフレームの厚さに関係なく、半導体装置を薄くすることができ、その結果、携帯情報端末等の製品の小型化、高密度化を推進することが可能になる。また、封止樹脂と端子電極の底面とを同じ平面とすることにより、たとえば、粘着テープの上に端子電極を貼着して、上記の構造の半導体装置を構成し、粘着テープを封止樹脂の洩れ防止シートを兼ねた封止樹脂の外形形成面にして樹脂封止することができるので、製造が容易となる。
【0008】
上記本発明の第1の局面における半導体装置では、たとえば、上側の半導体チップが、端子電極とともに同一平面上に配置されたダイパッド部に支持され、下側の半導体チップが、平面的に見てダイパッド部に重複しないように配置され、下側の半導体チップの厚さは、端子電極およびダイパッド部の厚さの範囲内にあることができる(請求項)。
【0009】
この構成により、上側に位置する上側の半導体チップを強固に支持することができる。上側の半導体チップがダイパッド部とともに、下側の半導体チップにも接着されてもよい。または、上側および下側の半導体チップが離れて、間に封止樹脂が充填されていてもよい。ここで、「支持する」とは接着剤やダイボンド材等によって接着され、支持することを含んでいる。
【0010】
上記本発明の第1の局面における半導体装置では、たとえば、下側の半導体チップの底面が封止樹脂の底面と同じ平面上にあり、封止樹脂から露出することができる(請求項)。
【0011】
この構成によれば、たとえば、粘着テープの上に端子電極とともに下側の半導体チップを貼着して、この半導体装置を組み立てることができるので、製造が容易になる。また、第2の半導体装置を第1の半導体装置によってのみ支持することにより、ダイパッド部を省略することもでき、製造コストを低減することが可能となる。
【0012】
上記本発明の第1の局面における半導体装置では、たとえば、上側の半導体チップが、端子電極より上側に位置するダイパッド部に支持され、下側の半導体チップの底面が封止樹脂によって封止されることができる(請求項)。
【0013】
この構成によれば、ダイパッド部に支持される上側の半導体チップに下側の半導体チップがぶら下げるように支持されるので、下側の半導体チップは端子電極の底面から離して内方に配置させることができる。このため、下側の半導体チップも封止樹脂によって封止されるでの、半導体装置の全部分を湿気や直接的な打撃等から保護することが可能となる。
【0014】
上記本発明の第1の局面における半導体装置では、たとえば、外側に配置された端子電極が、半導体チップを取り囲むように四周に配置されたQFN(Quad Flat Non-Lead Package)タイプの半導体装置である(請求項)。
【0015】
四周に端子電極が配置されているので、ワイヤリングの際、半導体チップと接続する端子電極が近くに位置する。このため、2つの半導体チップを部分的に重ねる際の重ね方の自由度を増大させることができる。
【0016】
上記本発明の第1の局面における半導体装置では、たとえば、上側および下側の半導体チップは矩形であり、半導体チップの接続端子が矩形の対向する短辺に沿って配置され、上側および下側の半導体チップは、平面的に見て矩形どうしが交差するように配置されることができる(請求項)。
【0017】
この構成により、接続端子は4辺に分布することになり、半導体チップの側で上記ワイヤが空間的に混んで干渉することがなくなる。とくに、四周に端子電極が配置されたQFNタイプでは、4辺に配置された接続端子と四周に配置された端子電極とを短いワイヤによって整然と接続することが可能となる。
【0018】
上記本発明の第1の局面における半導体装置では、たとえば、外側に配置された端子電極が、半導体チップを挟んで対向する2辺に沿って配置されたリードであることができる(請求項)。
【0019】
この構成により、薄型のTSOP型の半導体装置を容易に簡単な方法により製造することができ、能率向上、歩留り向上により、製造コストを低減することが可能となる。
【0044】
【発明の実施の形態】
次に、図面を用いて、本発明の実施の形態について説明する。
【0045】
(実施の形態1)
図1は、本発明の実施の形態1における半導体装置が示されている模式的斜視図である。この半導体装置は、製造に用いられた粘着シート8がそのまま貼着されているが、剥がす必要がある。図1において、ダイパッド4bと端子電極であるリード4aと、下側の半導体チップ1bとは、粘着シート8の上に接している。ただし、リード4は粘着シート8と接するように配置される必要があるが、ダイパッド4bは粘着シートと接してもよいし、粘着シートから離れて上方に位置してもよい。ダイパッド4bとリード4aとは、同じ厚さであり、同じ1枚の板から打ち抜き加工等によって形成することができる。上側の半導体チップ1aは、下側の半導体チップ1bの上の接着剤7およびダイパッド4bの上の接着剤7に接して、配置されている。上下の半導体チップ1a,1bでは、いずれも、その接続端子(図示せず)がワイヤ5によってリード4aと接続され、所定の配線がなされている。これらを固定するとともに、湿気や外力から保護するために、封止樹脂6が粘着テープと接している部分を除いて全体を覆っている。
【0046】
(製造方法A):次に、図1に示す半導体装置の製造方法Aについて説明する。まず、図2に示すように、粘着シート8に下側の半導体チップ1bを貼着する。次いで、図3に示すように、半導体チップ1bの上の所定範囲に接着剤7を塗布する。一方、図2と図3の流れとは別に、図4に示すように、ダイパッド4bとリード4aとを含むリードフレームを粘着シート8に貼着させ、次いで、ダイパッド4bの上に接着剤7を塗布し、その上に上側の半導体チップ1aを載せ固定する。次いで、図3に示す接着剤7の上に、図5の上側の半導体チップ1aが載って固定されるように位置合わせして、粘着シート8にリード4aとダイパッド4bとを貼着する(図6)。この後の工程の図示は省略し、説明のみ行なう。上側の半導体チップ1aおよび下側の半導体チップ1bの接続端子とは、ワイヤによって接続され、その後、封止樹脂によって封止され、それぞれの部分が固定される。次いで、粘着シートを剥離する。本実施の形態における半導体装置では、この粘着シートの剥離によって、リードと、ダイパッドと、下側の半導体チップとは露出する。
【0047】
(製造方法B):次に、上記の製造方法Aとは異なる変形した製造方法Bについて説明する。まず、図7に示すように、粘着シート8に、リード4aおよびダイパッド4bを含むリードフレームと、下側の半導体チップ1bとを貼着する。上述したように、本実施の形態の対象とする半導体チップの厚さはリードフレームの厚さとほぼ同じかそれより薄いので、図7において、半導体チップ1bの上面は、リード4aやダイパッド4bの上面とほぼ同じ高さか、それより低い。次いで、図8に示すように、下側の半導体チップ1bの上面の所定範囲およびダイパッドの上面に適当な厚さの接着剤7を塗布する。この接着剤の上に上側の半導体チップ1aを載せて固定すれば、図6の構成の中間製品ができる。この後のワイヤリングや樹脂封止の工程は、上記製造方法Aの工程と同じである。
【0048】
(詳細構造):次に、図1の半導体装置について、より詳しく説明する。図9は、本実施の形態の半導体装置を製造途中において、リードフレーム4の周辺部も含んだ切断前の状態を示す平面図である。リード4aの中間を通って、2個の半導体チップ1a,1bを取り囲む2重線Lmは、樹脂封止の際の外側表面となるモールド外形を示す線である。個々の半導体装置を切り出すカットラインは、モールドラインを含むその外側の領域の適当な位置に配置する。リードの外周に隙間をおいて配置されたスリット12は、切断が容易になるように配置したスリットである。実際の製造では、たとえば、製造方法Bの方法では、テープ状のリードフレームや下側の半導体チップが、テープ状の粘着シートに、連続的に貼着され、半導体装置の中間製品が、次々とライン的に製造されてゆく。
【0049】
図10〜図13は、それぞれ図9におけるA-A’、B-B’、C-C’およびD-D’断面図である。粘着テープを除いた後、露出している部材は、封止樹脂によって、封止され固定されている。これらの図では、半導体チップ1a,1bとリード4aとを接続するワイヤの記載は省略されているが、封止樹脂の厚さは、ワイヤを封止するのに十分な厚さとされている。
【0050】
上記の構成によれば、リードの間に半導体チップを収納し、その上に半導体チップを重ねて配置することにより、面積を増加させることなく、効率的に厚さを薄くすることができる。
【0051】
(変形例1):次に、本発明の実施の形態1の変形例1について説明する。図14〜図17は、それぞれ、変形例1の半導体装置における、図9のA-A’、B-B’、C-C’およびD-D’線に対応する位置の断面図である。この変形例1では、ダイパッド4bが少し上方にシフトするように加工してある。ダイパッドの上方へのシフトに対応して、上側の半導体チップ1aおよび下側の半導体チップは、ともに自ずと上方にシフトした配置をとる。他の部分の構造は、実施の形態1と同じである。このため、下側の半導体チップ1bの下側には、封止樹脂が回り込む。粘着シートを除いたとき、下側の半導体チップ1bとダイパッド4bとが、裏面に露出することはない。
【0052】
この変形例1の製造方法は、次の通りである。上述の製造方法Bにおいて、図7の段階で、下側の半導体チップ1bを粘着シート8に貼着させず、リード4aとダイパッド4bとを含むリードフレームのみを粘着シートに貼着させる。その後、上側の半導体チップ1aと下側の半導体チップ1bとを交差させて接着剤で接着し、あらかじめ一体化する。その後、一体化した半導体チップの上側の半導体チップを、接着剤を塗布したダイパッドに載せ固定する。
【0053】
この変形例1の半導体装置では、厚さの減少は、図10〜図13の半導体装置ほど大きくないが、裏面に半導体チップが露出しないので、より高いレベルで湿気や外力に保護される利点がある。
【0054】
(変形例2):図18〜図21は、本発明の実施の形態1の変形例2における半導体装置の、図9のA-A’、B-B’、C-C’およびD-D’線に対応する位置の断面図である。この変形例2では、上側の半導体チップ1aと下側の半導体チップ1bとの厚さが相違する点に、上述の実施の形態に比べて、特徴がある。他の部分の構造は、変形例1と同じである。この変形例2のダイパッド4bは、上方にシフトしており、したがって、変形例1の製造方法を用いることができる。
【0055】
この構成によれば、半導体チップの種類のどのような組合せにも本発明を適用することができ、汎用性をもって厚さが薄い多くの半導体装置を得ることが可能となる。
【0056】
(実施の形態2)
図22は、本発明の実施の形態2における半導体装置を説明する模式的斜視図である。同図において、リードフレーム14,15は、リード部14a,15aとダイパッド部14b,15bとを含んでいる。リード部14a,15aは、本来、多数のリードピンが形成されているが、図22では、全体構成を提示することを重視し、複雑化を避けるために、リードピンのそれぞれまで区別して描かれていない。リード部14aと、ダイパッド部14bとは、ほぼ同一平面上に位置するが、いずれかが上方または下方にシフトするように加工されていてもよい。ダイパッド部14bは、延長部44bと対向部54bとを備えている。もう一方のリードフレーム15についても同様であり、ダイパッド部15bは、延長部45bと対向部55bとを備えている。
【0057】
上側のリードフレーム14のダイパッド部14bには、ダイボンド材17を介して半導体チップ1bが接着され、下側のリードフレーム15のダイパッド部15bには、ダイボンド材17を介して半導体チップ1aが接着される。2つの半導体チップ1a,1bは、上記のように固定された上で、さらにダイボンド材17によって互いに接着されている。上側の半導体チップ1aの接続端子(図示せず)とリード部14aのリードピン(図示せず)とは、ワイヤ5によって接続されている。これらの全体を封止樹脂によって封止して、湿気や外力から半導体装置の中身を保護している。
【0058】
図23は、本発明の実施の形態2における半導体装置を説明するための断面図である。上側のリードフレーム14のダイパッド部14bが、ダイボンド材17を介して下側の半導体チップ1bを支持し、下側のリードフレーム15のダイパッド部15bが、ダイボンド材17を介して上側の半導体チップ1aを支持している。基準平面Pは、上側のリードフレーム14の厚さ中心と下側のリードフレーム15の厚さ中心との中間を通る平面である。ワイヤ5のうちの1本がダイパッド部14b,15bに接続されているのは、グランド(アース)をとるためである。図23によれば、基準平面Pから、上下にずれて位置する2つのリードフレームの間に、重なった2個の半導体装置を配置するので、半導体装置1a,1bとリードフレーム14,15とが、平面的に見て重なることがなく、したがって厚さ部分を一緒に構成することがない。このため、半導体装置の厚さを薄くすることが可能となる。
【0059】
次に、図22または図23に示す半導体装置の製造方法について説明する。図24は上側のリードフレーム14を示す図であり、図25は下側のリードフレーム15を示す図である。リードフレーム14,15では、リード部14a,15aとダイパッド部14b,15bとは、上フレーム14c,15cと下フレーム14d,15dとの間に形成されている。図26は、下側の半導体チップ1bが上側のリードフレーム14のダイパッド部14bの下面に取り付けられた想像図である。また、図27は、上側の半導体チップ1bが下側のリードフレーム15のダイパッド部15bの上面に取り付けられた想像図である。実際の製造にあたって、両方のリードフレームを重ねる前においては、両方のリードフレームのどちらか一方にのみ半導体チップを固定する。両方のリードフレームを重ねる前に、両方のリードフレームともに半導体チップを固定すると、重ね合わせにおいて支障をきたすことになる。
【0060】
図28は、位置関係を示すために、半導体チップを1つも取り付けずに上側のリードフレーム14と、下側のリードフレーム15とを重ね合わせたときの平面図である。図28において、上側のリードフレーム14のダイパッド部14bは、下側のリードフレーム15のダイパッド部15bの上側に位置している。ダイパッド部14bの下面に下側の半導体チップ1bを取り付けたとき、その下側の半導体チップ1bとダイパッド部15bとは、ほぼ同じ高さに位置する。また、下側のダイパッド部15bの上面に上側の半導体チップ1aを取り付けたとき、その上側の半導体チップ1aとダイパッド部14bとは、ほぼ同じ高さに位置する。
【0061】
図29は、2枚のリードフレーム14,15のダイパッド部14b,15bの所定位置に、それぞれ1個の半導体チップを取り付けて重ね、四隅にスポット溶接を行なった状態の平面図である。ダイボンド材の記載は省略してある。このスポット溶接によって2枚のリードフレームをしっかりと連結した後、上側の半導体チップ1aは上側のリード部14bと、また、下側の半導体チップ1bは下側のリード部15bと、それぞれワイヤによって接続される。図29のモールドラインLmが囲む範囲内に封止樹脂を充填し、かつ上側と下側とを被覆して、半導体チップ、ワイヤ等を封止する。その後、図29のカットラインLcに沿って切断して、半導体装置を取り出す。
【0062】
図30〜図33は、それぞれ図29の、A-A’、B-B’、C-C’およびD-D’断面図である。これらの図から、TSOPタイプの半導体装置において、周囲をリードフレームに囲まれた中に2つの半導体チップを配置することにより、厚さを薄くできることが分る。また、本実施の形態2における製造方法は、スポット溶接を用いて能率よく製造できるので、安価かつ大量に半導体装置を製造するのに適している。
【0063】
(実施の形態3)
図34は、本発明の実施の形態3における中間段階の半導体装置の平面図である。また、図35は、図34の半導体装置のA-A’断面図である。本実施の形態では、リードフレーム24は、リード部24aと。ダイパッド部24b,24cとを有する。左右に位置するリード部24aは、同一平面上に位置している。基準平面Pは、リードフレーム24の厚さ中心を通る平面である。ダイパッド部24bは、右側のリードフレームから上方にシフトするように加工されており、また、ダイパッド部24cは、左側のリードフレームかた下方にシフトするように加工されている。これらのシフト距離Sは、図35に示すように、基準平面Pからリードフレーム24の厚さの半分と、ダイボンド材17の厚さの半分とを加えた長さである。上側にシフトしたダイパッド部24bの下面には、ダイボンド材17を介して下側の半導体チップ1bが取り付けられ、下側にシフトしたダイパッド部24cの上面には、ダイボンド材17を介して上側の半導体チップ1aが取り付けられている。
【0064】
上記の構造によれば、2個の半導体チップが重なった部分とリードフレームとが重なることがなく、かつ、半導体チップ等が、リードフレームに対して上下方向に対称の配置となる。このため、熱ひずみや応力分布の不均一が生じにくく、反り等の変形に対し、大きな抵抗力を有する。また、封止樹脂の無駄な厚さ部分を生じない。
【0065】
上記において、本発明の実施の形態について説明を行なったが、上記に開示された本発明の実施の形態は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
【0066】
【発明の効果】
本発明の半導体装置は、面積の増大なしに薄肉化をはかることができるので、携帯情報端末等の製品に用いることにより小型化および高密度化を推進することができる
【図面の簡単な説明】
【図1】 本発明の実施の形態1の半導体装置を示す模式的斜視図である。
【図2】 図1の半導体装置の製造方法Aにおいて、粘着シートに下側の半導体チップを貼着した段階の斜視図である。
【図3】 図2の状態に対して、半導体チップの所定領域に接着剤を塗布した段階の斜視図である。
【図4】 図2および図3の工程とは別に、リードとダイパッドとを備えるリードフレームを示す斜視図である。
【図5】 図4のダイパッド上に上側の半導体チップを接着した段階の斜視図である。
【図6】 図3の下側の半導体チップの上に交差させて、図5の上側の半導体チップを接着した段階の斜視図である。
【図7】 図1の半導体装置の製造方法Bにおいて、粘着シートの上にリードフレームと下側の半導体チップとを貼着した段階の斜視図である。
【図8】 図7の状態の半導体チップの表面の所定領域に接着剤を塗布した段階の斜視図である。
【図9】 実施の形態1の半導体装置の製造途中において、図1の半導体装置の周囲のリードフレームをも含めた平面図である。
【図10】 図9のA-A’断面図である。
【図11】 図9のB-B’断面図である。
【図12】 図9のC-C’断面図である。
【図13】 図9のD-D’断面図である。
【図14】 本発明の実施の形態1の変形例1における半導体装置の図9のA-A’に対応する断面図である。
【図15】 本発明の実施の形態1の変形例1における半導体装置の図9のB-B’に対応する断面図である。
【図16】 本発明の実施の形態1の変形例1における半導体装置の図9のC-C’に対応する断面図である。
【図17】 本発明の実施の形態1の変形例1における半導体装置の図9のD-D’に対応する断面図である。
【図18】 本発明の実施の形態1の変形例2における半導体装置の図9のA-A’に対応する断面図である。
【図19】 本発明の実施の形態1の変形例2における半導体装置の図9のB-B’に対応する断面図である。
【図20】 本発明の実施の形態1の変形例2における半導体装置の図9のC-C’に対応する断面図である。
【図21】 本発明の実施の形態1の変形例2における半導体装置の図9のD-D’に対応する断面図である。
【図22】 本発明の実施の形態2における半導体装置の模式的斜視図である。
【図23】 本発明の実施の形態2における半導体装置の断面図である。
【図24】 図22の上側のリードフレームの平面図である。
【図25】 図22の下側のリードフレームの平面図である。
【図26】 図22の上側のリードフレームのダイパッド部の下面に下側の半導体チップを取り付けた想像図である。
【図27】 図22の下側のリードフレームのダイパッド部の上面に上側の半導体チップを取り付けた想像図である。
【図28】 図24の上側のリードフレームと図25の下側のリードフレームとを重ねた状態の平面図である。
【図29】 上下側のリードフレームに半導体チップをそれぞれ取り付けて重ね合わせ、スポット溶接した段階の平面図である。
【図30】 図29のA-A’断面図である。
【図31】 図29のB-B’断面図である。
【図32】 図29のC-C’断面図である。
【図33】 図29のD-D’断面図である。
【図34】 本発明の実施の形態3における半導体装置の平面図である。
【図35】 図34のA-A’断面図である。
【図36】 従来の半導体装置を示す断面図である。
【図37】 従来の他の半導体装置を示す断面図である。
【符号の説明】
1a,1b 半導体チップ、4,14,15,24 リードフレーム、4a,14a,15a,24a リード部、4b,14b,15b,24b,24c ダイパッド部、5 ワイヤ、6 封止樹脂、7 接着剤、8 粘着シート、12スリット、14c,15c 上フレーム、14d,15d 下フレーム、17ダイボンド材、20 スポット溶接部、44b,45b 延長部、54b,55b 対向部、Lc カットライン、Lm モールドライン、P 基準平面、S ダイパッド部の基準平面からのシフト距離。

Claims (6)

  1. 平面的に見て、半導体チップが配置された領域の外側に端子電極が配置された半導体装置であって、
    前記端子電極の高さ位置範囲と重なる高さ位置範囲を占めるように位置する下側の半導体チップと、
    前記下側の半導体チップの上側に位置する上側の半導体チップと、
    前記上側および下側の半導体チップと前記端子電極とを接続するワイヤと、
    前記上側および下側の半導体チップおよびワイヤを封止する封止樹脂とを備え、
    前記封止樹脂の底面が前記端子電極の底面と同一平面上に位置し、
    前記上側の半導体チップが、前記端子電極とともに前記同一平面上に配置されたダイパッド部に支持され、前記下側の半導体チップが、平面的に見て前記ダイパッド部に重複しないように配置され、
    前記下側の半導体チップの厚さは、前記端子電極および前記ダイパッド部の厚さの範囲内にある、半導体装置。
  2. 前記下側の半導体チップの底面が、前記封止樹脂の底面と同じ平面上にあり、前記封止樹脂から露出している、請求項に記載の半導体装置。
  3. 前記上側の半導体チップが、前記端子電極より上側に位置するダイパッド部に支持され、前記下側の半導体チップの底面が前記封止樹脂によって封止されている、請求項に記載の半導体装置。
  4. 前記外側に配置された端子電極が、前記半導体チップを取り囲むように四周に配置されたQFN(Quad Flat Non-Lead Package)タイプの半導体装置である、請求項1〜のいずれかに記載の半導体装置。
  5. 前記上側および下側の半導体チップは矩形であり、半導体チップの接続端子が前記矩形の対向する短辺に沿って配置され、前記上側および下側の半導体チップは、平面的に見て前記矩形どうしが交差するように配置されている、請求項1〜のいずれかに記載の半導体装置。
  6. 前記外側に配置された端子電極が、前記半導体チップを挟んで対向する2辺に沿って配置されたリードである、請求項1〜のいずれかに記載の半導体装置。
JP2001032362A 2001-02-08 2001-02-08 半導体装置 Expired - Fee Related JP4637380B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2001032362A JP4637380B2 (ja) 2001-02-08 2001-02-08 半導体装置
US09/892,539 US6737736B2 (en) 2001-02-08 2001-06-28 Semiconductor device
DE10142585A DE10142585B4 (de) 2001-02-08 2001-08-31 Halbleiteranordnung und zugehöriges Verfahren zu deren Herstellung
KR10-2001-0063287A KR100445501B1 (ko) 2001-02-08 2001-10-15 반도체장치 및 그 제조방법
US10/810,813 US6965154B2 (en) 2001-02-08 2004-03-29 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001032362A JP4637380B2 (ja) 2001-02-08 2001-02-08 半導体装置

Publications (3)

Publication Number Publication Date
JP2002237565A JP2002237565A (ja) 2002-08-23
JP2002237565A5 JP2002237565A5 (ja) 2008-03-21
JP4637380B2 true JP4637380B2 (ja) 2011-02-23

Family

ID=18896308

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001032362A Expired - Fee Related JP4637380B2 (ja) 2001-02-08 2001-02-08 半導体装置

Country Status (4)

Country Link
US (2) US6737736B2 (ja)
JP (1) JP4637380B2 (ja)
KR (1) KR100445501B1 (ja)
DE (1) DE10142585B4 (ja)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6843421B2 (en) * 2001-08-13 2005-01-18 Matrix Semiconductor, Inc. Molded memory module and method of making the module absent a substrate support
US6731011B2 (en) * 2002-02-19 2004-05-04 Matrix Semiconductor, Inc. Memory module having interconnected and stacked integrated circuits
JP2004071899A (ja) * 2002-08-07 2004-03-04 Sanyo Electric Co Ltd 回路装置およびその製造方法
US6667543B1 (en) * 2002-10-29 2003-12-23 Motorola, Inc. Optical sensor package
US6879028B2 (en) * 2003-02-21 2005-04-12 Freescale Semiconductor, Inc. Multi-die semiconductor package
FR2854495B1 (fr) * 2003-04-29 2005-12-02 St Microelectronics Sa Procede de fabrication d'un boitier semi-conducteur et boitier semi-conducteur a grille.
JP2006019652A (ja) * 2004-07-05 2006-01-19 Toshiba Corp 半導体装置
US20060056233A1 (en) * 2004-09-10 2006-03-16 Parkinson Ward D Using a phase change memory as a replacement for a buffered flash memory
JP4602223B2 (ja) * 2005-10-24 2010-12-22 株式会社東芝 半導体装置とそれを用いた半導体パッケージ
JP5217291B2 (ja) * 2006-08-04 2013-06-19 大日本印刷株式会社 樹脂封止型半導体装置とその製造方法、半導体装置用基材、および積層型樹脂封止型半導体装置
JP4918391B2 (ja) * 2007-04-16 2012-04-18 オンセミコンダクター・トレーディング・リミテッド 半導体装置
JP2010129848A (ja) * 2008-11-28 2010-06-10 Sanyo Electric Co Ltd 半導体装置
US8110440B2 (en) 2009-05-18 2012-02-07 Stats Chippac, Ltd. Semiconductor device and method of forming overlapping semiconductor die with coplanar vertical interconnect structure
US8471373B2 (en) * 2010-06-11 2013-06-25 Panasonic Corporation Resin-sealed semiconductor device and method for fabricating the same
DE102010047128A1 (de) * 2010-09-30 2012-04-05 Infineon Technologies Ag Hallsensoranordnung zum redundanten Messen eines Magnetfeldes
CN107994004A (zh) * 2011-07-22 2018-05-04 超大规模集成电路技术有限责任公司 堆叠式管芯半导体封装体
CN104854695A (zh) * 2012-09-07 2015-08-19 联达科技控股有限公司 具有印刷形成的端子焊盘的引线载体
JP2014207821A (ja) * 2013-04-15 2014-10-30 矢崎総業株式会社 電子部品及び電子部品の組付構造
US9275944B2 (en) * 2013-08-29 2016-03-01 Infineon Technologies Ag Semiconductor package with multi-level die block
US8952509B1 (en) * 2013-09-19 2015-02-10 Alpha & Omega Semiconductor, Inc. Stacked multi-chip bottom source semiconductor device and preparation method thereof
DE102014213217A1 (de) * 2014-07-08 2016-01-14 Continental Teves Ag & Co. Ohg Körperschallentkopplung an mit Geberfeldern arbeitenden Sensoren
US9754864B1 (en) * 2016-06-23 2017-09-05 Alpha And Omega Semiconductor Incorporated Semiconductor power device having single in-line lead module and method of making the same
JP6846225B2 (ja) * 2017-02-06 2021-03-24 ラピスセミコンダクタ株式会社 検査回路、半導体記憶素子、半導体装置、および接続検査方法
JP6780675B2 (ja) * 2017-07-24 2020-11-04 株式会社デンソー 半導体装置及び半導体装置の製造方法
WO2019021766A1 (ja) * 2017-07-24 2019-01-31 株式会社デンソー 半導体装置及び半導体装置の製造方法
JP7167721B2 (ja) * 2019-01-10 2022-11-09 株式会社デンソー 半導体装置およびその製造方法
CN118471867B (zh) * 2024-07-13 2024-09-24 中北大学 一种半导体封装测试装置及其测试方法

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0444145U (ja) * 1990-08-15 1992-04-15
JPH1012773A (ja) * 1996-06-24 1998-01-16 Matsushita Electron Corp 樹脂封止型半導体装置およびその製造方法
JPH10200038A (ja) * 1996-12-28 1998-07-31 Lg Semicon Co Ltd ボトムリード半導体パッケージ及びその製造方法
JPH1140743A (ja) * 1997-07-23 1999-02-12 Sanyo Electric Co Ltd 半導体装置
JPH11260972A (ja) * 1998-03-13 1999-09-24 Sumitomo Metal Mining Co Ltd 薄型半導体装置
JP2001060657A (ja) * 1999-08-23 2001-03-06 Matsushita Electronics Industry Corp 半導体装置及びその製造方法
JP2001127244A (ja) * 1999-11-01 2001-05-11 Nec Corp マルチチップ半導体装置およびその製造方法
JP2001127199A (ja) * 1999-10-29 2001-05-11 Matsushita Electronics Industry Corp 樹脂封止型半導体装置およびその製造方法
JP2001250833A (ja) * 2000-03-07 2001-09-14 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2002026186A (ja) * 2000-07-05 2002-01-25 Sanyo Electric Co Ltd 半導体装置
JP2002093992A (ja) * 2000-09-13 2002-03-29 Seiko Epson Corp 半導体装置及びその製造方法

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1989001873A1 (en) * 1987-08-26 1989-03-09 Matsushita Electric Industrial Co., Ltd. Integrated circuit device and method of producing the same
JPH0444145A (ja) * 1990-06-11 1992-02-13 Nec Corp 端末構成認識方式
US5172214A (en) * 1991-02-06 1992-12-15 Motorola, Inc. Leadless semiconductor device and method for making the same
JPH0521703A (ja) 1991-07-11 1993-01-29 Mitsubishi Electric Corp 半導体装置
JPH05218295A (ja) 1992-02-04 1993-08-27 Fujitsu Ltd 半導体装置
KR0128251Y1 (ko) * 1992-08-21 1998-10-15 문정환 리드 노출형 반도체 조립장치
US6165819A (en) * 1992-10-20 2000-12-26 Fujitsu Limited Semiconductor device, method of producing semiconductor device and semiconductor device mounting structure
KR960005042B1 (ko) * 1992-11-07 1996-04-18 금성일렉트론주식회사 반도체 펙케지
KR0149798B1 (ko) * 1994-04-15 1998-10-01 모리시다 요이치 반도체 장치 및 그 제조방법과 리드프레임
JPH088389A (ja) * 1994-04-20 1996-01-12 Fujitsu Ltd 半導体装置及び半導体装置ユニット
JPH08222681A (ja) * 1995-02-14 1996-08-30 Toshiba Corp 樹脂封止型半導体装置
US5886412A (en) * 1995-08-16 1999-03-23 Micron Technology, Inc. Angularly offset and recessed stacked die multichip device
US5721452A (en) * 1995-08-16 1998-02-24 Micron Technology, Inc. Angularly offset stacked die multichip device and method of manufacture
US5689135A (en) * 1995-12-19 1997-11-18 Micron Technology, Inc. Multi-chip device and method of fabrication employing leads over and under processes
KR0179803B1 (ko) * 1995-12-29 1999-03-20 문정환 리드노출형 반도체 패키지
KR100204753B1 (ko) * 1996-03-08 1999-06-15 윤종용 엘오씨 유형의 적층 칩 패키지
US6001671A (en) * 1996-04-18 1999-12-14 Tessera, Inc. Methods for manufacturing a semiconductor package having a sacrificial layer
KR0179924B1 (ko) * 1996-06-14 1999-03-20 문정환 버텀리드 반도체 패키지
KR100242994B1 (ko) * 1996-12-28 2000-02-01 김영환 버텀리드프레임 및 그를 이용한 버텀리드 반도체 패키지
KR100467946B1 (ko) * 1997-01-24 2005-01-24 로무 가부시키가이샤 반도체 칩의 제조방법
KR100214561B1 (ko) * 1997-03-14 1999-08-02 구본준 버틈 리드 패키지
US6297547B1 (en) * 1998-02-13 2001-10-02 Micron Technology Inc. Mounting multiple semiconductor dies in a package
KR100277438B1 (ko) * 1998-05-28 2001-02-01 윤종용 멀티칩패키지
KR100293815B1 (ko) * 1998-06-30 2001-07-12 박종섭 스택형 패키지
JP3842444B2 (ja) * 1998-07-24 2006-11-08 富士通株式会社 半導体装置の製造方法
KR100302593B1 (ko) * 1998-10-24 2001-09-22 김영환 반도체패키지및그제조방법
JP2000156464A (ja) 1998-11-20 2000-06-06 Hitachi Ltd 半導体装置の製造方法
JP3034517B1 (ja) 1999-03-11 2000-04-17 沖電気工業株式会社 半導体装置およびその製造方法
JP3235589B2 (ja) 1999-03-16 2001-12-04 日本電気株式会社 半導体装置
TW404030B (en) * 1999-04-12 2000-09-01 Siliconware Precision Industries Co Ltd Dual-chip semiconductor package device having malposition and the manufacture method thereof
US6215193B1 (en) * 1999-04-21 2001-04-10 Advanced Semiconductor Engineering, Inc. Multichip modules and manufacturing method therefor
US6163076A (en) * 1999-06-04 2000-12-19 Advanced Semiconductor Engineering, Inc. Stacked structure of semiconductor package
US6376914B2 (en) * 1999-12-09 2002-04-23 Atmel Corporation Dual-die integrated circuit package
US6448659B1 (en) * 2000-04-26 2002-09-10 Advanced Micro Devices, Inc. Stacked die design with supporting O-ring
US6518659B1 (en) * 2000-05-08 2003-02-11 Amkor Technology, Inc. Stackable package having a cavity and a lid for an electronic device
US6424031B1 (en) * 2000-05-08 2002-07-23 Amkor Technology, Inc. Stackable package with heat sink
US6365966B1 (en) * 2000-08-07 2002-04-02 Advanced Semiconductor Engineering, Inc. Stacked chip scale package
TW546789B (en) * 2000-09-06 2003-08-11 Siliconware Precision Industries Co Ltd Dual-chip structure without die pad
US6476474B1 (en) * 2000-10-10 2002-11-05 Siliconware Precision Industries Co., Ltd. Dual-die package structure and method for fabricating the same
US6462422B2 (en) * 2001-01-19 2002-10-08 Siliconware Precision Industries Co., Ltd. Intercrossedly-stacked dual-chip semiconductor package
US6388313B1 (en) * 2001-01-30 2002-05-14 Siliconware Precision Industries Co., Ltd. Multi-chip module

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0444145U (ja) * 1990-08-15 1992-04-15
JPH1012773A (ja) * 1996-06-24 1998-01-16 Matsushita Electron Corp 樹脂封止型半導体装置およびその製造方法
JPH10200038A (ja) * 1996-12-28 1998-07-31 Lg Semicon Co Ltd ボトムリード半導体パッケージ及びその製造方法
JPH1140743A (ja) * 1997-07-23 1999-02-12 Sanyo Electric Co Ltd 半導体装置
JPH11260972A (ja) * 1998-03-13 1999-09-24 Sumitomo Metal Mining Co Ltd 薄型半導体装置
JP2001060657A (ja) * 1999-08-23 2001-03-06 Matsushita Electronics Industry Corp 半導体装置及びその製造方法
JP2001127199A (ja) * 1999-10-29 2001-05-11 Matsushita Electronics Industry Corp 樹脂封止型半導体装置およびその製造方法
JP2001127244A (ja) * 1999-11-01 2001-05-11 Nec Corp マルチチップ半導体装置およびその製造方法
JP2001250833A (ja) * 2000-03-07 2001-09-14 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2002026186A (ja) * 2000-07-05 2002-01-25 Sanyo Electric Co Ltd 半導体装置
JP2002093992A (ja) * 2000-09-13 2002-03-29 Seiko Epson Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20040178490A1 (en) 2004-09-16
DE10142585B4 (de) 2007-08-09
KR20020066366A (ko) 2002-08-16
US6737736B2 (en) 2004-05-18
KR100445501B1 (ko) 2004-08-21
US6965154B2 (en) 2005-11-15
US20020105061A1 (en) 2002-08-08
JP2002237565A (ja) 2002-08-23
DE10142585A1 (de) 2002-09-05

Similar Documents

Publication Publication Date Title
JP4637380B2 (ja) 半導体装置
US7338838B2 (en) Resin-encapsulation semiconductor device and method for fabricating the same
US9236317B2 (en) Semiconductor device
JP3205235B2 (ja) リードフレーム、樹脂封止型半導体装置、その製造方法及び該製造方法で用いる半導体装置製造用金型
JP2002231882A (ja) 半導体装置
WO2004004005A1 (ja) 半導体装置およびその製造方法
KR20040053902A (ko) 멀티 칩 패키지
US6483181B2 (en) Multi-chip package
JP2002222889A (ja) 半導体装置及びその製造方法
KR20090033142A (ko) 베이스 구조 디바이스를 갖춘 집적회로 패키지 시스템
JP3077668B2 (ja) 半導体装置、半導体装置用リードフレームおよびその製造方法
JP5144294B2 (ja) リードフレームおよびそれを用いた回路装置の製造方法
JP2000156434A (ja) 半導体装置
JP2003197846A (ja) リードフレームおよびこれを用いた半導体装置
US5627408A (en) Wire bonding structure for semiconductor devices
JP2001060657A (ja) 半導体装置及びその製造方法
JP5285289B2 (ja) 回路装置およびその製造方法
JP3034517B1 (ja) 半導体装置およびその製造方法
JPH0936300A (ja) 半導体装置およびその製造方法
JP2885786B1 (ja) 半導体装置の製法および半導体装置
JPH08181165A (ja) 半導体集積回路
JP2003031752A (ja) リードフレーム、半導体装置、およびその製造方法
JPH04302209A (ja) 中空素子構造
JP2012164799A (ja) 半導体装置及びその製造方法
JP2010278308A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080204

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080204

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091005

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100209

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100407

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100519

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101116

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101124

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131203

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees