KR20020066366A - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

면적을 증대시키는 일이 없이 박육화하는 것에 의해 소형화, 고밀도화를 도모한 반도체장치 및 그것의 제조방법을 제공한다. 평면적으로 보아 반도체칩(1a, 1b)이 배치된 영역의 외측에 단자전극(4a)이 배치되고, 단자전극의 높이 위치범위와 중첩되는 높이 위치범위를 차지하도록 위치하는 하측의 반도체칩(1b)과, 하측의 반도체칩의 상측에 위치하는 상측의 반도체칩(1a)과, 상측과 하측의 반도체칩과 단자전극을 접속하는 와이어(5)와, 상측, 하측의 반도체칩과 와이어를 봉지하는 봉지수지(6)를 구비하고, 봉지수지의 저면이 단자전극의 저면과 동일평면 상에 위치한다.

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 반도체장치 및 그 제조방법에 관한 것으로, 보다 구체적으로는, 반도체칩을 고밀도로 적층한 반도체장치 및 그것의 제조방법에 관한 것이다.
종래의 반도체칩의 실장에 있어서는, 1개의 반도체칩을 1개의 리드 프레임에 다이본드하는 방법이 주류이었다. 도 36에 있어서, 반도체칩(101)은, 리드 프레임과 일체화되어 있는 다이패드(103) 위에, 직접, 접착제나 양면 테이프에 의해 부착된다. 반도체칩의 단자전극(도시하지 않음)과 리드단자(104)와는, 와이어(1O5)에 의해 접속되고, 더구나 습기나 충격 등으로부터 보호하기 위해 봉지수지에 의해 봉지된다. 이 반도체장치는 제조도 용이하고, 많은 실적을 갖지만, 단위용적에 수납되는 반도체칩의 비율이 낮다고 하는 문제를 갖고 있었다.
이 때문에, 도 37에 나타낸 것과 같이, 2개의 반도체칩(101a, 101b)을 적층하는 반도체장치의 제안이 이루어졌다(일본 특허공개 2OOO-156464호 공보). 이 반도체장치에서는, 한쪽의 프레임(104a)에 하측의 반도체칩(1O1b)이 접착제(1O7)에 의해 부착된다. 또한, 다른 쪽의 프레임(1O4b)에 상측의 반도체칩(1O1a)이 부착되며, 더구나 양쪽의 반도체칩끼리가 접착제(1O7)에 의해 접착된다. 양쪽의 반도체칩의 단자전극(도시하지 않음)과 리드단자(도시하지 않음)와는, 와이어(도시하지 않음)에 의해 접속되어, 봉지수지(1O6)에 의해 봉지된다. 상기한 도 37에 나타낸 반도체장치에서는, 평면적으로 볼 때 반도체칩이 약간 어긋나, 대략 중첩되어 배치되어 있다. 이 때문에, 도 37에 나타낸 반도체장치는 도 36에 나타낸 반도체장치와 비교하여, 대폭적인 고밀도화가 가능해졌다.
그렇지만, 끊임없는 미세화의 역사를 지나 미세화하여 온 반도체칩의 두께는, 지금이야말로, 리드 프레임의 두께 정도 이하까지 얇게 되어 왔다. 이러한 반도체칩의 고밀도화의 진전에 비교하여, 반도체칩을 실장한 반도체장치의 고밀도화의 달성도는 불충분하다고 할 수 있다. 특히, 지금까지 주목받는 기회가 적었던 반도체장치의 박육화(薄肉化)의 달성도는 불충분하다고 할 수 있다. 이 때문에, 휴대전화기 등의 휴대정보단말, 디지털 카메라, 비디오카메라 등의 급격한 확대에 따라, 반도체장치의 두께에 주목한 소형화, 고밀도화의 요구가 강하게 생기고 있다. 또한, 상기한 용도에 한하지 않고, 면적을 증대시키는 일 없이 박육화에 따라 반도체장치를 소형화, 고밀도화하는 것은, 많은 용도에 대해 바람직한 효과를 가져온다.
따라서, 본 발명은, 면적을 증대시키지 않고서 박육화하는 것에 의해 소형화, 고밀도화를 도모한 반도체장치 및 그의 제조방법을 제공하는 것을 목적으로 한다.
도 1은 본 발명의 실시예 1의 반도체장치를 나타낸 모식적 사시도이다.
도 2는 도 1의 반도체장치의 제조방법 A에서, 점착시이트에 하측의 반도체칩을 점착한 단계의 사시도이다.
도 3은 도 2의 상태에 대하여, 반도체칩의 소정영역에 접착제를 도포한 단계의 사시도이다.
도 4는 도 2 및 도 3의 공정과는 별도로, 리드와 다이패드를 구비한 리드 프레임을 나타낸 사시도이다.
도 5는 도 4의 다이패드 상에 상측의 반도체칩을 접착한 단계의 사시도이다.
도 6은 도 3의 하측의 반도체칩 위에 교차시켜, 도 5의 상측의 반도체칩을 접착한 단계의 사시도이다.
도 7은 도 1의 반도체장치의 제조방법 B에서, 접착시이트 위에 리드 프레임과 하측의 반도체칩을 점착한 단계의 사시도이다.
도 8은 도 7의 상태의 반도체칩의 표면의 소정영역에 접착제를 도포한 단계의 사시도이다.
도 9는 실시예 1의 반도체장치의 제조도중에서, 도 1의 반도체장치의 주위의 리드 프레임도 포함시킨 평면도이다.
도 10은 도 9의 A-A' 단면도이다.
도 11은 도 9의 B-B' 단면도이다.
도 12는 도 9의 C-C' 단면도이다.
도 13은 도 9의 D-D' 단면도이다.
도 14는 본 발명의 실시예 1의 변형예 1에 있어서 반도체장치의 도 9의 A-A'에 대응하는 단면도이다.
도 15는 본 발명의 실시예 1의 변형예 1에 있어서 반도체장치의 도 9의 B-B'에 대응하는 단면도이다.
도 16은 본 발명의 실시예 1의 변형예 1에 있어서 반도체장치의 도 9의 C-C'에 대응하는 단면도이다.
도 17은 본 발명의 실시예 1의 변형예 1에 있어서 반도체장치의 도 9의 D-D'에 대응하는 단면도이다.
도 18은 본 발명의 실시예 1의 변형예 2에 있어서 반도체장치의 도 9의 A-A'에 대응하는 단면도이다.
도 19는 본 발명의 실시예 1의 변형예 2에 있어서 반도체장치의 도 9의 B-B'에 대응하는 단면도이다.
도 20은 본 발명의 실시예 1의 변형예 2에 있어서 반도체장치의 도 9의 C-C'에 대응하는 단면도이다.
도 21은 본 발명의 실시예 1의 변형예 2에 있어서 반도체장치의 도 9의 D-D'에 대응하는 단면도이다.
도 22는 본 발명의 실시예 2에 있어서 반도체장치의 모식적 사시도이다.
도 23은 본 발명의 실시예 2에 있어서 반도체장치의 단면도이다.
도 24는 도 22의 상측의 리드 프레임의 평면도이다.
도 25는 도 22의 하측의 리드 프레임의 평면도이다.
도 26은 도 22의 상측의 리드 프레임의 다이패드부의 하면에 하측의 반도체칩을 부착한 상상도이다.
도 27은 도 22의 하측의 리드 프레임의 다이패드부의 상면에 상측의 반도체칩을 부착한 상상도이다.
도 28은 도 24의 상측의 리드 프레임과 도 25의 하측의 리드 프레임을 중첩한 상태의 평면도이다.
도 29는 상하측의 리드 프레임에 반도체칩을 각각 부착하여 중첩시키고, 스폿용접한 단계의 평면도이다.
도 30은 도 29의 A-A' 단면도이다.
도 31은 도 29의 B-B' 단면도이다.
도 32는 도 29의 C-C' 단면도이다.
도 33은 도 29의 D-D' 단면도이다.
도 34는 본 발명의 실시예 3에 있어서 반도체장치의 평면도이다.
도 35는 도 34의 A-A' 단면도이다.
도 36은 종래의 반도체장치를 나타낸 단면도이다.
도 37은 종래의 다른 반도체장치를 나타낸 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
1a, 1b: 반도체칩4, 14, 15, 24: 리드 프레임
4a, 14a, 15a, 24a: 리드부
4b, 14b, 15b, 24b, 24c: 다이패드부
5: 와이어6: 봉지수지
7: 접착제8: 접착시이트
12: 슬릿14c, 15c: 상부 프레임
14d, 15d: 하부 프레임17: 다이본드재
2O: 스폿용접부44b, 45b: 연장부
54b, 55b: 대향부Lc: 커트라인
Lm: 몰드라인P: 기준평면
S: 다이패드부의 기준평면으로부터의 시프트 거리
본 발명의 제 1 국면에 있어서 반도체장치는, 평면적으로 보아, 반도체칩이 배치된 영역의 외측에 단자전극이 배치된 반도체장치이다. 이 반도체장치는, 단자전극의 높이 위치범위와 중첩되는 높이 위치범위를 차지하도록 위치하는 하측의 반도체칩과, 하측의 반도체칩의 상측에 위치하는 상측의 반도체칩과, 상측 및 하측의 반도체칩과 단자전극을 접속하는 와이어와, 상측 및 하측의 반도체칩 및 와이어를 봉지하는 봉지수지를 구비하고, 봉지수지의 저면이 단자전극의 저면과 동일평면 상에 위치한다.
이 구성에 따르면, 단자전극의 두께의 전부를 반도체칩의 두께에 더하는 형태로, 반도체장치의 두께를 구성하지 않는다. 즉, 반도체장치의 두께에, 단자전극의 두께는 전혀 영향을 미치지 않거나, 또는 영향을 준다고 하여도 단자전극의 두께의 일부만이 가산될 뿐이다. 이 때문에, 단자전극이 형성되어 있는 리드 프레임의 두께에 관계없이, 반도체장치를 얇게 할 수 있고, 그 결과, 휴대정보단말 등의 제품의 소형화, 고밀도화를 추진하는 것이 가능하게 된다. 또한, 봉지수지와 단자전극의 저면을 동일 평면으로 하는 것에 의해, 예를 들면, 점착테이프 위에 단자전극을 점착하여, 상기한 구조의 반도체장치를 구성하고, 점착테이프를 봉지수지의 누출방지 시이트를 겸비한 봉지수지의 외형 형성면으로 하여 수지봉지할 수 있기 때문에, 제조가 용이하게 된다.
상기한 본 발명의 제 1 국면에 있어서 반도체장치에서는, 예를 들면, 상측의 반도체칩이, 단자전극과 동시에 동일평면 상에 배치된 다이패드부에 지지되고, 하측의 반도체칩이 평면적으로 보아 다이패드부에 중복되지 않도록 배치될 수 있다.
이와 같은 구성에 의해, 상측에 위치하는 상측의 반도체칩을 견고하게 지지할 수 있다. 상측의 반도체칩이 다이패드부와 함께, 하측의 반도체칩에도 접착되더라도 좋다. 또는, 상측 및 하측의 반도체칩이 떨어지고, 그 사이에 봉지수지가 충전되어 있어도 된다. 여기에서, 「지지한다」라는 것은 접착제나 다이본드재 등에 의해 접착되어, 지지하는 것을 포함하고 있다.
상기한 본 발명의 제 1 국면에 있어서 반도체장치에서는, 예를 들면, 하측의반도체칩의 저면이 봉지수지의 저면과 동일 평면 상에 있어, 봉지수지로부터 노출할 수 있다.
이와 같은 구성에 따르면, 예를 들면, 점착테이프의 위에 단자전극과 함께 하측의 반도체칩을 점착하여, 이 반도체장치를 조립할 수 있기 때문에, 제조가 용이하게 된다. 또한, 상측의 반도체칩을 하측의 반도체칩에 의해서만 지지하는 것에 의해, 다이패드부를 생략하는 것도 가능하여, 제조비용을 저감하는 것이 가능하게 된다.
상기한 본 발명의 제 1 국면에 있어서 반도체장치에서는, 예를 들면, 상측의 반도체칩이, 단자전극보다 상측에 위치하는 다이패드부에 지지되고, 하측의 반도체칩의 저면이 봉지수지에 의해 봉지될 수 있다.
이와 같은 구성에 따르면, 다이패드부에 지지되는 상측의 반도체칩에 하측의 반도체칩이 매달리도록 지지되기 때문에, 하측의 반도체칩은 단자전극의 저면으로부터 떨어져 내측으로 배치시킬 수 있다. 이 때문에, 하측의 반도체칩도 봉지수지에 의해 봉지되기 때문에, 반도체장치의 전체 부분을 습기나 직접적인 타격 등으로부터 보호하는 것이 가능해진다.
상기한 본 발명의 제 1 국면에 있어서 반도체장치에서는, 예를 들면, 외측에 배치된 단자전극이, 반도체칩을 둘러싸도록 4개의 가장자리에 배치된 QFN(Quad Flat Non-Lead Package) 타입의 반도체장치이다.
4개의 가장자리에 단자전극이 배치되어 있기 때문에, 와이어링시에, 반도체칩과 접속하는 단자전극이 가깝게 위치한다. 이 때문에, 2개의 반도체칩을 부분적으로 중첩시킬 때의 중첩방식의 자유도를 증대시킬 수 있다.
상기한 본 발명의 제 1 국면에 있어서 반도체장치에서는, 예를 들면, 상측 및 하측의 반도체칩은 사각형이며, 반도체칩의 접속단자가 사각형의 대향하는 짧은 변을 따라 배치되고, 상측 및 하측의 반도체칩은, 평면적으로 보아 사각형끼리가 교차하도록 배치될 수 있다.
이와 같은 구성에 의해, 접속단자는 4변에 분포되게 되어, 반도체칩의 옆에서 상기한 와이어가 공간적으로 혼잡하여 간섭하는 일이 없어진다. 특히, 4개의 가장자리에 단자전극이 배치된 QFN 타입에서는, 4변에 배치된 접속단자와 4개의 가장자리에 배치된 단자전극을 짧은 와이어에 의해서 반듯하게 접속하는 것이 가능해진다.
상기한 본 발명의 제 1 국면에 있어서 반도체장치에서는, 예를 들면, 외측에 배치된 단자전극이, 반도체칩을 사이에 끼워 대향하는 2변을 따라 배치된 리드일 수 있다.
이러한 구성에 의해, 박형의 TSOP형의 반도체장치를 용이하게 간단한 방법에 의해 제조할 수 있어, 능률 향상, 효율 향상에 의해, 제조비용을 감소하는 것이 가능해진다.
본 발명의 제 2 국면에 있어서 반도체장치는, 평면적으로 보아 대향하는 2변의 각각에 설치된 제 1 리드부 및 제 2 리드부의 사이에 반도체칩이 배치된 TSOP(Thin Small Outline Package) 타입의 반도체장치이다. 이 반도체장치에서는, 제 1 리드부와 동일 평면에 위치하는 일 없이 일체적으로 연속하여, 제 1 및 제 2리드부의 가장 높은 위치의 표면과, 가장 낮은 위치의 표면과의 사이의 중심위치를 통과하는 평면인 기준평면에 대해 상측에 위치하는 제 1 다이패드부와, 제 2 리드부와 동일 평면에 위치하는 일 없이 일체적으로 연속하여, 기준평면에 대해 하측에 위치하는 제 2 다이패드부와, 제 1 및 제 2 리드부의 높이 위치범위와 중첩되는 높이 위치범위를 차지하도록 위치하는 부분적으로 중첩된 2개의 반도체칩에 있어서, 제 1 다이패드부에 의해 지지되는 하측의 반도체칩과, 제 2 다이패드부에 의해 지지되는 상측의 반도체칩을 구비한다.
이 구성에 의해서도, 리드 프레임의 두께의 전부를 반도체칩의 두께에 더하는 형태로, 반도체장치의 두께를 구성하지 않는다. 즉, 반도체장치의 두께에, 리드 프레임의 두께는 전혀 영향을 미치지 않거나, 또는 영향을 준다고 해도 리드 프레임의 두께의 일부만이 가산될 뿐이다. 이 때문에, 반도체장치를 얇게 할 수 있다. 또한, 기준평면을 중심으로 하여 상하대칭으로 부재가 배치되어, 열응력이나 잔류응력이 상하에 불균일에 생기기 어렵기 때문에, 뒤집힘 등의 뒤틀림 변형이 생기기 어렵다. 상기한 상측 및 하측의 반도체칩은 접착되어 있어도 좋고, 접착되어 간극이 있어, 봉지수지가 충전되어 있어도 좋다. 이때, 상기한「지지」는, 접착된 2개의 반도체칩의 한쪽에, 직접, 접착되어 지지하는 것을 가리키며, 역학적으로 종합적으로 고찰한 경우, 결국, 어느쪽의 다이패드부도 협동하여 양쪽의 반도체칩을 지지하게 경우도 포함하고 있다. 또한, 기준평면은, 상기한 리드부를 구성하는 평면에 평행한 평면이다.
상기 본 발명의 제 2 국면에 있어서 반도체장치에서는, 예를 들면, 제 1 다이패드부는, 기준평면의 상측에 상기 제 1 리드를 포함하여 위치하는 제 1 리드 프레임에 설치되고, 제 2 다이패드부는, 기준평면의 하측에 제 2 리드부를 포함하여 위치하는 제 2 리드 프레임에 설치될 수 있다.
이 구성에 의해, 중첩된 2장의 리드 프레임을 사용하여 반도체장치를 제조할 수 있기 때문에, 2장의 리드 프레임에의 2개의 반도체칩의 적층을 용이하게 능률적으로 행할 수 있다.
상기한 본 발명의 제 2 국면에 있어서 반도체장치에서는, 예를 들면, 제 1 다이패드부는, 제 1 리드부의 끝 부분으로부터 제 2 리드부의 앞을 향하여 연장되는 제 1 연장부와, 해당 제 1 연장부에 연속하여 제 1 리드부에 평행하게 연장되는 제 1 대향부를 구비한 L자 형태이며, 제 2 다이패드부는, 제 1 다이패드부에 평면적으로 보아 대향하도록 배치되고, 제 2 리드부의 끝 부분으로부터 제 1 리드부의 앞을 향해 연장되는 제 2 연장부와, 해당 제 2 연장부에 연속하여 제 2 리드부에 평행하게 연장되는 제 2 대향부를 구비한 L자 형태이며, 제 1 연장부 및 제 1 대향부의 하면이 하측의 반도체칩을 지지하고, 제 2 연장부 및 제 2 대향부의 상면이 상측의 반도체칩을 지지할 수 있다.
이러한 L자 형태의 다이패드부를 사용하는 것에 의해, 박형 고밀도의 반도체장치를 고능률로 제조할 수 있다.
상기한 본 발명의 제 2 국면에 있어서 반도체장치에서는, 예를 들면, 제 1 및 제 2 리드부와, 제 1 및 제 2 다이패드부와는, 1장의 공통의 리드 프레임에 일체적으로 형성된 것으로, 기준평면은, 리드 프레임의 두께 중심을 통과하는 평면으로, 제 1 다이패드부가 부분적으로 중첩된 반도체칩의 하측의 반도체칩을 지지하고, 제 2 다이패드부가 상측의 반도체칩을 지지할 수 있다.
이 구조는 간단하고 이해하기 쉽기 때문에, 고효율로 능률좋게 짧은 납기에 제조할 수 있다. 또한, 기준평면에 상하대칭으로 부재가 배치되기 때문에, 열 뒤틀림이나 잔류응력 등에 기인하는 휘어짐이 발생하기 어렵게 된다.
상기한 본 발명의 제 2 국면에 있어서 반도체장치에서는, 예를 들면, 제 1 다이패드부의 두께 중심과, 제 2 다이패드부의 두께 중심과는, 리드 프레임의 두께의 절반과 상측 및 하측의 반도체칩을 접착하고 있는 접착층의 두께의절 반을 더한 거리만큼, 서로 반대의 상하방향으로, 기준평면으로부터 벗어나는 것이 바람직하다.
이 기준평면에 관해 엄밀한 대칭성이 유지되어, 전술의 휘어짐 등에 대해 큰 내구성을 얻는 것이 가능해진다.
본 발명의 제 1 국면의 반도체장치의 제조방법은, 평면적으로 보아, 반도체칩이 배치된 영역의 외측에 단자전극이 배치된 반도체장치의 제조방법이다. 이 제조방법은, 접착시이트 상에 단자전극 및 하측의 반도체칩을 붙이는 시이트 상부의 접착공정과, 하측의 반도체칩 위에 상측의 반도체칩을 접착하는 반도체칩 적층공정과, 하측의 반도체칩 및 상측의 반도체칩의 각각과 단자전극을 와이어로 접속하는 와이어 접속공정과, 접착시이트 위에 배치된 단자전극, 하측의 반도체칩, 상측의 반도체칩 및 와이어를 수지에 의해 봉지하는 수지봉지공정과, 수지봉지공정에서 수지봉지된 것으로부터 점착시이트를 박리하는 접착시이트 박리공정을 구비한다.
이와 같은 구성에 의해, 접착시이트 상에 단자전극이나 반도체칩을 배치하고, 수지봉지공정에서, 수지 누출방지와 봉지수지의 외형면 형성을 겸비한 시이트로서 사용할 수 있다. 이 때문에, 단자전극의 두께가 반도체장치의 두께에 전혀 가산되지 않거나, 또는 단자전극의 일부의 두께가 가산되는 만큼의 얇은 반도체장치를 간편하게, 또한 저가로 제조하는 것이 가능해진다.
상기한 본 발명의 제 1 국면의 반도체장치의 제조방법에 있어서, 시이트 상부의 접착공정에서는, 예를 들면, 단자전극 및 하측의 반도체칩과 함께 다이패드부를 점착하고, 반도체칩 적층공정에서는, 상측의 반도체칩을 다이패드부에 접착할 수 있다.
이와 같은 구성에 의해, 상측의 반도체칩은 다이패드부에 지지되기 때문에, 하측의 반도체칩의 위치의 설정의 자유도가 증가한다. 즉, 제조 도중에, 하측의 반도체칩을 점착테이프에 지지하고, 제조후, 저면에 노출시키는 배치로 하는 것도 가능하며, 상측의 반도체칩에 매달리도록 지지시킬 수 있다. 이 결과, 하측의 반도체칩은 저면으로부터 내측으로 떨어지고, 외면을 봉지수지로 형성할 수 있어, 습기나 타격에 강한 구조를 얻을 수 있다.
상기한 본 발명의 제 1 국면의 반도체장치의 제조방법에 있어서, 예를 들면, 시이트 상부의 접착공정에서는, 단자전극 및 다이패드부만이 점착되고, 반도체칩 적층공정에서는, 미리 접착되어 하측의 반도체칩과 상측의 반도체칩을 포함하는 적층 반도체칩의 상측의 반도체칩을 다이패드부에 접착할 수 있다.
하측의 반도체칩을 저면으로부터 내측으로 떨어져 위치시키는 경우, 이 제조방법에 의해 제조할 수 있다.
상기한 본 발명의 제 1 국면의 반도체장치의 제조방법에 있어서, 예를 들면, 시이트 상부의 접착공정에서는, 하측의 반도체칩만이 점착되고, 반도체칩 적층공정에서는, 상측의 반도체칩이 미리 접착된 다이패드부가 단자전극과 함께 점착시이트에 접착될 수 있다.
제조현장의 상황에 따라서, 이러한 제조방법에 의해서도, 두께가 얇은 반도체장치를 능률좋게 제조할 수 있다. 상측 및 하측의 반도체칩은, 접착제로 접착되더라도 좋고, 간극이 있어 그 간극에 봉지수지가 충전되어 있어도 좋다.
본 발명의 제 2 국면의 반도체장치의 제조방법은, 제 1 리드부 및 하측의 반도체칩이 배치되는 영역의 주연부를 따라 해당 제 1 리드부의 끝에서 L자 형태로 연장되는 제 1 다이패드부를 구비하는 제 1 리드 프레임과, 제 2 리드부 및 평면적으로 보아 제 1 다이패드부에 대향하도록, 상측의 반도체칩이 배치되는 영역의 주연부를 따라 해당 제 2 리드부의 끝에서 L자 형태로 연장되는 제 2 다이패드부를 구비하는 제 2 리드 프레임을, 평면적으로 보아 상측 및 하측의 반도체칩을 배치하는 부분을 사이에 끼워 제 1 및 제 2 리드부가 대향하도록, 제 1 리드 프레임을 상측으로 하여 중첩하는 리드 프레임 적층공정과, 제 1 다이패드부에 하측의 반도체칩을, 또한 제 2 다이패드부에 상측의 반도체칩을 접착하는 반도체칩 접착공정과, 제 1 리드 프레임과 제 2 리드 프레임과의 중첩된 부분을 용접하는 용접공정과, 상측 및 하측의 반도체칩과 단자전극을 와이어로 접속하는 와이어본드공정과, 용접위치의 내측영역을 수지에 의해 봉지하는 수지봉지공정과, 수지봉지공정에서 수지봉지된 제 1 및 제 2 리드부와 상측 및 하측의 반도체칩을 포함하는 부분의 외측을 절단하여 제거하는 절단제거공정을 구비한다.
이 제조방법에 의해, 2장의 리드 프레임과 용접을 사용하여 두께가 얇은 고밀도의 반도체장치를 능률좋게 제조할 수 있다.
상기한 본 발명의 제 2 국면의 반도체장치의 제조방법에서는, 예를 들면, 리드 프레임 적층공정과 반도체칩 접착공정에서의 동작의 일부가, 리드 프레임 적층공정 및 반도체칩 접착공정을 합친 공정에서, 순서를 바꿔 행해지는 것이 바람직하다.
제조현장에 따라서는, 리드 프레임 적층공정에서 미리 한 쪽의 다이패드부에 반도체칩을 접착해 두는 편이 능률적인 경우가 있다. 이러한 동작의 순서의 변화는, 상기한 구성과 같이, 각 공정 사이에서 순서를 바꿔 행하는 것이 바람직하다.
상기한 본 발명의 제 2 국면의 반도체장치의 제조방법에서는, 예를 들면, 리드 프레임 적층공정과 반도체칩 접착공정을 합친 공정이, 상측 및 하측의 반도체칩을 제 1 및 제 2 다이패드부에 접착하는 다이본드재를 배치하는 다이본드재 배치공정을 구비할 수 있다.
2개의 리드 프레임 중에서, 한쪽의 리드 프레임을 하향으로 하거나, 또는 양쪽의 리드 프레임을 경사지게 하는 것을 피할 수 없기 때문에, 유동성이 높은 접착제를 사용하는 것보다는, 다이본드재를 사용하는 것이 바람직하다. 이 결과, 안정성이 우수한 제조공정을 구성하는 것이 가능하게 된다.
[실시예]
다음에, 도면을 사용하여, 본 발명의 실시예에 관해 설명한다.
(실시예 1)
도 1에 있어서, 이 반도체장치는, 제조에 사용된 접착시이트(8)가 그대로 점착되어 있지만, 벗길 필요가 있다. 도 1에 있어서, 다이패드(4b)와 단자전극인 리드(4a)와, 하측의 반도체칩(1b)과는, 접착시이트(8) 위에 접하고 있다. 단, 리드(4)는 접착시이트(8)와 접하도록 배치될 필요가 있지만, 다이패드(4b)는 점착시이트와 접하더라도 좋고, 접착시이트로부터 떨어져 윗쪽에 위치하더라도 좋다. 다이패드(4b)와 리드(4a)는, 같은 두께이며, 같은 1장의 판으로부터 스탬핑 가공 등에 의해 형성할 수 있다. 상측의 반도체칩(1a)은, 하측의 반도체칩(1b) 위의 접착제(7) 및 다이패드(4b) 위의 접착제(7)에 접하여 배치되어 있다. 상하의 반도체칩(1a, 1b)에서는, 어느 것이나, 그 접속단자(도시하지 않음)가 와이어(5)에 의해 리드(4a)와 접속되어, 소정의 배선이 이루어지고 있다. 이들을 고정하는 동시에, 습기나 외력으로부터 보호하기 위해, 봉지수지(6)가 점착테이프와 접하고 있는 부분을 제외하고 전체를 덮고 있다.
(제조방법 A): 다음에, 도 1에 나타낸 반도체장치의 제조방법 A에 관해 설명한다. 우선, 도 2에 나타낸 것과 같이, 접착시이트(8)에 하측의 반도체칩(1b)을 점착한다. 이어서, 도 3에 나타낸 것과 같이, 반도체칩(1b) 위의 소정범위에 접착제(7)를 도포한다. 한편, 도 2와 도 3의 흐름과는 별도로, 도 4에 나타낸 것과 같이, 다이패드(4b)와 리드(4a)를 포함하는 리드 프레임을 접착시이트(8)에 점착시키고, 이어서, 다이패드(4b) 위에 접착제(7)를 도포하며, 그 위에 상측의 반도체칩(1a)을 적재하여 고정한다. 이어서, 도 3에 나타낸 접착제(7) 위에, 도 5의 상측의 반도체칩(1a)이 놓여 고정되도록 위치 맞춤하여, 접착시이트(8)에 리드(4a)와 다이패드(4b)를 점착한다(도 6). 이후의 공정의 도시는 생략하여, 설명만을 행한다. 상측의 반도체칩(1a) 및 하측의 반도체칩(1b)의 접속단자는, 와이어에 의해 접속되고, 그 후, 봉지수지에 의해 봉지되어, 각각의 부분이 고정된다. 이어서, 점착시이트를 박리한다. 본 실시예에 있어서 반도체장치에서는, 이 점착시이트의 박리에 의해, 리드와, 다이패드와, 하측의 반도체칩은 노출된다.
(제조방법 B): 다음에, 상기한 제조방법 A와는 다른 변형된 제조방법 B에 관해 설명한다. 우선, 도 7에 나타낸 것과 같이, 접착시이트(8)에, 리드(4a) 및 다이패드(4b)를 포함하는 리드 프레임과, 하측의 반도체칩(1b)을 점착한다. 전술한 것과 같이, 본 실시예의 대상으로 하는 반도체칩의 두께는 리드 프레임의 두께와 거의 같거나 그것보다 얇기 때문에, 도 7에 있어서, 반도체칩(1b)의 상면은, 리드(4a)나 다이패드(4b)의 상면과 거의 같은 높이거나, 그것보다 낮다. 다음에, 도 8에 나타낸 것과 같이, 하측의 반도체칩(1b)의 상면의 소정범위 및 다이패드의 상면에 적당한 두께의 접착제(7)를 도포한다. 이 접착제 위에 상측의 반도체칩(1a)을 실어 고정하면, 도 6의 구성의 중간제품이 생긴다. 이후의 와이어링이나 수지봉지의 공정은, 상기한 제조방법 A의 공정과 동일하다.
(상세구조): 다음에, 도 1의 반도체장치에 관해 보다 상세히 설명한다. 도 9는, 본 실시예의 반도체장치를 제조 도중에서, 리드 프레임(4)의 주변부도 포함한절단전의 상태를 나타낸 평면도이다. 리드(4a)의 중간을 통해, 2개의 반도체칩(1a, 1b)을 둘러싸는 2중선 Lm은, 수지봉지시의 외측표면으로 되는 몰드외형을 나타낸 선이다. 각각의 반도체장치를 절단하여 커트라인은, 몰드라인을 포함하는 그 외측의 영역이 적당한 위치에 배치한다. 리드의 외주에 간극을 두고 배치된 슬릿(12)은, 절단이 용이하게 되도록 배치한 슬릿이다. 실제의 제조에서는, 예를 들면, 제조방법 B의 방법에서는, 테이프 형태의 리드 프레임이나 하측의 반도체칩이, 테이프 형태의 점착시이트에 연속적으로 점착되어, 반도체장치의 중간제품이 차례차례로 라인적으로 제조되어 간다.
도 10∼도 13은, 각각 도 9에 있어서 A-A', B-B', C-C' 및 D-D' 단면도이다. 점착테이프를 제거한 후, 노출되어 있는 부재는, 봉지수지에 의해 봉지되고 고정되어 있다. 이들 도면에서는, 반도체칩(1a, 1b)과 리드(4a)를 접속하는 와이어의 기재는 생략되어 있지만, 봉지수지의 두께는, 와이어를 봉지하는데 충분한 두께로 되어 있다.
상기한 구성에 따르면, 리드의 사이에 반도체칩을 수납하고, 그 위에 반도체칩을 중첩하여 배치하는 것에 의해, 면적을 증가시키는 일 없이, 효율적으로 두께를 얇게 할 수 있다.
(변형예 1): 다음에, 본 발명의 실시예 1의 변형예 1에 관해 설명한다. 도 14∼도 17은, 각각, 변형예 1의 반도체장치에 있어서, 도 9의 A-A', B-B', C-C' 및 D-D' 선에 대응하는 위치의 단면도이다. 이 변형예 1에서는, 다이패드(4b)가 약간 윗쪽에 시프트하도록 가공하여 놓는다. 다이패드의 윗쪽에의 시프트에 대응하여,상측의 반도체칩(1a) 및 하측의 반도체칩은, 함께 스스로 윗쪽으로 시프트된 배치를 잡는다. 다른 부분의 구조는, 실시예 1과 동일하다. 이 때문에, 하측의 반도체칩(1b)의 하측에는, 봉지수지가 돌아들어간다. 점착시이트를 제거하였을 때, 하측의 반도체칩(1b)과 다이패드(4b)가 이면에 노출하는 일은 없다.
이 변형예 1의 제조방법은, 다음과 같다. 전술한 제조방법 B에서, 도 7의 단계에서, 하측의 반도체칩(1b)을 접착시이트(8)에 점착시키지 않고, 리드(4a)와 다이패드(4b)를 포함하는 리드 프레임만을 점착시이트에 점착시킨다. 그후, 상측의 반도체칩(1a)과 하측의 반도체칩(1b)을 교차시켜 접착제로 접착하여, 미리 일체화한다. 그후, 일체화된 반도체칩의 상측의 반도체칩을, 접착제를 도포한 다이패드에 실어 고정한다.
이 변형예 1의 반도체장치에서는, 두께의 감소는, 도 10∼도 13의 반도체장치만큼 크지 않지만, 이면에 반도체칩이 노출하지 않기 때문에, 보다 높은 레벨로 습기나 외력에 보호되는 이점이 있다.
(변형예 2): 도 18∼도 21은, 본 발명의 실시예 1의 변형예 2에 있어서 반도체장치의 도 9의 A-A', B-B', C-C' 및 D-D'선에 대응하는 위치의 단면도이다. 이 변형예 2에서는, 상측의 반도체칩(1a)과 하측의 반도체칩(1b)의 두께가 서로 다른 점에, 전술한 실시예와 비교하여, 특징이 있다. 다른 부분의 구조는, 변형예 1과 동일하다. 이 변형예 2의 다이패드(4b)는, 윗쪽에 시프트하고 있고, 따라서, 변형예 1의 제조방법을 사용할 수 있다.
이 구성에 따르면, 반도체칩의 종류의 어떠한 조합에도 본 발명을 적용할 수있어, 범용성을 갖고 두께가 얇은 많은 반도체장치를 얻는 것이 가능하게 된다.
(실시예 2)
도 22에 있어서, 리드 프레임(14, 15)은, 리드부(14a, 15a)와 다이패드부(14b, 15b)를 포함하고 있다. 리드부(14a, 15a)는, 원래, 다수의 리드핀이 형성되어 있지만, 도 22에서는, 전체 구성을 제시하는 것을 중시하고, 복잡화를 피하기 위해, 리드핀의 각각까지 구별하여 도시되어 있지 않다. 리드부(14a)와, 다이패드부(14b)는, 거의 동일평면 상에 위치하지만, 어느 하나가 윗쪽 또는 아래쪽으로 시프트하도록 가공되어 있더라도 좋다. 다이패드부(14b)는, 연장부(44b)와 대향부(54b)를 구비하고 있다. 또 한 쪽의 리드 프레임(15)에 관해서도 마찬가지로서, 다이패드부(15b)는 연장부(45b)와 대향부(55b)를 구비하고 있다.
상측의 리드 프레임(14)의 다이패드부(14b)에는, 다이본드재(17)를 통해 반도체칩(1b)이 접착되고, 하측의 리드 프레임(15)의 다이패드부(15b)에는, 다이본드재(17)를 통해 반도체칩(1a)이 접착된다. 2개의 반도체칩(1a, 1b)은, 상기한 것과 같이 고정된 후에, 다시 다이본드재(17)에 의해 서로 접착되어 있다. 상측의 반도체칩(1a)의 접속단자(도시하지 않음)와 리드부(14a)의 리드핀(도시하지 않음)과는 와이어(5)에 의해 접속되어 있다. 이들 전체를 봉지수지에 의해 봉지하여, 습기나 외력으로부터 반도체장치의 알맹이를 보호하고 있다.
도 23에 있어서, 상측의 리드 프레임(14)의 다이패드부(14b)가, 다이본드재(17)를 통해 하측의 반도체칩(1b)을 지지하고, 하측의 리드 프레임(15)의 다이패드부(15b)가, 다이본드재(17)를 통해 상측의 반도체칩(1a)을 지지하고 있다. 기준평면 P는, 상측의 리드 프레임(14)의 두께 중심과 하측의 리드 프레임(15)의 두께 중심과의 중간을 통과하는 평면이다. 와이어(5) 중의 1개가 다이패드부(14b, 15b)에 접속되어 있는 것은, 접지(어스)를 잡기 위해서이다. 도 23에 따르면, 기준평면 P에서, 상하로 어긋나 위치하는 2개의 리드 프레임 사이에, 중첩된 2개의 반도체칩을 배치하기 때문에, 반도체칩(1a, 1b)과 리드 프레임(14, 15)이, 평면적으로 보아 중첩되는 일이 없고, 따라서 두께 부분을 함께 구성하는 일이 없다. 이 때문에, 반도체장치의 두께를 얇게 하는 것이 가능해진다.
다음에, 도 22 또는 도 23에 나타낸 반도체장치의 제조방법에 관해 설명한다. 도 24는 상측의 리드 프레임(14)을 나타낸 도면이며, 도 25는 하측의 리드 프레임(15)을 도시한 도면이다. 리드 프레임(14, 15)에서는, 리드부(14a, 15a)와 다이패드부(14b, 15b)와는, 상부 프레임(14c, 15c)과 하부 프레임(14d, 15d) 사이에 형성되어 있다. 도 26은, 하측의 반도체칩(1b)이 상측의 리드 프레임(14)의 다이패드부(14b)의 하면에 부착된 상상도이다. 또한, 도 27은, 상측의 반도체칩(1a)이 하측의 리드 프레임(15)의 다이패드부(15b)의 상면에 부착된 상상도이다. 실제의 제조에 대응하여, 양쪽의 리드 프레임을 포개기 전에 있어 서는, 양쪽의 리드 프레임의 어느쪽인가 한쪽에만 반도체칩을 고정한다. 양쪽의 리드 프레임을 중첩하기 전에, 양쪽의 리드 프레임과 함께 반도체칩을 고정하면, 중첩에 있어서 지장을 초래하는 것으로 된다.
도 28은, 위치관계를 나타내기 위해, 반도체칩을 1개도 부착하지 않고서 상측의 리드 프레임(14)과, 하측의 리드 프레임(15)을 중첩시켰을 때의 평면도이다. 도 28에 있어서, 상측의 리드 프레임(14)의 다이패드부(14b)는, 하측의 리드 프레임(15)의 다이패드부(15b)의 상측에 위치하고 있다. 다이패드부(14b)의 하면에 하측의 반도체칩(1b)을 부착하였을 때, 그 하측의 반도체칩(1b)과 다이패드부(15b)는 거의 같은 높이에 위치한다. 또한, 하측의 다이패드부(15b)의 상면에 상측의 반도체칩(1a)을 부착하였을 때, 그 상측의 반도체칩(1a)과 다이패드부(14b)는 거의 같은 높이에 위치한다.
도 29는, 2장의 리드 프레임(14, 15)의 다이패드부(14b, 15b)의 소정위치에, 각각 1개의 반도체칩을 부착하여 중첩하고, 네 구석에 스폿용접을 행한 상태의 평면도이다. 다이본드재의 기재는 생략하고 있다. 이 스폿용접에 의해 2장의 리드 프레임을 확실히 연결한 후, 상측의 반도체칩(1a)은 상측의 리드부(14a)와, 또한, 하측의 반도체칩(1b)은 하측의 리드부(15a)와, 각각 와이어에 의해 접속된다. 도 29의 몰드라인 Lm이 둘러싸는 범위 내에 봉지수지를 충전하고, 또한 상측과 하측을 피복하여, 반도체칩, 와이어 등을 봉지한다. 그후, 도 29의 커트라인 Lc를 따라 절단하여, 반도체장치를 추출한다.
도 30∼도 33은, 각각 도 29의 A-A', B-B', C-C' 및 D-D' 단면도이다. 이들 도면으로부터, TSOP 타입의 반도체장치에 있어서, 주위를 리드 프레임에 둘러싸인 가운데에 2개의 반도체칩을 배치하는 것에 의해, 두께를 얇게 할 수 있다는 것을 알 수 있다. 또한, 본 실시예 2에 있어서 제조방법은, 스폿용접을 사용하여 능률좋게 제조할 수 있기 때문에, 저가로 또한 대량으로 반도체장치를 제조하는 것에 적합하다.
(실시예 3)
도 34는, 본 발명의 실시예 3에 있어서 중간단계의 반도체장치의 평면도이다. 또한, 도 35는, 도 34의 반도체장치의 A-A' 단면도이다. 본 실시예에서는, 리드 프레임(24)은, 리드부(24a)와, 다이패드부(24b, 24c)를 갖는다. 좌우에 위치하는 리드부(24a)는 동일평면 상에 위치하고 있다. 기준평면 P는, 리드 프레임(24)의 두께 중심을 통과하는 평면이다. 다이패드부(24b)는, 우측의 리드부(24a)로부터 윗쪽으로 시프트하도록 가공되어 있고, 또한, 다이패드부(24c)는, 좌측의 리드부(24a)로부터 아래쪽으로 시프트하도록 가공되어 있다. 이들 시프트 거리 S는, 도 35에 나타낸 것과 같이, 기준평면 P에서 리드 프레임(24)의 두께의 절반과, 다이본드재(17)의 두께의 절반을 더한 길이이다. 상측으로 시프트된 다이패드부(24b)의 하면에는, 다이본드재(17)를 통해 하측의 반도체칩(1b)이 부착되고, 하측으로 시프트된 다이패드부(24c)의 상면에는, 다이본드재(17)를 통해 상측의 반도체칩(1a)이 부착되어 있다.
상기한 구조에 따르면, 2개의 반도체칩이 중첩된 부분과 리드 프레임이 중첩되는 일이 없고, 또한, 반도체칩 등이, 리드 프레임에 대해 상하방향으로 대칭의 배치로 된다. 이 때문에, 열 뒤틀림이나 응력분포의 불균일이 생기기 어렵고, 휘어짐 등의 변형에 대해 큰 저항력을 갖는다. 또한, 봉지수지의 쓸데없는 두께 부분을 생기게 하지 않는다.
본 발명의 반도체장치는, 면적의 증대없이 박육화를 도모할 수 있기 때문에, 휴대정보단말 등의 제품에 사용하는 것에 의해 소형화 및 고밀도화를 추진할 수 있다. 또한, 본 발명의 반도체장치의 제조방법에 따르면, 고품질의 상기한 반도체장치를 저가로 능률좋게 대량생산하는 것이 가능해진다.

Claims (3)

  1. 평면적으로 보아 반도체칩이 배치된 영역의 외측에 단자전극(4a)이 배치된 반도체장치에 있어서,
    상기 단자전극(4a)의 높이 위치범위와 중첩되는 높이 위치범위를 차지하도록 위치하는 하측의 반도체칩(1b)과,
    상기 하측의 반도체칩의 상측에 위치하는 상측의 반도체칩(1a)과,
    상기 상측 및 하측의 반도체칩과 상기 단자전극을 접속하는 와이어와(5),
    상기 상측 및 하측의 반도체칩 및 와이어를 봉지하는 봉지수지(6)를 구비하고,
    상기 봉지수지의 저면이 상기 단자전극의 저면과 동일평면 상에 위치하는 것을 특징으로 하는 반도체장치.
  2. 평면적으로 보아 대향하는 2변의 각각에 설치된 제 1 리드부(14a, 24a) 및 제 2 리드부(15a, 24a) 사이에 반도체칩(1a, 1b)이 배치된 TSOP(Thin Small Outline Package) 타입의 반도체장치에 있어서,
    상기 제 1 리드부와 동일평면에 위치하는 일이 없이 그 제 1 리브부와 일체적으로 연속된 다이패드부로서, 상기 제 1 및 제 2 리드부의 가장 높은 위치의 표면과, 가장 낮은 위치의 표면 사이의 중심위치를 통과하는 평면인 기준평면(P)에대해 상측에 위치하는 제 1 다이패드부(14b, 24b)와,
    상기 제 2 리드부와 동일평면에 위치하는 일이 없이 일체적으로 연속된 다이패드부로서, 상기 기준평면(P)에 대해 하측에 위치하는 제 2 다이패드부(15b, 24c)와,
    상기 제 1 및 제 2 리드부의 높이 위치범위와 중첩되는 높이 위치범위를 차지하도록 위치하는 부분적으로 중첩된 2개의 반도체칩으로서, 상기 제 1 다이패드부(14b, 24b)에 의해 지지되는 하측의 반도체칩(1b)과, 상기 제 2 다이패드부(15b, 24c)에 의해 지지되는 상측의 반도체칩(1a)을 구비한 것을 특징으로 하는 반도체장치.
  3. 제 1 리드부(14a) 및 하측의 반도체칩(1b)이 배치되는 영역의 주연부를 따라 해당 제 1 리드부(14a)의 끝에서 L자 형태로 연장되는 제 1 다이패드부(14b)를 구비한 제 1 리드 프레임(14)과, 제 2 리드부(15a) 및 평면적으로 보아 상기 제 1 다이패드부에 대향하도록 상측의 반도체칩(1a)이 배치되는 영역의 주연부를 따라 해당 제 2 리드부(15a)의 끝에서 L자 형태로 연장되는 제 2 다이패드부(15b)를 구비한 제 2 리드 프레임(15)을, 평면적으로 보아 상기 상측 및 하측의 반도체칩을 배치하는 부분을 사이에 끼우고 상기 제 1 및 제 2 리드부(14a, 15a)가 대향하도록 상기 제 1 리드 프레임(14)을 상측으로 하여 중첩하는 리드 프레임 적층공정과,
    상기 제 1 다이패드부(14b)에 상기 하측의 반도체칩(1b)을, 또한 상기 제 2다이패드부(15b)에 상기 상측의 반도체칩(1a)을 접착하는 반도체칩 접착공정과,
    상기 제 1 리드 프레임(14)과 상기 제 2 리드 프레임(15)의 중첩된 부분을 용접하는 용접공정과,
    상기 상측 및 하측의 반도체칩(1a, 1b)과 단자전극을 와이어(5)로 접속하는 와이어본드공정과,
    상기 용접위치(20)의 내측영역을 수지(6)에 의해 봉지하는 수지봉지공정과,
    상기 수지봉지공정에서 수지봉지된 상기 제 1 및 제 2 리드부(14a, 15a)와 상기 상측 및 하측의 반도체칩(1a, 1b)을 포함하는 부분의 외측을 절단하여 제거하는 절단제거공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6843421B2 (en) * 2001-08-13 2005-01-18 Matrix Semiconductor, Inc. Molded memory module and method of making the module absent a substrate support
US6731011B2 (en) * 2002-02-19 2004-05-04 Matrix Semiconductor, Inc. Memory module having interconnected and stacked integrated circuits
JP2004071899A (ja) * 2002-08-07 2004-03-04 Sanyo Electric Co Ltd 回路装置およびその製造方法
US6667543B1 (en) * 2002-10-29 2003-12-23 Motorola, Inc. Optical sensor package
US6879028B2 (en) * 2003-02-21 2005-04-12 Freescale Semiconductor, Inc. Multi-die semiconductor package
FR2854495B1 (fr) * 2003-04-29 2005-12-02 St Microelectronics Sa Procede de fabrication d'un boitier semi-conducteur et boitier semi-conducteur a grille.
JP2006019652A (ja) * 2004-07-05 2006-01-19 Toshiba Corp 半導体装置
US20060056233A1 (en) * 2004-09-10 2006-03-16 Parkinson Ward D Using a phase change memory as a replacement for a buffered flash memory
JP4602223B2 (ja) * 2005-10-24 2010-12-22 株式会社東芝 半導体装置とそれを用いた半導体パッケージ
JP5217291B2 (ja) * 2006-08-04 2013-06-19 大日本印刷株式会社 樹脂封止型半導体装置とその製造方法、半導体装置用基材、および積層型樹脂封止型半導体装置
JP4918391B2 (ja) * 2007-04-16 2012-04-18 オンセミコンダクター・トレーディング・リミテッド 半導体装置
JP2010129848A (ja) * 2008-11-28 2010-06-10 Sanyo Electric Co Ltd 半導体装置
US8110440B2 (en) 2009-05-18 2012-02-07 Stats Chippac, Ltd. Semiconductor device and method of forming overlapping semiconductor die with coplanar vertical interconnect structure
US8471373B2 (en) * 2010-06-11 2013-06-25 Panasonic Corporation Resin-sealed semiconductor device and method for fabricating the same
DE102010047128A1 (de) * 2010-09-30 2012-04-05 Infineon Technologies Ag Hallsensoranordnung zum redundanten Messen eines Magnetfeldes
CN107994004A (zh) * 2011-07-22 2018-05-04 超大规模集成电路技术有限责任公司 堆叠式管芯半导体封装体
CN104854695A (zh) * 2012-09-07 2015-08-19 联达科技控股有限公司 具有印刷形成的端子焊盘的引线载体
JP2014207821A (ja) * 2013-04-15 2014-10-30 矢崎総業株式会社 電子部品及び電子部品の組付構造
US9275944B2 (en) * 2013-08-29 2016-03-01 Infineon Technologies Ag Semiconductor package with multi-level die block
US8952509B1 (en) * 2013-09-19 2015-02-10 Alpha & Omega Semiconductor, Inc. Stacked multi-chip bottom source semiconductor device and preparation method thereof
DE102014213217A1 (de) * 2014-07-08 2016-01-14 Continental Teves Ag & Co. Ohg Körperschallentkopplung an mit Geberfeldern arbeitenden Sensoren
US9754864B1 (en) * 2016-06-23 2017-09-05 Alpha And Omega Semiconductor Incorporated Semiconductor power device having single in-line lead module and method of making the same
JP6846225B2 (ja) * 2017-02-06 2021-03-24 ラピスセミコンダクタ株式会社 検査回路、半導体記憶素子、半導体装置、および接続検査方法
JP6780675B2 (ja) * 2017-07-24 2020-11-04 株式会社デンソー 半導体装置及び半導体装置の製造方法
WO2019021766A1 (ja) * 2017-07-24 2019-01-31 株式会社デンソー 半導体装置及び半導体装置の製造方法
JP7167721B2 (ja) * 2019-01-10 2022-11-09 株式会社デンソー 半導体装置およびその製造方法
CN118471867B (zh) * 2024-07-13 2024-09-24 中北大学 一种半导体封装测试装置及其测试方法

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1989001873A1 (en) * 1987-08-26 1989-03-09 Matsushita Electric Industrial Co., Ltd. Integrated circuit device and method of producing the same
JPH0444145A (ja) * 1990-06-11 1992-02-13 Nec Corp 端末構成認識方式
JPH0444145U (ko) * 1990-08-15 1992-04-15
US5172214A (en) * 1991-02-06 1992-12-15 Motorola, Inc. Leadless semiconductor device and method for making the same
JPH0521703A (ja) 1991-07-11 1993-01-29 Mitsubishi Electric Corp 半導体装置
JPH05218295A (ja) 1992-02-04 1993-08-27 Fujitsu Ltd 半導体装置
KR0128251Y1 (ko) * 1992-08-21 1998-10-15 문정환 리드 노출형 반도체 조립장치
US6165819A (en) * 1992-10-20 2000-12-26 Fujitsu Limited Semiconductor device, method of producing semiconductor device and semiconductor device mounting structure
KR960005042B1 (ko) * 1992-11-07 1996-04-18 금성일렉트론주식회사 반도체 펙케지
KR0149798B1 (ko) * 1994-04-15 1998-10-01 모리시다 요이치 반도체 장치 및 그 제조방법과 리드프레임
JPH088389A (ja) * 1994-04-20 1996-01-12 Fujitsu Ltd 半導体装置及び半導体装置ユニット
JPH08222681A (ja) * 1995-02-14 1996-08-30 Toshiba Corp 樹脂封止型半導体装置
US5886412A (en) * 1995-08-16 1999-03-23 Micron Technology, Inc. Angularly offset and recessed stacked die multichip device
US5721452A (en) * 1995-08-16 1998-02-24 Micron Technology, Inc. Angularly offset stacked die multichip device and method of manufacture
US5689135A (en) * 1995-12-19 1997-11-18 Micron Technology, Inc. Multi-chip device and method of fabrication employing leads over and under processes
KR0179803B1 (ko) * 1995-12-29 1999-03-20 문정환 리드노출형 반도체 패키지
KR100204753B1 (ko) * 1996-03-08 1999-06-15 윤종용 엘오씨 유형의 적층 칩 패키지
US6001671A (en) * 1996-04-18 1999-12-14 Tessera, Inc. Methods for manufacturing a semiconductor package having a sacrificial layer
KR0179924B1 (ko) * 1996-06-14 1999-03-20 문정환 버텀리드 반도체 패키지
JPH1012773A (ja) * 1996-06-24 1998-01-16 Matsushita Electron Corp 樹脂封止型半導体装置およびその製造方法
KR100237051B1 (ko) * 1996-12-28 2000-01-15 김영환 버텀리드 반도체 패키지 및 그 제조 방법
KR100242994B1 (ko) * 1996-12-28 2000-02-01 김영환 버텀리드프레임 및 그를 이용한 버텀리드 반도체 패키지
KR100467946B1 (ko) * 1997-01-24 2005-01-24 로무 가부시키가이샤 반도체 칩의 제조방법
KR100214561B1 (ko) * 1997-03-14 1999-08-02 구본준 버틈 리드 패키지
JP3495566B2 (ja) * 1997-07-23 2004-02-09 三洋電機株式会社 半導体装置
US6297547B1 (en) * 1998-02-13 2001-10-02 Micron Technology Inc. Mounting multiple semiconductor dies in a package
JPH11260972A (ja) * 1998-03-13 1999-09-24 Sumitomo Metal Mining Co Ltd 薄型半導体装置
KR100277438B1 (ko) * 1998-05-28 2001-02-01 윤종용 멀티칩패키지
KR100293815B1 (ko) * 1998-06-30 2001-07-12 박종섭 스택형 패키지
JP3842444B2 (ja) * 1998-07-24 2006-11-08 富士通株式会社 半導体装置の製造方法
KR100302593B1 (ko) * 1998-10-24 2001-09-22 김영환 반도체패키지및그제조방법
JP2000156464A (ja) 1998-11-20 2000-06-06 Hitachi Ltd 半導体装置の製造方法
JP3034517B1 (ja) 1999-03-11 2000-04-17 沖電気工業株式会社 半導体装置およびその製造方法
JP3235589B2 (ja) 1999-03-16 2001-12-04 日本電気株式会社 半導体装置
TW404030B (en) * 1999-04-12 2000-09-01 Siliconware Precision Industries Co Ltd Dual-chip semiconductor package device having malposition and the manufacture method thereof
US6215193B1 (en) * 1999-04-21 2001-04-10 Advanced Semiconductor Engineering, Inc. Multichip modules and manufacturing method therefor
US6163076A (en) * 1999-06-04 2000-12-19 Advanced Semiconductor Engineering, Inc. Stacked structure of semiconductor package
JP3497775B2 (ja) * 1999-08-23 2004-02-16 松下電器産業株式会社 半導体装置
JP3460646B2 (ja) * 1999-10-29 2003-10-27 松下電器産業株式会社 樹脂封止型半導体装置およびその製造方法
JP2001127244A (ja) * 1999-11-01 2001-05-11 Nec Corp マルチチップ半導体装置およびその製造方法
US6376914B2 (en) * 1999-12-09 2002-04-23 Atmel Corporation Dual-die integrated circuit package
JP3429245B2 (ja) * 2000-03-07 2003-07-22 沖電気工業株式会社 半導体装置及びその製造方法
US6448659B1 (en) * 2000-04-26 2002-09-10 Advanced Micro Devices, Inc. Stacked die design with supporting O-ring
US6518659B1 (en) * 2000-05-08 2003-02-11 Amkor Technology, Inc. Stackable package having a cavity and a lid for an electronic device
US6424031B1 (en) * 2000-05-08 2002-07-23 Amkor Technology, Inc. Stackable package with heat sink
JP3668101B2 (ja) * 2000-07-05 2005-07-06 三洋電機株式会社 半導体装置
US6365966B1 (en) * 2000-08-07 2002-04-02 Advanced Semiconductor Engineering, Inc. Stacked chip scale package
TW546789B (en) * 2000-09-06 2003-08-11 Siliconware Precision Industries Co Ltd Dual-chip structure without die pad
JP2002093992A (ja) * 2000-09-13 2002-03-29 Seiko Epson Corp 半導体装置及びその製造方法
US6476474B1 (en) * 2000-10-10 2002-11-05 Siliconware Precision Industries Co., Ltd. Dual-die package structure and method for fabricating the same
US6462422B2 (en) * 2001-01-19 2002-10-08 Siliconware Precision Industries Co., Ltd. Intercrossedly-stacked dual-chip semiconductor package
US6388313B1 (en) * 2001-01-30 2002-05-14 Siliconware Precision Industries Co., Ltd. Multi-chip module

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Publication number Publication date
JP4637380B2 (ja) 2011-02-23
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