JP3429245B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関するものである。
【０００２】
【従来の技術】一般に広く採用されている樹脂封止型半
導体装置の断面の概略図を図１０に、上面からみた透視
図を図１１に示す。これらの図は、ＱＦＰ（Ｑｕａｄ
Ｆｌａｔ Ｐａｃｋａｇｅ）と呼ばれるパッケージ形態
を示している。本パッケージは２つの半導体素子を積層
しており、それを１つのパッケージに搭載している。
【０００３】図１０及び図１１に示すように、半導体素
子１及び２を搭載するダイパッド３は、その配線におい
てショート等の発生を抑え、トランスファモールド成型
時に樹脂をバランスよく充填させ、成型後にパッケージ
の反りを抑制するために、インナーリード部８よりも折
り曲げて位置を低くする、ダウンセットと称される加工
を施されている。すなわち、ダウンセット深さをＤとし
て、半導体素子２上のモールド樹脂厚ｔ１とダイパッド
３下のモールド樹脂厚ｔ２を同一寸法にするように設計
されている。
【０００４】こうして製作されたリードフレームのダイ
パッド３上に、半導体素子１が導電性接着剤、又は絶縁
性接着剤等の接着層４によって搭載され（第１の接着
層）、さらに半導体素子１の上に半導体素子２が絶縁性
接着剤等の接着層５によって搭載（第２の接着層）され
る。第２の接着層５は半導体素子１，２同士を接着する
ため絶縁性が必要である。
【０００５】次に、半導体素子１上の電極６、及び半導
体素子２上の電極７とインナーリード部８が金線等の金
属細線９、及び１０で配線され、また、半導体素子１上
の電極６と半導体素子２上の電極７が金属細線１１で配
線される。さらに、必要部分はエポキシ樹脂等によって
トランスファモールド封止され、パッケージ部分１２が
形成され、アウターリード部１３が半田メッキ等の端子
処理と所望の形状に加工されることによりパッケージン
グが完了する。
【０００６】
【発明が解決しようとする課題】しかしながら、上記し
た従来構成のパッケージでは、以下に示すような問題点
があった。
【０００７】（１）２つの半導体素子を搭載するため、
ダウンセット深さが通常より深いため、リードフレーム
製作時の歩留まりが通常に比べて低下し、その結果、コ
ストアップとなっていた（通常のダウンセット深さは半
導体素子と接着層の厚さの１／２であり、一般に０．１
５〜０．２５ｍｍ程度であるが、２つの半導体素子を搭
載するには、その２倍の０．３〜０．５ｍｍ程度に設計
する必要があり、ハンドリング等の問題が発生し易くな
っていた）。
【０００８】（２）２つの半導体素子を搭載するため、
ダウンセット深さが通常より深いため、組立工程での搬
送やモールドまでの工程で変形が発生し、所望のダウン
セット量を維持できないため、ワイヤ断線やワイヤ露出
等のモールド不良が発生し、組立歩留まりが低下し、そ
の結果、コストアップとなっていた。
【０００９】（３）半導体素子１の上に直接もう一つの
半導体素子２を搭載するため、その接着剤の応力が半導
体素子１の表面に発生し、その結果、半導体素子上のア
ルミ等の配線がスライド又は、断線したり、パッシベー
ション膜にクラックが入ったりし、その結果、耐湿性等
の品質低下を発生させることがあった。
【００１０】また、この表面に加わるダメージを防止す
るために素子表面にバッファとなるコーティングを施す
対策が考えられるが、それはコストアップを招いてい
た。
【００１１】（４）半導体素子１の上に直接もう一つの
半導体素子２を搭載するため、その接着剤のヌレ広がり
をコントロールすることが難しい。そのため、下側の半
導体素子１と上側の半導体素子２の寸法差をそのヌレ広
がりの分大きくする必要があった。その結果、接着剤の
種類にもよるが片側０．５ｍｍ程度は大きくする必要が
あった。
【００１２】（５）半導体素子１の上に直接もう一つの
半導体素子２を搭載するため、高速で信号をやりとりす
る場合には、半導体素子２が半導体素子１のノイズ等を
受けてしまう。その結果、所望の特性を得ることができ
ず、本パッケージ構造を採用できなかった。
【００１３】（６）半導体素子１の上に直接もう一つの
半導体素子２を搭載するため、半導体素子２が素子の裏
面に電位を必要とする場合は、構造上電位を与えられな
い。その結果、本パッケージ構造を採用できなかった
（メモリ系デバイスとロジック系デバイスを組み合わせ
る場合、一般にメモリ系デバイスの方が小さいことが多
く、その場合、メモリ系デバイスが半導体素子２に該当
することになるが、設計によってはメモリ系デバイスは
裏面電位が必要になることも多かった）。
【００１４】本発明は、上記問題点を除去し、ダウンセ
ット加工する必要がなく、リードフレーム製作時の歩留
まりを低下させることがなく、また、接着層を設ける際
に同時に粘性が生じてしまい、半導体素子の位置決めが
困難になることを防止することができる半導体装置及び
その製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕二つの半導体素子を積層して搭載する半導体装置
において、半導体素子を搭載するリードフレームのダイ
パッドはフラットであり、かつ、前記ダイパッドのサイ
ズはこのダイパッドの上に搭載する第２の半導体素子よ
りは大きく、前記ダイパッドの下に搭載する第１の半導
体素子よりは小さいサイズに設定し、前記ダイパッド上
に第２の半導体素子の裏面を第２の接着層により固着
し、前記ダイパッド下に第１の半導体素子の表面を第１
の接着層により固着し、前記第１の接着層と第２の接着
層の位置をずらして配置することを特徴とする。
【００１６】〔２〕二つの半導体素子を積層して搭載す
る半導体装置において、半導体素子を搭載するリードフ
レームのダイパッドはフラットであり、かつ、前記ダイ
パッドのサイズはこのダイパッドの上に搭載する第２の
半導体素子、及び前記ダイパッドの下に搭載する第１の
半導体素子より十分小さいサイズに設定し、前記ダイパ
ッド上に第２の半導体素子の裏面を第２の接着層により
固着し、前記ダイパッド下に第１の半導体素子の表面を
第１の接着層により固着し、前記第１の接着層と第２の
接着層の位置をずらして配置することを特徴とする。
【００１７】〔３〕二つの半導体素子を積層して搭載す
る半導体装置の製造方法において、半導体素子を搭載す
るフラットなリードフレームのダイパッドの表面と裏面
に予めそれぞれ位置を異ならせて第１及び第２の接着層
を形成し、まず、前記ダイパッドの裏面側に前記第１の
接着層により前記ダイパッドのサイズより大きい第１の
半導体素子の表面を固着し、その後、前記ダイパッドの
表面側に前記第２の接着層により前記ダイパッドのサイ
ズより小さい第２の半導体素子の裏面を固定することを
特徴とする。
【００１８】〔４〕二つの半導体素子を積層して搭載す
る半導体装置の製造方法において、半導体素子を搭載す
るフラットなリードフレームのダイパッドの裏面に予め
第１の接着層を形成し、まず、前記ダイパッドの裏面側
にこのダイパッドのサイズより大きい第１の半導体素子
の表面を固着し、その後、前記ダイパッドの表面側に第
２の接着層を前記接着層の位置を異ならせて形成し、前
記ダイパッドの表面側にこのダイパッドのサイズより小
さい第２の半導体素子の裏面を固定することを特徴とす
る。
【００１９】〔５〕上記〔３〕又は〔４〕記載の半導体
装置の製造方法において、前記第１の接着層と第２の接
着層とは軟化温度の異なったものを用いることを特徴と
する。
【００２０】〔６〕半導体装置の製造方法において、表
面と、裏面とを有するダイパッドを設ける工程と、前記
ダイパッドの前記裏面に熱硬化性を有する第１の接着層
を設ける工程と、前記ダイパッドの前記表面に熱硬化性
を有する第２の接着層を設ける工程と、電極パッドの形
成された表面と、裏面とを有する第１の半導体素子の前
記電極パッドを避けた前記表面を前記第１の接着層に固
定する工程と、電極パッドの形成された表面と、裏面と
を有し、前記第１の半導体素子よりも小さい第２の半導
体素子の前記裏面を前記第２の接着層に固定する工程と
を施し、前記第１及び前記第２の接着層は、各々、異な
る硬化温度を有しており、前記第１若しくは第２の半導
体素子のいずれか一方が、より低い硬化温度を有する接
着層により固定された後、他方の前記第２若しくは前記
第１の半導体素子が、より高い硬化温度を有する接着層
により固定されることを特徴とする。
【００２１】〔７〕半導体装置の製造方法において、表
面と、裏面とを有するダイパッドを設ける工程と、前記
ダイパッドの前記裏面に熱可塑性を有する第１の接着層
を設ける工程と、前記ダイパッドの前記表面に熱可塑性
を有する第２の接着層を設ける工程と、電極パッドの形
成された表面と、裏面とを有する第１の半導体素子の前
記電極パッドを避けた前記表面を前記第１の接着層に固
定する工程と、電極パッドの形成された表面と、裏面と
を有し、前記第１の半導体素子よりも小さい第２の半導
体素子の前記裏面を前記第２の接着層に固定する工程と
を施し、前記第１及び前記第２の接着層は、各々、異な
る軟化温度を有しており、前記第１若しくは第２の半導
体素子のいずれか一方が、より高い軟化温度を有する接
着層により固定された後、他方の前記第２若しくは前記
第１の半導体素子がより低い軟化温度を有する接着層に
より固定されることを特徴とする。
【００２２】〔８〕半導体装置の製造方法において、表
面と、裏面とを有するダイパッドを設ける工程と、前記
ダイパッドの前記裏面に熱硬化性を有する第１の接着層
を設ける工程と、前記ダイパッドの前記表面に熱硬化性
を有する第２の接着層を設ける工程と、電極パッドの形
成された表面と、裏面とを有する第１の半導体素子の 前
記電極パッドを避けた前記表面を前記第１の接着層に固
定する工程と、電極パッドの形成された表面と、裏面と
を有し、前記第１の半導体素子よりも小さい第２の半導
体素子の前記裏面を前記第２の接着層に固定する工程と
を施し、前記ダイパッドの前記裏面に設けられる前記第
１の接着層の領域は、前記ダイパッドの前記表面に設け
られる前記第２の接着層の領域に対向する領域と異なる
領域に設けられていることを特徴とする。
【００２３】〔９〕半導体装置の製造方法において、表
面と、裏面とを有するダイパッドを設ける工程と、前記
ダイパッドの前記裏面に熱可塑性を有する第１の接着層
を設ける工程と、前記ダイパッドの前記表面に熱可塑性
を有する第２の接着層を設ける工程と、電極パッドの形
成された表面と、裏面とを有する第１の半導体素子の前
記電極パッドを避けた前記表面を前記第１の接着層に固
定する工程と、電極パッドの形成された表面と、裏面と
を有し、前記第１の半導体素子よりも小さい第２の半導
体素子の前記裏面を前記第２の接着層に固定する工程と
を施し、前記ダイパッドの前記裏面に設けられる前記第
１の接着層の領域は、前記ダイパッドの前記表面に設け
られる前記第２の接着層の領域に対向する領域と異なる
領域に設けられていることを特徴とする。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図を参照しながら詳細に説明する。
【００２５】図１は本発明の第１実施例を示す樹脂封止
型半導体装置の概略断面図、図２はその樹脂封止型半導
体装置を上面から見た透視図である。
【００２６】これらの図において、１は下側の半導体素
子（第１の半導体素子）、２は上側の半導体素子（第２
の半導体素子）、３はダイパッド、４は第１の接着層、
５は第２の接着層、６は下側の半導体素子の電極、７は
上側の半導体素子の電極、８はインナーリード部、９，
１０，１１は金属細線、１２はパッケージ部分、１３は
アウターリード部である。
【００２７】半導体素子１，２を搭載するダイパッド３
は、ダウンセット加工されていない、インナーリード８
とダイパッド３とが同一面に形成されているリードフレ
ームを使用する。ダウンセット加工されていないダイパ
ッド３上には第２の半導体素子２の裏面が搭載され、ダ
イパッド３下には第１の半導体素子１の表面が搭載され
る構造である。
【００２８】また、本実施例では、ダイパッド３の下に
固定される第１の半導体素子１の電極パッド６が、上に
固定される第２の半導体素子２の縁により規定された領
域よりも外側に設けられた半導体素子１，２を搭載する
ようにしているので、第１の半導体素子の電極パッド６
及び第２の半導体素子２の電極パッド７は重ならない。
また、各電極パッド６，７はダイパッド３より露出する
ように設けられている。具体的には、用いる接着剤の種
類にもよるが、ダイパッド３の上に搭載される第２の半
導体素子２と、下に搭載される第１の半導体素子１との
サイズの差は、下側の第１の半導体素子１の電極パッド
６に配線できる最小寸法、つまり、片側０．３ｍｍ程度
にすることができる。
【００２９】このような構造にすることで、ダイパッド
３に各半導体素子１，２を搭載した後、公知のワイヤボ
ンディング法等により、各半導体素子１，２の一括した
電気的接続を行うことが可能となる。
【００３０】この結果、ダウンセット深さをＤとして、
第２の半導体素子２上のモールド樹脂厚ｔ１と第１の半
導体素子１下のモールド樹脂厚ｔ２が同一寸法になるの
である。つまり、ダイパッド３を中心に上下に第１，第
２の半導体素子１，２と、その接着層４，５を持たせる
ため、第１，第２の半導体素子１，２の厚さと接着層
４，５の厚さを同じに設定すれば、第２の半導体素子２
上のモールド樹脂厚ｔ１と第１の半導体素子１下のモー
ルド樹脂ｔ２が同一寸法になる（リードフレームを挟ん
でモールドの上側寸法と下側寸法を同一にした場合）。
【００３１】ここで、ダイパッド３のサイズはダイパッ
ド３の上に搭載する第２の半導体素子２より大きく、ダ
イパッド３の下に搭載する第１の半導体素子１より小さ
いサイズとする（第２の半導体素子２のサイズ＜ダイパ
ッド３のサイズ＜第１の半導体素子１のサイズ）。
【００３２】このようにして製作されたリードフレーム
のダイパッド３上に、第２の半導体素子２の裏面が導電
性接着剤、又は絶縁性接着剤等の第２の接着層５によっ
て搭載され、さらにダイパッド３下には半導体素子１の
表面が絶縁性接着剤等の第１の接着層４によって搭載さ
れている。ここで、第２の接着層５に用いる接着剤の持
つ性質を変えると、必要に応じて第２の半導体素子２に
電位を与えることが可能となる。また、第１の接着層４
は下側の半導体素子１を接着するため絶縁性が必要であ
る。
【００３３】次に、第１の半導体素子１上の電極６、及
び第２の半導体素子２上の電極７とインナーリード部８
が金線等の金属細線９、及び１０で配線され、また、第
１の半導体素子１上の電極６と第２の半導体素子２上の
電極７が金属細線１１で配線される。さらに、必要部分
がエポキシ樹脂等によってトランスファモールド封止さ
れ、パッケージ部分１２が形成され、アウターリード部
１３が半田メッキ等の端子処理と所望の形状に加工され
ることによりパッケージングが完了する。
【００３４】そこで、第１の半導体素子１、及び第２の
半導体素子２の電気信号は、それぞれの一部の電極同士
が金属細線１１で接続され、また、もう一方の電極同志
は金属細線９，１０を介してリードフレーム（インナー
リード）８に接続され、最終的にアウターリード１３に
至り、外部へ伝わる。
【００３５】このように構成したので、第１実施例によ
れば、以下のような効果を奏することができる。
【００３６】（１）ダウンセット加工する必要がないた
め、リードフレーム製作時の歩留まりを低下させること
がなく、また単純な構造になり、その結果、コストダウ
ンできる。
【００３７】（２）ダウンセット加工する必要がないた
め、組立工程での搬送やモールドまでの工程で変形が発
生し難く、組立歩留まりを低下させることがなく、その
結果、コストの低減化を図ることができる。
【００３８】（３）リードフレーム（ダイパッド３）を
挟んで上下に半導体素子１，２を搭載するため、半導体
素子間をリードフレーム（ダイパッド３）がシールドす
ることとなり、ノイズの影響を受けることを抑制する。
その結果、高速で信号をやりとりする場合でも、本パッ
ケージ構造の採用が可能となる。
【００３９】（４）リードフレーム（ダイパッド３）に
半導体素子２を搭載しているため、半導体素子２の裏面
に電位が必要な場合は、第２の接着層５として導電性の
接着剤、例えば半田ペースト等を用いることにより、電
位を与えることが可能となる。
【００４０】本実施例では、各半導体素子とダイパッド
のサイズの関係が（第２の半導体素子２＜ダイパッド３
＜第１の半導体素子１）となるようにした。特に本実施
例においては、（ダイパッド３＜第１の半導体素子１）
という関係にすることで、第１の半導体素子１を第１の
接着層４に固定する際に、第１の接着層４が、ダイパッ
ド３下の第１の半導体素子１へ流れ出てしまうことを防
止している。
【００４１】更に、第１の半導体素子１が搭載されるダ
イパッド３の面積をより広くすることで、高いグランド
効果を得ることが可能となり、第１の半導体素子１を動
作させた際に生じるノイズを低減することが可能とな
る。
【００４２】次に、本発明の第２実施例について説明す
る。
【００４３】図３は本発明の第２実施例を示す樹脂封止
型半導体装置の概略断面図、図４はその樹脂封止型半導
体装置を上面から見た透視図である。第１実施例と同様
に、半導体素子を搭載するダイパッド３は、ダウンセッ
ト加工されていない、フラットなフレームを使用する。
【００４４】さらにダイパッド３のサイズはダイパッド
３の下側に搭載する第１の半導体素子１、第２の半導体
素子２のそれぞれのサイズより極めて（十分）小さく具
体的には、ダイパッド３下に搭載される第１の半導体層
１表面の面積の１／２以下であることが望ましい。本実
施例においては、（ダイパッド３のサイズ＜第２の半導
体素子２のサイズ＜第１の半導体素子１のサイズ）とな
るように配置している。その他は第１実施例と同様のた
め省略する。
【００４５】このように構成したので、第２実施例によ
れば、以下のような効果を奏することができる。
【００４６】（１）ダウンセット加工する必要がないた
め、リードフレーム製作時の歩留まりを低下させること
がなく、また、単純な構造になる。その結果、コストの
低減化を図ることができる。
【００４７】（２）ダウンセット加工する必要がないた
め、組立工程での搬送やモールドまでの工程で変形が発
生し難く、組立歩留まりを低下させることがない。その
結果、コストの低減化を図ることができる。
【００４８】（３）ダイパッドサイズが十分に小さいた
め、半導体との接着面の面積も小さくなることと、その
接着層の位置がパッケージの中央にあり、発生応力はパ
ッケージ中央からの距離に比例することから、第１の半
導体素子１の表面に発生する応力が小さくなるため、パ
ッシベーション膜が半導体素子上のアルミニウム等の配
線がスライドまたは、断線耐湿性等の品質の低下を発生
させる危険性を抑制することが可能となる。従って、こ
の表面に加わるダメージを防止するために素子表面にバ
ッファとなるコーティングを施す対策を取る必要がなく
なり、その結果、コストの低減化を図ることができる。
【００４９】（４）各半導体素子を搭載するダイパッド
３の面積が十分に小さいため、半導体素子１，２を固定
する際に必要な接着剤の塗布量が少なくて済むようにな
る。このようにすることで、半導体素子１，２を接着す
る際、加える圧力にバラツキが生じた場合でも、接着剤
を均一に行き渡らせることが可能となる。結果、十分な
接着強度を得ることが可能となる。
【００５０】（５）リードフレーム（ダイパッド３）を
挟んで上下に第１，第２の半導体素子１，２を搭載する
こととダイパッド３のサイズは小さいが第１の半導体素
子１と第２の半導体素子２の間にダイパッド３の板厚分
の距離を取れることから、比較的高速で信号をやり取り
する場合でも、半導体素子間をリードフレーム（ダイパ
ッド３）がシールドする効果を得られることとなり、ノ
イズの影響を受けることを抑制する。その結果、本パッ
ケージ構造の採用が可能となる。
【００５１】（６）リードフレーム（ダイパッド）３に
第２の半導体素子２を搭載するため、第２の半導体素子
２が素子の裏面に電位を必要な場合でも、構造上電位を
与えることが可能となる。
【００５２】次に、本発明の第３実施例について説明す
る。
【００５３】図５は本発明の第３実施例を示す半導体素
子の製造工程断面図である。
【００５４】（１）まず、図５（ａ）に示すように、半
導体素子を搭載するダイパッド３は、ダウンセット加工
されていない、フラットなフレームを用意し、さらに、
ダイパッド３の上下には、予め、絶縁性接着剤の接着層
４と絶縁性又は導電性接着剤５を形成する。つまり、半
導体素子（図示なし）を搭載する際に接着層（第１、及
び第２の接着層）となるようにしている。この接着層
４，５は、熱硬化性、又は熱可塑性の性質を有するペー
スト状、または、テープ状の絶縁性接着剤が考えられ
る。特に、最終硬化する前に、半導体素子１，２の位置
決めが可能な程度の適度の粘性を有するものが望まし
い。
【００５５】（２）次に、図５（ｂ）に示すように、ダ
イパッド３下に搭載する第１の半導体素子１を位置決め
して、第１の半導体素子１の裏面を通して、第１の半導
体素子１とダイパッド３を加熱し、ダイパッド３下の第
１の接着層４を軟化させて第１の半導体素子１を接着す
る。
【００５６】（３）次に、図５（ｃ）に示すように、第
１の半導体素子１の裏面から第１の半導体素子１とダイ
パッド３を通して加熱し、ダイパッド３上の第２の接着
層５を軟化させて、位置決めした第２の半導体素子２を
接着する。
【００５７】（４）その後、図５（ｄ）に示すように、
最終的な硬化処理を行い、完全に半導体素子１，２を固
着し、ダイスボンド工程を完了する。更に、金属細線
９，１０，１１によるワイヤボンドを行なう。それ以降
はモールド工程等を行なう。
【００５８】このように構成したので、第３実施例によ
れば、以下のような効果を奏することができる。
【００５９】（１）ダウンセット加工する必要がないた
め、リードフレーム製作時の歩留まりを低下させること
がなく、また単純な構造になる。しかし、ダイパッドの
上下に接着層を設けることによりコストアップになる
が、ダウンセット加工がないことと組立時に半導体素子
に接着層を設ける必要がなくなることから、最終的にコ
ストの低減化を図ることができる。
【００６０】（２）ダイパッドを挟んで第１の半導体素
子１、及び第２の半導体素子２を搭載することと、予め
ダイパッド３上下に接着層を設けているため、各半導体
素子を接着する際に必要な加圧による接着剤の広がりを
容易にコントロールすることが可能となり、結果、接着
剤がダイパッド３下に流れ出る恐れが少なくなる。その
ため、下側の半導体素子１と上側の半導体素子２の寸法
差を最小（下側の第１の半導体素子１の電極に配線でき
る寸法）とすることが可能となる。接着剤の種類にもよ
るが、片側０．３ｍｍ程度にすることが可能となる。
【００６１】次に、本発明の第４実施例について説明す
る。
【００６２】図６は本発明の第４実施例を示す半導体素
子の製造工程要部断面図である。
【００６３】この実施例では、半導体素子を搭載するダ
イパッド３は、ダウンセット加工されていない、フラッ
トなフレームである。さらに、ダイパッド３の上下に
は、予め、絶縁性接着剤等の接着層を形成しておき、半
導体素子を搭載する際に接着層（第１及び第２の接着
層）１５，１６となるようにしている。この第１、第２
の接着層１５，１６は、熱硬化性、又は熱可塑性の性質
を有するペースト状、又はテープ状の絶縁性接着剤が考
えられる。特に、最終硬化する前に、半導体素子の位置
決めが可能な程度の適度の粘性を有するものが望まし
い。
【００６４】ただし、接着層１５，１６を設ける際に接
着剤によっては同時に粘性が生じてしまい、同一の位置
には設けられない場合がある。例えば、熱硬化性若しく
は熱可塑性の接着層で、接着を行う際に加熱を必要とす
る場合等である。この場合、加熱によってダイパッド３
の上下にある第１、第２の接着層１６，１５に同時に粘
性が生じてしまい、後に接着を行う第２の接着層１６の
接着力が劣化する恐れがある。従って、ここでは、ダイ
パッド上下で設ける接着層１６，１５の領域をずらし、
表面と裏面で異なる位置に各接着層１６，１５を設ける
ように工夫している。このように各接着層１６，１５の
位置をずらして設けるようにすることで、ダイパッド３
の裏面に第１の半導体素子１を接着する際、第２の接着
層１６が設けられていない領域を加熱し、第１の半導体
素子１の接着を行うことが可能となる。結果、後に第２
の半導体素子２を接着する第２の接着層１６に直接熱が
加わることがなく、第２の接着層１６の粘性を生じさせ
難くすることができる。その為、第２の接着層１６の接
着力の劣化を防ぐことが可能となる。
【００６５】以下、その製造方法を説明する。この製造
工程も概ね、図５の製造工程と同様であるので、詳細な
説明は省略し、概略を説明する。但し、本実施例におい
ては、熱可塑性接着剤を用いている。
【００６６】（１）まず、ダイパッド３下に搭載する第
１の半導体素子１を位置決めして、第１の半導体素子１
の裏面、すなわち、第１の接着層１５が設けられてお
り、かつ、第２の接着層１６が設けられていない領域を
通して、第１の半導体素子１とダイパッド３を加熱し、
ダイパッド３下の第１の接着層１５を軟化させて第１の
半導体素子１を接着する。
【００６７】（２）次に、第１の半導体素子１の裏面か
ら第１の半導体素子１とダイパッド３を通して加熱し、
ダイパッド３上の第２の接着層１６を軟化させて位置決
めした第２の半導体素子２を接着する。
【００６８】（３）その後、最終的な硬化処理を行い、
完全に第１，第２の半導体素子１，２を固着し、ダイス
ボンド工程を完了する。ワイヤボンド以降は通常も組立
工程と同一のため省略する。
【００６９】このように構成したので、第４実施例によ
れば、第３実施例の効果に加え、ダイパッド３の裏面に
第１の半導体素子１を接着する際、第２の接着層１５が
設けられていない領域を加熱し、第１の半導体素子１の
接着を行うことが可能となる。結果として、第２の接着
層１６の粘性が生じることを防止し、後に第２の半導体
素子２を接着する為に、重要な第２の接着層１６の接着
力の劣化を防ぐことが可能となる。これにより、各半導
体素子が確実に接着された半導体装置を得ることができ
るようになる。
【００７０】次に、本発明の第５実施例について説明す
る。
【００７１】図７は本発明の第５実施例を示す半導体素
子の製造工程要部断面図である。
【００７２】半導体素子を搭載するダイパッド３は、ダ
ウンセット加工されていない、フラットなフレームであ
る。
【００７３】さらに、ダイパッド３の上下には、予め、
絶縁性接着剤等の接着層を形成しており、半導体素子
（図示なし）を搭載する際に接着層（第１及び第２の接
着層）１７，１８となるようにしている。この接着層１
７，１８は、熱硬化性、又は熱可塑性の性質を有するペ
ースト状、又はテープ状の絶縁性接着剤が考えられる。
特に、最終硬化する前に、半導体素子の位置決めが可能
な程度の粘性を有するものが望ましい。
【００７４】ただし、接着層１７，１８を設ける際に接
着剤によっては、同時に粘性が生じてしまい、ダイスボ
ンド工程で半導体素子１，２が動いてしまい、十分な半
導体素子１，２の位置決め精度が得られない場合があ
る。例えば、熱硬化性若しくは熱可塑性の接着層で、接
着を行う際に加熱を必要とする場合等である。この場
合、加熱によってダイパッド３の上下にある接着層１
８，１７に同時に粘性が生じてしまい、ダイスボンド工
程で半導体素子１，２が動いてしまう。その為、十分な
半導体素子１，２の位置決め精度が得られない恐れが生
じてしまう。従って、本実施例では、ダイパッド３の上
下に設ける接着層１８，１７の軟化温度を変えることで
工夫を行っている。
【００７５】なお、本実施例では、先程の第４実施例同
様、熱可塑性接着剤を例に挙げ、説明を行っている。し
かし、本実施例においても、接着層に熱硬化性接着剤を
用いてもよく、熱硬化性接着剤を用いる場合には、先に
接着を行う接着層の硬化温度が、後に接着する接着層の
硬化温度よりも低くなるように設定すればよい。具体的
には、先に接着を行うダイパッド３下に設けられている
第１の接着層１７の軟化温度を高く設定し（例えば１０
０℃）、後に接着を行うダイパッド３上に設けられてい
る第２の接着層１８の軟化温度を低く設定する（例えば
５０℃）。
【００７６】以下、その製造方法を説明する。
【００７７】（１）まず、先に接着を行う、ダイパッド
３下に搭載する第１の半導体素子１を位置決めして、第
１の半導体素子１の裏面を通して、第１の半導体素子１
とダイパッド３を加熱し、ダイパッド３下の第１の接着
層１７部分の温度を所望の温度（例えば１００℃）に設
定することによって、接着層を軟化させて第１の半導体
素子１を接着する。
【００７８】（２）次に、第１の半導体素子１の裏面か
ら第１の半導体素子１とダイパッド３を通して加熱し、
ダイパッド３上の第２の接着層１８部分の温度を所望の
温度（例えば５０℃）に設定することによって、第２の
接着層１８を軟化させて、位置決めした第２の半導体素
子２を接着する。
【００７９】（３）その後、最終的な軟化処理を行い、
完全に半導体素子１，２を固着し、ダイスボンド工程を
完了する。ワイヤボンド以降は通常の組立工程と同一の
ため省略する。
【００８０】このように第５実施例によれば、各接着層
の硬化温度、軟化温度が異なる接着層を設けるようにし
たので、第３実施例の効果に加え、先に接着された半導
体素子の位置がずれることなく、もう一つの半導体素子
をダイパッドに接着することが可能となる。これによ
り、十分な半導体素子の位置決め精度が得られるように
なる。
【００８１】次に、本発明の第６実施例について説明す
る。
【００８２】図８は本発明の第６実施例を示す半導体素
子の製造工程要部断面図である。
【００８３】半導体素子１，２を搭載するダイパッド３
は、ダウンセット加工されていない、フラットなフレー
ムである。さらに、ダイパッド３の下には、予め、絶縁
性接着剤等の接着層１４を形成しており、半導体素子
（図示なし）を搭載する際に接着層（第１の接着層）と
なるようにしている。この接着層１４は、熱硬化性、又
は熱可塑性の性質を有するペースト状、又はテープ状の
絶縁性接着剤が考えられる。
【００８４】そして、ダイパッド３の上には、予め、導
電性接着剤の接着層１９を形成しており、半導体素子を
搭載する際に接着層（第２の接着層）となるようにして
いる。
【００８５】これらの第１，第２の接着層１４，１９
は、熱硬化性、又は熱可塑性の性質を有するペースト
状、又はテープ状の導電性接着剤が考えられる。どちら
の接着層も特に、最終硬化する前に、半導体素子１，２
の位置決めが可能な程度の適度の粘性を有するものが望
ましい。
【００８６】以下、その製造方法を説明する。
【００８７】（１）まず、ダイパッド３下に搭載する第
１の半導体素子１（図示なし）を位置決めして、第１の
半導体素子１の裏面を通して、第１の半導体素子１とダ
イパッド３を加熱し、ダイパッド３下の第１の接着層１
４を軟化させて第１の半導体素子１を接着する。
【００８８】（２）次に、第１の半導体素子１の裏面か
ら第１の半導体素子１とダイパッド３を通して加熱し、
ダイパッド３上の第２の接着層１９を軟化させて、位置
決めした第２の半導体素子２を接着する。その後、最終
的な硬化処理を行い、完全に半導体素子を固着し、ダイ
スボンド工程を完了する。ワイヤボンド以降は通常の組
立工程と同一のため省略する。
【００８９】このように構成したので、第６実施例によ
れば、第３実施例の効果に加えて、ダイパッド上に導電
性の接着層によって、第２の半導体素子２を搭載するた
め、第２の半導体素子２が素子の裏面に電位を必要な場
合は、構造上、電位を与えることが可能となる。
【００９０】次に、本発明の第７実施例について説明す
る。
【００９１】図９は本発明の第７実施例を示す半導体素
子の製造工程要部断面図である。
【００９２】半導体素子を搭載するダイパッド３は、ダ
ウンセット加工されていない、フラットなフレームであ
る。さらに、ダイパッド３の下には、予め、絶縁性接着
剤の接着層１４を形成しており、半導体素子を搭載する
際に接着層となるようにしている。この接着層１４は、
熱硬化性、又は熱可塑性の性質を有するペースト状、又
はテープ状の絶縁性接着剤が考えられる。そして、ダイ
パッド３の上には、予め、接着層を形成していない。
【００９３】以下、その製造方法を説明する。
【００９４】（１）まず、ダイパッド下に搭載する第１
の半導体素子１（図示なし）を位置決めして、第１の半
導体素子１の裏面を通して、第１の半導体素子１とダイ
パッド３を加熱し、ダイパッド下の接着層を軟化させて
第１の半導体素子１を接着する。
【００９５】（２）次に、ダイパッド３上に導電性、ま
たは、絶縁性接着剤を塗布する等の方法で接着層（図示
なし）を設けて、位置決めした第２の半導体素子２を接
着する。
【００９６】（３）その後、最終的な軟化処理を行い、
完全に半導体素子を固着し、ダイスボンド工程を完了す
る。ワイヤボンド以降は通常の組立工程と同一のため省
略する。
【００９７】このように、第７実施例によれば、ダイパ
ッド３上の接着層を予め設けていないことから、必要に
応じて、第２の半導体素子２の搭載方法を決定できるた
め、第２の半導体素子２が素子の裏面に電位を必要な場
合には、構造上電位を与えることが可能となるととも
に、電位が不要な場合にも対応可能である。
【００９８】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００９９】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、ダウンセット加工する必要がなく、リードフレ
ーム製作時の歩留まりを低下させることがなく、また、
接着層を設ける際に同時に粘性が生じてしまい。半導体
素子の位置決めが困難になることを防止することができ
る。
【０１００】さらに、より具体的には、次のような効果
を奏することができる。
【０１０１】（Ａ）ダイパッドをダウンセット加工する
必要がないため、リードフレーム製作時の歩留まりを低
下させることがなく、また単純な構造になる。その結
果、コストの低減化を図ることができる。
【０１０２】（Ｂ）ダイパッドサイズが十分に小さいた
め、接着剤の面積も小さくなることと、その接着層の位
置がパッケージの中央にあり、発生応力はパッケージ中
央からの距離に比例することから、半導体素子の表面に
発生する応力が小さくなるため、パッシベーション膜が
半導体素子上のアルミニウム等の配線がスライド、また
は、断線耐湿性等の品質の低下を発生させる危険性を抑
制することが可能となる。
【０１０３】（Ｃ）ダイパッドを挟んで下側の半導体素
子、及び上側の半導体素子を搭載することと、予めダイ
パッド上下に接着層を設けているため、その接着剤のヌ
レ広がりをコントロールすることが容易になる。そのた
め、下側の半導体素子と上側の半導体素子の寸法差を最
小（下側の半導体素子の電極に配線できる寸法）とする
ことが可能となる。
【０１０４】（Ｄ）ダイパッド上の接着層を予め設けて
いないことから、必要に応じて、上側の半導体素子の搭
載方法を決定できるため、上側の半導体素子が素子の裏
面に電位を必要な場合には、構造上電位を与えることが
可能となるとともに、電位が不要な場合にも対応可能で
ある。
【図面の簡単な説明】
【図１】本発明の第１実施例を示す樹脂封止型半導体装
置の概略断面図である。
【図２】本発明の第１実施例を示す樹脂封止型半導体装
置を上面から見た透視図である。
【図３】本発明の第２実施例を示す樹脂封止型半導体装
置の概略断面図である。
【図４】本発明の第２実施例を示す樹脂封止型半導体装
置を上面から見た透視図である。
【図５】本発明の第３実施例を示す半導体素子の製造工
程断面図である。
【図６】本発明の第４実施例を示す半導体素子の製造工
程要部断面図である。
【図７】本発明の第５実施例を示す半導体素子の製造工
程要部断面図である。
【図８】本発明の第６実施例を示す半導体素子の製造工
程要部断面図である。
【図９】本発明の第７実施例を示す半導体素子の製造工
程要部断面図である。
【図１０】従来の樹脂封止型半導体装置の断面の概略図
である。
【図１１】従来の樹脂封止型半導体装置を上面からみた
透視図である。
【符号の説明】
１ 下側の半導体素子（第１の半導体素子） ２ 上側の半導体素子（第２の半導体素子） ３ ダイパッド ４，１５ 第１の接着層 ５，１６ 第２の接着層 ６ 下側の半導体素子の電極 ７ 上側の半導体素子の電極 ８ インナーリード部 ９，１０，１１ 金属細線 １２ パッケージ部分 １３ アウターリード部 １４ 絶縁性接着剤等の接着層 １７ 第１の接着層（軟化温度１００℃） １８ 第２の接着層（軟化温度５０℃） １９ 導電性接着剤等の接着層

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 二つの半導体素子を積層して搭載する半
    導体装置において、 半導体素子を搭載するリードフレームのダイパッドはフ
    ラットであり、かつ、前記ダイパッドのサイズは該ダイ
    パッドの上に搭載する第２の半導体素子よりは大きく、
    前記ダイパッドの下に搭載する第１の半導体素子よりは
    小さいサイズに設定し、前記ダイパッド上に第２の半導
    体素子の裏面を第２の接着層により固着し、前記ダイパ
    ッド下に第１の半導体素子の表面を第１の接着層により
    固着し、前記第１の接着層と第２の接着層の位置をずら
    して配置することを特徴とする半導体装置。
  2. 【請求項２】 二つの半導体素子を積層して搭載する半
    導体装置において、 半導体素子を搭載するリードフレームのダイパッドはフ
    ラットであり、かつ、前記ダイパッドのサイズは該ダイ
    パッドの上に搭載する第２の半導体素子、及び前記ダイ
    パッドの下に搭載する第１の半導体素子より十分小さい
    サイズに設定し、前記ダイパッド上に第２の半導体素子
    の裏面を第２の接着層により固着し、前記ダイパッド下
    に第１の半導体素子の表面を第１の接着層により固着
    し、前記第１の接着層と第２の接着層の位置をずらして
    配置することを特徴とする半導体装置。
  3. 【請求項３】 二つの半導体素子を積層して搭載する半
    導体装置の製造方法において、 半導体素子を搭載するフラットなリードフレームのダイ
    パッドの表面と裏面に予めそれぞれ位置を異ならせて第
    １及び第２の接着層を形成し、まず、前記ダイパッドの
    裏面側に前記第１の接着層により前記ダイパッドのサイ
    ズより大きい第１の半導体素子の表面を固着し、その
    後、前記ダイパッドの表面側に前記第２の接着層により
    前記ダイパッドのサイズより小さい第２の半導体素子の
    裏面を固定することを特徴とする半導体装置の製造方
    法。
  4. 【請求項４】 二つの半導体素子を積層して搭載する半
    導体装置の製造方法において、 半導体素子を搭載するフラットなリードフレームのダイ
    パッドの裏面に予め第１の接着層を形成し、まず、前記
    ダイパッドの裏面側に該ダイパッドのサイズより大きい
    第１の半導体素子の表面を固着し、その後、前記ダイパ
    ッドの表面側に第２の接着層を前記接着層の位置を異な
    らせて形成し、前記ダイパッドの表面側に該ダイパッド
    のサイズより小さい第２の半導体素子の裏面を固定する
    ことを特徴とする半導体装置の製造方法。
  5. 【請求項５】 請求項３又は４記載の半導体装置の製造
    方法において、前記第１の接着層と第２の接着層とは軟
    化温度の異なったものを用いることを特徴とする半導体
    装置の製造方法。
  6. 【請求項６】 表面と、裏面とを有するダイパッドを設
    ける工程と、 前記ダイパッドの前記裏面に熱硬化性を有する第１の接
    着層を設ける工程と、 前記ダイパッドの前記表面に熱硬化性を有する第２の接
    着層を設ける工程と、 電極パッドの形成された表面と、裏面とを有する第１の
    半導体素子の前記電極パッドを避けた前記表面を前記第
    １の接着層に固定する工程と、 電極パッドの形成された表面と、裏面とを有し、前記第
    １の半導体素子よりも小さい第２の半導体素子の前記裏
    面を前記第２の接着層に固定する工程とを施し、 前記第１及び前記第２の接着層は、各々、異なる硬化温
    度を有しており、前記第１若しくは第２の半導体素子の
    いずれか一方が、より低い硬化温度を有する接着層によ
    り固定された後、他方の前記第２若しくは前記第１の半
    導体素子が、より高い硬化温度を有する接着層により固
    定されることを特徴とする半導体装置の製造方法。
  7. 【請求項７】 表面と、裏面とを有するダイパッドを設
    ける工程と、 前記ダイパッドの前記裏面に熱可塑性を有する第１の接
    着層を設ける工程と、 前記ダイパッドの前記表面に熱可塑性を有する第２の接
    着層を設ける工程と、 電極パッドの形成された表面と、裏面とを有する第１の
    半導体素子の前記電極パッドを避けた前記表面を前記第
    １の接着層に固定する工程と、 電極パッドの形成された表面と、裏面とを有し、前記第
    １の半導体素子よりも小さい第２の半導体素子の前記裏
    面を前記第２の接着層に固定する工程とを施し 、 前記第１及び前記第２の接着層は、各々、異なる軟化温
    度を有しており、前記第１若しくは第２の半導体素子の
    いずれか一方が、より高い軟化温度を有する接着層によ
    り固定された後、他方の前記第２若しくは前記第１の半
    導体素子がより低い軟化温度を有する接着層により固定
    されることを特徴とする半導体装置の製造方法。
  8. 【請求項８】 表面と、裏面とを有するダイパッドを設
    ける工程と、 前記ダイパッドの前記裏面に熱硬化性を有する第１の接
    着層を設ける工程と、 前記ダイパッドの前記表面に熱硬化性を有する第２の接
    着層を設ける工程と、 電極パッドの形成された表面と、裏面とを有する第１の
    半導体素子の前記電極パッドを避けた前記表面を前記第
    １の接着層に固定する工程と、 電極パッドの形成された表面と、裏面とを有し、前記第
    １の半導体素子よりも小さい第２の半導体素子の前記裏
    面を前記第２の接着層に固定する工程とを施し、 前記ダイパッドの前記裏面に設けられる前記第１の接着
    層の領域は、前記ダイパッドの前記表面に設けられる前
    記第２の接着層の領域に対向する領域と異なる領域に設
    けられていることを特徴とする半導体装置の製造方法。
  9. 【請求項９】 表面と、裏面とを有するダイパッドを設
    ける工程と、 前記ダイパッドの前記裏面に熱可塑性を有する第１の接
    着層を設ける工程と、 前記ダイパッドの前記表面に熱可塑性を有する第２の接
    着層を設ける工程と、 電極パッドの形成された表面と、裏面とを有する第１の
    半導体素子の前記電極パッドを避けた前記表面を前記第
    １の接着層に固定する工程と、 電極パッドの形成された表面と、裏面とを有し、前記第
    １の半導体素子よりも小さい第２の半導体素子の前記裏
    面を前記第２の接着層に固定する工程とを施し、 前記ダイパッドの前記裏面に設けられる前記第１の接着
    層の領域は、前記ダイパッドの前記表面に設けられる前
    記第２の接着層の領域に対向する領域と異なる領域に設
    けられていることを特徴とする半導体装置の製造方法。
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