JPH0555452A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0555452A JPH0555452A JP3215003A JP21500391A JPH0555452A JP H0555452 A JPH0555452 A JP H0555452A JP 3215003 A JP3215003 A JP 3215003A JP 21500391 A JP21500391 A JP 21500391A JP H0555452 A JPH0555452 A JP H0555452A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- chips
- semiconductor integrated
- integrated circuit
- package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
Abstract
(57)【要約】
【目的】 複数のＩＣチップを標準の１モールドパッケ
ージ内にマウントして小型で、かつ安価な半導体集積回
路装置を得る。 【構成】 リードフレームのダイパッド２の表裏両面に
第１，第２のＩＣチップ３−１，３−２がそれぞれダイ
ボンドされ、各ＩＣチップ３−１，３−２とリード端子
１とがワイヤボンドされ、かつ表裏のＩＣチップ３−
１，３−２はパッケージ内部で接続される。 【効果】 外部基板上のスペースファクタの向上が図れ
る。また、異種プロセスＩＣおよび同種プロセスＩＣで
あって同一チップ内に内蔵することが技術的に困難な場
合でも、１パッケージ内に内蔵できる。
ージ内にマウントして小型で、かつ安価な半導体集積回
路装置を得る。 【構成】 リードフレームのダイパッド２の表裏両面に
第１，第２のＩＣチップ３−１，３−２がそれぞれダイ
ボンドされ、各ＩＣチップ３−１，３−２とリード端子
１とがワイヤボンドされ、かつ表裏のＩＣチップ３−
１，３−２はパッケージ内部で接続される。 【効果】 外部基板上のスペースファクタの向上が図れ
る。また、異種プロセスＩＣおよび同種プロセスＩＣで
あって同一チップ内に内蔵することが技術的に困難な場
合でも、１パッケージ内に内蔵できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路（Ｉ
Ｃ）チップの数チップを通常の１モールドパッケージに
アセンブリした半導体集積回路装置に関するものであ
る。
Ｃ）チップの数チップを通常の１モールドパッケージに
アセンブリした半導体集積回路装置に関するものであ
る。
【０００２】
【従来の技術】現在、ＩＣチップをアセンブリする最も
標準的な方法を図２（ａ），（ｂ）に示す。通常、１チ
ップがモールドパッケージの中に収納される。すなわ
ち、図２において。１はリードフレームのリード端子、
２はリードフレームのダイパッドで、このダイパッド２
上にＩＣチップ３がダイボンドされ、ＩＣチップ３上の
ボンディングパッドとリード端子１とをＡｕ，Ｃｕ，Ａ
ｌ等のボンディングワイヤ４にて接続し、それらをモー
ルド樹脂５で樹脂封止して固定し、リード端子１を曲げ
て半導体集積回路装置を構成する。
標準的な方法を図２（ａ），（ｂ）に示す。通常、１チ
ップがモールドパッケージの中に収納される。すなわ
ち、図２において。１はリードフレームのリード端子、
２はリードフレームのダイパッドで、このダイパッド２
上にＩＣチップ３がダイボンドされ、ＩＣチップ３上の
ボンディングパッドとリード端子１とをＡｕ，Ｃｕ，Ａ
ｌ等のボンディングワイヤ４にて接続し、それらをモー
ルド樹脂５で樹脂封止して固定し、リード端子１を曲げ
て半導体集積回路装置を構成する。
【０００３】次に、本発明に関係するマルチ・チップを
図２の通常の１モールドパッケージ内にアセンブリする
方法であるが、現在、図３（ａ），（ｂ）に示すよう
に、内蔵する数だけのダイパッド、例えば大きさの異な
るダイパッド２ａ，２ｂを用意し、これらのダイパッド
２ａ，２ｂ上にＩＣチップ３ａ，３ｂをそれぞれマウン
トし、１モールドパッケージ内にマルチ・チップをアセ
ンブリする方法，また、図４に示すように、親ＩＣチッ
プ３ｃ上に子ＩＣチップ３ｄをＴＡＢ（Tape Automated
Bonding）方式にアセンブリし、これらのＩＣチップ３
ｃ，３ｄを図２に示した方式にてアセンブリする方法が
ある。
図２の通常の１モールドパッケージ内にアセンブリする
方法であるが、現在、図３（ａ），（ｂ）に示すよう
に、内蔵する数だけのダイパッド、例えば大きさの異な
るダイパッド２ａ，２ｂを用意し、これらのダイパッド
２ａ，２ｂ上にＩＣチップ３ａ，３ｂをそれぞれマウン
トし、１モールドパッケージ内にマルチ・チップをアセ
ンブリする方法，また、図４に示すように、親ＩＣチッ
プ３ｃ上に子ＩＣチップ３ｄをＴＡＢ（Tape Automated
Bonding）方式にアセンブリし、これらのＩＣチップ３
ｃ，３ｄを図２に示した方式にてアセンブリする方法が
ある。
【０００４】図３に示す方法では、一方のダイパッド２
ａ上にＩＣチップ３ａを、他方のダイパッド２ｂ上にＩ
Ｃチップ３ｂをマウントして、一般に水平的にダイパッ
ドを増やして１パッケージ内にマルチチップを実現す
る。なお、一般的にＩＣチップのタイプは種々の組合
せ、例えば一方がＣＭＯＳ，他方がＢＩＰ等のこともあ
り、ダイパッド２ａ，２ｂは分離されている。図４の方
法は、親ＩＣチップ３ｃ上に子ＩＣチップ３ｄをマウン
トしており、子ＩＣチップ３ｄ上にバンプ（Ａｕ，ハン
ダ等）７を設け、ＴＡＢ方式にて親ＩＣチップ３ｃ上に
マウントされる。したがって、親ＩＣチップ３ｃに子Ｉ
Ｃチップ３ｄを数チップマウントすることが可能であ
り、このようにしてできた親ＩＣチップ３ｃを図２の標
準的なアセンブリ方法でアセンブリを行い、半導体集積
回路装置を構成している。この方法でのチップの組合せ
は、例えば親ＩＣチップ３ｃにマイコン，子ＩＣチップ
３ｄに増設用メモリ（例えば、ＲＯＭ）等がある。
ａ上にＩＣチップ３ａを、他方のダイパッド２ｂ上にＩ
Ｃチップ３ｂをマウントして、一般に水平的にダイパッ
ドを増やして１パッケージ内にマルチチップを実現す
る。なお、一般的にＩＣチップのタイプは種々の組合
せ、例えば一方がＣＭＯＳ，他方がＢＩＰ等のこともあ
り、ダイパッド２ａ，２ｂは分離されている。図４の方
法は、親ＩＣチップ３ｃ上に子ＩＣチップ３ｄをマウン
トしており、子ＩＣチップ３ｄ上にバンプ（Ａｕ，ハン
ダ等）７を設け、ＴＡＢ方式にて親ＩＣチップ３ｃ上に
マウントされる。したがって、親ＩＣチップ３ｃに子Ｉ
Ｃチップ３ｄを数チップマウントすることが可能であ
り、このようにしてできた親ＩＣチップ３ｃを図２の標
準的なアセンブリ方法でアセンブリを行い、半導体集積
回路装置を構成している。この方法でのチップの組合せ
は、例えば親ＩＣチップ３ｃにマイコン，子ＩＣチップ
３ｄに増設用メモリ（例えば、ＲＯＭ）等がある。
【０００５】
【発明が解決しようとする課題】図３の方法では、技術
的に新規性はないが、ダイパッド２ａ，２ｂを水平的に
増設していくので、ピン数が多くなり、共通端子を外部
で接続しなければならない等の問題点がある。また、図
４の方法では、ＴＡＢ方式という新技術を要すること
と、歩留り的に課題があり、かつ親ＩＣチップ３ｃのサ
イズによっては子ＩＣチップ３ｄの搭載数に限度がある
等の問題点がある。
的に新規性はないが、ダイパッド２ａ，２ｂを水平的に
増設していくので、ピン数が多くなり、共通端子を外部
で接続しなければならない等の問題点がある。また、図
４の方法では、ＴＡＢ方式という新技術を要すること
と、歩留り的に課題があり、かつ親ＩＣチップ３ｃのサ
イズによっては子ＩＣチップ３ｄの搭載数に限度がある
等の問題点がある。
【０００６】本発明は、上記のような問題点を解消する
ためになされたもので、標準の１モールドパッケージ内
にマルチ・ＩＣチップをマウントするようにし、より効
果的で、かつ安価なアセンブリ方法により半導体集積回
路装置を構成することを目的とする。
ためになされたもので、標準の１モールドパッケージ内
にマルチ・ＩＣチップをマウントするようにし、より効
果的で、かつ安価なアセンブリ方法により半導体集積回
路装置を構成することを目的とする。
【０００７】
【課題を解決するための手段】本発明に係る半導体集積
回路装置は、１パッケージ内で１つのダイパッドの表裏
両面にＩＣチップをそれぞれマウントし、各ＩＣチップ
のボンディングパッドと、リード端子とをボンディング
ワイヤにて上，下各々に接続したものである。
回路装置は、１パッケージ内で１つのダイパッドの表裏
両面にＩＣチップをそれぞれマウントし、各ＩＣチップ
のボンディングパッドと、リード端子とをボンディング
ワイヤにて上，下各々に接続したものである。
【０００８】
【作用】１つのダイパッドの表裏両面にＩＣチップをダ
イボンドし、各ＩＣチップのボンディングパッドとリー
ド端子とをワイヤボンディングしたことから、通常の１
モールドパッケージ内でマルチチップのアセンブリが可
能となる。
イボンドし、各ＩＣチップのボンディングパッドとリー
ド端子とをワイヤボンディングしたことから、通常の１
モールドパッケージ内でマルチチップのアセンブリが可
能となる。
【０００９】
【実施例】以下、本発明の一実施例を図について説明す
る。図１（ａ），（ｂ）は本発明の一実施例を示す正面
図および平面図である。図１において、１はリードフレ
ームのリード端子、２はダイパッド、３−１は前記ダイ
パッド２の表面側にダイボンドされた第１のＩＣチッ
プ、３−２は前記ダイパッド２の裏面側にダイボンドさ
れた第２のＩＣチップ、４−１はこの第１のＩＣチップ
３−１と接続されるＡｕ，Ｃｕ，Ａｌ等からなる第１の
ボンディングワイヤ、４−２は前記第２のＩＣチップ３
−２と接続されるＡｕ，Ｃｕ，Ａｌ等からなる第２のボ
ンディングワイヤ、５はモールド樹脂である。
る。図１（ａ），（ｂ）は本発明の一実施例を示す正面
図および平面図である。図１において、１はリードフレ
ームのリード端子、２はダイパッド、３−１は前記ダイ
パッド２の表面側にダイボンドされた第１のＩＣチッ
プ、３−２は前記ダイパッド２の裏面側にダイボンドさ
れた第２のＩＣチップ、４−１はこの第１のＩＣチップ
３−１と接続されるＡｕ，Ｃｕ，Ａｌ等からなる第１の
ボンディングワイヤ、４−２は前記第２のＩＣチップ３
−２と接続されるＡｕ，Ｃｕ，Ａｌ等からなる第２のボ
ンディングワイヤ、５はモールド樹脂である。
【００１０】図１において、同一ダイパッド２に異種
（例えばＣＭＯＳとＢＩＰチップ）のＩＣチップをダイ
ボンドし、使用することは不可能であるが、この実施例
では、ダイパッド２の裏面に絶縁膜をコーティングし
（図示は省略）、その問題を解決している。また、ダイ
ボンドは上面側の第１のＩＣチップ３−１は通常通り
の、例えば半田を使用して実行する。また、下面側の第
２のＩＣチップ３−２のダイボンドは上面以上の温度に
はできないので、常温での接着剤を使用して行う。ワイ
ヤボンディングも熱をかけない超音波圧着のような方法
で行う。図１（ｂ）に示すように、例えば第２のＩＣチ
ップ３−２のワイヤボンディングパッドを配置し、第
１，第２のＩＣチップ３−１，３−２をリード端子１ａ
を介して、パッケージ内で接続できるように構成でき、
外部基板での接続を不要とし、スペースファクタを向上
できる。なお、下面に複数チップをマウントするには、
チップサイズに応じて絶縁膜のエリアを限定し、複数エ
リアを設ければよい。
（例えばＣＭＯＳとＢＩＰチップ）のＩＣチップをダイ
ボンドし、使用することは不可能であるが、この実施例
では、ダイパッド２の裏面に絶縁膜をコーティングし
（図示は省略）、その問題を解決している。また、ダイ
ボンドは上面側の第１のＩＣチップ３−１は通常通り
の、例えば半田を使用して実行する。また、下面側の第
２のＩＣチップ３−２のダイボンドは上面以上の温度に
はできないので、常温での接着剤を使用して行う。ワイ
ヤボンディングも熱をかけない超音波圧着のような方法
で行う。図１（ｂ）に示すように、例えば第２のＩＣチ
ップ３−２のワイヤボンディングパッドを配置し、第
１，第２のＩＣチップ３−１，３−２をリード端子１ａ
を介して、パッケージ内で接続できるように構成でき、
外部基板での接続を不要とし、スペースファクタを向上
できる。なお、下面に複数チップをマウントするには、
チップサイズに応じて絶縁膜のエリアを限定し、複数エ
リアを設ければよい。
【００１１】
【発明の効果】以上説明したように、本発明は、ダイパ
ッドの表裏両面にそれぞれＩＣチップをマウントするよ
うにしたので、複数のＩＣチップを備えた半導体集積回
路装置を１パッケージで構成できるとともに、両面のＩ
Ｃチップのボンディングパッドの接続をパッケージ内で
実現できることにより、外部基板上のスペースファクタ
を向上できる。また、異種プロセスＩＣチップあるいは
同一チップ内に実現性の困難な同種プロセスの複数のＩ
Ｃチップを１パッケージ内に内蔵でき、かつ安価に構成
できる等の効果がある。
ッドの表裏両面にそれぞれＩＣチップをマウントするよ
うにしたので、複数のＩＣチップを備えた半導体集積回
路装置を１パッケージで構成できるとともに、両面のＩ
Ｃチップのボンディングパッドの接続をパッケージ内で
実現できることにより、外部基板上のスペースファクタ
を向上できる。また、異種プロセスＩＣチップあるいは
同一チップ内に実現性の困難な同種プロセスの複数のＩ
Ｃチップを１パッケージ内に内蔵でき、かつ安価に構成
できる等の効果がある。
【図１】本発明の一実施例による半導体集積回路装置を
示す図である。
示す図である。
【図２】標準的半導体集積回路装置を示す図である。
【図３】マルチチップをマウントする従来の半導体集積
回路装置を示す図である。
回路装置を示す図である。
【図４】ＴＡＢ方式を用いて、１パッケージ内マルチ・
チップを実現した従来の半導体集積回路装置を示す図で
ある。
チップを実現した従来の半導体集積回路装置を示す図で
ある。
１ リード端子 １ａ リード端子 ２ ダイパッド ３−１ 第１のＩＣチップ ３−２ 第２のＩＣチップ ４−１ 第１のボンディングワイヤ ４−２ 第２のボンディングワイヤ ５ モールド樹脂
Claims (1)
- 【請求項１】ダイパッドの表裏両面にダイボンドされた
複数の半導体集積回路と、これらの半導体集積回路チッ
プのボンディングパッドとリード端子とをワイヤボンデ
ィングするボンディングワイヤと、これらを１モールド
パッケージとするモールド樹脂とからなることを特徴と
する半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3215003A JPH0555452A (ja) | 1991-08-27 | 1991-08-27 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3215003A JPH0555452A (ja) | 1991-08-27 | 1991-08-27 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555452A true JPH0555452A (ja) | 1993-03-05 |
Family
ID=16665097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3215003A Pending JPH0555452A (ja) | 1991-08-27 | 1991-08-27 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555452A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0680086A3 (en) * | 1994-04-15 | 1997-05-02 | Matsushita Electric Ind Co Ltd | Semiconductor device and manufacturing method for this semiconductor device. |
| US6777264B2 (en) | 2000-03-07 | 2004-08-17 | Oki Electric Industry Co., Ltd. | Method of manufacturing a semiconductor device having a die pad without a downset |
-
1991
- 1991-08-27 JP JP3215003A patent/JPH0555452A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0680086A3 (en) * | 1994-04-15 | 1997-05-02 | Matsushita Electric Ind Co Ltd | Semiconductor device and manufacturing method for this semiconductor device. |
| US6777264B2 (en) | 2000-03-07 | 2004-08-17 | Oki Electric Industry Co., Ltd. | Method of manufacturing a semiconductor device having a die pad without a downset |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5770888A (en) | Integrated chip package with reduced dimensions and leads exposed from the top and bottom of the package | |
| US6878570B2 (en) | Thin stacked package and manufacturing method thereof | |
| US6458625B2 (en) | Multi chip semiconductor package and method of construction | |
| US6545347B2 (en) | Enhanced leadless chip carrier | |
| US6476474B1 (en) | Dual-die package structure and method for fabricating the same | |
| US5710695A (en) | Leadframe ball grid array package | |
| US5637828A (en) | High density semiconductor package | |
| KR100192028B1 (ko) | 플라스틱 밀봉형 반도체 장치 | |
| US6713836B2 (en) | Packaging structure integrating passive devices | |
| JP4456889B2 (ja) | 積層型半導体パッケージ及びその製造方法 | |
| JP2000133767A (ja) | 積層化半導体パッケ―ジ及びその製造方法 | |
| US20040061202A1 (en) | Leadframe for die stacking applications and related die stacking concepts | |
| JPH07312405A (ja) | 半導体装置 | |
| US6281578B1 (en) | Multi-chip module package structure | |
| US6495908B2 (en) | Multi-chip semiconductor package | |
| US6664649B2 (en) | Lead-on-chip type of semiconductor package with embedded heat sink | |
| US6414379B1 (en) | Structure of disturbing plate having down set | |
| JPH05343558A (ja) | 半導体パッケージ | |
| JPH0555452A (ja) | 半導体集積回路装置 | |
| JPS6028256A (ja) | 半導体装置 | |
| JP2785324B2 (ja) | マルチチップパッケージ構造 | |
| JPH03231450A (ja) | 半導体集積回路装置 | |
| USRE40061E1 (en) | Multi-chip stacked devices | |
| JPH0529528A (ja) | 半導体集積回路装置およびそれに用いるリードフレーム | |
| KR200154510Y1 (ko) | 리드 온 칩 패키지 |