JP2002231882A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2002231882A
JP2002231882A JP2001029342A JP2001029342A JP2002231882A JP 2002231882 A JP2002231882 A JP 2002231882A JP 2001029342 A JP2001029342 A JP 2001029342A JP 2001029342 A JP2001029342 A JP 2001029342A JP 2002231882 A JP2002231882 A JP 2002231882A
Authority
JP
Japan
Prior art keywords
semiconductor chip
die pad
thickness
semiconductor device
pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2001029342A
Other languages
English (en)
Inventor
Kazunari Michii
一成 道井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2001029342A priority Critical patent/JP2002231882A/ja
Priority to US09/877,038 priority patent/US6353265B1/en
Priority to DE2001136283 priority patent/DE10136283A1/de
Priority to TW90121747A priority patent/TW499722B/zh
Priority to KR10-2001-0063891A priority patent/KR100445502B1/ko
Priority to CNB011357762A priority patent/CN1197156C/zh
Publication of JP2002231882A publication Critical patent/JP2002231882A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49548Cross section geometry
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49575Assemblies of semiconductor devices on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32135Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/32257Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic the layer connector connecting to a bonding area disposed in a recess of the surface of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/4501Shape
    • H01L2224/45012Cross-sectional shape
    • H01L2224/45015Cross-sectional shape being circular
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147Copper (Cu) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48095Kinked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/4847Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48471Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area being a ball bond, i.e. wedge-to-ball, reverse stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485Material
    • H01L2224/48505Material at the bonding interface
    • H01L2224/48599Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494Connecting portions
    • H01L2224/4945Wire connectors having connecting portions of different types on the semiconductor or solid-state body, e.g. regular and reverse stitches
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8512Aligning
    • H01L2224/85148Aligning involving movement of a part of the bonding apparatus
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8512Aligning
    • H01L2224/85148Aligning involving movement of a part of the bonding apparatus
    • H01L2224/85169Aligning involving movement of a part of the bonding apparatus being the upper part of the bonding apparatus, i.e. bonding head, e.g. capillary or wedge
    • H01L2224/8518Translational movements
    • H01L2224/85191Translational movements connecting first both on and outside the semiconductor or solid-state body, i.e. regular and reverse stitches
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852Applying energy for connecting
    • H01L2224/85201Compression bonding
    • H01L2224/85205Ultrasonic bonding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06555Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15153Shape the die mounting substrate comprising a recess for hosting the device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/15165Monolayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Credit Cards Or The Like (AREA)

Abstract

(57)【要約】 【課題】 2個階段状に積層した積層半導体チップをリ
ードフレームに金属線で逆ワイヤボンドしてループ高さ
を積層半導体チップの側面厚み寸法範囲に構成して引き
回し長さを短く、かつ、封止厚みの薄い半導体装置を得
る事である。 【解決手段】 パッドを配置した主面と裏面とを備えた
半導体チップの主面と裏面とをパッドが重ならないよう
に階段状に固定した積層半導体チップを、ダイパッド沈
めしたリードフレームのダイパッド一面に積層半導体チ
ップの裏面を固定する。積層半導体チップのパッドと対
応するインナーリードとを金属線で逆方向ワイヤボンド
して、インナーリードと積層半導体チップと金属線と接
合材とダイパッドの主要5面とを封止樹脂で覆い、ダイ
パッドの一面は封止樹脂外面に露出する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、半導体チップを
積層して構成する半導体装置の封止厚さを薄型化する。
【0002】
【従来の技術】従来、カメラ、カムコーダなどの記憶媒
体として使用するコンパクトフラッシュ(登録商標)カ
ード等 (Compact Flash(登録商標)
Card)のフラッシュメモリカード(Flash M
emory Card)は、カード内の収容容積(スペ
ース)が比較的広く、標準タイプのパッケージ厚み寸法
が最大1.2mmのTSOP(Thin Small
Outline Package)が使用されている。
最近、より小型のフラッシュカードが開発され、カード
内のスペースが狭くなりパッケージの厚みは標準TSO
Pの半分程度の要求がある。また、大容量化の要求も強
く、単体半導体チップで大容量化が出来ない場合は、2
個の半導体チップを封止材で封止したMCP(Mult
i Chip Package)とよばれる半導体装置
が開発されている。
【0003】図11は、例えば、特表平10−5062
26号公報に示された従来の一枚のリードフレームに設
けられたダイパッドの2面に2個の半導体チップを貼り
合わせて2個の半導体チップを搭載して構成したMCP
の断面図である。
【0004】ダイパッド1の第1面(図11にはダイパ
ッド1の上側に示す。)に接合材2を介して半導体チッ
プ3が接合されている。ダイパッド1の第2面(図11
ではダイパッド1の下側に示す。)に接合材4を介して
半導体チップ5が接合されて、能動面3aと能動面5a
とが図11において最上面と最下面とにダイパッド1と
接合材2と4とを挟み込んで積層半導体チップ(両能動
面半導体チップ)が構成されている。
【0005】金線6の一端を能動面3aと、5aとに設
けられたパッド(図示せず。)にボールボンド6cで接
続し、金線6の他の一端をインナーリード7の片面7a
とインナーリード7の他面7bにステッチボンド6dの
位置をずらせて接続している。この半導体チップ3と5
との上に設けられたパッドにボールボンド6Cを行い、
インナーリード7にステッチボンド6dを行うワイヤボ
ンドの方法は、従来、一般的に行われていて、順方向ワ
イヤボンド法と呼ばれる。
【0006】図11において、封止樹脂8で金線6の最
頂上部6a,6bをE寸法覆って封止して保護してい
る。図11に示す能動面3aから上向きに引き伸ばされ
た金線6の最頂上部6aまでの高さ寸法Aと積層半導体
チップの厚みB(半導体チップ3と5と接合材2と4と
ダイパッド1との和。)と能動面5aから下向きに引き
伸ばされた金線の最頂上部6bの高さ寸法Aと金線6の
最頂上部を覆うE寸法との和E+A+B+A+EがMCPの
全体の厚み寸法となる。
【0007】
【発明が解決しようとする課題】以上に述べた従来の半
導体装置においては、積層半導体チップの厚みBが半導
体チップ3と5と接合材2と4とダイパッド1との厚み
の和となるためダイパッド1の厚みが両面半導体チップ
を厚くする欠点があった。
【0008】また、順方向ワイヤボンド法では、金線の
最頂上部6aまたは6bとボールボンド6c位置からス
テッチボンド6d位置までの寸法Cとの和A+C=Dが
ステッチボンド位置から金線の最頂上部までの高さ寸法
で、ボールボンド6c位置から金線の最頂上部6a間の
寸法Aを重複していて金線を長く引き回す結果となる欠
点があった。
【0009】さらにまた、パッド配列が半導体チップの
能動面の中央に配列されたセンターパッド配置半導体チ
ップを用いて順方向ワイヤボンドすると、積層半導体チ
ップの外周辺に金線が当接するためワイヤボンドできな
い欠点があった。
【0010】従来の構成で半導体装置の厚みを0.5m
mに薄くしようとする場合、接合材の厚み0.025m
mが2枚と金属線のループ高さA=0.15mmから
0.18mmとリードフレーム板厚0.125mmとを
考慮すると、積層半導体チップの厚みを0.025mm
以下にしないと金属線6が封止樹脂8の外表面に露出す
る問題がある。
【0011】半導体チップの厚みが0.1mm以下と薄
くなると、ウエハの研磨が困難になる問題と研磨した後
の搬送時の破損問題とウエハを個片化時の破損問題と個
片化された半導体チップの組み立て時の破損問題等の新
たな解決しなければならない問題を生じ従来の量産設備
では対応できない問題がある。
【0012】さらに、半導体装置の厚みが0.5mmと
薄い場合、板厚が0.125mmの外部リード7を半導
体装置の側面中央から特表平10−506226号公報
に示されたように引き出すと、外部リードの高さが0.
25mmと略半導体装置の厚み0.5mmの1/2と低
くなるために、半導体装置を実装基板に実装した後に周
囲温度の変化によって付加される熱歪の吸収が十分でき
ず、半田接合部の信頼性マージンを少なくする問題点を
生じる。
【0013】以上に述べた従来の欠点を解消して、規格
化された従来の半導体装置の厚みの略半分の半導体装置
を得ることである。
【0014】この発明の目的は、階段状に積層した積層
半導体チップと金属線のループ高さが半導体装置の厚み
を厚くしないように構成して、金属線の無駄な重複引き
回しを短く、かつ、封止厚みの薄い半導体装置を得る事
である。
【0015】
【課題を解決するための手段】能動面の周辺にパッドを
配置した主面とそれに対向する裏面とをそれぞれ備えた
半導体チップを下段側に位置する一つの半導体チップの
主面と上段側に積層するもう一方の半導体チップの裏面
とをパッドが重ならないように階段状に接合材で固定し
た積層半導体チップを形成して、外部リードとインナー
リードとを連続形成し、ダイパッド沈めしたダイパッド
吊りリードが連続するダイパッドを形成したリードフレ
ームを用いる。ダイパッドの一面には積層半導体チップ
の裏面を接合材で固定する。積層半導体チップのパッド
と対応するインナーリードとを金属線で逆方向ワイヤボ
ンドをして接続し、インナーリードと積層半導体チップ
と金属線と接合材とダイパッドの主要5面とを封止樹脂
で覆い、ダイパッドの裏面を封止樹脂外面に露出したも
のである。
【0016】また、積層半導体チップは上段の半導体チ
ップを180度面内回転させてかつ階段状に平行にずら
せて積層し下段の半導体チップのパッドと重ならないよ
うに固定したものである。
【0017】さらにまた、積層半導体チップは2個の異
なる半導体チップで、搭載される下段の半導体チップの
主面に設けたパッドを搭載する上段の半導体チップの外
周領域に露出して固定したものである。
【0018】また、ダイパッドの板厚を薄くした部分に
積層半導体チップの裏面を接合材で固定したものであ
る。
【0019】さらにまた、先端に段差を備えたインナー
リード先端と対応する積層半導体チップの段差に設けら
れたパッドと逆方向ワイヤボンドしたものである。
【0020】積層半導体チップの積層厚み範囲に位置す
るインナーリードの一面に金属線の一端をボールボンド
して積層半導体チップの上段側半導体チップの主面に設
けたパッドに金属線の他端をステッチボンドしたもので
ある。
【0021】
【発明の実施の形態】以下、図面を参照して実施の形態
を説明する。なお、発明の実施の形態を説明するための
各図面において、同一機能を有するものは同一符号を付
け、その繰り返しの説明は省略する。
【0022】実施の形態1.実施の形態1を、同一半導
体チップ2個を封止樹脂で封止厚み寸法を1mmで封止
して二方向に外部リードを引き出すTSOP(Thin
Small Out−line Package)型
半導体装置の略半分の封止厚みで構成する半導体装置で
説明する。
【0023】図1は、この実施の形態1である半導体装
置の断面図で、図2は、この実施の形態1である半導体
装置の図1と直交する断面図である。図3は、実施の形
態1である半導体装置の封止樹脂を省略して示した平面
図である。図4は、金属線の側面図を示す。
【0024】図1に示す第1の半導体チップ13の裏面
13bはダイパッド11の第1面11aに接合材12を
介して固定する。第2の半導体チップ15の裏面15b
は第1の半導体チップ13の能動面13a(主面)に階
段状に重ねて接合材14で固定し積層半導体チップを構
成する。第1の半導体チップ13の上に第2の半導体チ
ップ15を重ね合わせるときに、図3に示すように、第
1の半導体チップ13の主面13aに設けたパッド10
が第2の半導体チップ15と重ならないようにL3だけ
階段状にずらせて固定する。図3では、同一寸法で同一
機能を有する外周辺の1辺にパッドが配置された半導体
チップ2個を同方向に重ねた後半導体チップ15を半導
体チップ13を基準にして180度面内で回転して、か
つ、長辺方向にL3ずらしている。
【0025】図3に示す半導体チップ13と15とに設
けられたパッド10と20と対応するインナーリード1
7の第1面17aとは、図4に示す金属線16を用いて
順方向ワイヤボンデイング法と逆方向ワイヤボンド法と
で一端にボールボンデイング16Cを、片方の一端にス
テッチボンデイング16dで結合して電気的に接続す
る。
【0026】実施の形態1において、図4に示す金属線
16は、図1においてL4で示す積層半導体チップ側面
領域内に配置されたインナーリード17a(図1には右
側に表示。)にボールボンド16cをおこない、その点
から直線部16eだけ垂直に引き上げた位置(ループ高
さA部)でほぼ直角に折り曲げたあと水平にL5寸法だ
け引き伸ばして積層半導体チップの15a面に設けられ
たパッド20(図3に示す。)にステッチボンド16d
するいわゆる逆方向ワイヤボンド法で接続する。
【0027】一方、積層半導体チップの下段側の半導体
チップ13のパッド10にはボールボンド16cをおこ
ない、その点から直線部16eだけ垂直に引き上げた位
置(ループ高さAA部)で折り曲げたあと水平に引き伸
ばして、図1の左側に図示したインナーリード17aに
ステッチボンド16dするいわゆる順方向ワイヤボンド
法で接続する。
【0028】逆方向ワイヤボンド法で、第2の半導体チ
ップ15の主面15aから金属線16の最頂上部までの
寸法Dを金属線16の直径程度に小さく構成できる。一
方、半導体チップ13のパッド10とインナーリード1
7aにおこなう順方向ワイヤボンド法は半導体チップ1
5の厚みと接合材14との厚みの和L4の範囲でおこな
い半導体チップ15の能動面15aから上に突出する量
を少なくしている。
【0029】封止樹脂18で図1、図2、図3に示すよ
うに、インナーリード17と半導体チップ13と15と
金属線16と接合材12と14とダイパッド11の主要
5面(ダイパッドの第2面11bを除く第1面11aと
板厚方向の4側面の5面を主要5面という。)とを全て
覆い、外部リード19とダイパッド11を支持した4本
の吊りリード11dとを封止樹脂17の封止境界側面よ
り突出させる。同時に、ダイパッドの1面(図1に図示
する裏面11b)は封止樹脂外表面に露出している。
【0030】封止した後、外部リード19はリードフレ
ームに連続して形成されたタイバー部(図示せず。)と
先端部とを切断してガルウイング状に成形する。そのあ
とリードフレーム枠(図示せず。)に連続して形成され
たダイパッド吊りリード11dは封止樹脂外周側面境界
部(図2に、封止樹脂18の境界部に示す4箇所の11
e)で切断し、図1に示す実施の形態1に示す半導体装
置を完成する。
【0031】次に、製造方法を説明する。図3に示す対
向する2辺の各辺を各2本ずつ一対の吊りリード11d
で保持し、ダイパッド11と吊りリード11dを設けた
辺と直交した対向する2辺の外周側に絶縁隙間を設けて
整列配置したインナーリード17と外部リード19とを
連続形成したリードフレームを準備する。
【0032】このリードフレームは、TSOP型の半導
体装置に用いられるダイパッド沈め(図2にL6で示
す。)を施したリードフレームと同一の構成でもよい。
その他、リードフレームが備えるマトリックス構成やフ
レーム枠部に設ける搬送用の貫通穴や方向決め穴や封止
樹脂流出防止用タイバーなどの説明は省略する。まず、
半導体チップ13の裏面13bをこのリードフレームの
ダイパッド11a面に接合材12で固定する。次に、半
導体チップ13のパッド10を半導体チップ15を重ね
て積層したときに塞がないように図3に示す寸法L3だ
け階段状にずらせて接合材14で貼り合わせてダイボン
ド工程を完了する。この時点で、積層半導体チップが完
成する。
【0033】次に、金線や銅線や従来からワイヤボンド
に用いられた金属線16(金属細線)で図4に示す、イ
ンナーリード17先端と対応するパッド間をワイヤボン
ド法で電気的に接続する。順方向ワイヤボンドおよび逆
方向ワイヤボンドに関しての熱エネルギーと圧接力と超
音波振動との機械エネルギーを与えて溶融固着する方法
についての説明を省略する。
【0034】ワイヤボンド工程において、インナーリー
ド17b面を支持する第1の支持面とその領域内に段差
のついたダイパッド11を支持するために設けられる第
2の掘り込凹平面を備えた段差つき支持治具と、インナ
ーリード17a面とダイパッド吊りリード11dを押さ
えて、インナーリード17a先端部にボールボンデイン
グまたはステッチボンデイングをおこなう領域を囲繞す
る貫通穴を備えたリード押さえ治具とは従来量産に用い
られている治具を用いる。
【0035】支持治具の支持面に、ダイボンド工程を完
了したインナーリード17の第2の面17bを第1の支
持面に置き、第2の掘り込凹平面にダイパッド11の裏
面11bを置いた後、インナーリード17の第1の面1
7a側にリード押さえ治具の押さえ面を重ねて置き支持
治具とリード押さえ治具とでインナーリード14とダイ
パッド吊りリード11dとを挟んで締め付け固定する。
【0036】そのあと、リード押さえ治具の貫通穴の開
口領域内においてインナーリード17a部に図1に示す
ように、金属線16の一端をボールボンド16cして、
立ち上がり直線部16eは積層半導体チップの側面と平
行に引き上げて、対応するパッド20にステッチボンド
16dをおこなう逆方向ワイヤボンド法で電気的に接続
する。
【0037】次に、第1の半導体チップ13aのパッド
10にボールボンド16cをおこない、直線部16eは
第2の半導体チップ15の側面と平行に引き上げた後
(ループ高さAA)対応するインナーリード17の先端
部の表面17aにステッチボンド16dをおこなう順方
向ワイヤボンドで電気的に接続してワイヤボンド工程を
完了する。
【0038】次に、インナーリード17b面とダイパッ
ドの裏面11bを下金型に接触させて、上金型をインナ
ーリード17a面の上に置いて締め付け、高温で溶融し
た熱硬化性樹脂等の封止材料18を高圧で上下金型に設
けたキャビテイに注入して積層半導体チップと金線16
とダイパッド11の主要5面とを封止して封止工程を完
了する。実施の形態1に用いられる封止材料18は、半
導体装置用に開発された樹脂であれば特に特定しない。
また、封止工程(モールド工程)に用いられる上金型と
下金型に関しても従来の半導体装置の製造工程で用いら
れるものと何ら変わることがないので、説明を省略す
る。
【0039】単列もしくは多列マトリックス状に複数の
ダイパッドを形成したリードフレームを用いると複数の
半導体装置は外部リードの先端部分とダイパッド吊りリ
ード部とでリードフレーム枠部に(図示せず。)連続し
て形成されるので、次の段階で、個々の半導体装置に個
片化する。個片化工程では、外部リードの先端部をレー
ザー加工や機械加工などの切断手段でリードフレームか
ら切り離す。
【0040】切断手段で切り離した外部リード先端部を
ガルウイング状に成型するリード成型工程を完了した段
階では、ダイパッド吊りリード部がリードフレーム枠部
に連続して形成されているので、例えば、マーキングそ
の他必要なアセンブル工程を経た後に最後に封止樹脂側
面の境界部分でダイパッド吊りリード11dを図2にお
いて吊りリード切断面11e部を切断手段でリードフレ
ームから切り離すと完全に個片化されて図1から図3に
示す実施の形態1である積層半導体装置を得る。
【0041】実施例1.厚みが0.55mmの半導体装
置を図5で説明する。インナーリード17とダイパッド
11とダイパッド吊りリードとタイバーとフレーム枠と
セクションバーとその他TSOPパッケージに用いられ
るリードフレームと同様に構成した厚みが0.125m
mのリードフレームを準備する。
【0042】ダイパッド11c平面板厚が0.050±
0.02mmとなるように0.125mmを0.075
mm削除して、ダイパッド11の平面部分11cが吊り
リード11dとインナーリード17より薄く構成してい
る。また、ダイパッド11b面は、図2に示すようにダ
イパッド吊りリード11c部分で折り曲げ加工されてい
てインナーリード17b面とL7=0.1mmだけ段差
をつけている。(ダイパッド沈めという。)
【0043】半導体チップは能動面の外周近傍の一辺に
沿ってパッド10を配置した厚みが145±10μmの
同一寸法で同一機能のメモリ半導体チップ13と15の
2個を準備する。ダイパッド面11cに厚みが25μm
厚みのテープ状の接合材12で固定して、下側のメモリ
半導体チップ13の能動面13aと上側のメモリ半導体
チップ15(実施例1の場合メモリ半導体チップ13と
同一である。)との裏面15bとを厚みが25μm厚み
の接合材14で固定する。
【0044】このとき、下段のメモリ半導体チップ13
を基準にして上段のメモリ半導体チップ15を180度
回転させて、かつ、上側の半導体チップ15が下側のメ
モリ半導体チップ13のパッド10と重なって塞がない
ようにL3=1.0mm長辺方向にずらして階段状に固
定すると図3に示すパッド10と20とが対向する左右
外周辺の2辺に配置された積層半導体チップとなる。
【0045】上段のメモリ半導体チップ15のパッド2
0は対応するインナーリード17aよりもL8=0.1
70mm高いのでループ高さA=0.22mmで逆方向
ワイヤボンドする。そうすると、金線の最頂上部(ルー
プ高さA)が半導体チップ15の能動面から上方に突出
する寸法D=0.05mmにできる。
【0046】一方、下段のパッド10は上段側のパッド
20よりもチップ15自身の厚みと接合材14との厚み
との和、即ち、0.1725±0.012mmだけ低い
段差の位置にあるので順方向ワイヤボンドしてループ高
さAA=0.180±0.03mmとする。
【0047】上記の構成で、積層半導体チップの上段主
面からダイパッド裏面までの寸法は0.395±0.0
44mmとなる。上金型と下金型は半導体装置の厚みが
0.550±0.025mmとするように封止樹脂注入
空間(キャビテイ)を0.550mmとして、下金型の
底面にダイパッド底面11bを当接して封止樹脂18を
注入して封止する。
【0048】その後、個片化工程と外部リードの成型工
程を完了すると、図5に示す封止樹脂表面から露出した
ダイパッドの裏面までの厚み寸法が0.550±0.0
25mmで、外部リード19表面からダイパッド露出面
までの封止樹脂の寸法L7=0.1mmと封止樹脂表面
から外部リード19(図5には外部リード19の上側
面。)までの封止樹脂の寸法L6=0.325mmと半
導体装置の封止樹脂側面中心から0.1125mmずれ
た位置から外部リードが突出し、L1が0.325mm
より大きい超薄型でTSOP型の積層半導体チップを内
臓した半導体装置が得られる。
【0049】実施例1では、積層半導体チップの上段主
面を覆う封止樹脂の厚み寸法は0.15mm(0.15
0=0.550-0.395)となる。上段能動面から
ダイパッド裏面までの寸法は0.395mmで、量産さ
れる製造誤差±0.044mmを考慮しても上段能動面
は最小でも0.111mm(0.111=0.150-
0.044)封止樹脂で覆われる。また、逆方向ワイヤ
ボンドによるステッチボンド位置(パッド15a面)か
ら金線の最頂上部は、0.1mm封止樹脂で覆われ製造
誤差±0.044mmを考慮しても最小0.056mm
封止樹脂で覆われて十分な品質の確保ができる。
【0050】また、順方向ワイヤボンドのループ高さ寸
法AA=0.180mmであり、金線の最頂上部は0.
145mm封止樹脂で覆われ、製造誤差±0.044m
mを考慮しても0.101mm封止樹脂で覆われて十分
な品質の確保ができる。
【0051】以上の説明では、ダイパッド11をパッケ
ージ外表面に露出させたので、ダイパッド面11cから
封止樹脂の最上面までの寸法L2を広く確保でき、半導
体チップ13と15の厚みを取り扱いの困難な0.10
0mm以下に薄くしないで、0.1475±0.01m
mの半導体チップ2個で0.55mmの半導体装置が得
られる。チップ厚が0.147±0.010mmの半導
体チップであれば、従来の装置で製造プロセス条件の変
更をしないでも量産が可能で、新規な設備投資が不要で
ある。
【0052】また、ダイパッド沈めして、インナーリー
ド配置面と段差をL6=0.100mm設けたので、ダ
イパッド露出樹脂封止すれば、折り曲げられた吊りリー
ドとインナーリードは封止樹脂で覆われ、吊りリードと
外部リードが封止樹脂側面の中央より0.1125mm
ずれた位置に配置され(図5では下方向に0.1125
mmオフセットしている。)且つ、外部リード19をダ
イパッド露出面11bの反対方向に折り曲げて先端をガ
ルウイング状に成型すると、外部リードの実装高さL1
を封止樹脂側面の中央から突出した時より0.1125
mm長くできる。
【0053】外部リードの実装高さL1は外部リードの
熱変形に対する剛性にL1の3乗で影響するので、オフ
セット有り無しで剛性は3.6倍変化する。この実施例
1の半導体装置を実装基板に半田で固定した後に熱スト
レスを受けても、半田接合部に生じる熱歪を外部リード
のL1部分の変形で吸収して実装信頼性を向上できる。
【0054】さらに、同一メモリ半導体チップを重ねた
積層半導体チップでメモリの容量を2倍にすることが可
能である。
【0055】さらにまた、逆方向ワイヤボンド法で積層
半導体チップ最上面から上に突出する金線の最頂上部ま
での高さDを低くかつ誤差の幅を小さく抑えることが出
来るので、金線が封止樹脂の表面に露出する不良を少な
くし、積層半導体チップ能動面から封止表面までの樹脂
厚み寸法を小さくできる。その結果、半導体チップの厚
みをさらに薄くすることができる。
【0056】実施例2.従来のTSOPの封止樹脂の厚
み1mmを、0.625mm厚みの半導体装置に適用し
た実施例2を図1と図2で説明する。
【0057】実施例2の積層半導体装置では、ダイパッ
ドとダイパッド吊りリードとを連続形成し、図2に示す
ように0.1mmのダイパッド沈めを設けた0.125
mm板厚のインナーリードと外部リードと連続形成した
リードフレームを用いる。図1に示すダイパッド11a
に厚み0.147mmのメモリ半導体チップ2個を0.
025mmの接合材で積層して階段状に固定した積層半
導体チップのパッドと対応するインナーリードとにワイ
ヤボンドしたあと、キャビテイ寸法を0.625mmに
構成した封止用の上金型と下金型とで樹脂封止すると、
図1に示すL4=0.345mmで、積層半導体チップ
の主面を覆う樹脂封止寸法が0.155mmで、L2=
0.500mmで全体の厚みがL2とダイパッド厚さ
0.125mmの和0.625mmの半導体装置を得
る。
【0058】ダイパッド沈めしたリードフレームを用い
る事。2個の同一メモリ半導体チップは主面と裏面とを
階段状にずらして固定して積層半導体チップを構成する
事。積層半導体チップの裏面はダイパッドの1面に固定
する事。積層半導体チップの上段側のパッドに逆方向ワ
イヤボンド法で、下段側のパッドには順方向ワイヤボン
ドする事。ダイパッドの裏面は封止樹脂の外表面に露出
して封止する事。により外部リードがダイパッド沈め分
封止樹脂に埋め込まれた実施の形態1に係わる積層半導
体装置を実施例1と実施例2で説明したが以下の適用も
できる。
【0059】実施の形態1は、下段側に対して上段側の
メモリ半導体チップを180度回転させたうえにさらに
一辺方向に階段状にずらして固定した積層半導体チップ
で説明したが、半導体チップの主面の直交する外周辺二
辺にパッドが配置された半導体チップを用いて下段側の
半導体チップに対して上段側の半導体チップを180度
面内回転させたうえにさらに直交する二辺方向にパッド
と重ならないように階段状にずらして固定した積層半導
体チップで、封止樹脂の外側面4面に外部リードを突出
したTQFP(Thin Quad Flat Pac
kage)型半導体装置1.4mmの略半分の厚みの超
薄型半導体装置に適用できる。
【0060】実施例1では、0.1mmのダイパッド沈
めを備えた0.125mm板厚のリードフレームを用い
て、積層半導体チップの固定面を0.075mm掘り込
んでダイパッドの板厚を0.05mmに薄くして、封止
樹脂の厚さを0.55mmとする超薄型の半導体装置を
説明したが、0.1mmのリードフレームで掘り込み量
を0.045mmにすると実施例1と全く同様に0.5
5mmの超薄型の半導体装置が得られる。
【0061】実施例2では、封止樹脂の厚さを0.55
mmに薄くする要求よりもTSOPの1mm以下であれ
ば価格を優先する場合に、価格が高価になるダイパッド
面加工を省略してダイパッド裏面とインナーリード裏面
とに0.1mm段差を備えた0.125mm板厚のリー
ドフレームを用いて0.625mmの超薄型の積層半導
体装置を示したが、0.1mmのリードフレームを用い
ると金型を変更することなく0.6mmの超薄型の積層
半導体装置が得られる。
【0062】実施の形態2.2個の同一メモリ半導体チ
ップで積層半導体チップを構成する場合に、下段側のメ
モリ半導体チップに対して上段側のメモリ半導体チップ
を単に平行に階段状にずらして固定した積層半導体チッ
プで超薄型半導体装置を構成する方法を実施の形態2で
説明する。
【0063】図6は、実施の形態2である半導体装置の
断面図。図7は、図6の封止樹脂を省略して示した平面
図。図8は実施の形態2である半導体装置の他の実施例
を示す断面図である。尚、実施の形態1で説明した同一
製造プロセスについては重複する部分の説明を省略す
る。
【0064】リードフレームは図6に示すように、実施
の形態1に用いるリードフレームのインナーリード17
の先端部分にエッチングもしくはプレス加工追加してイ
ンナーリード先端面17cに段差を形成する。ダイパッ
ド面11aは半導体チップを固定する領域の面11cが
エッチング加工で薄く形成されている。実施の形態2に
用いるリードフレームの構成で実施の形態1に用いるリ
ードフレームと同一の構成については説明を省略する。
【0065】図6に示す、第1の半導体チップ13の裏
面13bはダイパッド11の第1面11cに接合材12
を介して固定する。第2の半導体チップ15(第1の半
導体チップと同一寸法同一機能。)の裏面15bは第1
の半導体チップ13の主面13aに接着材14を介して
固定して積層半導体チップを構成する。このとき、半導
体チップ13と15とは図7に示すように同一の辺側に
パッドがくるように(図6では左側の1辺に構成。)重
ねた状態から、下段の第1の半導体チップ13に設けた
パッド10を重ねた上段側の第2の半導体チップ15が
覆わないように、上段の半導体チップをL3だけ半導体
チップを平行にずらせて階段状に固定する。
【0066】次に、半導体チップ13と15とに設けら
れたパッド10と20とはそれぞれ対応するインナーリ
ード17の先端面17cとインナーリードの第1面17
aに金属線16で逆方向ワイヤボンドする。図7には左
側に図示するインナーリード17にのみボールボンドさ
れて図7の右側に図示するインナーリードは接続しない
ダミーリードである。
【0067】ワイヤボンドは2回おこなう。最初のワイ
ヤボンドは、図6に示すリードフレーム17の段差の低
い先端部分17cにボールボンドしてループ高さAAで
対応する段差の低いパッド10にステッチボンドする。
必要な積層半導体チップの段差の低い半導体チップ13
のパッド10すべてに逆方向ワイヤボンドを行い最初の
ワイヤボンドを完了する。
【0068】次に、第2のワイヤボンドで、図6に示す
リードフレーム17の第1面17aにボールボンドをお
こなう。このとき最初のワイヤボンドでボールボンド1
6cされた位置よりも封止樹脂外側面寄りに位置をずら
してボールボンド16cを行う。その点からループ高さ
Aでほぼ直角に折り曲げて上段のパッド20の位置まで
平行に引き伸ばしてステッチボンドする。この逆方向ワ
イヤボンドを必要な上段側のパッド20全てにおこない
第2のワイヤボンドが完了する。
【0069】ワイヤボンドを完了すると、封止樹脂18
でインナーリード17と半導体チップ13と15と金属
線16接合材12と14とダイパッド11の裏面11b
を除く主要5面とを全て覆い外部リードを封止樹脂17
の封止境界側面より突出させると共にダイパッド11の
1面11bを封止樹脂外表面に露出して封止する。外部
リード19は先端部を切断した後成形すると図7に示す
実施の形態2に示す超薄型の半導体装置が得られる。
【0070】実施の形態2では、同一インナーリードに
位置をずらせてボールボンドされる金線16の一端は、
下段側のパッド10と上段側のパッド20とにステッチ
ボンドされ、金線の引き伸ばし配線部分は図7では平面
的に交差する。しかし、この交差部分を側面から見る
と、図6に示す空隙が確保される。この交差部分で接触
しても、実施の形態2の積層半導体チップであれば、金
線同士は電気的に同相、同極であり短絡の問題はない。
【0071】実施例1.実施の形態2に係わる積層半導
体装置を厚みが0.55mmの超薄型半導体装置に適用
した一例を実施例1で図6および図7で説明する。イン
ナーリード17とダイパッド11とダイパッド吊りリー
ドとタイバーとフレーム枠とセクションバーとその他T
SOPパッケージに用いられるリードフレームと同様に
構成した厚みが0.125mmのリードフレームを準備
する。
【0072】図6に示すダイパッド11の第1面11a
には図7に示す半導体チップ13を接合する領域を0.
075±0.025mmエッチングして掘り込み加工し
て接合面11cを形成し、ダイパッド11は対向する2
辺の各辺(長辺)を各2本ずつ一対の吊りリード11d
でリードフレームの枠部(図示せず。)に保持してい
る。
【0073】ダイパッド11と吊りリード11dを設け
た辺と直交した対向する2辺(短辺)の外周側には絶縁
隙間を設けて整列して配置したインナーリード17と外
部リード19とインナーリードとを連続形成してリード
フレームの枠部(図示せず。)に保持している。
【0074】ダイパッド11の第1の面11aとインナ
ーリード17の第1の面17aとは図6に示すL7=
0.1mmの段差を設ける。この段差はダイパッド吊り
リード11d部で折り曲げて0.1mmのダイパッド沈
めで形成する。
【0075】上記のリードフレームのインナーリード先
端部分には0.075mm削除して17c面を形成して
いる。
【0076】半導体チップ13と15は各々の能動面の
外周近傍一辺にパッド10と20を配置した厚みが0.
1475mmのメモリ半導体チップを板厚が0.05m
mで構成したダイパッド11C面に、厚みが0.025
mmの接合材12で固定する。下段側のメモリ半導体チ
ップ13の能動面13aと積層される上段側のメモリ半
導体チップ15との裏面15bとを厚みが0.025m
mの接合材14で固定すると、上段と下段のメモリ半導
体チップ13と15とのパッド10と20とが積層半導
体チップの外周1辺に平行にL3ずれて階段状に形成さ
れる。
【0077】積層半導体チップの上段側のパッド20は
対応するインナーリード17aよりL4=0.17mm
高いので、2回目のボールボンドはインナーリード17
a側にループ高さA=0.22mmで逆方向ワイヤボン
ドする。
【0078】一方、最初のワイヤボンドも、下段側のパ
ッド10がインナーリード17cの位置よりも0.07
25mm高く、金属線のループ高さ寸法A=0.18m
mが、メモリ半導体チップ15の厚み0.1475mm
と接合材の厚み0.025mmとの和0.1725mm
よりも高いので逆方向ワイヤボンドする。このため、ワ
イヤボンドで接続された金属線16の引き回し部分が平
面で交差する点における側面の隙間寸法は0.085m
m確保される。
【0079】図6で、積層半導体チップの上側主面から
ダイパッド裏面までの寸法は0.395mmなので、上
金型と下金型は半導体装置の厚みが0.550mmとす
るように封止樹脂注入空間(キャビテイ)を0.550
mmとする。下金型の底面にダイパッド底面11bを当
接して封止樹脂18を注入して封止工程を完了する。そ
の後、個片化工程と外部リードの成型工程を完了する
と、封止樹脂上表面から露出したダイパッドの裏面まで
の厚み寸法を0.550mmの超薄型でTSOP型の2
層積層半導体チップを内臓した半導体装置が得られる。
【0080】実施例1で、積層半導体チップの上側能動
面を覆う封止樹脂の厚み寸法は0.155mmで、半導
体チップ能動面からダイパッド裏面までの寸法が0.3
95mmで、量産される製造誤差、±0.044mmを
考慮しても積層半導体チップ能動面は最小でも0.11
1mm封止樹脂で覆われる。また、パッド面15aから
金線の最頂上部までの寸法は0.04mmで、金線の最
頂上部も最小0.071mm封止樹脂で覆われ、十分な
品質の確保ができる。
【0081】また、段差の低い半導体チップ13に逆方
向ワイヤボンドした金線はすべて積層半導体チップの厚
み寸法の範囲内に構成されるので、ボールボンド位置も
ステッチボンド位置も金線の最頂上部も封止樹脂に十分
覆われる。
【0082】実施例2.実施の形態2に係わる積層半導
体装置を板厚が0.125mmのより安価なリードフレ
ームを用いて、従来のTSOPの封止樹脂の厚み1.0
mmに対して0.625mm厚みの半導体装置を実施例
2で説明する。
【0083】実施の形態2と重複する説明を省略する。
段差を付けた積層半導体チップのパッドと対応するイン
ナーリードの先端2箇所に位置をずらせてA=0.22
mmとAA=0.15mmで逆方向ワイヤボンドする実
施例2の半導体装置は、ダイパッド11a面に0.07
5mm掘り込み加工を省略した分主面15a面が厚み方
向にずれる。これに関連して封止金型のキャビテイの寸
法を0.075mm大きく0.625mmにする。
【0084】実施例2を図8で説明する。板厚が0.1
25mmのダイパッドに厚みが0.147mmのメモリ
半導体チップ2個を0.025mmの接合材で階段状に
積層すると、L4=0.345mmで、積層半導体チッ
プの主面から樹脂封止最外面までの寸法が0.155m
mで、L2=0.5mmで全体の厚みを0.625mm
(=0.500+0.125)の半導体装置となる。
【0085】金属線引き回し部での交差点の図8に示す
金属線間の隙間は0.04mm(=0.22-0.15-
0.03)で十分な隙間が確保される。
【0086】実施の形態3.実施の形態3で、寸法が異
なる大小2個の半導体チップを上段側に小寸法の半導体
チップを下段側の半導体チップのパッドを覆い隠さない
ように接合材で固定した段差のある積層半導体チップの
裏面をダイパッドに固定した半導体装置を説明する。
【0087】実施の形態3では封止樹脂の4方向側面に
外部リードを突出した厚みを1.4mmで規格化されて
いるTQFP型半導体装置の封止樹脂の厚みが略半分の
半導体装置を得る方法を説明する。
【0088】図9は、実施の形態3である半導体装置の
断面図。図10は実施の形態3である半導体装置の他の
実施例を示す断面図である。尚、同一製造プロセスにつ
いて重複する部分の説明は省略する。
【0089】リードフレームは図9に示すように、リー
ドフレームのインナーリード17の先端部分をエッチン
グもしくはプレス加工をしてインナーリード先端面17
cに段差を形成する。ダイパッド面11aは半導体チッ
プを固定する領域の面11cを薄く形成したものであれ
ば、従来のTQFP半導体装置に用いるリードフレーム
であっても良い。なお、従来のTQFP用リードフレー
ムが備えるタイバーやフレーム枠やセクションバーや応
力吸収スリットや搬送穴等の説明は省略する。
【0090】図9に示す、第1の半導体チップ13の裏
面13bをダイパッド11の第1面11cに接合材12
で固定する。第2の半導体チップ15の裏面15bは第
1の半導体チップ13の主面13aに接着材14で固定
して積層半導体チップを構成する。このとき、半導体チ
ップ13と15とは図8に示すように、下段側の第1の
半導体チップ13に設けたパッド10を重ねた上段側の
第2の半導体チップ15が覆わない寸法の小さな半導体
チップを上段側の半導体チップ15として図8に示すよ
うに積層して階段状に固定する。
【0091】次に、第1および第2の半導体チップ13
と15とに設けられたパッド10と20とはそれぞれ対
応するインナーリード17の先端面17cとインナーリ
ードの第1面17aに金属線16で逆方向ワイヤボンド
して電気的に接続する。
【0092】ワイヤボンドは2回に分けておこなわれ
る。最初におこなうワイヤボンドは、リードフレーム1
7の段差の低い先端部分17cと積層半導体チップの段
差の低い半導体チップ13のパッド10とをループ高さ
AAで逆方向ワイヤボンドする。積層半導体チップの段
差の低い半導体チップ13のパッド10のすべてに逆方
向ワイヤボンドを行い最初のワイヤボンドを完了する。
【0093】次に、第2回目のワイヤボンドをリードフ
レーム17の第1面17aにボールボンドをおこなう。
このとき先端部分17cには最初のワイヤボンドでボー
ルボンド16cがなされている位置よりも封止樹脂の外
表面寄りに位置をずらして行う。その点からループ高さ
Aの位置でほぼ直角に折り曲げて上段側のパッド位置ま
で平行に引き伸ばしてステッチボンドする。この逆方向
ワイヤボンドを全て完了するとワイヤボンド工程が完了
する。
【0094】ワイヤボンドされた後に、封止金型に設け
たキャビテイに封止材料18を注入して、インナーリー
ド17と半導体チップ13と15と金属線16aと16
bと接合材12と14とダイパッド11の主要5面とを
全て覆い外部リード19を封止樹脂17の封止境界側面
より突出させると共にダイパッド11の裏面11bを封
止樹脂外表面に露出して封止する。外部リード19はリ
ードフレーム枠と連続する先端部を切断した後成形して
図8に示す半導体装置を得る。
【0095】実施の形態3による半導体装置では、半導
体チップに設けたパッドの数とインナーリードの数が異
なる場合、一本のインナーリード先端部の位置をずらせ
た2箇所にボールボンドする場合と1箇所にボールボン
ドする場合とが混在する。各金線16の各ステッチボン
ドは、下段側のパッド10と上段側のパッド20との対
応する位置に接続する。金属線の交差部分は寸法と機能
が異なる半導体チップを重ねて階段状の積層半導体チッ
プとしたので、同極、同相の金線同士が交差するとは限
らないために金線同士は3次元的には必ず側面図8に示
す空隙を設ける。
【0096】実施の形態3に係わる半導体装置は、実施
の形態1と実施の形態2と同様に、積層半導体チップの
厚みL4とダイパッド厚みと積層半導体チップの最上面
から封止樹脂の外表面までの寸法の和が積層半導体装置
の厚みとなる。
【0097】実施例1.実施の形態3に係わる積層半導
体装置を、実施例1で、半導体装置の厚み0.55mm
に適用した一例を、一辺が10mmの正方形周辺パッド
配置半導体チップと一辺が8mmの正方形周辺パッド配
置半導体チップを各半導体チップの中心点を一致させて
積層した積層半導体チップを用いて説明する。
【0098】板厚が0.125mmのリードフレームを
準備し、図9に示すダイパッド11の第1面11aの半
導体チップ13を接合する領域を0.075mmエッチ
ングで削除して、板厚を0.05mmに薄くしている。
ダイパッド11は4角部を4本の吊りリードでリードフ
レームの枠部に保持している。(図示せず。)
【0099】ダイパッド11の外周側には絶縁隙間を設
けてダイパッド11を囲繞してインナーリード17先端
部を整列配置し外部リード19とインナーリード17と
は連続形成してリードフレームの枠部に保持している。
【0100】ダイパッド11の第1の面11aとインナ
ーリード17の第1の面17aとはダイパッド吊りリー
ド部で折り曲げてダイパッド沈めでL7=0.1mmの
段差を設けている。
【0101】リードフレームのインナーリード先端部分
にはエッチング加工でインナーリード17c面をインナ
ーリードの第1面17aよりも0.075mm削除して
低い段差を形成している。
【0102】各々主面の外周辺に沿ってパッド10,2
0を配置した厚みが0.1475mmの半導体チップ1
3,15をダイパッド11C面に厚みが0.025mm
の接合材12で固定する。積層半導体チップは下段側の
主面13aと上段側の裏面15bとを厚みが0.025
mmの接合材14で中心点を一致させて固定すると、上
段側の半導体チップ15と下段側の半導体チップ13と
の一辺の寸法差は2mmなのでL3=1mmだけずれた
階段状に固定される。
【0103】この積層半導体チップの上段側のパッド2
0と対応するL8=0.17mm低い位置のインナーリ
ード17aとは2回目の逆方向ワイヤボンドをループ高
さA=0.22mmでおこなう。
【0104】一方、最初のワイヤボンドは、下段側のパ
ッド10がインナーリード17cの位置よりも0.04
75mm高いので、ループ高さ寸法AA=0.15mm
で逆方向ワイヤボンドする。半導体チップ15の厚み
0.1475mmと接合材の厚み0.025mmとの和
が0.1725mmであるから1回目と2回目との金属
線間の隙間は0.115mm確保される。
【0105】実施例1では、積層半導体チップの上側能
動面(主面)からダイパッド裏面までの寸法はL4=
0.345±0.024mmとダイパッドの厚み0.0
5±0.02mmとの和で0.395±0.044mm
となるので、上金型と下金型で封止樹脂注入空間(キャ
ビテイ)を0.550mm設けて、下金型の底面にダイ
パッド底面11bを当接して封止樹脂で封止すると、封
止樹脂上表面から露出したダイパッドの裏面までの厚み
寸法を0.550mmのTQFP型の2層に半導体チッ
プを積層した半導体装置が得られる。
【0106】以上、実施例1で説明した半導体装置で
は、積層半導体チップの上側主面を覆う封止樹脂の厚み
寸法は0.155mm(0.155=0.550-0.
395)となる。積層半導体チップ能動面からダイパッ
ド裏面までの寸法は0.395で量産される製造誤差、
±0.044mmを考慮しても積層半導体チップ能動面
は最小でも0.111mm封止樹脂で覆われる。また、
上段側の主面15aから金線の最頂上部までの寸法は、
0.05mmで、金線の最頂上部も最小0.061mm
封止樹脂で覆われ、十分な品質の確保ができる。
【0107】また、積層半導体チップの段差の低い半導
体チップ13のパッド10に逆方向ワイヤボンドした金
線はボールボンド位置もステッチボンド位置も金線の最
頂上部もすべて積層半導体チップの厚み寸法L4の範囲
内でおこなわれるので封止樹脂で十分覆われる。
【0108】実施例2.ダイパッドとインナーリード先
端部とを板厚が0.125mmで構成したより安価なリ
ードフレームで従来のTQFPの封止樹脂の厚み1.4
mmに対して略1/2厚みの薄い積層半導体装置を実施
例2で説明する。実施例1で説明した積層半導体チップ
と同一構成同一製造プロセスの説明は省略する。
【0109】実施例2では、ダイパッド11a面に半導
体チップ13の裏面13bを接合材12で固定する。こ
のため、0.075mm掘り込み加工がなく、また、イ
ンナーリードの先端部分を0.075mm削除していな
い。そのため1回目の逆方向ワイヤボンドのボールボン
ドをAA=0.15mmのループ高さでインナーリード
17a面におこない、2回目の逆方向ワイヤボンドのル
ープ高さをA=0.22mmでおこなうと、交差部分を
側面から見た隙間寸法は0.04mmとなる。
【0110】この隙間寸法を実施例1と同様に0.11
5mm確保するためには2回目のワイヤボンドのループ
高さをA=0.295mmとする。そのため、封止する
金型のキャビテイ寸法を0.15mm大きく形成して封
止して封止樹脂の厚みが0.7mmの積層半導体装置を
得る。
【0111】実施例2の積層半導体装置は0.125m
mの板厚のダイパッドとインナーリードで、キャビテイ
寸法を0.7mmで構成した封止用の上金型と下金型と
で樹脂封止して、ダイパッドに半導体チップの厚み0.
147mmと0.025mmの接合材各2個ずつとで階
段状に積層固定してL4=0.345mm、積層半導体
チップの主面15aから樹脂封止最外面までの寸法0.
23mm、L2=0.575mmで積層半導体装置の全
体厚み0.7mm(=0.575+0.125)として
いる。
【0112】積層半導体チップの裏面をダイパッド沈め
したダイパッドに固定して積層半導体チップの上段パッ
ドには逆方向ワイヤボンド法でワイヤボンドする事。ダ
イパッドの裏面を下金型に接触させて樹脂封止すると、
ダイパッドが封止樹脂の外表面に露出した外部リードが
ダイパッド沈め分封止樹脂に埋め込まれた従来よりも薄
い半導体装置が得られる。
【0113】実施例2は、封止樹脂の厚さが1.4mm
のTQFPを0.125mm板厚のリードフレームに2
個積層した積層半導体チップで説明したが、封止樹脂の
厚さの制限がなく機能の追加もしくは容量の増加の要求
が優先する場合積層半導体チップは3段または多段に重
ねて積層半導体チップを構成しても従来の技術で達成で
きない封止厚み寸法の薄い半導体装置を得ることができ
る。
【0114】この発明を最も安価に入手可能な1枚のリ
ードフレームで説明したが、積層半導体チップを支持す
るダイパッド部を高価ではあっても単独にダイパッドフ
レームでインナーリードフレームと分離して構成して
も、また、リードフレームの板厚よりも薄く構成できる
積層基板で代替しても、テープ基板で代替しても同様の
効果を奏する。
【0115】積層半導体チップを構成するときに配線が
必要なパッドを塞がず階段状に段差の異なる主面にパッ
ドを露出できればよく、メモリ半導体チップに限らずど
のような機能の半導体チップでも寸法が同一でも異なっ
ていても同様の効果を奏する。
【0116】積層半導体チップを構成する上段側の半導
体チップのパッドは積層半導体チップの表面に露出する
ので周辺パッド配置の半導体チップに限らずセンターパ
ッド配置の半導体チップであっても主面に分散して配置
された半導体チップでも同様の効果を奏する。
【0117】積層半導体チップの形成において上段の半
導体チップを下段の半導体チップに対して面内180度
回転して直角2方向に平行移動させて下段側のパッドを
露出するように階段状にずらして固定しても同様の効果
を奏する。
【0118】積層半導体チップの形成において上段の半
導体チップを下段の半導体チップに対して直角2方向に
平行移動させ下段側のパッドを直角2辺に露出するよう
に階段状にずらして固定しても同様の効果を奏する。
【0119】積層半導体チップの形成において上段のパ
ッドの配置には関係なく寸法が下段の周辺にパッドが配
置された半導体チップの寸法より小さく上段と下段の各
半導体チップの中心点は一致させても一致させなくて
も、下段側のパッドが露出するように階段状にずらして
固定したものであれば同様の効果を奏する。
【0120】実施の形態1と実施の形態2と実施の形態
3とでダイパッド沈めしたダイパッド寸法が半導体チッ
プ寸法より大きなダイパッドで説明したが、半導体チッ
プよりもダイパッドの寸法が小さな小ダイパッドでも、
また、額縁状のダイパッド吊りリード補強を備えた額縁
つき小ダイパッドであっても同様の効果を奏する。
【0121】
【発明の効果】この発明は以上説明したように構成され
ているので、以下に示すような効果を奏する。
【0122】この発明は、ダイパッドの一面が封止樹脂
外面に露出しダイパッド沈めされた分外部リードが封止
樹脂側面の中心からずれて突出したので半導体装置の封
止樹脂厚みを薄くできかつ実装後の熱歪に対する寿命を
長くできる効果がある。
【0123】また、TSOP型で半導体装置の厚みを薄
く、かつ、実装後の熱歪に対する寿命を長くできる効果
がある。
【0124】また、TQFP型で半導体装置の厚みを薄
く、かつ、実装後の熱歪に対する寿命を長くできる効果
がある。
【0125】さらにまた、半導体装置の厚みをより薄く
でき、かつ、実装後の熱歪に対する寿命を長くできる効
果がある。
【0126】また、半導体装置の厚みをさらにより薄く
でき、かつ、実装後の熱歪に対する寿命を長くできる効
果がある。
【0127】また、金属線の長さは略L字状に最短で構
成できて、かつ、半導体装置の厚みを薄くできる効果が
ある。
【図面の簡単な説明】
【図1】 実施の形態1である半導体装置の断面図。
【図2】 実施の形態1である半導体装置の図1と直
交する断面図。
【図3】 実施の形態1である半導体装置の封止樹脂
を省略して示す平面図。
【図4】 金属線の側面図。
【図5】 実施の形態1である半導体装置の他の実施
例を示す断面図。
【図6】 実施の形態2である半導体装置の断面図。
【図7】 実施の形態2である半導体装置の封止樹脂
を省略して示す平面図。
【図8】 実施の形態2である半導体装置の他の実施
例を示す断面図。
【図9】 実施の形態3である半導体装置の断面図。
【図10】 実施の形態3である半導体装置の他の実施
例を示す断面図。
【図11】 従来の半導体装置の断面図。
【符号の説明】
10 下段(第1)の半導体チップの主面(能動面)
のパッド 11 ダイパッド 11a ダイパッドの表面(第1面) 11b ダイパッドの裏面(第2面) 11d ダイパッド吊りリード 11e ダイパッド吊りリードの切断面 13 下段(第1)の半導体チップ 13a 下段(第1)の半導体チップの主面(能動
面) 13b 下段(第1)の半導体チップの裏面 14 接合材 15 上段(第2)の半導体チップ 15a 上段(第2)の半導体チップの主面(能動
面) 15b 上段(第2)の半導体チップの裏面 16 金属線 16c 金属線のボールボンド 16d 金属線のステッチボンド 17 インナーリード 17a インナーリードの第1面(表面) 17b インナーリードの第2面(裏面) 17c インナーリード表面の先端部に設けた薄い平
面 18 封止樹脂 19 アウターリード(外部リード) 20 上段(第2)の半導体チップの主面(能動面)
のパッド
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 23/50

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 パッドを配置した主面とそれに対向する
    裏面とをそれぞれ備え、前記パッドが重ならないように
    階段状にずらせて下段の半導体チップの主面と上段の半
    導体チップの裏面とを接合材で固定した積層半導体チッ
    プと、外部リードが連続形成されたインナーリードと、
    ダイパッド沈めしたダイパッド吊りリードが連続形成さ
    れたダイパッドと、接合材と金属線と封止材とを備え、
    前記ダイパッドの一面に前記積層半導体チップの裏面を
    接合材で固定し、前記積層半導体チップのパッドと対応
    する前記インナーリードとを前記金属線で逆方向ワイヤ
    ボンドして接続し、前記インナーリードと前記積層半導
    体チップと前記金属線と前記接合材と前記ダイパッドの
    主要5面とを前記封止材で覆い、前記ダイパッドの裏面
    を前記封止樹脂外面に露出し、前記外部リードを前記封
    止樹脂側面から突出し、前記ダイパッドの切り離し面が
    前記封止樹脂側面に露出した半導体装置。
  2. 【請求項2】 積層半導体チップは、上段の半導体チッ
    プを180度面内回転させてかつ階段状にずらして積層
    し、下段の半導体チップのパッドと重ならないように固
    定した請求項1に記載の半導体装置。
  3. 【請求項3】 積層半導体チップは異なる寸法の半導体
    チップで、搭載される下段の半導体チップの主面に設け
    たパッドを、搭載する上段の半導体チップの外周領域に
    露出した請求項1に記載の半導体装置。
  4. 【請求項4】 ダイパッドの板厚を薄くした部分に積層
    半導体チップの裏面を接合材で固定した、請求項1ない
    し請求項3のいずれかに記載の半導体装置。
  5. 【請求項5】 インナーリード先端部分に薄い板圧の段
    差を備えた請求項1ないし請求項4のいずれかに記載の
    半導体装置。
  6. 【請求項6】 積層半導体チップの積層厚み範囲に位置
    するインナーリードの一面に金属線の一端をボールボン
    ドして、前記積層半導体チップの上段の半導体チップの
    主面に設けたパッドに金属線の他端をステッチボンドし
    た、請求項1ないし請求項5のいずれかに記載の半導体
    装置。
JP2001029342A 2001-02-06 2001-02-06 半導体装置 Withdrawn JP2002231882A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2001029342A JP2002231882A (ja) 2001-02-06 2001-02-06 半導体装置
US09/877,038 US6353265B1 (en) 2001-02-06 2001-06-11 Semiconductor device
DE2001136283 DE10136283A1 (de) 2001-02-06 2001-07-25 Halbleiteranordnung
TW90121747A TW499722B (en) 2001-02-06 2001-09-03 Semiconductor device
KR10-2001-0063891A KR100445502B1 (ko) 2001-02-06 2001-10-17 반도체 장치
CNB011357762A CN1197156C (zh) 2001-02-06 2001-10-17 半导体设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001029342A JP2002231882A (ja) 2001-02-06 2001-02-06 半導体装置

Publications (1)

Publication Number Publication Date
JP2002231882A true JP2002231882A (ja) 2002-08-16

Family

ID=18893701

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001029342A Withdrawn JP2002231882A (ja) 2001-02-06 2001-02-06 半導体装置

Country Status (6)

Country Link
US (1) US6353265B1 (ja)
JP (1) JP2002231882A (ja)
KR (1) KR100445502B1 (ja)
CN (1) CN1197156C (ja)
DE (1) DE10136283A1 (ja)
TW (1) TW499722B (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005167004A (ja) * 2003-12-03 2005-06-23 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2008186889A (ja) * 2007-01-29 2008-08-14 Denso Corp 半導体装置
JP2009252815A (ja) * 2008-04-02 2009-10-29 Toppan Printing Co Ltd 複合リードフレーム構造体及び半導体装置
US7745932B2 (en) 2007-06-20 2010-06-29 Samsung Electronics Co., Ltd. Semiconductor package, semiconductor package module including the semiconductor package, and methods of fabricating the same
US8193626B2 (en) 2007-06-20 2012-06-05 Samsung Electronics Co., Ltd. Semiconductor package including multiple chips and separate groups of leads
US8643175B2 (en) 2011-07-21 2014-02-04 Samsung Electronics Co., Ltd. Multi-channel package and electronic system including the same
KR101568034B1 (ko) * 2007-12-14 2015-11-10 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치
US9502345B2 (en) 2008-05-21 2016-11-22 Samsung Electronics Co., Ltd. Ball-grid-array package, electronic system and method of manufacture

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7157314B2 (en) * 1998-11-16 2007-01-02 Sandisk Corporation Vertically stacked field programmable nonvolatile memory and method of fabrication
US8575719B2 (en) 2000-04-28 2013-11-05 Sandisk 3D Llc Silicon nitride antifuse for use in diode-antifuse memory arrays
US6888750B2 (en) * 2000-04-28 2005-05-03 Matrix Semiconductor, Inc. Nonvolatile memory on SOI and compound semiconductor substrates and method of fabrication
JP5792918B2 (ja) 2000-08-14 2015-10-14 サンディスク・スリー・ディ・リミテッド・ライアビリティ・カンパニーSandisk 3D Llc 高集積メモリデバイス
JP2002124626A (ja) * 2000-10-16 2002-04-26 Hitachi Ltd 半導体装置
US6858922B2 (en) * 2001-01-19 2005-02-22 International Rectifier Corporation Back-to-back connected power semiconductor device package
US7352199B2 (en) * 2001-02-20 2008-04-01 Sandisk Corporation Memory card with enhanced testability and methods of making and using the same
US6897514B2 (en) * 2001-03-28 2005-05-24 Matrix Semiconductor, Inc. Two mask floating gate EEPROM and method of making
JP2002343932A (ja) * 2001-05-17 2002-11-29 Mitsubishi Electric Corp 半導体装置と半導体装置の製造方法
US6843421B2 (en) 2001-08-13 2005-01-18 Matrix Semiconductor, Inc. Molded memory module and method of making the module absent a substrate support
US6841813B2 (en) * 2001-08-13 2005-01-11 Matrix Semiconductor, Inc. TFT mask ROM and method for making same
US6593624B2 (en) 2001-09-25 2003-07-15 Matrix Semiconductor, Inc. Thin film transistors with vertically offset drain regions
US6525953B1 (en) 2001-08-13 2003-02-25 Matrix Semiconductor, Inc. Vertically-stacked, field-programmable, nonvolatile memory and method of fabrication
JP2003101204A (ja) * 2001-09-25 2003-04-04 Nec Kansai Ltd 配線基板及び配線基板の製造方法並びに電子部品
US6624485B2 (en) 2001-11-05 2003-09-23 Matrix Semiconductor, Inc. Three-dimensional, mask-programmed read only memory
US7190060B1 (en) 2002-01-09 2007-03-13 Bridge Semiconductor Corporation Three-dimensional stacked semiconductor package device with bent and flat leads and method of making same
US6936495B1 (en) 2002-01-09 2005-08-30 Bridge Semiconductor Corporation Method of making an optoelectronic semiconductor package device
US6891276B1 (en) 2002-01-09 2005-05-10 Bridge Semiconductor Corporation Semiconductor package device
US6987034B1 (en) 2002-01-09 2006-01-17 Bridge Semiconductor Corporation Method of making a semiconductor package device that includes singulating and trimming a lead
US6731011B2 (en) 2002-02-19 2004-05-04 Matrix Semiconductor, Inc. Memory module having interconnected and stacked integrated circuits
US6509637B1 (en) * 2002-03-08 2003-01-21 Amkor Technology, Inc. Low profile mounting of thick integrated circuit packages within low-profile circuit modules
US6853049B2 (en) 2002-03-13 2005-02-08 Matrix Semiconductor, Inc. Silicide-silicon oxide-semiconductor antifuse device and method of making
US7145223B2 (en) * 2002-05-22 2006-12-05 Matsushita Electric Industrial Co., Ltd. Semiconductor device
US6737675B2 (en) 2002-06-27 2004-05-18 Matrix Semiconductor, Inc. High density 3D rail stack arrays
US6919620B1 (en) * 2002-09-17 2005-07-19 Amkor Technology, Inc. Compact flash memory card with clamshell leadframe
DE10243981B4 (de) * 2002-09-20 2015-06-03 Robert Bosch Gmbh Elektronische Baueinheit, insbesondere Regler für Generatoren in Kraftfahrzeugen
US20050067694A1 (en) * 2003-09-30 2005-03-31 Pon Florence R. Spacerless die stacking
JP2005150456A (ja) * 2003-11-17 2005-06-09 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2005150647A (ja) * 2003-11-20 2005-06-09 Renesas Technology Corp 半導体装置及びその製造方法
KR100543729B1 (ko) * 2004-03-24 2006-01-20 아바고테크놀로지스코리아 주식회사 열 방출 효율이 높고 두께는 물론 크기를 감소시킨 고주파모듈 패키지 및 그 조립 방법
US6933223B1 (en) 2004-04-15 2005-08-23 National Semiconductor Corporation Ultra-low loop wire bonding
US20060027901A1 (en) * 2004-08-09 2006-02-09 Ming-Sung Tsai Stacked chip package with exposed lead-frame bottom surface
US7446396B2 (en) * 2005-02-10 2008-11-04 Stats Chippac Ltd. Stacked integrated circuit leadframe package system
JP2006278913A (ja) * 2005-03-30 2006-10-12 Toyota Motor Corp 回路装置とその製造方法
JP4674113B2 (ja) * 2005-05-06 2011-04-20 Okiセミコンダクタ株式会社 半導体装置及びその製造方法
JP2007129182A (ja) 2005-05-11 2007-05-24 Toshiba Corp 半導体装置
CN100411170C (zh) * 2005-05-30 2008-08-13 矽品精密工业股份有限公司 多芯片堆栈结构
US7727816B2 (en) 2006-07-21 2010-06-01 Stats Chippac Ltd. Integrated circuit package system with offset stacked die
JP2008033724A (ja) * 2006-07-31 2008-02-14 Mitsumi Electric Co Ltd シングル・チップ半導体集積回路装置の製造方法、プログラムデバッグ方法、マイクロコントローラの製造方法
JP5110247B2 (ja) * 2006-07-31 2012-12-26 ミツミ電機株式会社 半導体集積回路装置
US7618848B2 (en) * 2006-08-09 2009-11-17 Stats Chippac Ltd. Integrated circuit package system with supported stacked die
JP2008085002A (ja) * 2006-09-27 2008-04-10 Sanyo Electric Co Ltd 半導体装置およびその製造方法
TW200820402A (en) * 2006-10-26 2008-05-01 Chipmos Technologies Inc Stacked chip packaging with heat sink struct
US7635913B2 (en) * 2006-12-09 2009-12-22 Stats Chippac Ltd. Stacked integrated circuit package-in-package system
US7772683B2 (en) * 2006-12-09 2010-08-10 Stats Chippac Ltd. Stacked integrated circuit package-in-package system
US8304874B2 (en) 2006-12-09 2012-11-06 Stats Chippac Ltd. Stackable integrated circuit package system
TWI327365B (en) * 2007-01-19 2010-07-11 Chipmos Technologies Inc Zigzag-stacked chip package structure
US20090091009A1 (en) * 2007-10-03 2009-04-09 Corisis David J Stackable integrated circuit package
US8399973B2 (en) 2007-12-20 2013-03-19 Mosaid Technologies Incorporated Data storage and stackable configurations
US9627395B2 (en) 2015-02-11 2017-04-18 Sandisk Technologies Llc Enhanced channel mobility three-dimensional memory structure and method of making thereof
US9478495B1 (en) 2015-10-26 2016-10-25 Sandisk Technologies Llc Three dimensional memory device containing aluminum source contact via structure and method of making thereof
CN108155158A (zh) * 2017-12-22 2018-06-12 中国电子科技集团公司第四十七研究所 大容量存储器电路的3d封装结构

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04302164A (ja) 1991-03-29 1992-10-26 Fujitsu Ltd 半導体装置
JP3203200B2 (ja) 1997-03-10 2001-08-27 三洋電機株式会社 半導体装置
JP3359846B2 (ja) * 1997-07-18 2002-12-24 シャープ株式会社 半導体装置
JP3077668B2 (ja) * 1998-05-01 2000-08-14 日本電気株式会社 半導体装置、半導体装置用リードフレームおよびその製造方法
KR100277438B1 (ko) * 1998-05-28 2001-02-01 윤종용 멀티칩패키지
JP2000156464A (ja) 1998-11-20 2000-06-06 Hitachi Ltd 半導体装置の製造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005167004A (ja) * 2003-12-03 2005-06-23 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2008186889A (ja) * 2007-01-29 2008-08-14 Denso Corp 半導体装置
US7745932B2 (en) 2007-06-20 2010-06-29 Samsung Electronics Co., Ltd. Semiconductor package, semiconductor package module including the semiconductor package, and methods of fabricating the same
US8193626B2 (en) 2007-06-20 2012-06-05 Samsung Electronics Co., Ltd. Semiconductor package including multiple chips and separate groups of leads
KR101568034B1 (ko) * 2007-12-14 2015-11-10 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치
JP2009252815A (ja) * 2008-04-02 2009-10-29 Toppan Printing Co Ltd 複合リードフレーム構造体及び半導体装置
US9455217B2 (en) 2008-05-21 2016-09-27 Samsung Electronics Co., Ltd. Semiconductor package including multiple chips and separate groups of leads
US9502345B2 (en) 2008-05-21 2016-11-22 Samsung Electronics Co., Ltd. Ball-grid-array package, electronic system and method of manufacture
US8723333B2 (en) 2009-03-17 2014-05-13 Samsung Electronics Co., Ltd. Semiconductor package including multiple chips and separate groups of leads
US8901750B2 (en) 2009-03-17 2014-12-02 Samsung Electronics Co., Ltd. Semiconductor package including multiple chips and separate groups of leads
US8643175B2 (en) 2011-07-21 2014-02-04 Samsung Electronics Co., Ltd. Multi-channel package and electronic system including the same

Also Published As

Publication number Publication date
KR20020065326A (ko) 2002-08-13
CN1368760A (zh) 2002-09-11
KR100445502B1 (ko) 2004-08-21
DE10136283A1 (de) 2002-08-22
US6353265B1 (en) 2002-03-05
CN1197156C (zh) 2005-04-13
TW499722B (en) 2002-08-21

Similar Documents

Publication Publication Date Title
JP2002231882A (ja) 半導体装置
JP3205235B2 (ja) リードフレーム、樹脂封止型半導体装置、その製造方法及び該製造方法で用いる半導体装置製造用金型
JP3781913B2 (ja) マルチチップパッケージ
US9583455B2 (en) Semiconductor device
KR100477020B1 (ko) 멀티 칩 패키지
JP4674113B2 (ja) 半導体装置及びその製造方法
JP5529371B2 (ja) 半導体装置及びその製造方法
JP4195804B2 (ja) デュアルダイパッケージ
US6965154B2 (en) Semiconductor device
JP4525277B2 (ja) 半導体装置
US7126209B2 (en) Lead frame, resin-encapsulated semiconductor device, and method of producing the same
JPH10270626A (ja) 半導体装置およびその製造方法
JP6603169B2 (ja) 半導体装置の製造方法および半導体装置
JP3670853B2 (ja) 半導体装置
JP3497775B2 (ja) 半導体装置
US20090289361A1 (en) Semiconductor device and method of manufacturing a semiconductor device
JP2010177272A (ja) 半導体装置及びその製造方法
JP2005167286A (ja) 半導体装置およびその製造方法
KR100422608B1 (ko) 적층칩패키지
JP2011210936A (ja) 半導体装置の製造方法および半導体装置
JP2003347504A (ja) 半導体装置及びその製造方法
JP2000091490A (ja) 半導体装置
JP2011054626A (ja) 半導体装置およびその製造方法
JP2008041999A (ja) 半導体装置およびその製造方法
JP2001332684A (ja) 樹脂封止型半導体装置及びその製造方法

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20060123

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20060228

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20071101

A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20080513