KR20020065326A - 반도체 장치 - Google Patents

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미치이카즈나리
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미쓰비시덴키 가부시키가이샤
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Abstract

본 발명은, 배치한 패드의 주표면과 이면을 구비한 반도체 칩으로, 상단 반도체 칩의 이면을 하단 반도체 칩의 주표면에 고정하고 계단형으로 이동하여 그 패드를 덮지 않도록 하고, 그 적층 반도체 칩의 이면을 다이패드 싱크가 설치된 리드 프레임의 다이패드의 일면에 고정하여 형성된 적층 반도체 장치를 제공하고자 한다. 이 적층 반도체 칩의 패드와 대응하는 내부 리드는, 역방향 와이어 본딩으로 금속선을 통해 접속되고, 내부 리드, 적층 반도체 칩, 금속선, 접합재 및 다이패드의 5개의 주표면은 봉지수지의 외면으로부터 다이패드의 이면을 노출하도록 봉지재로 덮여 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 칩을 적층하여 구성하는 반도체 장치의 봉지 두께의 감소에 관한 것이다.
종래, 카메라, 캠코더 등의 기억매체로서 사용하는 콤팩트 플래시 카드와 같은 플래시 메모리 카드는, 그 카드의 비교적 넓은 공간을 허용하고 표준형 패키지 두께 크기가 최대 1.2mm인 TSOP(Thin Small Outline Package)가 사용되고 있다. 최근, 보다 소형의 플래시 카드가 개발되고, 카드내의 공간이 감소되어 패키지의 두께는 표준 TSOP의 약 반 정도의 감소가 요구되고 있다. 또한, 대용량화의 요구도 강하다. 단일 반도체 칩으로 대용량화를 할 수 없는 경우, 2개의 반도체 칩을 봉지재로 봉지한 MCP(Multi Chip Package)이라고 불리는 반도체 장치가 개발되었다.
도 11은, 예를 들면, 일본국 특개평 10-506226호 공보에 나타낸 종래의 한 장의 리드 프레임에 설치된 다이패드의 2면에 2개의 반도체 칩을 접합하여서 2개의 반도체 칩을 탑재하여 구성한 MCP의 단면도이다.
다이패드(1)의 제 1 면(즉, 도 11에서 다이패드(1)의 상측에 도시됨)에 접합재(2)를 통해 반도체 칩(3)과 접합된다. 다이패드(1)의 제 2 면(도 11에서 다이패드(1)의 하측에 도시됨)에 접합재(4)를 통해 반도체 칩(5)과 접합된다. 도 11에서, 적층 반도체 칩(양 능동면을 갖는 반도체 칩)은, 능동면 3a와 능동면 5a가 최상면과 최하면 사이에 각각 다이패드(1)와 접합재(2, 4)를 끼우도록 구성되어 있다.
금선(6)의 일단을 능동면(3a, 5a)에 설치된 패드(도시하지 않음)에 볼 본드(6c)를 통해 접속한다. 금선(6)의 다른 일단을 내부 리드(7)의 한 면(7a)과 내부 리드(7)의 타면(7b)에 접속하여 스티치(stitch) 본드(6d)의 위치를 이동시킨다. 이 반도체 칩(3, 5) 위에 설치된 패드에 볼 본드(6c)를 하고, 내부 리드(7)에 스티치 본드(6d)를 하는 와이어 본딩 방법은, 종래, 일반적으로 행해지고 있고, 순방향 와이어 본딩법이라고 불린다.
도 11에서, 봉지수지(8)로 금선(6)의 최정상부(6a, 6b)를 E 치수만큼 덮어 밀봉 보호한다. 도 11에 나타낸 능동면(3a)으로부터 상향으로 연장된 금선의 최정상부(6a)의 높이 치수 A와, 적층 반도체 칩의 두께 B(반도체 칩(3, 5), 접합재(2, 4) 및 다이패드(1)와의 합), 능동면(5a)으로부터 하향으로 연장된 금선의 최정상부(6b)의 높이 치수 A 및 금선(6)의 최정상부를 덮는 E 치수의 합 E+A+B+A+E는, MCP 전체의 두께 치수가 된다.
이상에서 설명한 종래의 반도체 장치에 있어서, 적층 반도체 칩의 두께 B는, 반도체 칩(3, 5), 접합재(2, 4) 및 다이패드(1)의 두께의 합이 되므로, 다이패드(1)의 두께는 양면 반도체 칩을 두껍게 하는 결점이 있었다.
또한, 순방향 와이어 본딩법에서는, 볼 본드(6c)의 위치와 금선의 최정상부(6a 또는 6b) 사이의 치수 A와 볼 본드(6c)의 위치로부터 금속선의 최정상부(6a)까지의 치수 C의 합 D=A+C는, 스티치 본드 위치에서 금선의 최정상부까지의 높이 치수로 주어지고, 그러한 치수 A는 상기 높이 치수와 중복하여 금선이 그 치수만큼 더 길게 연장된다는 결점이 있다.
또한, 패드 배열이 반도체 칩의 능동면의 중앙에 배열된 중앙 패드 배치 반도체 칩을 사용하여 순방향 와이어 본딩하면, 적층 반도체 칩의 외주변에 금선이 접촉하기 때문에 그 반도체 칩에 와이어 본딩할 수 없는 결점이 있었다.
종래의 구성으로 반도체 장치의 두께를 0.5mm로 얇게 하고자 하는 경우, 2장의 접합재 두께 2×0.025mm, 금속선 루프 높이 A=0.15mm에서 0.18mm 및 리드 프레임 판 두께 0.125mm를 고려하면, 적층 반도체 칩의 두께를 0.025mm 이하로 감소시키지 않으면 금속선(6)이 봉지수지(8)의 외표면으로부터 노출하는 문제가 있다.
반도체 칩의 두께가 0.1mm 이하로 감소되는 경우, 웨이퍼의 연마가 곤란해지는 문제와, 연마한 후 웨이퍼 반송시의 파손 문제와, 웨이퍼를 개개의 칩으로 나눌 때의 파손 문제와, 그 나누어진 반도체 칩을 조립할 때의 파손 문제 등을 일으킨 새롭게 극복해야할 여러 가지 문제점들이 생긴다. 이에 따라서, 종래의 대량 생산 설비에서는 이러한 문제를 해결할 수 없는 문제가 있다.
또한, 반도체 장치의 두께가 0.5mm로 얇은 경우, 판 두께가 0.125mm의 외부리드(7)를 반도체 장치의 측면 중앙으로부터 특개평10-506226호 공보에 나타낸 것처럼 인출하면, 외부 리드의 높이가 0.25mm로 대략 반도체 장치의 두께 0.5mm의 반으로 낮게 된다. 그러므로, 반도체 장치를 실장 기판에 실장한 후에 주위 온도의 변화에 의해서 부가되는 열 왜곡의 흡수를 충분히 할 수 없으므로, 땜납 접합부의 신뢰성 마진을 적게 하는 문제점이 생긴다.
이상에서 설명한 종래의 결점을 해소하여, 규격화된 종래의 반도체 장치의 두께의 대략 반의 반도체 장치를 얻는 것이다.
본 발명의 목적은, 계단형으로 적층한 적층 반도체 칩과 금속선의 루프높이가 반도체 장치의 두께를 두껍게 하지 않도록 구성하여, 금속선의 쓸데없고 중복된 루팅(routing)을 짧게 하고, 봉지 두께를 감소시킨 반도체 장치를 제공하는데 있다.
도 1은 실시예 1인 반도체 장치의 단면도,
도 2는 실시예 1인 반도체 장치의 도 1과 직교하는 단면도,
도 3은 실시예 1인 반도체 장치의 봉지수지를 생략하여 도시한 평면도,
도 4는 금속선의 측면도,
도 5는 실시의 형태 1인 반도체 장치의 다른 실시예를 도시한 단면도,
도 6은 실시의 형태 2인 반도체 장치의 단면도,
도 7은 실시의 형태 2인 반도체 장치의 봉지수지를 생략하여 도시한 평면도,
도 8은 실시의 형태 2인 반도체 장치의 다른 실시예를 도시한 단면도,
도 9는 실시의 형태 3인 반도체 장치의 단면도,
도 10은 실시의 형태 3인 반도체 장치의 다른 실시예를 도시한 단면도,
도 11은 종래의 반도체 장치의 단면도.
*도면의 주요 부분에 대한 부호의 설명*
10 : 하단(제 1) 반도체 칩의 주 표면(능동면)의 패드
11 : 다이패드11a : 다이패드 표면(제 1 면)
11b : 다이패드의 이면(제 2 면)11d : 다이패드 현수 리드
11e : 다이패드 현수 리드의 절단면13 : 하단(제 1) 반도체 칩
13a : 하단(제 1) 반도체 칩의 주표면(능동면)
13b : 하단(제 1) 반도체 칩의 이면14 : 접합재
15 : 상단(제 2) 반도체 칩
15a : 상단(제 2) 반도체 칩의 주표면(능동면)
15b : 상단(제 2) 반도체 칩의 이면16 : 금속선
16c : 금속선의 볼 본드16d : 금속선의 스티치 본드
17 : 내부 리드
17a : 내부 리드의 제 1 면(표면)
17b : 내부 리드의 제 2 면(이면)
17c : 내부 리드 표면의 선단부에 설치된 박형 평면
18 : 봉지수지19 : 외부 리드
20 : 상단(제 2) 반도체 칩의 주면(능동면)의 패드
상기 목적을 달성하기 위해서, 본 발명에 의하면, 주변에 패드를 배치한 주표면과 그 주표면에 대향하는 이면을 각각 구비한 반도체 칩을 하단측(the lower side)에 위치하는 하나의 반도체 칩의 주표면과 상단측(the upper side)에 적층하는 또 한쪽의 반도체 칩의 이면을 패드가 겹치지 않도록 계단형으로 접합재로 고정한 적층 반도체 칩을 형성하여, 외부 리드와 내부 리드를 연속 형성하여, 다이패드 싱크를 갖는 다이패드 현수(suspending) 리드가 연속하는 다이패드를 형성한 리드 프레임을 사용한다. 다이패드의 일면에는 적층 반도체 칩의 이면을 접합재로 고정한다. 적층 반도체 칩의 패드와 대응한 내부 리드를 금속선을 통해 역방향 와이어 본딩에 의해 접속하여, 내부 리드, 적층 반도체 칩, 금속선, 접합재 및 다이패드의 5개의 주표면을 봉지재로 덮고, 다이패드의 이면을 봉지수지 외면에 노출한 것이다.
또한, 본 발명에 의하면, 적층 반도체 칩은, 상단(the upper) 반도체 칩을 180도로 동일 면내에서 회전시키고 계단형으로 이동한 후 적층하여 하단 반도체 칩의 패드와 겹치지 않도록 고정한 것이다.
또한, 적층 반도체 칩은, 2개가 다른 반도체 칩으로, 하단 반도체 칩의 주표면에 설치한 패드를 상단 반도체 칩의 외주영역에 노출하여 고정한 것이다.
또한, 다이패드의 얇은 부분에 적층 반도체 칩의 이면을 접합재로 고정한 것이다.
또한, 단차를 구비한 내부 리드의 선단부와 대응하는 적층 반도체 칩의 단차부에 설치된 패드가 역방향 와이어 본딩에 의해 접속되어 있다.
적층 반도체 칩의 적층 두께 범위 내에 위치하는 내부 리드의 일면에 금속선의 일단을 볼 본드로 접속하고, 적층 반도체 칩의 상단 반도체 칩의 주표면에 설치한 패드에 금속선의 타단을 스티치 본드로 접속한다.
[실시의 형태]
이하, 도면을 참조하여 실시예를 설명한다. 이 경우에, 본 발명의 실시예를 설명하기 위한 각 도면에 있어서, 동일 기능을 갖는 것은 동일부호를 부여하고, 그 반복된 설명은 생략한다.
(실시의 형태 1)
실시의 형태 1을, 동일 반도체 칩 2개를 봉지수지에 의해 봉지 두께 치수를 1mm로 봉지하여 2방향으로 외부 리드를 인출하는 TSOP(Thin Small Outline Package) 반도체 장치의 대략 반의 봉지 두께를 갖게 구성한 반도체 장치를 참조하여 설명한다.
도 1은 이 실시의 형태 1인 반도체 장치의 단면도이다. 도 2는 이 실시의 형태 1인 반도체 장치의 도 1과 직교하는 단면도이다. 도 3은, 실시의 형태 1인 반도체 장치의 봉지수지를 생략하여 나타낸 평면도이다. 도 4는, 금속선의 측면도를 나타낸다.
도 1에 나타낸 제 1 반도체 칩(13)의 이면(13b)은 다이패드(11)의 제 1면(11a)에 접합재(12)를 통해 고정한다. 제 2 반도체 칩(15)의 이면(15b)은, 제 1 반도체 칩(13)의 능동면(13a)(주표면)에 계단형으로 거듭 접합재(14)로 고정하여 적층 반도체 칩을 구성한다. 제 1 반도체 칩(13)의 위에 제 2 반도체 칩(15)을 포갤 때에, 도 3에 나타낸 것처럼, 제 1 반도체 칩(13)의 주표면(13a)에 설치한 패드(10)가 제 2 반도체 칩(15)과 겹치지 않도록 그 제 2 반도체 칩(15)이 L3만큼 계단형으로 이동하면서 고정된다. 도 3에서는, 동일 치수와 동일 기능을 갖고 외주변의 일변에 패드가 배치된 반도체 칩 2개를 같은 방향으로 포갠 후 제 2 반도체 칩(15)을 제 1 반도체 칩(13)에 대하여 180도만큼 동일 면내에서 회전하고, 또한, 긴 변 방향으로 L3만큼 이동한다.
도 3에 도시된 반도체 칩(13, 15)에 설치된 패드(10, 20)와 내부 리드(17)의 제 1 면(17a)은, 도 4에 도시된 금속선(16)을 사용하여 순방향 와이어 본딩법과 역방향 와이어 본딩법에 의해 일단에 볼 본드(16c)를, 타단에 스티치 본드(16d)로 결합하여 전기적으로 접속한다.
실시의 형태 1에서, 도 4에 도시된 금속선(16)은, 도 1에 있어서 L4로 나타내는 적층 반도체 칩측 표면 영역 내에 배치된 내부 리드(17)의 제 1 면(17a)(도 1에 오른쪽에 도시됨)에 볼 본드(16c)를 하여, 그 접속된 점에서 직선부(16e)만큼 수직으로 올라간 위치(루프 높이 A부)에서 거의 직각으로 금속선(16)을 구부리고 수평으로 L5 치수만큼 연장되게 하여 제 2 반도체 칩(15)의 주표면(15a)에 설치된 패드(20)(도 3에 도시됨)에 스티치 본드(16d)하는, 소위 역방향 와이어 본딩법으로 접속한다.
한편, 적층 반도체 칩의 하단 반도체 칩(13)의 패드(10)에는 볼 본드(16c)를 하고, 그 접속된 점에서 직선부(16e)만큼 수직으로 인상한 위치(루프 높이 AA 부)에서 구부린 후 수평으로 연장되게 하여, 도 1의 좌측에 도시한 내부 리드의 제 1 면(17a)에 스티치 본드(16d)하는, 소위 순방향 와이어 본딩법으로 금속선(16)을 접속한다.
역방향 와이어 본딩법에 의하면, 제 2 반도체 칩(15)의 주표면(15a)에서 금속선(16)의 최정상부까지의 치수 D를 금속선의 직경 정도로 작게 구성할 수 있다. 한편, 제 1 반도체 칩(13)의 패드(10)와 내부 리드(17)의 제 1 면(17a)에 행한 순방향 와이어 본딩법은, 제 2 반도체 칩(15)의 두께와 접합재(14)의 두께의 합 L4의 범위에서 하여 제 2 반도체 칩(15)의 능동면(15a)으로부터 위로 돌출하는 양을 감소할 수 있다.
봉지수지(18)로 도 1, 도 2, 도 3에 나타낸 것처럼, 내부 리드(17), 제 1 및 제 2 반도체 칩(13, 15), 금속선(16), 접합재(12, 14) 및 다이패드(11)의 5개의 주표면(다이패드의 제 2 면(11b)을 제외한 제 1 면(11a)과 판 두께 방향의 4측면의 5면을 주요 5면이라고 함)을 모두 덮고, 외부 리드(19)와 다이패드(11)를 지지하기 위한 4개의 다이 패드 현수 리드(11d)를 봉지 경계 측면으로부터 돌출시킨다. 이와 동시에, 다이패드의 일면(도 1에 도시한 이면(11b))은 봉지수지(18)의 봉지 수지 외표면으로부터 노출되어 있다.
봉지한 후, 외부 리드(19)는 리드 프레임에 연속하여 형성된 타이바(tie-bar)부(도시하지 않음)와 선단부를 절단하여 갈매기 날개형으로 형성한다. 그 후,리드 프레임(도시하지 않음)에 연속하여 형성된 다이패드 현수 리드(11d)는, 봉지수지(18)의 외주측면 경계부(도 2에, 봉지수지(18)의 경계부에 나타낸 4개소 11e)로 절단하여, 도 1에 도시된 실시의 형태 1에 따른 반도체 장치를 완성한다.
다음으로, 제조방법을 설명한다. 도 3에 도시된 대향하는 2변을 각각 한 쌍의 현수 리드(11d)에서 지지하고, 절연 갭을 갖는 다이패드(11)와 다이패드 현수 리드(11d)가 연속적으로 형성된 위의 측과 직교하는 2개의 대향하는 외주측에 내부(17)와 외부 리드(19)를 배치한 리드 프레임을 준비한다.
이 리드 프레임은, TSOP형 반도체 장치에 사용되는 다이패드 싱크(도 2에 L6으로 나타냄)를 시행한 리드 프레임과 동일한 구성이어도 된다. 기타, 리드 프레임이 구비하는 매트릭스 구성이나 리드 프레임부에 설치하는 반송용 관통 홀과 방향 결정 홀이나 봉지수지 유출 방지용 타이바 등의 설명은 생략한다. 우선, 제 1 반도체 칩(13)의 이면(13b)을 다이패드(11)의 제 1 면(11a)에 접합재(12)로 고정한다. 다음으로, 반도체 칩(13)의 패드(10)를 반도체 칩(15)을 제 1 반도체 칩(13)에 적층할 때에 제 2 반도체 칩(15)으로 덮지 않도록 도 3에 도시된 치수 L3만큼 계단형으로 그 제 2 반도체 칩(15)을 이동시키면서 접합재(14)로 제 1 반도체 칩(13) 상에 다이 본딩 단계는 제 2 반도체 칩(15)을 붙여서 완료한다. 이 시점에서, 적층 반도체 칩을 완성한다.
다음으로, 종래에 와이어 본딩에서 사용된 금선, 동선, 금속선(금속 세선)(16)을 사용하여, 도 4에 도시된 것처럼, 내부 리드(17) 선단과 대응하는 패드 사이를 와이어 본딩법으로 전기적으로 접속한다. 순방향 와이어 본딩 및 역방향와이어 본딩에서의 열 에너지와 접합력과 초음파 진동의 기계 에너지를 공급하여 용융/접합 방법에 관한 설명을 생략한다.
단차 구비 지지(supporting) 지그(jig)와 리드 홀딩 지그(lead holding jig)로서, 종래에 대량 생산에서 이용된 지그들을 사용한다. 그 단차 구비 지지 지그는, 내부 리드(17)의 제 2 면(17b)을 지지하는 제 1 지지면과 그 제 1 지지면에 다이 패드(11)를 지지하기 위해 설치된 제 2 눌린 오목 평면을 갖는다. 또한, 리드 홀딩 지그는, 내부 리드(17)의 제 2 면(17b)과 다이 패드 현수 리드(11d)를 지지하고, 볼 본드 또는 스티치 본드를 하여 영역을 둘러싸도록 내부 리드(17)의 제 1 면(17a)의 선단부에 관통 홀을 갖는다.
내부 리드(17)의 제 2 면(17b)이 그 지지 지그의 제 2 지지면 상에 설치되고, 다이 패드(11)의 이면(11b)이 제 2 눌린 오목 평면상에 설치되고, 내부 리드(17)와 다이 패드 현수 리드(11d)는 내부 리드(17)의 제 1 면(17a)에 리드 홀딩 지그를 놓음과 동시에 지지 지그와 리드 홀딩 지그에 의해 삽입 및 클램프 된다.
이 후, 리드 홀딩 지그의 관통구멍의 개구 영역 내에서 내부 리드(17)의 제 1 면(17a)에, 도 1에 나타낸 것처럼, 금속선(16)의 일단을 볼 본드(16c)로 접속하고, 상승 직선부(16e)는 적층 반도체 칩의 측면과 평행하게 인상하고, 대응 패드(20)에 스티치 본드(16d)를 하는 역방향 와이어 본딩법으로 금속선(16)을 전기적으로 접속한다.
다음으로, 제 1 반도체 칩(13)의 주표면(13a)의 패드(10)에 볼 본드(16c)를하고, 직선부(16e)는 제 2 반도체 칩(15)의 측면과 평행하게 인상하고(루프 높이 AA), 내부 리드(17)의 제 1 면 선단부의 표면(17a)에 스티치 본드(16d)를 하는 순방향 와이어 본딩법으로 금속선(16)을 전기적으로 접속한다. 그래서, 와이어 본딩공정을 완료한다.
다음으로, 내부 리드(17)의 제 2 면(17b)과 다이패드(11)의 이면(11b)을 하부 금형에 접촉시키고, 상부 금형을 내부 리드(17)의 제 1 면(17a) 위에 놓고, 그 상부 금형과 하부 금형을 클램프 하여, 고온에서 용융한 열경화성 수지 등의 봉지재료(18)를 고압에서 상부 금형과 하부 금형 사이에 설치된 캐비티에 주입한다. 적층 반도체 칩, 금선(16) 및 다이패드(11)의 5개의 주요면을 봉지하여, 봉지공정을 완료한다. 실시의 형태 1에서 사용되는 봉지수지(18)는, 그 재료가 반도체 장치용으로 개발된 경우이면 특별히 특정하지 않는다. 또한, 봉지공정(몰딩 공정)에 사용되는 상부 금형과 하부 금형에 관해서도 종래의 반도체 장치의 제조공정에서 사용되는 것으로 조금도 변한 것이 없기 때문에, 설명을 생략한다.
단일 열 또는 다열 매트릭스형으로 복수의 다이패드를 형성한 리드 프레임을 사용하면, 복수의 반도체 장치는 외부 리드의 선단부분(19)과 다이패드 현수 리드(11d)로 리드 프레임부(도시하지 않음)에 연속적으로 형성되어, 다음 단계에서, 개개의 반도체 장치로 나누어진다. 그 나눔 공정에서는, 외부 리드의 선단부(19)를 레이저 가공이나 기계 가공 등의 절단수단으로 리드 프레임으로부터 떼어버린다.
그 절단수단으로 떼어버린 외부 리드 선단부를 갈매기 날개형으로 성형하는리드 성형 공정을 완료한 단계에서는, 다이패드 현수 리드부(11d)가 리드 프레임부에 연속적으로 형성된다. 그러므로, 예를 들면, 마킹 및 기타 등의 필요한 조립 공정을 거친 후, 도 2에서 최후에 봉지수지측면의 경계부분에 다이패드 현수 리드(11d)의 절단 형상(11e)에서 리드 프레임으로부터 다이패드 현수 리드(11d)를 떼어버려서 복수의 반도체 장치를 완전히 조각으로 나눈다. 따라서, 도 1 내지 도 3에 도시된 실시의 형태 1인 적층 반도체 장치를 얻을 수 있다.
(실시예 1)
두께가 0.55mm인 반도체 장치를 도 5를 참조하여 설명한다. 내부 리드(17), 다이패드(11), 다이패드 현수 리드, 타이바, 프레임, 섹션 바 등이 TSOP 패키지에 사용되는 리드 프레임과 유사하게 구성하고 두께가 0.125mm인 리드 프레임을 준비한다.
다이패드(11)의 평면부(11c)의 두께가 0.050±0.02mm가 되도록 0.125mm을 0.075mm 제거하여, 다이패드(11)의 평면부(11c)가 다이패드 현수 리드(11d)와 내부 리드(17)보다 얇게 구성하고 있다. 또한, 다이패드(11)의 이면(11b)은, 도 2에 도시된 것처럼, 다이패드 현수 리드(11c) 부분에서 절곡되고, 내부 리드(17)의 이면(17b)과 L6=0.1mm만큼 단차를 갖는다(이후, 다이패드 싱크라 함).
반도체 칩은 능동면의 외주 근방의 한변을 따라 패드(10)를 배치한 두께가 145±10㎛의 동일 치수로 동일 기능을 갖는 2개의 반도체 메모리 칩(13, 15)을 준비한다. 다이패드(11)의 평면부(11c)에 두께가 25㎛인 테이프형 접합재(12)로 하단반도체 메모리 칩(13)을 고정하고, 하단 반도체 메모리 칩(13)의 능동면(13a)에 상단 반도체 메모리 칩(15)(실시예 1의 경우, 이 칩은 반도체 메모리 칩(13)과 동일함)의 이면(15b)을 두께가 25㎛인 접합재(14)로 고정한다.
이때, 하단 반도체 메모리 칩(13)을 기준으로 하여 상단 반도체 메모리 칩(15)을 180도 회전시키고, 상단 반도체 메모리 칩(15)이 하단 반도체 메모리 칩(13)의 패드(10)를 덮지 않도록 L3=1.0mm 긴 변 방향으로 이동하여 계단형으로 고정하여서, 도 3에 도시된 패드(10, 20)가 2개의 대향하는 좌우측에 배치된 적층 반도체 칩을 얻을 수 있다.
상단 반도체 메모리 칩(15)의 패드(20)는 대응하는 내부 리드(17)의 제 1 면(17a)보다도 L8=0.170mm 높으므로, 루프 높이 A=0.22mm에서 역방향 와이어 본딩법으로 접속한다. 그런 경우, 금선(16)의 최정상부(루프 높이 A)가 상단 반도체 칩(15)의 능동면(15a)으로부터 위쪽으로 돌출하는 치수 D를 0.05mm로 할 수 있다.
한편, 하단 패드(10)는, 상단 패드(20)보다도 반도체 메모리 칩(15) 자신의 두께와 접합재(14)의 두께와의 합, 즉, 0.1725±0.012mm만큼 낮은 단차의 위치에 있기 때문에 순방향 와이어 본딩으로 접속하여 루프 높이 AA=0.180±0.03mm으로 한다.
상기한 구성에 의하면, 적층 반도체 메모리 칩의 상단 주표면으로부터 다이패드(11)의 이면(11b)까지의 치수는, 0.395±0.044mm가 된다. 상부 금형과 하부 금형은, 반도체 장치의 두께가 0.550±0.025mm가 되도록 봉지수지 주입 공간(캐비티)을 0.550mm으로 설정한다. 그리고, 하부 금형의 저면에 다이패드(11)의 이면(11b)을 접촉하고 캐비티에 봉지수지(18)를 주입하여 적층 반도체 메모리 칩을 봉지한다.
상기 나눔 공정과 외부 리드 성형공정을 완료한 후, 초박형으로 TSOP형 적층 반도체 칩을 내장한 반도체 장치를 얻을 수 있다. 이러한 반도체 장치에서, 도 5에 도시된 것처럼, 봉지수지 표면으로부터 그 노출된 다이패드(11)의 이면까지의 두께 치수가 0.550±0.025mm이고, 외부 리드(19)의 표면으로부터 다이패드의 노출면까지의 봉지수지의 치수 L7이 0.1mm이고, 봉지수지(18) 표면으로부터 외부 리드(19)(도 5에는 외부 리드(19)의 상부면)까지의 봉지수지의 치수 L6가 0.325mm이고, 반도체 장치의 봉지수지(18) 측면 중심으로부터 0.1125mm 만큼 어긋난 위치로부터 외부 리드(19)가 돌출하고, L1이 0.325mm보다 크다.
실시예 1에서는, 적층 반도체 칩의 상단 주표면을 덮는 봉지수지의 두께 치수는, 0.15mm(0.550-0.395=0.150)이 된다. 상단 능동면에서 다이패드(11)의 이면(11b)까지의 치수는 0.395mm이다. 대량 생산에서의 제조 오차 ±0.044mm을 고려하더라도 상단 능동면은 최소에서 0.111mm(0.150-0.044=0.111mm)만큼 봉지수지로 덮인다. 또한, 역방향 와이어 본딩에 의한 스티치 본드 위치(다이패드의 제 1 면(11a))부터 금선의 최정상부는, 0.1mm 봉지수지로 덮어지고 제조오차±0.044mm을 고려하더라도 최소 0.056mm 봉지수지로 덮어진다. 그래서, 충분한 봉지 품질을 확보할 수 있다.
또한, 순방향 와이어 본딩의 루프 높이 치수 AA는 0.180mm이다. 금선의 최정상부는 0.145mm 봉지수지(18)로 덮어지고, 제조오차 ±0.044mm을 고려하더라도 최소 0.056mm 봉지수지(18)로 덮어질 수 있다. 따라서, 충분한 봉지 품질을 확보할 수 있다.
상기 설명에 의하면, 다이패드(11)를 패키지 외표면에 노출시켰기 때문에, 다이패드(11)의 평면부(11c)로부터 봉지수지(18)의 최상면까지의 치수 L2를 널리 확보할 수 있고, 반도체 칩(13, 15)의 두께를 취급이 곤란한 0.100mm 이하로 감소되지 않으면, 0.1475±0.010mm의 반도체 칩 2개로 0.55mm의 반도체 장치를 얻을 수 있다. 칩 두께가 0.147±0.010mm의 반도체 칩을 사용하면, 제조 프로세스 조건을 변경하지 않고 현재의 설비에 의해 적층 반도체 장치를 대량 생산할 수 있어 새로운 설비 투자가 불필요하다.
또한, 다이패드 싱크를 형성하여서 내부 리드 배치면과 단차를 L6=0.100mm 로 설치하였기 때문에, 다이패드를 노출하도록 봉지수지에 의한 봉지를 하면, 구부려진 현수 리드와 내부 리드(17)는 봉지수지로 덮어지고, 현수 리드와 외부 리드는 봉지수지 측면의 중앙으로부터 0.1125mm 어긋난 위치에 배치된다(도 5에서는 아래쪽으로 0.1125mm만큼 오프셋 한다). 외부 리드(19)를 다이패드(11)의 노출 이면(11b)의 반대방향으로 구부리고 그 외부 리드(19)의 선단을 갈매기형으로 성형하면, 외부 리드(19)의 실장높이 L1을 봉지수지(18) 측면의 중앙으로부터 외부 리드(19)를 돌출한 경우보다 0.1125mm 길게 연장할 수 있다.
외부 리드(19)의 실장높이 L1은, 외부 리드의 열변형에 대한 강성에 L1의 3승으로 영향을 주기 때문에, 그 강성은 오프셋의 존재에 따라 3.6배로 변한다. 이 실시예 1에 따른 반도체 장치를 실장 기판에 땜납으로 고정한 뒤에 열 응력을 받더라도, 땜납 접합부에 생기는 열 왜곡을 외부 리드(19)의 L1부분의 변형으로 흡수하고 실장 신뢰성을 향상할 수 있다.
또한, 동일 반도체 메모리 칩을 적층한 적층 반도체 칩으로 반도체 메모리의 용량을 2배로 증가하는 것이 가능하다.
또한, 역방향 와이어 본딩법으로 적층 반도체 메모리 칩의 최상면으로부터 금선의 최정상부까지의 높이 D를 낮게 할 수 있어 오차의 폭을 작게 억제할 수 있다. 따라서, 봉지수지(18)의 표면으로부터 금선의 노출 등의 불량을 줄일 수 있어, 적층 반도체 메모리 칩의 능동면으로부터 봉지표면까지의 수지 두께 치수를 작게 할 수 있다. 그 결과, 반도체 칩의 두께를 더욱 얇게 할 수 있다.
(실시예 2)
종래의 TSOP의 봉지수지의 두께 1mm을, 0.625mm 두께의 반도체 장치에 적용한 실시예 2를 도 1과 도 2를 참조하여 설명한다.
실시예 2의 적층 반도체 장치에서는, 다이패드(11)와 다이패드 현수 리드(11e)를 연속적으로 형성하고, 도 2에 도시된 것처럼, 0.1mm의 다이패드 싱크를 설치한 0.125mm 판 두께를 갖는 내부 리드(17) 및 외부 리드(19)를 연속적으로 형성한 리드 프레임을 사용한다. 도 1에 도시된 다이패드(11)의 제 1 면(11a)에 두께0.147mm의 반도체 메모리 칩 2개를 0.025mm의 접합재로 적층하여 계단형으로 고정한 적층 반도체 칩의 패드와 대응하는 내부 리드와 와이어 본딩한 후, 캐비티 치수를 0.625mm를 갖도록 구성한 상부 금형과 하부 금형을 사용하여 수지봉지한다.도 1에 도시된 것처럼, L4는 0.345mm이고, 적층 반도체 칩의 주표면을 덮는 수지봉지치수가 0.1551mm이고, L2가 0.500mm이며, 전체의 두께가 L2와 다이패드 두께 0.125 mm의 합인 전체 두께가 0.625mm인 반도체 장치를 얻을 수 있다.
본 실시예 1에 따른 적층 반도체 장치를 실시예 1과 실시예 2를 참조하여 설명한다. 이 장치에서, 다이패드 싱크를 갖는 리드 프레임을 사용하는 것, 2개의 동일 반도체 메모리 칩을 적층함과 동시에 하나의 칩(13)의 주표면과 다른 칩(15)의 이면을 계단형으로 이동시켜 적층 반도체 칩을 구성하는 것, 적층 반도체 칩의 이면을 다이패드(11)의 일면에 고정하는 것, 적층 반도체 칩의 상단 패드(20)에는 역방향 와이어 본딩법으로 하단 패드(10)에는 순방향 와이어 본딩법으로 금선(16)을 접속하는 것, 및 다이패드(11)의 이면(11b)은 봉지수지(18)의 외표면에 노출하여 봉지하는 것에 의해 외부 리드(17)가 다이패드 싱크에 의해 봉지수지(18)에 매립될 수 있다. 그러나, 다음에서 설명된 응용을 이용하여도 된다.
실시의 형태 1에서, 하단 반도체 칩(13)에 대하여 상단 반도체 칩(15)을 180도 회전시켜 한 변 방향으로 계단형으로 상단 반도체 칩(15)을 이동하여 구성한 적층 반도체 칩을 설명한다. 한편, 반도체 칩의 주표면이 직교하는 외주변 2변에 패드가 배치된 반도체 칩을 사용하였지만, 하단 반도체 칩에 대하여 상단 반도체 칩을 동일면에서 180도 회전시키고 직교하는 2변 방향으로 반도체 칩 위에 형성한 패드를 각각 덮지 않도록 계단형으로 상단 반도체 칩을 이동하여 적층 반도체 칩을 하여도 된다. 이러한 적층 반도체 칩을, 봉지수지의 4개의 외측면에 외부 리드를 돌출한 TQFP(Thin Quad Flat Package)형 반도체 장치의 1.4mm의 대략 반의 두께를갖는 초박형 반도체 장치에 적용할 수 있다.
실시예 1에서는, 0.1mm 깊이의 다이패드 싱크를 구비한 0.125mm 두께의 리드 프레임을 사용하고, 적층 반도체 칩의 고정면을 0.075mm 파 넣고 다이패드의 두께를 0.05mm로 얇게 하여, 봉지수지의 두께를 0.55mm로 하는 초박형의 반도체 장치를 설명하였다. 그러나, 두께 0.1mm의 리드 프레임을 사용하고 파 넣은 깊이를 0.045mm로 하면, 실시예 1과 완전히 유사하게 0.55mm 두께를 갖는 초박형의 반도체 장치를 형성할 수 있다.
실시예 2에서는, 봉지수지의 두께를 0.55mm로 얇게 하는 요구보다도 TSOP의 1mm이하이면 가격을 우선하는 경우에, 가격이 비싸게 되는 다이패드 표면 가공을 생략하고 다이패드 이면과 내부 리드 이면 사이의 0.1mm 단차를 갖는 0.125mm 두께의 리드 프레임을 사용하여 0.625mm 두께의 초박형 적층 반도체 장치를 설명하였다. 그러나, 0.1mm 두께의 리드 프레임을 사용하면, 금형을 변경하지 않고 0.6mm 두께의 초박형 적층 반도체 장치를 형성할 수 있다.
(실시의 형태 2)
2개의 동일 반도체 메모리 칩을 사용하여 적층 반도체 칩을 구성하는 경우에, 하단 반도체 메모리 칩에 대하여 상단 반도체 메모리 칩을 간단히 평행하게 계단형으로 이동한 적층 반도체 칩을 사용하여 초박형 반도체 장치를 구성하는 방법을 실시예 2에서 설명하겠다.
도 6은 실시의 형태 2인 반도체 장치의 단면도이다. 도 7은 도 6의 봉지수지를 생략하여 나타낸 평면도이다. 도 8은 실시의 형태 2인 반도체 장치의 다른 실시예를 도시한 단면도이다. 이 경우에, 실시의 형태 1에서 설명한 동일 제조 프로세스에 관해서는 중복 부분의 설명을 생략한다.
리드 프레임은, 도 6에 도시된 것처럼, 실시의 형태 1에 사용하는 리드 프레임의 내부 리드(17)의 선단부를 에칭 또는 프레스 가공하여 내부 리드 선단부에 박형 평면(17c)을 제공하여 단차를 형성한다. 실시의 형태 1에서 사용된 리드 프레임의 구성과 같은 실시의 형태 2에서 사용한 동일한 리드 프레임의 구성에 관한 설명은 생략한다.
도 6에 도시된 제 1 반도체 칩(13)의 이면(13b)은 다이패드(11)의 평면부(11c)에 접합재(12)를 통해 고정한다. 제 2 반도체 칩(15)(제 1 반도체 칩과 동일 치수 동일기능을 가짐)의 이면(15b)은, 제 1 반도체 칩(13)의 주표면(13a)에 접합재(14)를 통해 고정하여 적층 반도체 칩을 구성한다. 이때, 제 1 및 제 2 반도체 칩(13, 15)은, 도 7에 도시된 것처럼, 동일한 한변에 패드가 위치하도록(도 6에서 좌측의 한변에 구성) 포갠 상태로부터, 하단 제 1 반도체 칩(13)에 설치한 패드(10)를 상단에 형성한 제 2 반도체 칩(15)에 의해 덮지 않도록, 상단 반도체 칩(15)을 L3만큼 하단 반도체 칩과 평행하게 이동시켜 계단형으로 고정된다.
다음으로, 제 1 및 제 2 반도체 칩(13, 15)상에 설치된 패드(10, 20)는, 각각 내부 리드(17)의 박형 평면(17c)과 내부 리드(17)의 제 1 면(17a)에 금속선(16)을 통해 역방향 와이어 본딩으로 접속한다. 도 7에서 좌측에 도시하는 내부 리드(17)는, 볼 본드에 의해 접속되고, 도 7의 우측에 도시하는 내부 리드(17)는접속하지 않은 더미(dummy) 리드이다.
와이어 본딩을 2번 한다. 제 1 와이어 본딩에서, 금속선(16)을 도 6에서 하단 정상부로서 도시된 내부 리드(17)의 박형 평면(17c)에 볼 본드로 접속되고, 루프 높이 AA에서 하단 패드(10)에 스티치 본드로 접속된다. 필요한 적층 반도체 칩의 하단 반도체 칩(13)의 패드(10) 전부에 역방향 와이어 본딩을 하여 제 1 와이어 본딩을 완료한다.
다음으로, 제 2 와이어 본딩에서, 내부 리드(17)의 제 1 면(17a)에 볼 본드를 한다. 이때, 제 1 와이어 본딩에서 볼 본드(16c)를 한 위치로부터 봉지수지(18)외측면을 향해 이동된 위치로 볼 본드(16c)를 한다. 그 본딩 점으로부터 루프 높이 A에서 거의 직각으로 구부려 상단 패드(20)의 위치까지 평행하게 연장되게 하여 스티치 본드한다. 이 역방향 와이어 본딩을 필요한 상단 패드(20) 모두에 행하여 제 2 와이어 본딩을 완료한다.
그 와이어 본딩을 완료하면, 봉지수지(18)로 내부 리드(17), 제 1 및 제 2 반도체 칩(13, 15), 금속선(16), 접합재(12, 14) 및 이면(11b)을 제외한 다이패드(11)로 구성된 5개의 주표면을 모두 덮어서 외부 리드(19)를 봉지수지(18)의 봉지경계측면으로부터 돌출함과 동시에 다이패드(11)의 이면(11b)을 봉지수지의 외표면으로부터 노출하여 봉지한다. 외부 리드(19)는 선단부를 절단한 후 성형하면, 도 7에 도시된 실시의 형태 2에 따른 초박형 반도체 장치를 얻을 수 있다.
실시의 형태 2에서는, 동일 내부 리드(17)에 위치를 이동하여 볼 본딩되는 금선(16)의 일단은, 하단 패드(10)와 상단 패드(20)에 스티치 본드로 접속된다. 확대된 금선(16)의 배선부분은 도 7의 평면에서 서로 교차한다. 그러나, 이 교차부분을 측면에서 보면, 도 6에 도시된 간격을 확보할 수 있다. 이 교차부분에서 서로 금선(16)이 접촉하더라도, 실시의 형태 2의 적층 반도체 칩이면, 금선끼리는 전기적으로 동상, 동극이며 단락의 문제는 발생하지 않는다.
(실시예 1)
실시의 형태 2에 따른 적층 반도체 장치를 두께가 0.55mm인 초박형 반도체 장치에 적용한 일례를 실시예 1에서 도 6 및 도 7을 참조하여 설명한다. 내부 리드(17), 다이패드(11), 다이패드 현수 리드(11d), 타이바, 프레임, 섹션 바 및 기타는 TSOP 패키지에 사용되는 리드 프레임과 유사하게 구성한 두께가 0.125mm인 리드 프레임을 준비한다.
도 6에 도시된 다이패드(11)의 제 1 면(11a)에는 도 7에 도시된 하단 반도체 칩(13)을 접합하는 영역을 0.075±0.025mm의 깊이로 에칭하여, 즉 파 넣어서 평면부(11c)를 형성한다. 다이패드(11)의 대향하는 2변(긴 변)은, 각각 한 쌍의 다이패드 현수 리드(11d)에 의해 리드 프레임의 프레임부(도시하지 않음)를 지지하고 있다.
다이패드(11)와 다이패드 현수 리드(11d)를 설치한 측과 직교하는 대향한 2변(짧은 변)의 외주측에는 절연 간격을 갖도록 정렬하여 배치한 내부 리드(17) 및 외부 리드(19)와 내부 리드를 연속적으로 형성하고 리드 프레임의 프레임부(도시하지 않음)에 의해 지지하고 있다.
다이패드(11)의 제 1 면(11a)과 내부 리드(17)의 제 1 면(17a) 사이에 도 6에 도시된 L7=0.1mm의 단차를 설치한다. 이 단차는, 다이패드 현수 리드(11d)부를 구부려서 0.1mm의 다이패드 싱크로서 형성된다.
상기한 리드 프레임의 내부 리드(17) 선단부에는 0.075mm 깊이로 제거하여 박형 평면(17c)을 형성한다.
능동면의 외주 근방 한변에 패드(10)를 배치한 두께가 0.1475mm의 하단 반도체 메모리 칩(13)을 판 두께가 0.05mm를 갖도록 구성된 다이패드(11)의 평면부(11c)에, 두께가 0.025mm인 접합재(12)를 통해 고정한다. 적층되는 상단 반도체 메모리 칩(15)의 이면(15b)을 두께가 0.025mm인 접합재(14)를 통해 하단 반도체 메모리 칩(13)의 능동면(13a)에 고정한다. 상단 반도체 메모리 칩(13)의 패드(10)와 하단 반도체 메모리 칩(15)의 패드(20)가 적층 반도체 칩의 외주 1변에 계단형으로 L3만큼 평행하게 이동하여 형성된다.
적층 반도체 칩의 상단 패드(20)는, 내부 리드(17)의 제 1 면(17a)보다 L4=0.17mm 만큼 높기 때문에, 제 2 볼 본드는 내부 리드(17)의 제 1 면(17a) 측에 루프 높이 A=0.22mm에서 역방향 와이어 본딩한다.
한편, 제 1 와이어 본딩도, 하단 패드(10)가 내부 리드(17)의 박형 평면(17c)의 위치보다도 0.0725mm 높고, 금속선(16)의 루프 높이 치수 A=0.18mm가, 상단 반도체 메모리 칩(15)의 두께 0.1475mm과 접합재의 두께 0.025mm의 합 0.1725mm보다도 높기 때문에 역방향 와이어 본딩한다. 이 때문에, 와이어 본딩으로 접속된 금속선(16)의 연장된 부분이 평면에서 서로 교차하는 점에서의 측면에서 본간격 치수는 0.085mm를 확보할 수 있다.
도 6에서, 적층 반도체 칩의 상측 주표면(15a)으로부터 다이패드(11)의 이면(11b)까지의 치수는 0.395mm이기 때문에, 상부 금형과 하부 금형은 반도체 장치의 두께가 0.550mm으로 되도록 봉지수지 주입 공간(캐비티)을 0.550mm으로 한다. 하부 금형의 저면에 다이패드(11) 이면(11b)을 접촉하여 봉지수지(18)를 주입하여, 봉지공정을 완료한다. 그 후, 나눔 공정과 외부 리드의 성형공정을 완료하면, 봉지수지(18)의 전면으로부터 그 노출된 다이패드(11)의 이면(11b)까지의 두께 치수를 0.550mm로 갖고 초박형으로 TSOP형의 2층 적층 반도체 칩을 내장한 반도체 장치를 얻을 수 있다.
실시예 1에서, 적층 반도체 칩의 상부 능동면을 덮는 봉지수지(18)의 두께 치수는 0.155mm이고, 반도체 칩 능동면에서 다이패드(11)의 이면(11b)까지의 치수가 0.395mm이므로, 양산되는 제조오차 ±0.044mm을 고려하더라도 적층 반도체 칩의 능동면은 최소에서도 0.111mm 두께의 봉지수지로 덮어질 수 있다. 또한, 주요면(15a)에서 금선(16)의 최정상부까지의 치수는 0.04mm이므로, 금선(16)의 최정상부도 최소 0.071mm 두께의 봉지수지로 덮어져서 충분한 품질을 확보할 수 있다.
또한, 하단 반도체 칩(13)에 역방향 와이어 본딩으로 접속된 금선은 모두 적층 반도체 칩의 두께 치수의 범위 내에 구성되기 때문에, 볼 본드 위치, 스티치 본드 위치, 금선의 최정상부도 봉지수지(18)에 충분히 덮어진다.
(실시예 2)
실시의 형태 2에 따른 적층 반도체 장치를 판 두께가 0.125mm 보다 염가인 리드 프레임을 사용하고, 종래의 TSOP의 봉지수지의 두께 1.0mm에 대하여 0.625mm 두께의 반도체 장치를 실시예 2를 참조하여 설명한다.
실시의 형태 2와 중복된 설명을 생략한다. 실시예 2의 반도체 장치에서, 적층 반도체 칩의 단차 구비 패드(20, 10)와 대응하는 내부 리드(17)의 2개의 선단부(17a, 17c)는, 본딩 위치를 이동함과 동시에 역방향 와이어 본딩에 의해 높이 위치 A=0.22mm과 AA=0.15mm에서 접속되고, 다이패드의 제 1 면(11a)에 0.075mm 깊이로 파 넣는 가공을 생략하기 때문에 상단 반도체 칩(15)의 주표면(15a)이, 두께 방향으로 이동된다. 이것에 관련하여, 봉지 금형의 캐비티 치수를 0.625mm까지 0.075mm 씩 증가시킨다.
실시예 2를 도 8을 참조하여 설명한다. 두께가 0.125mm인 다이패드(11)에 두께가 0.147mm인 반도체 메모리 칩 2개를 각각 0.025mm 두께의 접합재로 계단형으로 적층하면, L4가 0.345mm이고, 적층 반도체 칩의 주표면으로부터 수지봉지(18)의 최외면까지의 치수가 0.155mm이고, L2가 0.5mm이고, 전체의 두께를 0.625mm(=0.500+ 0.125)mm인 반도체 장치를 얻을 수 있다.
금속선(16)의 연장된 부분의 교차점에서 도 8에 도시된 금속선(16)간의 간격은, 0.04mm(=0.22-0.15-0.03)이 되어, 충분한 갭을 확보할 수 있다.
(실시의 형태 3)
실시의 형태 3에서, 상단 소(small) 반도체 칩을 하단 반도체 칩의 패드를 덮지 않도록 접합재로 하단 대(large) 반도체 칩에 고정하고, 이 적층 반도체 칩의 이면을 다이패드에 고정하도록 치수가 다른 2개의 반도체 칩을 적층하여서 적층 반도체 칩가 단차를 갖도록 형성된 반도체 장치를 설명한다.
실시의 형태 3에서는, 봉지수지의 4개 측면에 외부 리드를 돌출한 두께를 1.4mm로 규격화한 TQFP형 반도체 장치의 봉지수지의 두께가 대략 반인 반도체 장치를 형성하는 방법을 설명한다.
도 9는 실시의 형태 3인 반도체 장치의 단면도이다. 도 10은 실시의 형태 3인 반도체 장치의 다른 실시예를 도시한 단면도이다. 이 경우에, 동일 제조 프로세스에 관해서 중복된 부분의 설명은 생략한다.
리드 프레임은, 도 9에 나타낸 것처럼, 리드 프레임의 내부 리드(17)의 선단부를 에칭 또는 프레스 가공을 하여 내부 리드(17)의 선단부의 박형 평면(17c)에 단차를 형성한다. 반도체 칩을 얇게 고정한 다이패드(11)의 평면부(11c)를 얇게 형성하면, 종래의 TQFP 반도체 장치에서 사용하는 리드 프레임이 다이패드(11)의 제 1 면(11a)으로서 사용되어도 된다. 이 경우, 종래의 TQFP용 리드 프레임이 구비한 타이바, 프레임, 섹션 바, 응력 흡수 슬릿, 반송 홀 등의 설명은 생략한다.
도 9에 도시된 것처럼, 제 1 반도체 칩(13)의 이면(13b)을 다이패드(11)의 평면부(11c)에 접합재(12)로 고정한다. 제 2 반도체 칩(15)의 이면(15b)은, 제 1 반도체 칩(13)의 주표면(13a)에 접착재(14)로 고정하여 적층 반도체 칩을 구성한다. 이때, 제 1 및 제 2 반도체 칩(13, 15)은, 도 8에 나타낸 것처럼, 하단 제 1반도체 칩(13)에 설치한 패드(10)를 상단 제 2 반도체 칩(15)이 덮지 않은 치수의 작은 반도체 칩을 상단 반도체 칩(15)으로서 도 8에 나타낸 것처럼 적층하여 계단형으로 고정한다.
다음으로, 제 1 및 제 2 반도체 칩(13, 15)에 설치된 패드(10, 20)는, 대응하게 및 각각 내부 리드(17)의 박형 평면(17c)과 내부 리드(17)의 제 1 면(17a)에 금속선(16)을 통해 역방향 와이어 본딩으로 전기적으로 접속한다.
와이어 본딩은 2회로 나누어 행해진다. 제 1 와이어 본딩에서는, 하단 정상부로서 형성된 내부 리드(17)의 박형 평면(17c)은, 적층 반도체 칩의 반도체 칩(13)의 하단 패드(10)에 금속선(16)을 통해 루프 높이 AA에서 역방향 와이어 본딩으로 접속된다. 적층 반도체 칩의 하단 반도체 칩(13)의 필요한 패드(10)의 전부에 역방향 와이어 본딩을 행하여 제 1 와이어 본딩을 완료한다.
다음으로, 제 2 와이어 본딩에서는, 내부 리드(17)의 제 1 면(17a)에 볼 본드를 한다. 이때, 제 1 와이어 본딩에서 볼 본드(16c)를 하는 위치로부터 봉지수지(18)의 외표면을 향하여 이동된 위치에 볼 본드를 한다. 그 본딩된 점에서 루프 높이 A의 위치에서 거의 직각으로 금속선(16)을 구부려, 평행하게 상단 패드(20)까지 연장하고, 스티치 본드(16d)로 패드(20)에 접속한다. 필요한 상단 패드(20)에 그 역방향 와이어 본딩을 모두 완료하면, 제 2 와이어 본딩이 완료된다.
와이어 본딩이 완료된 경우, 내부 리드(17), 제 1 및 제 2 반도체 칩(13, 15), 금속선(16), 접합재(12, 14) 및 이면(11b)을 제외한 다이패드(11)의 주요 5면을 모두 봉지 수지(18)로 덮어, 외부 리드(19)를 봉지수지(18)의 봉지 경계 측면으로부터 돌출함과 동시에, 다이패드(11)의 이면(11b)을 봉지 수지 외표면에 노출하여 봉지한다. 외부 리드(19)가 리드 프레임에 접속된 외부 리드의 선단부를 절단한 후 성형되는 경우, 도 8에 도시된 반도체 장치를 얻을 수 있다.
실시의 형태 3에 의한 반도체 장치에서는, 반도체 칩에 설치한 패드의 수와 내부 리드의 수가 다른 경우, 한 개의 내부 리드 선단부의 2개의 다른 위치에 금속선을 볼 본드하는 경우와 1개의 위치에 금속선을 볼 본드하는 경우가 혼재한다. 이들 금속선은, 대응한 하단 패드(10)와 대응한 상단 패드(20)에 스티치 본딩된다. 다른 치수와 기능을 갖는 반도체 칩을 계단형으로 적층하여서 적층 반도체 칩을 형성하므로, 동일 극성과 동일 위상을 갖는 금선은 서로 항상 교차될 수는 없다. 그러므로, 금선간의 공기 갭은, 도 8의 단면에 도시된 것처럼, 금속선의 교차부분에 실패없이 3차원적으로 형성되어야 한다.
실시의 형태 3에 따른 반도체 장치는, 실시의 형태 1과 실시의 형태 2와 같이, 적층 반도체 칩의 두께 L4, 다이패드 두께, 및 적층 반도체 칩의 최상면에서 봉지수지의 외표면까지의 치수의 합이 적층 반도체 장치의 두께가 된다.
(실시예 1)
실시의 형태 3에 따른 적층 반도체 장치를, 실시예 1에서, 반도체 장치의 두께0.55mm에 적용한 일례를, 10mm의 정방형 주변-패드 배치 반도체 칩과 8mm의 정방형 주변-패드 배치 반도체 칩을 각 반도체 칩의 중심점을 일치시켜 적층한 적층 반도체 칩을 사용하여 설명한다.
판 두께가 0.125mm인 리드 프레임을 준비하여, 도 9에 도시된 다이패드(11)의 제 1 면(11a) 영역의 두께를 0.075mm씩 에칭하여, 0.05 mm로 줄인다. 다이패드(11)의 네 모서리부는, 네 개의 다이패드 현수 리드로 리드 프레임의 프레임부에 지지되고 있다(도시하지 않음)
다이패드(11)의 외주측에는 절연 간격을 다이패드(11)를 둘러싸 내부 리드(17) 선단부를 정렬 배치한다. 외부 리드(19)와 내부 리드(17)는, 연속적으로 형성되고 리드 프레임의 프레임부에 지지된다.
다이패드(11)의 제 1 면(11a)과 내부 리드(17)의 제 1 면(17a) 사이에, 다이패드 현수 리드(11d)부를 구부려 다이패드 싱크를 형성하여 L7=0.1mm의 단차를 설치하고 있다.
리드 프레임의 내부 리드(17) 선단부에는 그 선단부를 에칭으로 내부 리드(17)의 제 1 면(17a)으로부터 깊이 0.075mm씩 제거하여 박형 평면(17c)을 형성한다.
각각 주표면의 한변의 외주 근처에 패드(10, 20)를 배치한 두께가 0.1475mm인 하단 및 상단 반도체 칩(13, 15)을 다이패드(11)의 평면부(11c)에 두께가 0.025 mm인 접합재(12)로 고정한다. 적층 반도체 칩은, 하단 반도체 메모리 칩(13)의 주표면(13a)과 상단 반도체 칩(15)의 이면(15b)을 두께가 0.025mm인 접합재(14)로 중심점을 일치시켜 고정하면, 상단 반도체 칩(15)과 하단 반도체 칩(13) 사이의 한변의 차는 2mm이므로 L3=1mm만큼 하단 반도체 칩(13)과 평행하게 상단 반도체 칩(15)을 이동하여 계단형으로 고정된다.
이 적층 반도체 칩의 상단 패드(20)와 그 패드(20)보다 L8=0.17mm 낮은 위치의 내부 리드(17)의 제 1 면(17a)은, 제 2 역방향 와이어 본딩으로 루프높이 A= 0.22mm에서 접속된다.
한편, 제 1 와이어 본딩은, 하단 패드(10)가 내부 리드(17)의 박형 평면(17c)의 위치보다도 0.0475mm 만큼 높기 때문에, 루프 높이 치수 AA=0.15mm에서 역방향 와이어 본딩을 한다. 상단 반도체 칩(15)의 두께 0.1475mm와 접합재의 두께0.025mm의 합이 0.1725mm이므로, 제 1 및 제 2의 본딩된 금속선(16) 사이의 간격을 0.115mm 확보할 수 있다.
실시예 1에서는, 적층 반도체 칩의 상부 능동면(주표면)부터 다이패드(11)의이면(11b)까지의 치수는 L4=0.345±0.024mm와 다이패드(11)의 두께 0.05±0.02mm의 합인 0.395±0.044mm가 된다. 그러므로, 상부 금형과 하부 금형이 0.550mm인 봉지수지 주입공간(캐비티)을 설치하도록 고정되고 하부 금형의 저면에 다이패드(11)의 이면(11b)을 접촉하여 봉지수지로 봉지하면, 봉지수지(18)의 상면부터 그 노출된 다이패드(11)의 이면까지의 두께 치수 0.550mm를 갖는 TQFP형 2층의 적층 반도체 칩을 형성한 반도체 장치를 얻을 수 있다.
상기와 같이 실시예 1에서 설명한 반도체 장치에서는, 적층 반도체 칩의 상단 주표면을 덮는 봉지수지의 두께 치수는 0.155mm(0.550-0.395=0.155)가 된다. 적층 반도체 칩의 능동면에서 다이패드(11)의 이면(11b)까지의 치수는 0.395mm이므로, 대량 생산에서 제조오차, ±0.044mm을 고려하더라도 적층 반도체 칩의 능동면은 최소에서도 0.111mm 두께의 봉지수지로 덮어질 수 있다. 또한, 주표면(15a)부터금선(16)의 최정상부까지의 치수는 0.05mm이므로, 금선(16)의 최정상부도 최소0.061mm 두께의 봉지수지로 덮어져서 충분한 품질을 확보할 수 있다.
또한, 적층 반도체 칩의 하단 반도체 칩(13)의 패드에 역방향 와이어 본딩한 금선은 볼 본드 위치, 스티치 본드 위치 및 금선의 최정상부도 전부 적층 반도체 칩의 두께 치수 L4의 범위 내에서 행해지기 때문에, 그러한 볼 본드 위치, 스티치 본드 위치 및 금선의 최정상부는 봉지수지(18)로 충분히 덮어질 수 있다.
(실시예 2)
다이패드와 내부 리드 선단부를 판 두께가 0.125mm를 갖도록 구성하므로 값싼 리드 프레임을 사용하여 종래의 TQFP의 봉지수지의 두께 1.4mm에 대하여 대략 반인 적층 반도체 장치를 실시예 2를 참조하여 설명한다. 실시예 1에서 설명한 적층 반도체 칩과 동일 구성 및 동일 제조 공정의 설명은 생략한다.
실시예 2에서는, 다이패드(11)의 제 1 면(11a)에 하단 반도체 칩(13)의 이면(13b)을 접합재(12)로 고정한다. 따라서, 0.075mm 파 넣는 가공이 필요치 않고, 내부 리드의 선단부가 0.075mm 만큼 제거되지 않는다. 그 때문에, 제 1 역방향 와이어 본딩의 볼 본드를 AA=0.15mm의 루프 높이에서 내부 리드(17)의 제 1 면(17a) 에서 행하고, 제 2 역방향 와이어 본딩의 루프높이를 A=0.22mm로 행하면, 교차부분을 측면으로부터 본 간격 치수는 0.04mm가 된다.
이 간격 치수를 실시예 1에서처럼 0.115mm 확보하기 위해서는, 제 2 역방향 와이어 본딩의 루프높이를 A=0.295mm로 한다. 그러므로, 봉지 금형간의 캐비티 치수를 0.15mm 크게 하여 봉지하고 봉지수지의 두께가 0.7mm인 적층 반도체 장치를 얻을 수 있다.
실시예 2의 적층 반도체 장치에서는, 0.125mm의 판 두께를 갖는 다이패드와 내부 리드로, 캐비티 치수를 0.7mm로 구성한 상부 봉지 금형과 하부 봉지 금형을 사용하여 봉지하고, 다이패드에 반도체 칩의 두께 0.147mm과 두께 0.025mm의 2개의 접합재에 의해 계단형으로 적층 고정한다. L4=0.345mm에서, 적층 반도체 칩의 주표면(15a)에서 수지봉지 최외면까지의 치수가 0.23mm이고, L2=0.575mm에서 적층 반도체 장치의 전체 두께가 0.7mm(=0.575+ 0.125)이다.
적층 반도체 칩의 이면을 다이패드 싱크가 설치된 다이패드에 고정하여 적층 반도체 칩의 상단 패드에는 역방향 와이어 본딩법으로 금속선을 본딩하면, 다이패드의 이면을 하부 금형에 접촉시켜 수지봉지할 때, 다이패드가 봉지수지의 외표면으로부터 노출하고 외부 리드가 다이패드 싱크에 의해 봉지 수지에 보다 깊이 매립된 반도체 장치를 얻을 수 있다.
실시예 2는, 봉지수지의 두께가 1.4mm인 TQFP를 0.125mm 판 두께의 리드 프레임에 2개 적층한 적층 반도체 칩으로 설명하였다. 그렇지만, 봉지수지의 두께의 제한이 없게 기능의 추가 또는 용량의 증가의 요구가 우선하는 경우 적층 반도체 칩은 3단 또는 다단으로 거듭 적층 반도체 칩을 구성하여도 종래의 기술에서 달성할 수 없는 봉지 두께 치수가 얇은 반도체 장치를 얻을 수 있다.
본 발명을, 저가에서 입수 가능한 1장의 리드 프레임을 사용하여 설명하였다. 그러나, 적층 반도체 칩을 지지하는 다이패드부를 비싸더라도 단독으로 다이패드 프레임에 의해 내부 리드 프레임과 분리하여 구성하거나, 리드 프레임을 리드 프레임의 두께보다도 얇게 구성할 수 있는 적층 기판으로 대체하거나, 리드 프레임을 테이프 기판으로 대체하여도 동일한 효과를 얻을 수 있다.
적층 반도체 칩을 구성할 때에 배선이 필요한 패드를 덮지 않고 계단형으로 단차가 다른 주표면에 패드를 노출할 수 있고, 그 반도체 칩을 반도체 메모리 칩으로 한정하지 않는다. 따라서, 어떠한 기능을 갖는 반도체 칩이나 치수가 동일하거나 다르더라도 동일한 효과를 얻을 수 있다.
적층 반도체 칩을 구성하는 상단 반도체 칩의 패드는 적층 반도체 칩의 표면에 노출하므로, 그 반도체 칩을 그 주변 패드 배치 반도체 메모리 칩으로 한정하지 않는다. 따라서, 중앙 패드 배치 반도체 칩 또는 주표면에 분산되어 배치된 반도체 칩이어도 동일한 효과를 얻을 수 있다.
적층 반도체 칩의 형성에 있어서 상단 반도체 칩을 하단 반도체 칩에 대하여 동일 면내에서 180도 회전시켜 2개의 직각 방향으로 평행 이동시켜 하단 패드를 노출하도록 계단형으로 이동시켜 고정하여도 동일한 효과를 얻을 수 있다.
적층 반도체 칩의 형성에 있어서 상단 반도체 칩을 하단 반도체 칩에 대하여 2개의 직각 방향으로 평행 이동시켜 하단 패드를 2개의 직각 변에 노출하도록 계단형으로 이동시켜 고정하여도 동일한 효과를 얻을 수 있다.
적층 반도체 칩의 형성에 있어서 상단 패드의 배치에는 관계없이, 주변 패드가 배치된 하단 반도체 칩의 치수보다 작은 크기를 갖는 상단 반도체 칩을 계단형으로 이동시키고 하단 패드를 노출하도록 고정하면, 상단과 하단의 반도체 칩의 중심점이 서로 일치하거나 일치하지 않은 경우라도 동일한 효과를 얻을 수 있다.
실시의 형태 1, 실시의 형태 2 및 실시의 형태 3은, 다이패드 싱크를 갖는 다이패드 치수가 반도체 칩 치수보다 큰 다이패드로 설명하였다. 이 경우에, 다이패드 싱크를 갖는 다이패드의 치수가 반도체 칩보다도 작은 다이패드이거나 액자형의 다이패드 현수 리드 스티프너를 구비한 작은 액자형 다이패드이어도 동일한 효과를 얻을 수 있다.
본 발명은 상술한 것처럼 구성되므로, 아래에 설명된 것 같은 효과를 나타낸다.
본 발명은, 다이패드의 일면이 봉지수지 외면에 노출되고 다이패드 싱크가 형성되므로, 외부 리드가 봉지수지측면의 중심에서 어긋나 돌출하였다. 그러므로, 반도체 장치의 봉지수지 두께를 줄이고, 실장 후의 열 왜곡에 대한 장치의 수명을 길게 할 수 있는 효과가 있다.
또한, TSOP형 반도체 장치의 두께를 줄이고, 또한, 실장 후의 열 왜곡에 대한 그 장치의 수명을 길게 할 수 있는 효과가 있다.
TQFP형 반도체 장치의 두께를 줄이고, 또한, 실장 후의 열 왜곡에 대한 그 장치의 수명을 길게 할 수 있는 효과가 있다.
그리고, 반도체 장치의 두께를 보다 줄일 수 있고, 또한, 실장 후의 열 왜곡에 대한 그 장치의 수명을 길게 할 수 있는 효과가 있다.
반도체 장치의 두께를 보다 더욱 얇게 할 수 있고, 또한, 실장 후의 열 왜곡에 대한 그 장치의 수명을 길게 할 수 있는 효과가 있다.
아울러, 금속선의 길이는 대략 L자형으로 최단 거리로 구성할 수 있고, 또한, 반도체 장치의 두께를 줄일 수 있는 효과가 있다.

Claims (6)

  1. 패드를 배치한 주표면과 이 주표면에 대향하는 이면을 각각 구비하고, 상기패드가 겹치지 않도록 계단형으로 이동하여 하단 반도체 칩의 주표면과 상단 반도체 칩의 이면을 접합재로 고정한 적층 반도체 칩과,
    외부 리드가 연속적으로 형성된 내부 리드와,
    다이패드 싱크가 설치된 다이패드 현수 리드가 연속적으로 형성된 다이패드와,
    접합재, 금속선, 봉지재를 구비하고,
    상기 다이패드의 일면에 상기 적층 반도체 칩의 이면을 접합재로 고정하고, 상기 적층 반도체 칩의 패드와 대응하는 상기 내부 리드를 상기 금속선을 통해 역방향 와이어 본딩으로 접속하고, 상기 내부 리드, 상기 적층 반도체 칩, 상기 금속선, 상기 접합재 및 상기 다이패드의 5개의 주표면을 상기 봉지재로 덮고, 상기 다이패드의 이면을 상기 봉지수지 외면에 노출하고, 상기 외부 리드를 상기 봉지수지측면으로부터 돌출하고, 상기 다이패드의 절단면이 상기 봉지수지 측면에 노출한 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 적층 반도체 칩은, 상단 반도체 칩을 180도 동일 면에서 회전시키고 계단형으로 이동시켜 적층하여, 하단 반도체 칩에 설치된 패드를 덮지 않도록 고정한 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 적층 반도체 칩은, 다른 치수를 각각 갖는 반도체 칩으로 형성되고, 하단 반도체 칩의 주표면에 설치한 패드를 상단 반도체 칩의 외주영역에 노출한 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 다이패드의 두께를 얇게 한 부분에, 상기 적층 반도체 칩의 이면을 접합재로 고정한 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 내부 리드의 선단부에 얇은 평판부로서 단차를 구비한 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 적층 반도체 칩의 적층 두께 범위 내에 위치하는 내부 리드의 일면에 금속선의 일단을 볼 본드로 접속하고, 상기 적층 반도체 칩의 상단 반도체 칩의 주표면에 설치한 패드에 금속선의 타단을 스티치 본드로 접속한 것을 특징으로 하는 반도체 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100810324B1 (ko) * 2005-05-11 2008-03-04 가부시끼가이샤 도시바 반도체 칩의 주위를 밀봉하여 이루어지는 반도체 장치

Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6483736B2 (en) * 1998-11-16 2002-11-19 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US8575719B2 (en) 2000-04-28 2013-11-05 Sandisk 3D Llc Silicon nitride antifuse for use in diode-antifuse memory arrays
US6888750B2 (en) * 2000-04-28 2005-05-03 Matrix Semiconductor, Inc. Nonvolatile memory on SOI and compound semiconductor substrates and method of fabrication
EP1312120A1 (en) 2000-08-14 2003-05-21 Matrix Semiconductor, Inc. Dense arrays and charge storage devices, and methods for making same
JP2002124626A (ja) * 2000-10-16 2002-04-26 Hitachi Ltd 半導体装置
US6858922B2 (en) * 2001-01-19 2005-02-22 International Rectifier Corporation Back-to-back connected power semiconductor device package
US7352199B2 (en) * 2001-02-20 2008-04-01 Sandisk Corporation Memory card with enhanced testability and methods of making and using the same
US6897514B2 (en) * 2001-03-28 2005-05-24 Matrix Semiconductor, Inc. Two mask floating gate EEPROM and method of making
JP2002343932A (ja) * 2001-05-17 2002-11-29 Mitsubishi Electric Corp 半導体装置と半導体装置の製造方法
US6841813B2 (en) * 2001-08-13 2005-01-11 Matrix Semiconductor, Inc. TFT mask ROM and method for making same
US6843421B2 (en) 2001-08-13 2005-01-18 Matrix Semiconductor, Inc. Molded memory module and method of making the module absent a substrate support
US6525953B1 (en) 2001-08-13 2003-02-25 Matrix Semiconductor, Inc. Vertically-stacked, field-programmable, nonvolatile memory and method of fabrication
US6593624B2 (en) 2001-09-25 2003-07-15 Matrix Semiconductor, Inc. Thin film transistors with vertically offset drain regions
JP2003101204A (ja) * 2001-09-25 2003-04-04 Nec Kansai Ltd 配線基板及び配線基板の製造方法並びに電子部品
US6624485B2 (en) 2001-11-05 2003-09-23 Matrix Semiconductor, Inc. Three-dimensional, mask-programmed read only memory
US7190060B1 (en) 2002-01-09 2007-03-13 Bridge Semiconductor Corporation Three-dimensional stacked semiconductor package device with bent and flat leads and method of making same
US6936495B1 (en) 2002-01-09 2005-08-30 Bridge Semiconductor Corporation Method of making an optoelectronic semiconductor package device
US6891276B1 (en) 2002-01-09 2005-05-10 Bridge Semiconductor Corporation Semiconductor package device
US6989295B1 (en) 2002-01-09 2006-01-24 Bridge Semiconductor Corporation Method of making a semiconductor package device that includes an insulative housing with first and second housing portions
US6731011B2 (en) * 2002-02-19 2004-05-04 Matrix Semiconductor, Inc. Memory module having interconnected and stacked integrated circuits
US6509637B1 (en) * 2002-03-08 2003-01-21 Amkor Technology, Inc. Low profile mounting of thick integrated circuit packages within low-profile circuit modules
US6853049B2 (en) 2002-03-13 2005-02-08 Matrix Semiconductor, Inc. Silicide-silicon oxide-semiconductor antifuse device and method of making
US7145223B2 (en) * 2002-05-22 2006-12-05 Matsushita Electric Industrial Co., Ltd. Semiconductor device
US6737675B2 (en) 2002-06-27 2004-05-18 Matrix Semiconductor, Inc. High density 3D rail stack arrays
US6919620B1 (en) * 2002-09-17 2005-07-19 Amkor Technology, Inc. Compact flash memory card with clamshell leadframe
DE10243981B4 (de) * 2002-09-20 2015-06-03 Robert Bosch Gmbh Elektronische Baueinheit, insbesondere Regler für Generatoren in Kraftfahrzeugen
US20050067694A1 (en) * 2003-09-30 2005-03-31 Pon Florence R. Spacerless die stacking
JP2005150456A (ja) * 2003-11-17 2005-06-09 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2005150647A (ja) * 2003-11-20 2005-06-09 Renesas Technology Corp 半導体装置及びその製造方法
JP3941953B2 (ja) * 2003-12-03 2007-07-11 松下電器産業株式会社 半導体装置およびその製造方法
KR100543729B1 (ko) * 2004-03-24 2006-01-20 아바고테크놀로지스코리아 주식회사 열 방출 효율이 높고 두께는 물론 크기를 감소시킨 고주파모듈 패키지 및 그 조립 방법
US6933223B1 (en) 2004-04-15 2005-08-23 National Semiconductor Corporation Ultra-low loop wire bonding
US20060027901A1 (en) * 2004-08-09 2006-02-09 Ming-Sung Tsai Stacked chip package with exposed lead-frame bottom surface
US7446396B2 (en) * 2005-02-10 2008-11-04 Stats Chippac Ltd. Stacked integrated circuit leadframe package system
JP2006278913A (ja) * 2005-03-30 2006-10-12 Toyota Motor Corp 回路装置とその製造方法
JP4674113B2 (ja) * 2005-05-06 2011-04-20 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
CN100411170C (zh) * 2005-05-30 2008-08-13 矽品精密工业股份有限公司 多芯片堆栈结构
US7727816B2 (en) * 2006-07-21 2010-06-01 Stats Chippac Ltd. Integrated circuit package system with offset stacked die
JP2008033724A (ja) * 2006-07-31 2008-02-14 Mitsumi Electric Co Ltd シングル・チップ半導体集積回路装置の製造方法、プログラムデバッグ方法、マイクロコントローラの製造方法
JP5110247B2 (ja) * 2006-07-31 2012-12-26 ミツミ電機株式会社 半導体集積回路装置
US7618848B2 (en) * 2006-08-09 2009-11-17 Stats Chippac Ltd. Integrated circuit package system with supported stacked die
JP2008085002A (ja) * 2006-09-27 2008-04-10 Sanyo Electric Co Ltd 半導体装置およびその製造方法
TW200820402A (en) * 2006-10-26 2008-05-01 Chipmos Technologies Inc Stacked chip packaging with heat sink struct
US8304874B2 (en) 2006-12-09 2012-11-06 Stats Chippac Ltd. Stackable integrated circuit package system
US7772683B2 (en) * 2006-12-09 2010-08-10 Stats Chippac Ltd. Stacked integrated circuit package-in-package system
US7635913B2 (en) * 2006-12-09 2009-12-22 Stats Chippac Ltd. Stacked integrated circuit package-in-package system
TWI327365B (en) * 2007-01-19 2010-07-11 Chipmos Technologies Inc Zigzag-stacked chip package structure
JP4835449B2 (ja) * 2007-01-29 2011-12-14 株式会社デンソー 半導体装置
KR101557273B1 (ko) 2009-03-17 2015-10-05 삼성전자주식회사 반도체 패키지
KR100881198B1 (ko) 2007-06-20 2009-02-05 삼성전자주식회사 반도체 패키지 및 이를 실장한 반도체 패키지 모듈
US20090091009A1 (en) * 2007-10-03 2009-04-09 Corisis David J Stackable integrated circuit package
JP5183186B2 (ja) * 2007-12-14 2013-04-17 ルネサスエレクトロニクス株式会社 半導体装置
US8399973B2 (en) 2007-12-20 2013-03-19 Mosaid Technologies Incorporated Data storage and stackable configurations
JP2009252815A (ja) * 2008-04-02 2009-10-29 Toppan Printing Co Ltd 複合リードフレーム構造体及び半導体装置
KR101660430B1 (ko) 2009-08-14 2016-09-27 삼성전자 주식회사 반도체 패키지
KR101909203B1 (ko) 2011-07-21 2018-10-17 삼성전자 주식회사 멀티-채널 패키지 및 그 패키지를 포함한 전자 시스템
US9627395B2 (en) 2015-02-11 2017-04-18 Sandisk Technologies Llc Enhanced channel mobility three-dimensional memory structure and method of making thereof
US9478495B1 (en) 2015-10-26 2016-10-25 Sandisk Technologies Llc Three dimensional memory device containing aluminum source contact via structure and method of making thereof
CN108155158A (zh) * 2017-12-22 2018-06-12 中国电子科技集团公司第四十七研究所 大容量存储器电路的3d封装结构

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04302164A (ja) 1991-03-29 1992-10-26 Fujitsu Ltd 半導体装置
JP3203200B2 (ja) 1997-03-10 2001-08-27 三洋電機株式会社 半導体装置
JP3359846B2 (ja) * 1997-07-18 2002-12-24 シャープ株式会社 半導体装置
JP3077668B2 (ja) * 1998-05-01 2000-08-14 日本電気株式会社 半導体装置、半導体装置用リードフレームおよびその製造方法
KR100277438B1 (ko) * 1998-05-28 2001-02-01 윤종용 멀티칩패키지
JP2000156464A (ja) 1998-11-20 2000-06-06 Hitachi Ltd 半導体装置の製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100810324B1 (ko) * 2005-05-11 2008-03-04 가부시끼가이샤 도시바 반도체 칩의 주위를 밀봉하여 이루어지는 반도체 장치
US7919837B2 (en) 2005-05-11 2011-04-05 Kabushiki Kaisha Toshiba Semiconductor device with sealed semiconductor chip
US8970019B2 (en) 2005-05-11 2015-03-03 Kabushiki Kaisha Toshiba Semiconductor device with sealed semiconductor chip
US10366942B2 (en) 2005-05-11 2019-07-30 Toshiba Memory Corporation Semiconductor device with sealed semiconductor chip
US10872844B2 (en) 2005-05-11 2020-12-22 Toshiba Memory Corporation Semiconductor device with sealed semiconductor chip
US11424176B2 (en) 2005-05-11 2022-08-23 Kioxia Corporation Semiconductor device with sealed semiconductor chip

Also Published As

Publication number Publication date
US6353265B1 (en) 2002-03-05
KR100445502B1 (ko) 2004-08-21
DE10136283A1 (de) 2002-08-22
CN1197156C (zh) 2005-04-13
JP2002231882A (ja) 2002-08-16
CN1368760A (zh) 2002-09-11
TW499722B (en) 2002-08-21

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