KR101160694B1 - 반도체장치의 제조 방법 - Google Patents

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노리유키 다카하시
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

본 발명은 반도체장치의 페키지 사이즈를 칩 사이즈에 가깝게 해서 소형화하는 것을 목적으로 하여, 복수의 패드(2a)를 갖는 반도체 칩(2)과, 실장면(1g)과 와이어 접속면(1h)를 갖고 있고, 또한 후막부(1e)와 후막부(1e)보다 두께가 얇은 박막부(1f)를 구비하고, 더욱이 각각 와이어 접속면(1h)의 길이가 실장면(1g)보다 짧게 형성된 복수의 리드(1a)와, 반도체 칩(2)과 리드(1a)를 접속하는 복수의 와이어(4)와, 수지에 의해 형성된 밀봉체(3)로 이루어지고, 각 리드(1a)의 박막부(1f)가, 반도체 칩(2)의 하부에 끼어들어서 배치되어 있고, 또한 리드(1a)와 반도체 칩(2)이 역본딩에 의해 와이어(4)에 접속되어 있는 것에 의해, 각 리드(1a)의 실장면(1g)의 길이를 확보하면서, 반도체 칩(2)의 측면(2d)으로부터 밀봉체(3)의 측면(3b)까지의 거리를 가능한 한 짧게 해서 패키지 사이즈를 칩 사이즈에 가깝게 해서 QFN5(Quard Flat Non-Leaded Package)의 소형화를 꾀한다.
복수의 패드, 소형화, QFN5

Description

반도체장치의 제조 방법{Manufacturing Method of Semiconductor Device}
도1은 본 발명의 실시형태1의 반도체장치의 구조의 일예를 밀봉체를 투과해서 나타내는 사시도이다.
도2는 도1에 나타내는 반도체장치의 구조를 나타내는 단면도이다.
도3은 도1에 나타내는 반도체장치의 단 리드 타입의 구조의 일예를 나타내는 단면도이다.
도4는 도1에 나타내는 반도체장치의 역본딩 타입의 구조의 일예를 나타내는 단면도이다.
도5는 도1에 나타내는 반도체장치의 리드의 구조의 일예를 나타내는 사시도이다.
도6은 도1에 나타내는 반도체장치의 변형예의 리드의 구조를 나타내는 사시도이다.
도7은 도1에 나타내는 반도체장치의 변형예의 리드의 구조를 나타내는 사시도이다.
도8은 도1에 나타내는 반도체장치의 역사다리꼴의 리드의 구조의 일예를 나타내는 사시도이다.
도9는 도8에 나타내는 리드의 구조를 나타내는 정면도이다.
도10은 도1에 나타내는 반도체장치의 역사다리꼴의 리드의 변형예의 구조를 나타내는 사시도이다.
도11은 도10에 나타내는 리드의 구조를 나타내는 정면도이다.
도12는 도1에 나타내는 반도체장치의 역사다리꼴의 리드의 변형예의 구조를 나타내는 사시도이다.
도13은 도12에 나타내는 리드의 구조를 나타내는 정면도이다.
도14는 본 발명의 실시형태1의 반도체장치의 조립에 이용되는 리드 프레임의 구조의 일예를 나타내는 평면도이다.
도15는 도14에 나타내는 리드 프레임의 구조를 나타내는 측면도이다.
도16은 본 발명의 실시형태1의 반도체장치의 조립에 있어서의 다이 본딩 후의 구조의 일예를 나타내는 측면도이다.
도17은 본 발명의 실시형태1의 반도체장치의 조립에 있어서의 와이어 본딩 후의 구조의 일예를 나타내는 측면도이다.
도18은 본 발명의 실시형태1의 반도체장치의 조립에 있어서의 수지 몰딩시의 구조의 일예를 나타내는 부분단면도이다.
도19는 수지 몰딩 후의 구조를 나타내는 사시도이다.
도20은 본 발명의 실시형태1의 반도체장치의 조립에 있어서의 개편화 다이싱시의 구조의 일예를 나타내는 사시도이다.
도21은 도20에 나타내는 개편화 다이싱시의 구조를 나타내는 단면도이다.
도22는 본 발명의 실시형태1의 반도체장치의 조립에 있어서의 조립 완료후의 구조의 일예를 나타내는 단면도이다.
도23은 본 발명의 실시형태2의 반도체장치의 구조의 일예를 나타내는 단면도이다.
도24는 본 발명의 실시형태2의 반도체장치의 조립에 있어서의 개편화 절단시의 구조의 일예를 나타내는 단면도이다.
도25는 본 발명의 변형예인 탭 내장형의 QFN의 구조를 나타내는 단면도이다.
도26은 본 발명의 변형예인 탭 내장형의 QFN의 구조를 나타내는 단면도이다.
도27은 본 발명의 변형예인 탭 내장형의 QFN의 구조를 나타내는 단면도이다.
도28은 와이어 본딩에 있어서의 부분확대 단면도이다.
도29는 와이어 본딩 후의 부분확대 단면도 및 부분확대 사시도이다.
도30은 개편 몰딩에 의한 반도체장치의 부분확대 단면도이다.
도31은 일괄 몰딩에 의한 반도체장치의 부분확대 단면도이다.
<부호의 설명>
1:리드 프레임
1a:리드
1b:탭(칩 탑재부)
1c:주면
1d:이면
1e:후막부
1f:박막부
1g:실장면(제1 주면)
1h:와이어 접속면(제2 주면)
1i:단차면(제3 주면)
1j:요철
1k:딤플(구덩이부)
1m:경사면
1n:제1 슬릿
1p:제2 슬릿
1q:긴 슬릿
1r:가이드 구멍
1s:위치 결정 구멍
1t:디바이스 영역(장치 형성영역)
1u:테두리부
1v:절단마진
2:반도체 칩
2a:패드(전극)
2b:주면
2c:이면
2d:측면
3:밀봉체
3a:이면
3b:측면
4:와이어(도전성 와이어)
4a:근원부
4b1:와이어 단부
5:QFN(반도체장치)
6:다이 본드 재
7:금 범프
8:밀봉용 수지
9:수지성형 금형
9a:상형
9b:하형
9c:캐버티
9d:금형면
10:일괄 밀봉체
11:블레이드
12:QFN(반도체장치)
13:절단 금형
13a:상형
13b:하형
13c:절단 칼
13d , 13e:리세스부
13f:지지부
14:필름 시트
본 발명은, 반도체장치의 제조 기술에 관한 것으로, 특히 반도체장치의 소형화에 적용하여 유효한 기술에 관한 것이다.
종래의 수지밀봉형 반도체장치는, 다이 패드부 상에 접착제에 의해 탑재된 반도체소자와, 선단부가 다이 패드부에 대향해서 배열된 복수의 인너 리드부와, 반도체소자와 인너 리드부를 접속한 금속세선과, 외부를 밀봉한 밀봉수지로 이루어지고, 인너 리드부의 선단부는 상면막을 삭제한 박막부를 갖고 있으므로, 다이 패드부에 업 세트 구조를 형성하지 않아도, 탑재한 반도체소자의 주변부를 인너 리드부의 선단부 상면에 근접시킬 수 있다(예컨대, 특허문헌1참조).
[특허문헌1]일본국특허공개공보2003-37219호(도1)
QFN(Quad Flat Non-1eaded Package)등의 반도체 장치에서는, 각 리드의 일부가 밀봉체의 이면의 주변부에 노출되어 배치되고, 이들이 외부단자로 되어 있다. 이러한 QFN에 있어서, 더욱더 소형화?박형화함에 따라 칩 사이즈에 가까운 패키지 사이즈의 반도체장치가 요구되고 있다.
QFN에서는, 일반적으로 인너리드(리드의 와이어 접속면)과 아우터리드(리드의 실장면)가 같은 길이 이거나, 인너리드(와이어 접속면) 쪽을 길게 하여 리드의 밀봉용 수지에 물리는 정도(빠짐 방지)나 밀착성을 고려하고 있다.
이 구조에서, 패키지 사이즈를 칩 사이즈에 가깝게 하기 위해서는, 리드를 짧게 해야 한다. 리드를 짧게 하면 아우터리드에 상당하는 리드의 실장면이 짧아진다. 그 결과, 기판 실장 후의 단자면적이 작아져, 기판 실장 후의 접속 강도나 전기적 특성이 저하한다고 하는 문제가 발생한다.
또, 상기 특허문헌1에는, CSP(Chip Scale Package)에 있어서 패키지 사이즈를 바꾸지 않고 가능한 범위에서 큰 반도체소자를 탑재해서 패키지 점유율을 향상시키는 기술에 관한 기재는 있지만, 반도체 칩의 측면으로부터 밀봉체의 측면까지의 거리에 착안하여 패키지 사이즈를 칩 사이즈에 보다 가깝게 해서 반도체장치의 소형화를 꾀하는 것을 실현하는 기술에 관한 개시는 없다.
본 발명의 목적은, 패키지 사이즈를 칩 사이즈에 가깝게 해서 소형화를 꾀할 수 있는 반도체장치의 제조 방법을 제공하는 데 있다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
본 발명에 있어서 개시되는 발명 중에서, 대표적인 것의 개요를 간단히 설명하면, 이하와 같다.
즉, 본 발명은, 실장면인 제1 주면과, 상기 제1 주면의 반대측에 배치되고, 또한 제1 부분과 상기 제1 부분 보다 그 두께가 얇은 제2 부분을 갖는 제2 주면을 구비하고, 각각 상기 제2 주면의 연재(延在)방향의 길이가 상기 제1 주면보다 짧게 형성된 복수의 리드와, 상기 복수의 리드의 내측에 배치된 칩 탑재부를 더 갖는 리드 프레임을 준비하는 공정과, 반도체 칩의 이면과 상기 리드의 상기 제2 부분이 대향하도록 상기 반도체 칩을 상기 칩 탑재부에 탑재하는 공정과, 상기 반도체 칩의 전극과 상기 리드의 상기 제1 부분의 제2 주면을 도전성 와이어로 접속하는 공정과, 밀봉체의 이면에 상기 복수의 리드 각각의 상기 제1 주면이 노출되도록 상기 반도체 칩과 상기 도전성 와이어를 수지밀봉하여 상기 밀봉체를 형성하는 공정과, 상기 리드 프레임으로부터 상기 복수의 리드 각각을 분리해서 개편화하는 공정를 갖고, 상기 도전성 와이어로 접속하는 공정에 있어서, 먼저 상기 리드의 상기 제1 부분의 제2 주면과 상기 도전성 와이어를 접속하고, 그 후, 상기 도전성 와이어와 상기 반도체 칩의 전극을 접속하는 것이다.
또한, 본 발명은, 실장면인 제1 주면과, 상기 제1 주면의 반대측에 배치되고, 또한 제1 부분과 상기 제1 부분 보다 그 두께가 얇은 제2 부분을 갖는 제2 주면을 구비하고, 더욱이 각각 상기 제2 주면의 연재방향의 길이가 상기 제1 주면보다 짧고, 또한 상기 제1 부분의 연재방향의 길이가 상기 제2 부분 보다도 짧게 형성된 복수의 리드와, 상기 복수의 리드의 내측에 배치된 칩 탑재부를 갖는 리드 프레임을 준비하는 공정과, 반도체 칩의 이면과 상기 리드의 상기 제2 부분이 대향하도록 상기 반도체 칩을 상기 칩 탑재부에 탑재하는 공정과, 상기 반도체 칩의 전극 과 상기 리드의 상기 제1 부분의 제2 주면을 도전성 와이어에서 접속하는 공정과, 상기 리드 프레임상에 구획 형성된 복수의 장치 형성영역을 수지성형 금형의 1개의 캐버티로 덮은 상태에서, 밀봉체의 이면에 상기 복수의 리드 각각의 상기 제1 주면이 노출되도록 상기 반도체 칩과 상기 도전성 와이어를 수지밀봉해서 상기 밀봉체를 형성하는 공정과, 상기 리드 프레임으로부터 상기 복수의 리드 각각을 다이싱에 의해 분리해서 개편화하는 공정를 갖고, 상기 도전성 와이어로 접속하는 공정에 있어서, 먼저 상기 반도체 칩의 전극과 상기 도전성 와이어를 접속하고, 그 후, 상기 리드의 상기 제1 부분의 제2 주면과 상기 도전성 와이어를 접속하는 것이다.
[발명을 실시하기 위한 최선의 형태]
이하의 실시형태에서는 특히 필요한 때 이외에는 동일 또는 같은 부분의 설명을 원칙적으로 반복하지 않는다.
더욱이, 이하의 실시형태에서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시형태로 분할해서 설명하지만, 특별히 명시한 경우를 제외하고, 그것들은 서로 무관계한 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다
또한, 이하의 실시형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함한다)에 언급할 경우, 특히 명시했을 경우 및 원리적으로 분명히 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것은 아니고, 특정한 수 이상에서도 이하에서도 좋다.
이하, 본 발명의 실시형태를 도면에 근거해서 상세하게 설명한다. 또, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 붙이고, 그 반복의 설명은 생략한다.
(실시형태1)
도1은 본 발명의 실시형태1의 반도체장치의 구조의 일예를 밀봉체를 투과하여 나타내는 사시도, 도2는 도1에 나타낸 반도체 장치의 구조를 나타내는 단면도, 도3은 도1에 나타내는 반도체 장치의 단리드 타입 구조의 일예를 나타내는 단면도, 도4는 도1에 나타낸 반도체 장치의 역본딩 타입 구조의 일예를 나타내는 단면도, 도5는 도1에 나타내는 반도체 장치의 리드 구조의 일예를 나타내는 사시도, 도6 및 도7은 각각 도1에 나타내는 반도체장치의 변형예인 리드의 구조를 나타내는 사시도, 도8은 도1에 나타내는 반도체장치의 역사다리꼴 리드의 구조의 일예를 나타내는 사시도, 도9는 도8에 나타내는 리드의 구조를 나타내는 정면도, 도10은 도1에 나타내는 반도체장치의 역사다리꼴 리드의 변형예의 구조를 나타내는 사시도, 도11은 도10에 나타내는 리드의 구조를 나타내는 정면도이고, 도12는 도1에 나타내는 반도체 장치의 역사다리꼴의 리드의 변형예의 구조를 나타내는 사시도, 도13은 도12에 나타내는 리드의 구조를 나타내는 정면도, 도14는 본 발명의 실시형태1의 반도체 장치의 조립에 사용되는 리드 프레임의 구조의 일예를 나타내는 평면도, 도15는 도14에 나타내는 리드 프레임의 구조를 나타내는 측면도, 도16은 본 발명의 실시형태1의 반도체장치의 조립에 있어서 다이본딩 후의 구조의 일예를 나타내는 측면도, 도17은 본 발명의 실시형태1의 반도체장치의 조립에 있어서 와이어 본딩 후의 구조의 일예를 나타내는 측면도, 도18은 본 발명의 실시형태1의 반도체 장치의 조립에 있어서 수지몰딩시의 구조의 일예를 나타내는 단면도, 도19는 수지몰딩 후의 구조를 나타내는 사시도, 도20은 본 발명의 실시형태1의 반도체 장치의 조립에 있어서 개편화 다잉시의 구조의 일예를 나타내는 사시도, 도21은 도20에 나타내는 개편화 다잉시의 구조를 나타내는 단면도, 도22는 본 발명의 실시형태1의 반도체 장치의 조립에 있어서 조립 완료 후의 구조의 일예를 나타내는 단면도, 도28은 와이어 본딩에 있어서 부분확대단면도, 도29는 와이어 본딩 후의 부분확대단면도 및 부분확대사시도, 도30은 개편몰딩에 의한 반도체 장치의 부분확대 단면도, 도31은 일괄 몰딩에 의한 반도체장치의 부분확대 단면도이다.
도1 및 도2에 나타내는 본 실시형태1의 반도체장치는, 수지밀봉형으로, 또한 소형의 반도체 패키지이고, 밀봉체(3)의 이면(3a)의 주변부에 복수의 리드(1a) 각각의 실장면(1g)이 노출되어 늘어서 배치된 난리드형이다. 본 실시형태1에서는, 상기 반도체장치의 일례로서, QFN5를 들어서 설명한다. 또, QFN5은, 소형의 반도체 패키지이지만, 가능한 한 패키지 사이즈를 칩 사이즈에 가깝게 한 것이다.
QFN5의 구성에 대해서 설명하면, 그 주면(2b)에 반도체소자 및 복수의 패드(전극)(2a)를 갖는 반도체 칩(2)과, 반도체 칩(2)과 접속하는 칩 탑재부인 탭(1b)과, 실장면(제1 주면)(1g)과 그 반대측에 배치된 와이어 접속면(제2 주면)(1h)을 갖고 있고, 또한 와이어 접속면(1h)을 갖는 후막부(제1 부분)(1e)와 후막부(1e) 보다 두께가 얇은 박막부(제2 부분)(1f)를 구비하고, 더욱이 각각 와이어 접속면(1h)의 연재(延在)방향의 길이가 실장면(1g)보다 짧게 형성되고, 또한, 후막부(1e)에 있어서의 연재방향의 길이가 박막부(1f)에 있어서의 연재방향의 길이보다도 짧게 형성된 복수의 리드(1a)와, 반도체 칩(2)의 복수의 패드(2a)와 이것에 대응하는 복수의 리드(1a)를 각각 접속하는 복수의 도전성 와이어인 와이어(4)와, 반도체 칩(2) 및 복수의 와이어(4)를 수지밀봉 하는 밀봉체(3)를 갖고 있다.
더욱이, 각 리드(1a)는, 그 실장면(1g)이 밀봉체(3)의 이면(3a)의 주변부에 늘어서 배치되어 있음과 동시에, 각 리드(1a)의 박막부(1f)가, 반도체 칩(2)의 하부에 끼어들어서 반도체 칩(2)의 이면(2c)과 대향하도록 배치되어 있다.
이와같이 QFN5는, 각 리드(1a)의 박막부(1f)를 반도체 칩(2)의 하부에 끼어들게 해서 배치하는 것에 의해, 밀봉체(3)의 이면(3a)에 노출되는 각 리드(1a)의 실장면(1g)의 리드 연재방향의 길이(Lp)를 확보해서 설치시의 강도를 유지하면서, 반도체 칩(2)의 측면(2d)으로부터 밀봉체(3)의 측면(3b)까지의 거리(La)를 가능한 한 짧게 해서 패키지 사이즈를 칩 사이즈에 가깝게 해서 QFN5의 소형화를 꾀하는 것이다.
따라서, 각 리드(1a)의 후막부(1e)의 와이어 접속면(1h)의 리드 연재방향의 길이는, 와이어(4)를 접속하기 위해서 필요한 최저한의 길이로 하고 본 실시형태1에서는, 후막부(1e)에 있어서의 연재방향의 길이가 박막부(1f)에 있어서의 연재방향의 길이보다도 짧게 형성되어 있다. 이렇게, 거리(La)이 될 수 있는 한 짧아지도록 하고 있다.
또한, 본 실시형태1의 QFN5은, 그 조립에 있어서 도18에 도시한 바와 같이, 1장의 리드 프레임(1)의 복수의 장치 형성영역을 수지성형 금형(9)의 1개의 캐버티(9c)로 덮어서 수지밀봉을 하는 일괄 몰딩 방법을 채용하고, 더욱이 그 후 다이싱 으로 개편화해서 조립한 것이다. 따라서, 밀봉체(3)의 측면(3b)이 리드(1a)의 실장면(1g)에 대하여 거의 수직으로 형성되기 때문에, 반도체 칩(2)의 측면(2d)에 인접하는 밀봉체(3)의 영역을 그 높이 방향으로 일률적인 거리(La)로 형성할 수 있고, 이것에 의해, 반도체 칩(2)의 측부에 있어서 와이어(4)를 배치하는 영역을 확보하기 쉬운 구조로 되어 있다.
애당초 밀봉체(3)의 이면(3a)측에 노출되는 리드단자의 길이는, QFN5를 실장하는 실장 기판, 혹은 JEITA 등의 규격으로서 규정되어 있다. 이 때문에, 패키지 사이즈의 박형화 및 소형화를 꾀하는 경우, 리드(1a)의 와이어 접속면측(리드(1a)에 있어서 탭(1b)과 인접하는 단부)이 반도체 칩(2)(특히 이면(2c)측의 주변부)과 접촉해버린다. 거기에서, 본 실시형태1과 같이, 리드(1a)의 와이어 접속면(1h)측에 있어서 박막부(1f)를 형성하고, 반도체 칩(2)과 리드(1a)의 접촉을 방지하고 있다. 이 때, 단지 리드(1a)를 얇게 형성하면, 패키지 사이즈의 소형화에 따라, 반도체 칩(2)의 측면(2d) 으로부터 밀봉체(3)의 측면(3b)까지의 거리가 짧고, 또한, 제1 본딩부와 제2 본딩부의 고저차이가 커지기 때문에, 가파른 각도로 와이어 본딩하게 된다. 가파른 각도로 와이어 본딩을 하면, 도28에 도시한 바와 같이, 제1 본딩측에 있어서, 와이어 본딩 기술에 의해 형성되는 스터드 범프로부터 와이어(4)가 끌어 내지는 근원부(4a)에 응력이 집중하고, 상기 근원부(4a) 부근에서 단선의 원인이 된다.
이렇게, 단선의 원인이 되는 응력이 생기지 않도록, 제2 본딩측의 와이어 접속면(1h)은 후막부(1e)로서 그 두께를 남겨 두고, 제1 본딩점과 제2 본딩점의 고저 차를 저감한다. 여기에서, 페키지 사이즈를 충분히 소형화하기 위하여, 와이어 접속면(1h)을 갖는 후막부(1e)는, 와이어 본딩이 가능한 영역(길이)만 설치하고, 그 이외의 영역은 박막부(1f)로서 얇게 형성한다. 본 실시형태1에서는, 후막부(1e)의 영역(길이)이 박막부(1f)보다도 작게(좁게) 형성되어 있다. 이것에 의해, 반도체 칩(2)과 리드(1a)의 접촉을 억제하고, 또한, 패키지 사이즈의 소형화를 꾀할 수 있다.
정본딩에서 와이어(4)를 형성하는 경우, 도29에 도시한 바와 같이, 제2 본딩측은 와이어(4)을 잡아 뜯도록 리드(1a)의 와이어 접속면(1h)에 압착하는 것 때문에, 제1 본딩측의 본딩 면적보다도 커진다. 또한, 1개의 디바이스 영역(1t)을 1개의 테퍼붙은 캐버티(9c)로 덮어서 수지밀봉하는 개편 몰딩에 의해 밀봉체(3)를 형성하면, 도23에 도시한 바와 같이 밀봉체(3)의 측면(3b)은 경사면이 되고, 리드(1a)를 금형으로 클램프한 상태로 수지밀봉 하기 때문에, 절단마진(1v)이 형성된다. 이 때문에, 제2 본딩을 치기위한 와이어 접속면(1h)의 영역(길이)X가 작아지게(좁아지게) 된다.
이 결과, 도30에 도시한 바와 같이 제2 본딩시, 와이어 단부(4b)가 밀봉체(3)의 측면(3b)으로부터 노출해버려, 쇼트 불량의 원인이 된다. 그러나, 도2에 나타낸 바와 같은, 일괄 몰딩에 의해 밀봉체(3)를 형성하면, 밀봉체(3)의 측면(3b)은, 리드(1a)의 와이어 접속면(1h)에 거의 수직방향으로 형성되고, 또한, 리드(1a)를 클램프할 때 형성되는 절단마진(1v)이 형성되지 않게 되기 때문에, 도31에 도시한 바와 같이, 제2 본딩을 치는 리드(1a)의 와이어 접속면(1h)의 영역(길이)Y가 도 30에 나타내는 바와 같은 개편 몰딩 타입보다도 넓게 확보(XくY)할 수 있기 때문에, 밀봉체(3)의 측면(3b)에서 노출된다는 문제는 억제할 수 있다.
또한, 각 리드(1a)의 박막부(1f)는, 예컨대, 하프 에칭 가공이나 프레스 가공등에 의하여 후막부(1e)의 1/2 정도의 두께로 얇게 형성된 것이다. 예컨대, 리드 프레임(1)(도14 참조)의 두께가, 0.2mm인 경우, 각 리드(1a)의 후막부(1e)나 탭(1b)의 두께는, 0.2mm로 되고, 박막부(1f)는 그 1/2 정도의 두께가 된다. 이에 의해, 반도체 칩(2)의 이면(2c)과 리드(1a)의 박막부(1f)와의 사이에 수지를 개재시켜서 반도체 칩(2)의 하부에 리드(1a)의 박막부(1f)를 끼어들게 할 수 있다.
또, 각 리드(1a)의 박막부(1f)가 반도체 칩(2)의 이면(2c)측에 배치되기 때문에, 탭(1b)은 각 리드(1a)의 박막부(1f)와 간섭하지 않도록 반도체 칩(2)의 크기보다 작게 형성된 작은 탭 구조이다.
QFN5에서는, 반도체 칩(2)은, 그 두께와 교차하는 평면은 4각형이고, 예컨대, 실리콘 등에 의해 형성되고, 그 이면(2c)이 다이본드재(6)에 의해 탭(1b)의 주면(1c)과 접합되어 고정되어 있다.
또한, 각 리드(1a)나 탭(1b)은, 예컨대, 동합금에 의해 형성되고, 더욱이 와이어(4)은, 예컨대, 금선이고, 밀봉체(3)는, 예컨대, 열경화성의 에폭시 수지 등으로 이루어진다
도2에 나타내는 QFN5에서는, 리드(1a)의 실장면(1g)의 리드 연재방향의 길이(Lp)는, 예컨대, 표준적인 0.6mm이고, 그 때, 반도체 칩(2)의 측면(2d)으로부터 밀봉체(3)의 측면(3b)까지의 거리(La)를 0.35mm 정도로 짧게할 수 있다.
또한, 도3에 나타내는 단 리드 타입의 QFN5와 같이, 도2의 QFN5와 같은 구조에 있어서 더 짧은 리드(1a)를 채용할 때 보다, 리드(1a)의 길이(Lp)를, 예컨대, 0.45mm로할 수 있다.
본 실시형태1의 QFN5에서는, 각 리드(1a)가 얇게 형성된 박막부(1f)가, 반도체 칩(2)의 하부에 끼어들어서 배치되어 있는 것에 의해, 각 리드(1a)의 실장면(1g)의 리드 연재방향의 길이(Lp)를 확보해서 설치시의 접속 강도를 유지하면서, 반도체 칩(2)의 측면(2d)로부터 밀봉체(3)의 측면(3b)까지의 거리(La)를 가능한 한 짧게 해서 패키지 사이즈를 칩 사이즈에 가깝게 하고, 이것에 의해, QFN5의 소형화를 꾀할 수 있다.
또, QFN5에 있어서의 반도체 칩(2)의 측부의 영역의 수평방향의 길이의 규정으로서는, 예컨대, 리드(1a)의 연재방향에 평행한 방향의 와이어 접속면(1h)의 길이를, 실장면(1g)의 동방향의 길이의 1/2 이하로 하는 것에 의해, QFN5의 소형화를 꾀할 수 있다. 또는, 반도체 칩(2)의 측면(2d)으로부터 밀봉체(3)의 측면(3b)까지의 거리(La)를, 0.35mm 이하로 하는 것에 의해, QFN5의 소형화를 꾀할 수 있다.
또한, 본 실시형태1의 QFN5에서는, 각 리드(1a)의 박막부(1f)가, 반도체 칩(2)의 하부에 끼어들어서 배치되어 있는 것에 의해, 박막부(1f)가 후막부(1e)보다 얇게 형성되어 있는 만큼, 밀봉체(3)의 두께를 얇게 해서 QFN5의 박형화를 꾀할 수 있다.
더욱이, QFN5에서는, 탭(1b)이, 그 이면(1d)이 밀봉체(3)의 이면(3a)에 노출되도록 배치되어 있기 때문에, 반도체 칩(2)에서 발생하는 열을 탭(1b)에서 외부로 방산시킬 수 있고, QFN5의 방열성을 향상시킬 수 있다. 또한, 탭(1b)이 밀봉체(3)의 이면(3a)에 노출하고 있기 때문에, 실장 기판에의 실장시에 탭(1b)을 GND접속에 이용하는 것에 의해, QFN5의 GND 강화를 꾀하여 GND를 안정화시킬 수 있다.
또한, 탭(1b)이 밀봉체(3)의 이면(3a)에 노출되도록 배치되어 있기 때문에, QFN5의 박형화를 꾀할 수 있다.
다음에, 도4에 나타내는 QFN5의 구조에 대해서 설명한다.
도4에 나타내는 QFN5은, 역본딩 타입의 구조이고, 도3에 나타내는 QFN5을 칩 사이즈를 바꾸지 않고도, 더욱더 소형화를 꾀하는 것이다.
도2 및 도3에 나타내는 QFN5에서는, 와이어 본딩시에, 우선 반도체 칩(2)측을 먼저 접속하고, 그 후 리드(1a)측을 접속하는 정본딩 방법을 채용하고 있는 것에 대하여, 도4에 나타내는 QFN5는, 와이어 본딩시에, 우선 리드(1a)측을 먼저 접속하고, 그 후 반도체 칩(2)측을 접속하는 역본딩 방법을 채용하고 있다.
와이어 본딩에서는, 먼저 접속하는 측(이후, 제1 본딩측이라고 한다)은, 피접속면에 대하여 거의 수직인 와이어(4)을 일으킬 수 있고, 더욱더, 상기 피접속면에 있어서 필요하게 되는 본딩 면적은, 뒤에 접속하는 측(이후, 제2 본딩측이라고 한다)에 비교해서 작게 하는 것이 가능하기 때문에, 이 특성을 이용해서 와이어 본딩시에 리드(1a)측에 제1 본딩을 행하고, 이것에 의해, 리드(1a)의 후막부(1e)에 있어서의 와이어 접속면(1h)의 길이를 와이어 본딩 기술에 의해 형성되는 스터드 범프와 거의 동등한 길이(폭)까지 축소할 수 있다. 또한, 상기에서 설명한 바와 같이, 와이어(4)는 제1 본딩측에 형성되는 스터드 범프로부터 리드(1a)의 와이어 접 속면(1h)에 거의 수직방향에 일으키기(끌어 내진다) 때문에, 와이어(4)의 근원부(4a)에 걸리는 응력이, 정본딩 방법에 비교해서 저감할 수 있다. 이렇게, 반도체 칩(2)의 측면(2d)로부터 밀봉체(3)의 측면(3b)까지의 거리(La)를 최소로 하고, 또한, 제1 본딩측의 와이어(4)의 근원부(4a)에 생기는 응력을 저감할 수 있다.
또한, 그 때에 있어서도 각 리드(1a)의 실장면(1g)의 리드 연재방향의 길이(Lp)는, 예컨대, Lp=0.45mm를 확보하고 있고, 기판 실장시의 접속 강도는 유지하고 있다.
따라서, 도4에 나타내는 QFN5와 같이, 일괄 몰딩 방법과 역본딩 방법을 채용하는 것에 의해, QFN5에 있어서의 거리(La)를 최소로 해서 도2 및 도3에 나타내는 구조보다도, 더 QFN5의 소형화를 꾀할 수 있다. 도4에 나타내는 QFN5에서는, 거리(La)는, 예컨대, 0.30mm 정도이다.
또, 도4에 나타내는 QFN5에서는, 와이어 본딩의 제2 본딩측이 반도체 칩(2)측이기 때문에, 제2 본딩에서는 와이어(4)와 반도체 칩(2)의 패드(2a)를 접속하게 된다. 반도체 칩(2)의 패드(2a)의 표면은 알루미늄층이기 때문에, 와이어(4)가 금선일 경우에는, 미리 패드(2a)상에 금 범프(7)를 접속해 두고, 도4에 도시한 바와 같이, 제2 본딩시에 이 금 범프(7)에 와이어(4)를 접속하도록 해도 좋다. 이렇게, 제2 본딩에서 와이어(4)와 반도체 칩(2)의 알루미늄의 패드(2a)를 접속하는 것과 같을 경우에는, 미리 패드(2a)위로 금 범프(7)를 접속해 두고, 이 금 범프(7)와 와이어(4)를 접속하는 것에 의해, 와이어(4)와 패드(2a)와의 접속 신뢰성을 보다 높일 수 있다.
단지, 패드(2a)에 대하여 직접 와이어(4)을 접속해도 접속 신뢰성상 특히 문제가 없으면, 금 범프(7)를 이용하지 않고 직접 와이어(4)와 패드(2a)를 접속해도 좋다.
또, 패드(2a) 상에 금 범프(7)를 형성하는 때에는, 와이어 본딩 기술을 이용한 스터드 범프 형성 방법으로 형성하는 것이 바람직하다.
다음에, QFN5에 있어서 각종 리드 형상에 관하여 설명한다. 도5는, 도1에 나타내는 QFN5에 갖추어진 리드(1a) 형상의 일예를 나타내고 있어, 후막부(1e)와 박막부(1f)로 이루어지고, 후막부(1e)는 와이어 접속면(제2 주면)(1h)을 갖고 있다. 한편, 후막부(1e)보다 두께가 얇은 박막부(1f)는, 단차면(제3 주면)(1i)을 갖고 있다.
이에 대하여 도6에 나타내는 변형예의 리드(1a)는, 그 박막부(1f)의 단차면(1i)에, 파형상의 요철(1j)이 형성되어 있다. 이것에 의해, 리드(1a)와 밀봉용 수지(도18 참조)(8)의 접촉 면적을 늘려서 리드(1a)와 밀봉용 수지(8)의 밀착도를 높일 수 있다. 더욱이, 요철(1j)이 형성된 것에 의해, 리드(1a)의 연재방향에 대하는 밀봉체(3)로부터의 뽑기 강도를 높일 수 있고, 리드(1a)의 밀봉체(3)로부터의 탈락을 저감할 수 있다.
또한, 도7에 나타내는 변형예의 리드(1a)는, 그 박막부(1f)의 단차면(1i)에, 복수의 구덩이부인 딤플(1k)이 형성되어 있고, 상기 요철(1j)의 경우와 같이, 리드(1a)와 밀봉용 수지(8)의 접촉 면적을 늘려서 리드(1a)와 밀봉용 수지(8)의 밀착도를 높일 수 있고, 더욱이, 패키지 수평방향에 대해서는 밀봉체(3)로부터의 뽑기 강 도를 높이고, 리드(1a)의 밀봉체(3)로부터의 탈락을 저감할 수 있다.
또한, 도8～도13에 나타내는 리드(1a)는, 도5, 도6 및 도7에 나타내는 리드(1a)에 대하여, 각각 리드(1a)의 연재방향에 대하여 직각인 방향의 폭을, 실장면(1g)보다 와이어 접속면(1h) 또는 단차면(1i)쪽이 넓어지도록 형성한 것이다. 즉, 도9, 도11 및 도13에 도시한 바와 같이 각각의 리드(1a)가 실장면(1g)을 향해서 폭이 좁게 되도록 형성되어 있고, 각 리드(1a)의 길이방향의 측부의 면이 경사면 1m로 되어 있다. 따라서, 각 리드(1a)의 정면형상이 역사다리꼴이 되도록 형성되어 있고, 이것에 의해, 리드(1a)의 두께 방향에 대하는 밀봉체(3)로부터의 뽑기 강도를 높이고, 리드(1a)의 밀봉체(3)로부터의 탈락을 저감할 수 있다.
상기 특허문헌1(특개2003-37219호공보)의 구조의 경우, 인너 리드부에 있어서 제2 본딩점으로부터 밀봉체의 측면의 사이에, 수지와 리드의 밀착성을 향상시키는 목적으로 요부(凹部)가 형성되어 있다. 이 때문에, 개편 몰딩에 의해 밀봉체를 형성해도, 제2 본딩점으로부터 밀봉체의 측면까지의 거리가 충분히 확보되어 있기 때문에, 밀봉체의 측면에서 노출되지 않는다. 그러나, 이 구조에서는, 보다 칩 사이즈에 가까운 패키지 사이즈를 실현할 수 없다.
이에 대하여, 본 실시형태1에서는 와이어 접속면(1h)을 갖는 후막부(1e)는, 와이어 본딩이 가능한 영역(길이, 폭)만 설치되기 때문에, 와이어 접속면(1h)상에, 예컨대 수지와의 밀착성을 향상하기 위한 요부(홈) 등 형성할 수 없는 것이기 때문에, 리드(1a)의 밀착도 강화를 위해서는, 도6 내지 도13에 나타낸 바와 같은 구조가 효과적이다. 또 요부(홈)를 와이어 접속면(1h)상에 형성하지 않는 만큼, 패키지 사이즈의 소형화가 실현될 수 있다.
다음에, 본 실시형태1의 QFN5(반도체장치)의 제조 방법에 관해서 설명한다.
우선, 도14 및 도15에 도시한 바와 같이 복수의 디바이스 영역(장치 형성영역)(1t)이 구획 형성된 리드 프레임(1)을 준비한다. 또, 1개의 디바이스 영역(1t)은, 실장면(19)과 그 반대측에 배치된 와이어 접속면(1h)을 갖고 있고, 또한 와이어 접속면(1h)을 갖는 후막부(1e)과 후막부(1e)보다 두께가 얇은 박막부(1f)를 구비하고 있고, 더욱이 각각 와이어 접속면(1h)의 리드 연재방향의 길이가 실장면(19)보다 짧게 형성된 복수 리드(1a)와, 복수의 리드(1a)의 내측에 배치된 칩 탑재부인 탭(1b)을 포함하고 있다. 박막부(1f)는, 하프 에칭 가공이나 프레스 가공에 의해 후막부(1e)보다 그 두께를 얇게 형성한 것이다.
또한, 리드 프레임(1)에는, 구획 형성된 복수의 디바이스 영역(1t)의 외측의 테두리부(1u)에, 응력 완화용 제1 슬릿(1n), 수지통과용 제2 슬릿(1p), 프레임의 휘어짐 방지용의 긴 슬릿(1q), 반송용의 가이드 구멍(1r) 및 위치 결정 구멍(1s)이 각각 복수형성되어 있다.
그 후, 도16에 도시한 바와 같이 다이 본딩을 행한다. 여기에서는, 리드 프레임(1)의 탭(1b)의 주면(1c)상에 다이 본드재(6)를 통해서 반도체 칩(2)을 탑재하고, 반도체 칩(2)을 고착한다. 그때, 반도체 칩(2)의 이면(2c)과 리드(1a)의 박막부(1f)가 대향하도록 반도체 칩(2)을 탭(1b)에 탑재한다.
다이 본딩 후, 도17에 도시한 바와 같이, 와이어 본딩을 행한다. 즉, 반도체 칩(2)의 패드(2a)와 리드(1a)의 후막부(1e)의 와이어 접속면(1h)을 와이어(4)로 접 속한다.
그 때, 도4에 나타내는 바와 같은 역본딩을 채용할 경우에는, 우선, 먼저 리드(1a)의 후막부(1e)의 와이어 접속면(1h)과 와이어(4)를 와이어 본딩 한다. 이것에 의해, 제1 본딩측은, 피접속면에 대하여 거의 수직으로 와이어(4)를 일으킨 상태에서 접속을 완료할 수 있기 때문에, 리드(1a)의 와이어 접속면(1h)에 대하여 거의 수직으로 와이어(4)을 일으켜서 접속할 수 있다.
또한, 제1 본딩측은, 제2 본딩측보다 그 본딩에 필요한 면적이 작아지기 때문에, 이에 따라, 와이어 접속면(1h)에 거의 수직으로 와이어(4)을 일으킬 수 있는 동시에, 리드(1a)의 후막부(1e)의 와이어 접속면(1h)를 최소로 할 수 있고, 더욱이 이 와이어 접속면(1h)에 거의 수직으로 와이어(4)을 일으킬 수 있기 때문에, 반도체 칩(2)의 측면(2d)으로부터 밀봉체(3)의 측면(3b)까지의 거리(La)를 최소로 하고, 또한, 제1 본딩측의 와이어(4)의 근원부(4a)에 생기는 응력을 저감할 수 있다.
제1 본딩 종료후, 와이어(4)와 반도체 칩(2)의 패드(2a)를 접속하는 제2 본딩을 행한다. 그 때, 와이어(4)와, 반도체 칩(2)의 패드(2a)상에 미리 접속된 금 범프(7)를 접속한다. 단, 금 범프(7)는, 반드시 이용하지 않아도 좋다.
또, 와이어 본딩으로서, 정본딩, 즉 반도체 칩(2)측을 제1 본딩하여 리드(1a)측을 제2 본딩하는 경우에는, 도3에 도시한 바와 같이, 우선, 제1 본딩으로서 반도체 칩(2)의 패드(2a)와 와이어(4)를 접속하고, 그 후, 제2 본딩으로서 리드(1a)의 후막부(1e)의 와이어 접속면(1h)과 와이어(4)를 접속한다.
와이어 본딩 종료후, 수지 몰딩을 행한다. 즉, 밀봉체(3)의 이면(3a)의 주변 부에 복수의 리드(1a) 각각의 실장면(제1의 주면)(1g)이 노출되도록 반도체 칩(2)과 복수의 와이어(4)을 수지밀봉해서 밀봉체(3)를 형성한다. 탭 노출 구조의 경우에는, 밀봉체(3)의 이면(3a)에 탭(1b)도 노출되도록 수지밀봉한다.
본 실시형태1에서는, 수지밀봉공정에서, 리드 프레임(1)상에 구획 형성된 복수의 디바이스 영역(장치 형성영역)(1t)을 수지성형 금형의 1개의 캐버티로 덮어서 상기 수지밀봉을 행하는 일괄 몰딩 방법으로 수지밀봉한다. 그 때, 도18에 도시한 바와 같이, 수지성형 금형(9)의 상형(9a)의 금형면(9d)상에 리드 프레임(1)을 배치하고, 리드 프레임(1)상에 구획 형성된 복수의 디바이스 영역(1t)을 원하는 구획수마다 수지성형 금형(9)의 상형(9a)의 복수의 캐버티(9c) 각각으로 덮어서 수지밀봉한다. 즉, 소정수의 디바이스 영역(1t)을 포함한 블록 단위를 1개의 캐버티(9c)로 덮어서 블록 단위로 나눈 상태에서의 일괄 몰딩을 행한다. 단, 이때, 복수의 리드(1a) 각각의 실장면(제1 주면)(1g)이 노출되도록 필름 시트(14) 등을 채용해 리드(1a) 단자면을 덮고, 노출 단자면으로의 몰드수지 누설을 막는 방법이 취하여진다.
이렇게 블록 단위로 나누어서 1개의 캐버티(9c)로 덮어서 일괄 몰딩을 행하는 것에 의해, 도19에 도시한 바와 같이, 1장의 리드 프레임(1)상에 복수로 분할한 일괄 밀봉체(10)를 형성할 수 있고, 수지(예컨대, 열경화성 에폭시 수지)와 금속(예컨대, 동합금)과의 열수축량의 차이에 의해 리드 프레임(1)상에서 발생하는 응력을 분산시킬 수 있고, 리드 프레임(1)에 있어서의 휘어짐을 저감 할 수 있다.
수지밀봉후, 리드 프레임(1)으로부터 복수의 리드(1a) 각각을 분리해서 개편화를 행한다. 여기에서는, 도20 및 도21에 도시한 바와 같이, 블레이드(11)를 이용 해서 다이싱에 의해 개편화를 행하고, 이것에 의해, 도22에 나타내는 바와 같은 QFN5를 조립하여 완료된다.
이렇게 본 실시형태1에서는, 리드(1a)의 와이어 접속면(1h)이 실장면(1g)보다 짧게 형성된 리드 프레임(1)을 이용하고, 반도체 칩(2)의 이면(2c)과 리드(1a)의 박막부(1f)가 대향하도록 반도체 칩(2)을 탭(1b)상에 탑재해서 조립하는 것에 의해, 도2이나 도3에 도시한 바와 같이, 반도체 칩(2)의 측면(2d)으로부터 밀봉체(3)의 측면(3b)까지의 거리(La)를 짧게 할 수 있고, 그 결과, 패키지 사이즈를 칩 사이즈에 가깝게 해서 QFN5의 소형화를 꾀할 수 있다.
더욱이, 와이어 본딩에 있어서 먼저 리드(1a)의 와이어 접속면(제2의 주면)(1h)과 와이어(4)를 접속하고, 그 후, 와이어(4)와 반도체 칩(2)의 패드(2a)를 접속(역본딩)하는 것에 의해, 리드(1a)의 실장면(1g)을 짧게 하지 않고, 역본딩에 의해 도4에 도시한 바와 같이 반도체 칩(2)의 측면(2d)과 밀봉체(3)의 측면(3b)의 거리(La)를 더 짧게 할 수 있다.
그 결과, 밀봉체(3)의 이면(3a)에 노출되는 리드(1a)의 실장면(1g)을 짧게 하지 않고 패키지 사이즈를 보다 칩 사이즈에 가깝게 할 수 있게 되고, 기판 실장 후의 접속 강도나 전기적 특성을 저하시키지 않고 QFN5의 소형화를 꾀할 수 있다. 즉, 패키지 사이즈를 칩 사이즈에 보다 가깝게 해서 QFN5의 소형화를 꾀하는 수 있게 된다.
또, 본 실시형태1에서 설명한 바와 같이 일괄 몰딩에 의해 수지밀봉을 하는 것에 의해, 역본딩을 행한 때에는, 리드(1a)의 와이어 접속면(1h)에 거의 수직으로 와이어(4)을 일으킬 수 있기 때문에, 일괄 몰딩 및 그 후의 다이싱에 의한 개편화로 리드(1a)의 와이어 접속면(1h)상(반도체 칩(2)의 측부)에 일률적인 폭으로 밀봉체(3)를 형성할 수 있고, 이것에 의해, 역본딩에 의해 와이어 접속면(1h)상에 거의 수직으로 일어선 와이어(4)를 충분히 수지로 덮을 수 있다.
더욱이, 일괄 몰딩은, 정본딩(제1 본딩을 반도체 칩(2)에 대해 행하여, 제2 본딩을 리드(1a)에 대하여 행하는 와이어 본딩)의 경우에 있어서도 유효하다.
즉, 일괄 몰딩과 정본딩을 조합시켰을 경우, 정본딩에 있어서의 제2 본딩은 리드(1a)의 와이어 접속면(1h)에 대하여 행하지만, 그때, 도23에 나타내는 바와 같은 개편 몰딩(1개의 디바이스 영역(1t)을 1개의 캐버티(9c)로 덮어서 수지밀봉하는 방법) 타입의 반도체 장치로는, 리드(1a)의 와이어 접속면(1h)의 외측단부에 절단마진(1v)이 필요하게 되기 때문에, 와이어 접속면(1h)이 좁아져, 제2 본딩측의 본딩 조건이 엄격해진다. 이에 대하여 일괄 몰딩에서는, 도22에 도시한 바와 같이 리드(1a)의 와이어 접속면(1h)이 외측단부에 빠듯하게까지 수지로 덮어지기 때문에, 리드(1a)의 와이어 접속면(1h)에 대한 제2 본딩측의 본딩 조건에 여유가 생긴다.
따라서, 일괄 몰딩은, 와이어 접속면(1h)이 작은 리드(1a)에 대하여 매우 유효함과 동시에, 정본딩 또는 역본딩에 대하여도 매우 유효하다.
(실시형태2)
도23은 본 발명의 실시형태2의 반도체장치의 구조의 일예를 나타내는 단면도이고, 도24는 본 발명의 실시형태2의 반도체장치의 조립에 있어서의 개편화 절단시의 구조의 일예를 나타내는 단면도이다.
본 실시형태2의 반도체장치는, 실시형태1의 QFN5와 같이, 패키지 사이즈를 칩 사이즈에 가깝게 한 QFN12이지만, 수지밀봉공정에서 개편 몰딩이 행하여지고, 더욱이, 개편화 공정으로 도24에 나타내는 바와 같은 절단 금형(13)을 이용해서 절단이 행하여져서 개편화된 반도체장치이다.
즉, 도23에 나타내는 QFN12는, 실시형태1의 QFN5와 같이 각각 박막부(1f)와 후막부(1e)를 갖는 복수의 리드(1a)를 갖고 있고, 또한 반도체 칩(2)의 이면(2c)과 각 리드(1a)의 박막부(1f)가 대향해서 배치되고, 각 리드(1a)의 박막부(1f)를 반도체 칩(2)의 이면(2c)측에 끼어들게 하는 것에 의해, 반도체 칩(2)의 측면(2d)과 밀봉체(3)의 측면(3b)과의 거리를 짧게 하는 동시에, 와이어 본딩으로 역본딩을 행하여 패키지 사이즈를 칩 사이즈에 가깝게 해서 그 소형화를 꾀할 수 있다.
QFN12의 조립에서는, 와이어 본딩시에, 제1 본딩으로서 리드(1a)의 후막부(1e)의 와이어 접속면(1h)에 와이어(4)을 접속하고, 그 후, 제2 본딩으로서 반도체 칩(2)의 패드(2a)에 와이어(4)을 접속하는 역본딩을 행한다. 더욱이, 와이어 본딩후, 개편 몰딩에 의해 수지밀봉을 행하여 밀봉체(3)를 형성한다.
실시형태1에서는, 역본딩에 의해 와이어 본딩을 행한후, 일괄 몰드 방법에 의해 밀봉체(3)를 형성한 QFN5에 대해서 설명했지만, 상기한 바와 같이, 역본딩에 의해 와이어 본딩을 행하면, 반도체 칩(2)의 측면(2d)으로부터 밀봉체(3)의 측면(3b)까지의 거리(La)를 저감할 수 있다. 바꿔 말하면, 개편 몰딩에 의한 절단마진(1v)이나 밀봉체(3)의 측면(3b)이 경사면(tapered)으로 되도록 형성되면, 와이어 접속면(1h)의 길이(폭)가 짧아지지만, 역본딩에 의한 와이어 본딩의 경우, 제1 본 딩측의 본딩 면적을 제2측의 본딩 면적보다도 저감할 수 있기 때문에, 개편 몰딩에 의해 형성된 밀봉체(3)의 측면(3b)으로부터 반도체 칩(2)의 측면(2d)까지의 거리가 좁아져도, 밀봉체(3)의 측면(3b)에서 와이어(4)가 노출되지 않고 형성할 수 있다.
수지밀봉공정후, 개편화 공정으로, 도24에 나타내는 절단 금형(13)을 이용해서 개편화를 행한다. 그때, 절단 금형(13)의 상형(13a)과 하형(13b)에 의해 리드 프레임(1)을 협지(挾持)하고, 절단칼(13c)에 의해 리드 절단을 행한다. 또, 하형(13b)의 지지부(13f)로 리드 프레임(1)을 지지하는 개소의 선단의 폭은, 0.1mm 정도이고, 따라서, 도23에 나타내는 각 리드(1a)의 절단마진(1v)도 0.1mm 정도이다.
리드(1a)의 절단에서는, 우선, 게이트에 상당하는 1개의 각부에서 절단(게이트 컷)을 행한다. 다음에, 남는 3개소의 각부에서 리드 절단(핀치 컷)을 행하고, 2방향 중에서 어느쪽이든 한 방향의 변에 대응해서 설치된 복수의 리드(1a)의 절단(X측의 리드 첨단 컷)을 더 행한다. 그 후, 2방향 중에서 어느쪽이든 다른 방향의 변에 대응해서 설치된 복수의 리드(1a)의 절단(Y측의 리드 첨단 컷)을 행한다. 즉, 리드 절단에서는, 4개의 공정으로 나누어서 리드 절단을 행한다.
또, 절단 금형(13)의 상형(13a) 및 하형(13b)에는, 각각 리세스부(逃げ部; 13d, 13e)가 설치되어 있다. 즉, 리세스부(13d, 13e)가 설치된 것에 의해, 상형(13a)과 밀봉체(3),및 하형(13b)과 밀봉체(3)의 사이에 각각 간극이 형성되고, 특히 리드 절단 시에는, 리드(1a)나 수지 등의 절단 찌꺼기가 하형(13b)과 밀봉체(3)의 사이에 끼워져 있는 일 없이 리세스부(13e)로 낙하시킬 수 있다. 이것에 의해, 상기 절단 찌꺼기에 의해 밀봉체(3)에 흠이 형성되는 것을 방지할 수 있다.
또한, 상형(13a)의 리세스부(13d)는, 탭(1b)을 리세스한 형상으로 되어 있고, 리드 절단시에 리드(1a)만을 누르는 것처럼 형성되어 있다. 이것에 의해, 리드 절단 시에는 탭(1b)에는 프레셔가 부여되지 않고, 반도체 칩(2)으로의 프레셔의 부여를 피할 수 있다.
이렇게 하여 리드 절단을 행하여, 도23에 나타내는 QFN12의 조립을 완료한다.
실시형태2의 QFN12와 같이 개편 몰딩을 행하고, 그 후, 리드 절단에 의한 개편화를 행해도 패키지 사이즈를 칩 사이즈에 가깝게 해서 QFN12의 소형화를 꾀할 수 있다.
이상, 본 발명자에 의해 된 발명을 발명의 실시형태에 근거해 구체적으로 설명했지만, 본 발명은 상기 발명의 실시형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러가지 변경가능한 것은 말할 필요도 없다.
예컨대, 상기 실시형태1에서는, 일괄 몰딩으로서, 블록 단위마다 나누어서 각각 블록마다 1개의 캐버티(9c)로 복수의 디바이스 영역(1t)을 덮어서 일괄 몰딩을 행하는 경우를 설명했지만, 상기 일괄 몰딩으로는, 블록마다로 나누지 않고 리드 프레임(1)상에 형성된 모든 디바이스 영역(1t)을 1개의 캐버티(9c)로 덮어서 일괄 몰딩을 행해도 좋다.
또한, 상기 본 실시형태1 및 2에서는, 탭(1b)이 밀봉체(3)의 이면(3a)으로부터 노출되는 구조에 대해서 설명했지만, 도25～도27에 도시한 바와 같이, 탭(1b)을 그 이면(1d)으로부터 주면(1c)을 향해서 하프 에칭을 실시하고, 밀봉체(3) 내에 탭 (1b)을 내장시켜도 좋다. 탭(1b)을 밀봉체(3)에 내장시킴으로써 QFN5를 실장하는 실장 기판측에서의 배선 패턴의 끌고 돌아다닐 수 있는 영역이, 탭(1b)을 밀봉체(3)의 이면(3a)에서 노출되는 경우에 비해서 넓어져서, 자유도를 향상할 수 있다.
본 발명은, 전자장치 및 반도체장치의 제조 기술에 적합하다.
본 발명에서 개시되는 발명 중에서, 대표적인 것에 의하여 얻을 수 있는 효과를 간단히 설명하면, 이하와 같다.
리드의 와이어 접속면이 실장면보다 짧게 형성되어 있고, 반도체 칩의 이면과 리드의 박막부가 대향하도록 반도체 칩을 탑재하고, 더욱이 와이어 본딩에 있어서 먼저 리드의 와이어 접속면과 도전성 와이어를 접속하고, 그 후, 도전성 와이어와 반도체 칩의 전극을 접속하는 것에 의해, 리드의 실장면을 짧게 하지 않고, 역본딩에 의해 반도체 칩의 측면과 밀봉체의 측면의 거리를 짧게할 수 있다. 그 결과, 기판 실장후의 접속 강도나 전기적 특성을 저하시키지 않고, 패키지 사이즈를 칩 사이즈에 보다 가깝게 해서 반도체장치의 소형화를 꾀하는 수 있게 된다.

Claims (17)

  1. 복수의 전극이 형성된 표면과, 상기 표면과는 반대측의 이면을 가지는 반도체 칩과,
    상기 반도체 칩의 외형 치수보다 작은 칩 탑재부와,
    제1 주면과, 상기 제1 주면과 반대측의 제2 주면과, 상기 제1 주면과 상기 제2 주면과의 사이에 위치하는 제3 주면을 가지고, 상기 칩 탑재부의 주위에 배치된 복수의 리드와,
    상기 반도체 칩의 상기 복수의 전극과 상기 복수의 리드를 각각 전기적으로 접속하는 복수의 와이어와,
    상기 반도체 칩, 상기 복수의 와이어, 상기 복수의 리드의 일부를 밀봉하는 밀봉체를 포함하며,
    상기 리드는 상기 칩 탑재부측으로부터 상기 밀봉체의 각변으로 향한 방향으로 연재(延在)되어 있으며,
    상기 리드의 상기 제1 주면은 상기 밀봉체의 이면에서 노출되어 있고,
    상기 와이어는 상기 리드의 상기 제2 주면에 접속되어 있으며,
    상기 리드는 상기 제3 주면이 상기 반도체 칩의 상기 이면과 대향하도록 배치되어 있고,
    상기 리드의 상기 제2 주면의 연재 방향의 길이는 상기 제3 주면의 연재 방향의 길이보다 짧고,
    상기 리드의 상기 제2 주면의 영역은, 상기 제3 주면의 영역보다 좁게 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 리드의 상기 제2 주면상에는, 오목부나 홈부가 형성되어 있지 않은 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 리드의 상기 제1 주면으로부터 상기 제3 주면까지의 리드 두께가, 상기 제1 주변으로부터 상기 제2 주면까지의 리드 두께보다 얇은 것을 특징으로 하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 주면으로부터 상기 제3 주면까지의 리드 두께는, 상기 제1 주면으로부터 상기 제2 주면까지의 리드 두께의 1/2 정도인 것을 특징으로 하는 반도체 장치.
  5. 삭제
  6. 제 1항에 있어서,
    상기 와이어와 상기 반도체 칩의 상기 전극은, 상기 반도체 칩의 상기 전극 상에 형성된 범프를 통하여 접속되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 리드의 연재 방향과는 직각인 방향의 상기 제2 주면의 폭은, 상기 리드의 상기 제1 주면의 폭보다 넓은 것을 특징으로 하는 반도체 장치.
  8. 제 1항에 있어서,
    상기 리드의 연재 방향과는 직각인 방향의 상기 제3 주면의 폭은, 상기 리드의 상기 제1 주면의 폭보다 넓은 것을 특징으로 하는 반도체 장치.
  9. 제 1항에 있어서,
    상기 리드의 연재 방향과는 직각인 방향의 상기 제2 주면의 폭은, 상기 리드의 상기 제3 주면의 폭보다 넓은 것을 특징으로 하는 반도체 장치.
  10. 제 1항에 있어서,
    상기 제2 주면의 연재 방향의 길이는, 상기 제1 주면의 연재 방향의 길이의 1/2 이하인 것을 특징으로 하는 반도체 장치.
  11. 제 1항에 있어서,
    상기 밀봉체의 측면은, 상기 리드의 상기 제2 주면에 대해서 수직 방향으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  12. 제 11항에 있어서,
    상기 리드의 상기 제2 주면은, 상기 밀봉체의 상기 측면에서 노출되지 않은 것을 특징으로 하는 반도체 장치.
  13. 제 1항에 있어서,
    상기 리드의 상기 제3 주면에 복수의 구덩이부 또는 요철부가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  14. 제 1항에 있어서,
    상기 칩 탑재부의 이면은, 상기 밀봉체로부터 노출되어 있는 것을 특징으로 하는 반도체 장치.
  15. 복수의 전극이 형성된 표면과, 상기 표면과는 반대측의 이면을 가지는 반도체 칩과,
    상기 반도체 칩의 외형 치수보다 작은 칩 탑재부와,
    제1 주면과, 상기 제1 주면과 반대측의 제2 주면을 가지고, 상기 칩 탑재부의 주위에 배치된 복수의 리드와,
    상기 반도체 칩의 상기 복수의 전극과 상기 복수의 리드를 각각 전기적으로 접속하는 복수의 와이어와,
    상기 반도체 칩, 상기 복수의 와이어, 상기 복수의 리드의 일부를 밀봉하는 밀봉체를 포함하며,
    상기 리드는 제1 부분과 상기 제1 부분보다 리드 두께가 얇은 제2 부분을 가지고 상기 칩 탑재부로부터 상기 밀봉체의 각 변으로 향하는 방향으로 연재되어 있으며,
    상기 리드의 상기 제1 주면은 상기 밀봉체의 이면에서 노출되어 있고,
    상기 와이어는 상기 리드의 상기 제1 부분에 있어서의 상기 제2 주면에 접속되어 있으며,
    상기 리드는 상기 제2 부분에 있어서의 제3 주면이 상기 반도체 칩의 상기 이면과 대향하도록 배치되어 있고,
    상기 리드의 상기 제1 부분에 있어서의 상기 제2 주면의 연재 방향의 길이는 상기 제2 부분에 있어서의 상기 제3 주면의 연재 방향의 길이보다 짧고,
    상기 리드의 상기 제1 부분에 있어서의 상기 제2 주면의 영역은, 상기 제2 부분에서의 제3 주면의 영역보다 좁게 형성되어 있는 것을 특징으로 하는 반도체 장치.
  16. 제 15항에 있어서,
    상기 리드의 상기 제1 부분에 있어서의 상기 제2 주면 상에는 오목부나 홈부가 형성되어 있지 않은 것을 특징으로 하는 반도체 장치.
  17. 복수의 전극이 형성된 표면과, 상기 표면과는 반대측의 이면을 가지는 반도체 칩과,
    상기 반도체 칩의 외형 치수보다 작은 칩 탑재부와,
    제1 주면과, 상기 제1 주면과 반대측의 제2 주면과, 상기 제1 주면과 상기 제2 주면과의 사이에 위치하는 제3 주면을 가지고, 상기 칩 탑재부의 주위에 배치된 복수의 리드와,
    상기 반도체 칩의 상기 복수의 전극과 상기 복수의 리드를 각각 전기적으로 접속하는 복수의 와이어와,
    상기 반도체 칩, 상기 복수의 와이어, 상기 복수의 리드의 일부를 밀봉하는 밀봉체를 포함하며,
    상기 리드는 상기 칩 탑재부로부터 상기 밀봉체의 각변으로 향한 방향으로 연재(延在)되어 있으며,
    상기 리드의 상기 제1 주면은 상기 밀봉체의 이면에서 노출되어 있고,
    상기 와이어는 상기 리드의 상기 제2 주면에 접속되어 있으며,
    상기 리드는 상기 제3 주면이 상기 반도체 칩의 상기 이면과 대향하도록 배치되어 있고,
    상기 리드의 연재방향과는 직각인 방향의 상기 제2 주면의 폭은 상기 리드의 연재방향과는 직각인 방향의 상기 제1 주면의 폭보다도 넓은 것을 특징으로 하는 반도체 장치.
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