JP2005191158A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】 半導体装置の小型化及び薄型化を図る。
【解決手段】 半導体装置1aにおいて、複数のリードの夫々は、ボンディングワイヤが接続される第1の面5x1と、前記第1の面の反対側に位置し、樹脂封止体8の裏面から露出する第2の面5y1と、前記第1の面と同一側に位置し、前記第1の面よりも前記第2の面側に位置する第3の面5x2とを有し、前記第1の面は、半導体チップ2の主面と裏面との間の高さに位置し、前記第2及び第3の面は、前記半導体チップの裏面とその周囲に亘って延びている。
【選択図】図4
【解決手段】 半導体装置1aにおいて、複数のリードの夫々は、ボンディングワイヤが接続される第1の面5x1と、前記第1の面の反対側に位置し、樹脂封止体8の裏面から露出する第2の面5y1と、前記第1の面と同一側に位置し、前記第1の面よりも前記第2の面側に位置する第3の面5x2とを有し、前記第1の面は、半導体チップ2の主面と裏面との間の高さに位置し、前記第2及び第3の面は、前記半導体チップの裏面とその周囲に亘って延びている。
【選択図】図4
Description
本発明は、半導体装置及びその製造技術に関し、特に、ノンリード型半導体装置に適用して有効な技術に関するものである。
集積回路が搭載された半導体チップを樹脂封止してなる半導体装置においては、様々なパッケージ構造のものが提案され、製品化されている。その中の1つに、例えばQFN(Quad Flat Non-Leaded Package )型と呼称される半導体装置が知られている。このQFN型半導体装置は、半導体チップの電極と電気的に接続されたリードを外部接続用端子として樹脂封止体の裏面から露出させたパッケージ構造になっているため、半導体チップの電極と電気的に接続されたリードを樹脂封止体の側面から突出させて所定の形状に折り曲げ成型したパッケージ構造、例えばQFP(Quad Flat Package)型と呼称される半導体装置と比較して、平面サイズの小型化を図ることができる。
QFN型半導体装置は、その製造においてリードフレームが使用される。リードフレームは、金属板に精密プレスによる打ち抜き加工やエッチング加工を施して所定のパターンを形成することによって製造される。リードフレームは、外枠部及び内枠部を含むフレーム本体で区画された複数の製品形成領域を有し、各製品形成領域には、半導体チップを搭載するためのチップ支持体(タブ,ダイパッド,チップ搭載部)や、このチップ支持体の周囲に先端部(一端部)を臨ませる複数のリード等が配置されている。チップ支持体は、リードフレームのフレーム本体から延在する吊りリードによって支持されている。リードは、その一端部(先端部)と反対側の他端部がリードフレームのフレーム本体に支持されている。
このようなリードフレームを使用してQFN型半導体装置を製造する場合、リードフレームのチップ支持体に半導体チップを固定し、その後、半導体チップの電極とリードとを導電性のワイヤで電気的に接続し、その後、半導体チップ、ワイヤ、支持体、吊りリード等を樹脂封止して樹脂封止体を形成し、その後、リードフレームの不要な部分を切断除去する。
このようなリードフレームを使用してQFN型半導体装置を製造する場合、リードフレームのチップ支持体に半導体チップを固定し、その後、半導体チップの電極とリードとを導電性のワイヤで電気的に接続し、その後、半導体チップ、ワイヤ、支持体、吊りリード等を樹脂封止して樹脂封止体を形成し、その後、リードフレームの不要な部分を切断除去する。
QFN型半導体装置の樹脂封止体は、大量生産に好適なトランスファ・モールディング法(移送成形法)によって形成される。トランスファ・モールディング法による樹脂封止体の形成は、成形金型(モールディング金型)のキャビティ(樹脂充填部)の内部に、半導体チップ、リード、チップ搭載部、吊りリード、及びボンディングワイヤ等が配置されるように、成形金型の上型と下型との間にリードフレームを位置決めし、その後、成形金型のキャビティの内部に熱硬化性樹脂を注入することによって行われる。
なお、QFN型半導体装置については、例えば特開2001−210754号公報に記載されている。
電子機器の薄型化及び小型化に伴い、特に携帯電話等に組み込まれるQFN型半導体装置においても薄型化及び小型化が要求されている。そこで、本発明者は、QFN型半導体装置の更なる薄型化及び小型化について検討した。
QFN型半導体装置の小型化(平面サイズ)は、半導体チップの側面と樹脂封止体の側面との間における距離を短くすることによって行うことができる。しかしながら、半導体チップの側面と樹脂封止体の側面との間の距離を短くするためには、リードの長さを短くする必要があり、従来のリード構造では、リードの長さを短くした場合、リードの外部接続用端子部(半田付け部分)の長さも短くなってしまう。リードの外部接続用端子部の長さが短くなると、配線基板に半導体装置を半田付け実装する時、配線基板の電極パッド(ランド)と半導体装置のリードの外部接続用端子部との接合面積が小さくなり、両者の接合強度が低下するため、配線基板から半導体装置が剥がれるといった実装不良が発生する可能性が高くなる。半導体装置の実装信頼性を確保するためには、リードの外部接続用端子部の長さが最低でも0.45mm程度必要とされる。従って、QFP型半導体装置の小型化を図るためには、外部接続用端子部の長さを確保する必要がある。
一方、QFN型半導体装置の薄型化は、半導体チップの主面上及び裏面下における樹脂封止体の樹脂厚を薄くすることによって行うことができる。しかしながら、半導体チップの電極(ボンディングパッド)とリードとを導電性のワイヤ(ボンディングワイヤ)で電気的に接続するワイヤボンディング構造を採用した場合には、ボンディングワイヤを引き回すためのループ高さ(1次ボンディング部からワイヤの最頂部までの高さ)が必要であり、薄型化に対して制約が大きい。
本発明の目的は、半導体装置の小型化及び薄型化を図ることが可能な技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
本発明の半導体装置は、互いに反対側に位置する主面及び裏面と、前記主面に配置された複数の電極とを有する半導体チップと、
前記半導体チップの周囲に配置された複数のリードと、
前記半導体チップの複数の電極と前記複数のリードとを夫々電気的に接続する複数のボンディングワイヤと、
前記半導体チップ、前記複数のリード、前記複数のボンディングワイヤを封止する樹脂封止体とを有し、
前記複数のリードの夫々は、前記ボンディングワイヤが接続される第1の面と、前記第1の面の反対側に位置し、前記樹脂封止体の裏面から露出する第2の面と、前記第1の面と同一側に位置し、前記第1の面よりも前記第2の面側に位置する第3の面とを有し、
前記第1の面は、前記半導体チップの主面と裏面との間の高さに位置し、
前記第3の面は、前記半導体チップの裏面と平面的に重なる部分を有する。
前記半導体チップの周囲に配置された複数のリードと、
前記半導体チップの複数の電極と前記複数のリードとを夫々電気的に接続する複数のボンディングワイヤと、
前記半導体チップ、前記複数のリード、前記複数のボンディングワイヤを封止する樹脂封止体とを有し、
前記複数のリードの夫々は、前記ボンディングワイヤが接続される第1の面と、前記第1の面の反対側に位置し、前記樹脂封止体の裏面から露出する第2の面と、前記第1の面と同一側に位置し、前記第1の面よりも前記第2の面側に位置する第3の面とを有し、
前記第1の面は、前記半導体チップの主面と裏面との間の高さに位置し、
前記第3の面は、前記半導体チップの裏面と平面的に重なる部分を有する。
前述した手段によれば、樹脂封止体の裏面から露出する第2の面(外部接続用端子部)は、半導体チップの裏面下とその周囲に亘って延びているため、半導体チップの側面と樹脂封止体の側面との間における距離を短くしても、第2の面の長さを確保することができる。また、ボンディングワイヤが接続される第1の面は、半導体チップの主面と裏面との間に位置しているため、ボンディングワイヤのループ高さを低くすることができる。この結果、半導体装置の小型化及び薄型化を図ることができる。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
本発明によれば、半導体装置の小型化及び薄型化を図ることができる。
本発明によれば、半導体装置の小型化及び薄型化を図ることができる。
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
(実施形態1)
本実施形態1では、外部接続用端子として樹脂封止体の裏面にリードを露出させるノンリード型半導体装置の一種であるQFN型半導体装置に本発明を適用した例について説明する。
本実施形態1では、外部接続用端子として樹脂封止体の裏面にリードを露出させるノンリード型半導体装置の一種であるQFN型半導体装置に本発明を適用した例について説明する。
図1乃至図13は、本発明の実施形態1である半導体装置に係わる図であり、
図1は、半導体装置の外観構造を示す模式的平面図、
図2は、半導体装置の外観構造を示す模式的底面図、
図3は、半導体装置の内部構造を示す図((a)は樹脂封止体の上部を除去した状態の模式的平面図,(b)は(a)のa−a線に沿う模式的断面図)、
図4は、図3(a)の一部を拡大した模式的断面図、
図5は、図4の各部分の寸法を示す模式的断面図、
図6は、半導体装置の製造に使用されるリードフレームの一部を示す模式的平面図、
図7は、図6の一部を拡大した模式的平面図、
図8は、図6のリードフレームの製造工程を示す模式的断面図、
図9は、図8に続くリードフレームの製造工程を示す模式的断面図、
図10は、図2の半導体チップの製造工程を示す図((a)は半導体ウエハの模式的平面図,(b)は半導体ウエハの模式的断面図)、
図11は、図10に続く半導体チップの製造工程を示す図((a)乃至(d)は模式的断面図)、
図12は、図11に続く半導体装置の製造工程を示す図((a)乃至(c)は模式的断面図)、
図13は、図12に続く半導体装置の製造工程を示す図((a)及び(b)は模式的断面図)である。
図1は、半導体装置の外観構造を示す模式的平面図、
図2は、半導体装置の外観構造を示す模式的底面図、
図3は、半導体装置の内部構造を示す図((a)は樹脂封止体の上部を除去した状態の模式的平面図,(b)は(a)のa−a線に沿う模式的断面図)、
図4は、図3(a)の一部を拡大した模式的断面図、
図5は、図4の各部分の寸法を示す模式的断面図、
図6は、半導体装置の製造に使用されるリードフレームの一部を示す模式的平面図、
図7は、図6の一部を拡大した模式的平面図、
図8は、図6のリードフレームの製造工程を示す模式的断面図、
図9は、図8に続くリードフレームの製造工程を示す模式的断面図、
図10は、図2の半導体チップの製造工程を示す図((a)は半導体ウエハの模式的平面図,(b)は半導体ウエハの模式的断面図)、
図11は、図10に続く半導体チップの製造工程を示す図((a)乃至(d)は模式的断面図)、
図12は、図11に続く半導体装置の製造工程を示す図((a)乃至(c)は模式的断面図)、
図13は、図12に続く半導体装置の製造工程を示す図((a)及び(b)は模式的断面図)である。
本実施形態の半導体装置1aは、図3(a),(b)に示すように、半導体チップ2、複数のリード5、複数のボンディングワイヤ7、及び樹脂封止体8等を有するパッケージ構造になっている。半導体チップ2、複数のリード5、及び複数のボンディングワイヤ7等は、樹脂封止体8によって封止されている。
半導体チップ2は、その厚さ方向と交差する平面形状が方形状になっており、本実施形態では例えば正方形になっている。半導体チップ2は、これに限定されないが、例えば、半導体基板、この半導体基板の主面に形成された複数のトランジスタ素子、前記半導体基板の主面上において絶縁層、配線層の夫々を複数段積み重ねた多層配線層、この多層配線層を覆うようにして形成された表面保護膜(最終保護膜)等を有する構成になっている。
半導体チップ2は、互いに反対側に位置する主面(回路形成面)2x及び裏面2yを有し、半導体チップ2の主面2x側には集積回路が構成されている。集積回路は、主に、半導体基板の主面に形成されたトランジスタ素子、及び多層配線層に形成された配線によって構成されている。
半導体チップ2の主面2xには、複数のボンディングパッド(電極)3が形成されている。複数のボンディングパッド3は、半導体チップ2の各辺に沿って配置されている。複数のボンディングパッド3は、半導体チップ2の多層配線層のうちの最上層の配線層に形成され、各々のボンディングパッド3に対応して半導体チップ2の表面保護膜に形成されたボンディング開口によって露出されている。
樹脂封止体8は、図1及び図2に示すように、厚さ方向と交差する平面形状が方形状になっており、本実施形態1では例えば正方形になっている。樹脂封止体8は、互いに反対側に位置する主面(上面)8x及び裏面(下面,実装面)8yを有し、樹脂封止体8の平面サイズ(外形サイズ)は、半導体チップ2の平面サイズ(外形サイズ)よりも大きくなっている。
樹脂封止体8は、低応力化を図る目的として、例えば、フェノール系硬化剤、シリコーンゴム及びフィラー等が添加されたビフェニール系の熱硬化性樹脂で形成されている。樹脂封止体8の形成方法としては、大量生産に好適なトランスファ・モールディング法を用いている。トランスファ・モールディング法は、ポット、ランナー、樹脂注入ゲート、及びキャビティ等を備えた成形金型(モールド金型)を使用し、ポットからランナー及び樹脂注入ゲートを通してキャビティの内部に熱硬化性樹脂を注入して樹脂封止体を形成する方法である。
樹脂封止型半導体装置の製造においては、複数の製品形成領域(デバイス形成領域)を有するリードフレームを使用し、各製品形成領域に搭載された半導体チップを各製品形成領域毎に樹脂封止する個別方式のトランスファ・モールディング法や、複数の製品形成領域を有するリードフレームを使用し、各製品形成領域に搭載された半導体チップを一括して樹脂封止する一括方式のトランスファ・モールディング法が採用されている。本実施形態1の半導体装置1aの製造では、例えば個別方式のトランスファ・モールディング法を採用している。
複数のリード5は、図2及び図3(a),(b)に示すように、樹脂封止体8の4辺に沿って配置されている。また、複数のリード5は、樹脂封止体8の側面8z側から半導体チップ2に向かって延在している。
半導体チップ2の複数のボンディングパッド3は、図3(a),(b)に示すように、複数のリード5と夫々電気的に接続されている。本実施形態1において、半導体チップ2のボンディングパッド3とリード5との電気的な接続は、ボンディングワイヤ7で行われており、ボンディングワイヤ7の一端部は、半導体チップ2のボンディングパッド3に接続され、ボンディングワイヤ7の一端部と反対側の他端部は、半導体チップ2の外側(周囲)において、リード5に接続されている。ボンディングワイヤ7としては、例えば金(Au)ワイヤを用いている。また、ワイヤ7の接続方法としては、例えば熱圧着に超音波振動を併用したネイルヘッドボンディング(ボールボンディング)法を用いている。
図3(b)及び図4に示すように、複数のリード5の各々は、第1の先端面5m1と、この第1の先端面5m1と反対側の第2の先端面(切断面)5m2とを有し、第1の先端面5m1は、半導体チップ2と重なるようにその裏面2y下に位置し、第2の先端面5m2は、樹脂封止体8の側面8zから若干突出している。
複数のリード5の各々は、ボンディングワイヤ7が接続される第1の面5x1と、この第1の面5x1の反対側に位置し、かつ樹脂封止体8の裏面8yから露出する(換言すれば、樹脂で覆われない)第2の面5y1と、第1面5x1と同一側に位置(換言すれば、第2の面5y1と反対側に位置し、かつ第1の面5x1よりも第2の面5y1側に位置)する第3の面5x2とを有し、更に本実施形態1においては、第3の面5x2の反対側に位置し、かつ第2の面5y1よりも第3の面5x1側に位置する第4の面5y2とを有する構成になっている。
第1の面5x1は、半導体チップ2の主面2xと裏面2yとの間の高さに位置している。第2の面5y1及び第3の面5x2は、半導体チップ2の裏面2y下とその周囲に亘って延びている。つまり、第3の面5x2は、半導体チップ2の裏面2yと平面的に重なる部分を有している。第3の面5x2及び第4の面5y2は、リード5の第1の先端面5m1に連なっている。
即ち、リード5は、第1の面5x1及び第2の面5y1を含む第1の部分5aと、第2の面5y1及び第3の面5x2を含み、かつ第1の部分よりも厚さが薄い第2の部分5bと、第3の面5x2及び第4の面5y2を含み、かつ第2の部分5bよりも厚さが薄い第3の部分5cとを有する構成になっている。このように部分的に厚さが異なるリード5は、後で詳細に説明するが、リードフレームの製造において、リードパタンを形成する時のエッチングを工夫することによって形成することができる。
第1の面5x1、第3の面5x2及び第4の面5y2は樹脂封止体8の中に位置し、第2の面5y1は樹脂封止体8の外に位置している。第4の面5y2、即ち第3の部分5cは、樹脂封止体8からリード5が剥離する不具合を抑制する目的で設けられている。
第1の面5x1には、この第1の面5x1から第2の面5y1に向かって(厚さ方向に向かって)窪む凹部6(溝)が設けられている。凹部6は、第1の面5x1にボンディングワイヤ7が接続されるボンディング部とリード5の第2の先端面5m2との間に設けられている。凹部6は、これに限定されないが、例えば、リード5の幅方向において互いに反対側に位置する両側面を貫くように形成されている。凹部6は、樹脂封止体8の外部から、樹脂封止体8の樹脂とリード5との界面を通って、リード5のワイヤボンディング部に達する水分の進入を抑制する目的や、樹脂封止体8からリード5が剥離する不具合を抑制する目的で設けられている。
複数のリード5の各々の第3の面5x2は、半導体チップ2の裏面2yに接着されている。本実施形態1において、複数のリード5の第3の面5x2は、絶縁性の接着テープ4を介在して半導体チップ2の裏面2yに接着されている。接着テープ4は、半導体チップ2の裏面2yを覆うようにして設けられている。接着テープ4としては、例えば、ポリイミド系の樹脂からなる基材の両面に接着層を有する接着テープが用いられている。
複数のリード5の各々の第2の面5y1には、この第2の面5y1を覆うようにしてメッキ層9が形成されている。メッキ層9は、例えば、ビスマス系の鉛フリー半田メッキであり、配線基板に半導体装置を半田付け実装する時の半田濡れ性を高める目的で形成されている。従って、本実施形態1のQFN型半導体装置1aは、樹脂封止体8の裏面8yからリード5の第2の面5y1を露出させ、この第2の面5y1を外部接続用端子として使用している。
ここで、図5に示す各部分の寸法は、以下の通りである。
リード5の第1の部分5aの厚さ5a1は、例えば0.2mm程度、リード5の第2の部分5bの厚さ5b1は、例えば0.12mm程度、リード5の第3の部分5cの厚さ5c1は、例えば0.06mm程度になっている。
また、リード5の長さ(第1の先端面5m1から第2の先端面5m2までの長さ)5Lは、例えば0.75mm程度になっている。
また、ボンディングワイヤ7のループ高さ7Hは例えば0.1mm程度、ボンディングワイヤ7の長さ(第1ボンディング点から第2ボンディング点までの水平距離)7Lは、例えば0.3mm程度になっている。
また、樹脂封止体8の厚さ8Tは、例えば0.5mm程度、半導体チップ2の厚さ2Tは、例えば0.16mm程度、接着テープ4の厚さ(半導体チップ2とリード5の第3の面5x2との間における厚さ)4Tは、例えば0.05mm程度になっている。
また、半導体チップ2の側面から、この側面と同一側に位置する樹脂封止体8の側面8zまでの長さ8RLは、例えば0.45mm程度になっている。
リード5の第1の部分5aの厚さ5a1は、例えば0.2mm程度、リード5の第2の部分5bの厚さ5b1は、例えば0.12mm程度、リード5の第3の部分5cの厚さ5c1は、例えば0.06mm程度になっている。
また、リード5の長さ(第1の先端面5m1から第2の先端面5m2までの長さ)5Lは、例えば0.75mm程度になっている。
また、ボンディングワイヤ7のループ高さ7Hは例えば0.1mm程度、ボンディングワイヤ7の長さ(第1ボンディング点から第2ボンディング点までの水平距離)7Lは、例えば0.3mm程度になっている。
また、樹脂封止体8の厚さ8Tは、例えば0.5mm程度、半導体チップ2の厚さ2Tは、例えば0.16mm程度、接着テープ4の厚さ(半導体チップ2とリード5の第3の面5x2との間における厚さ)4Tは、例えば0.05mm程度になっている。
また、半導体チップ2の側面から、この側面と同一側に位置する樹脂封止体8の側面8zまでの長さ8RLは、例えば0.45mm程度になっている。
また、半導体チップ2の外形サイズは、例えば3.0mm×3.0mm程度、樹脂封止体8の外形サイズは、例えば3.9mm×3.9mm程度になっている。
ところで、リード5の外部接続用端子部(半田付け部分)、即ち第2の面5y1の長さ5yLは、半導体装置の実装後の信頼性を考慮すると、0.45mm以上必要である。従来の場合、半導体チップ2の側面と樹脂封止体8の側面8zとの間の距離8RLを短くした場合、リードの外部接続用端子部の長さも短くなってしまう。リードの外部接続用端子部の長さが短くなってしまうと、実装強度は低下する虞があるため、実装後の信頼性も低下する可能性がある。
これに対し、本実施形態1のリード5は、樹脂封止体8の裏面8yから露出する第2の面(外部接続用端子部)5y1が半導体チップ2の裏面2y下とその周囲に亘って延びているため、半導体チップ2の側面と樹脂封止体8の側面8zとの間の距離8RLを短くしても、実装後の信頼性確保に必要な第2の面(外部接続用端子部)5y1の長さを確保することができる。
一方、半導体チップのボンディングパッドを1次側、リードのワイヤ接続面を2次側とする正ボンディング方式のネイルヘッドボンディング法でワイヤボンディングを行った場合、ボンディングワイヤ7のループ高さ7Hは、1次側のボンディング位置と2次側のボンディング位置との高低差を小さくすることによって低くすることができる。従来の場合、リードのワイヤボンディング面は、半導体チップの裏面よりも低くなっているため、ボンディングワイヤのループ高さを高くする必要があった。これに対し、本実施形態1のリード5は、ワイヤ接続面である第1の面5x1が半導体チップ2の主面2xと裏面2yとの間の高さに位置しているため、ボンディングワイヤ7のループ高さ7Hを低くすることができる。従って、リード5の外部接続用端子部の長さを確保することができ、また、ボンディングワイヤ7のループ高さ7Hを低くすることができるため、半導体装置の小型化及び薄型化を図ることができる。
リード5において、第2の面5y1の長さを確保すること、及び半導体チップ2の主面2xと裏面2yとの間の高さに第1の面5x1を位置させることは、第3の面5x2を設け、第3の面5x2に半導体チップ2を接着することによって達成することができる。更には、半導体チップ2の裏面2y下とその周囲に亘って延びる第3の面5x2を設けることによって半導体チップ2のロケーションを安定させることができる。
また、第3の面5x2を設けることにより、半導体チップ2の側面と樹脂封止体8の側面8zとの間における距離8RLを長くすることなく、樹脂封止体8からリード5が剥離する不具合を抑制するための第4の面5y2(第3の部分5c)を容易に設けることができる。従来の場合でも、第4の面5y2を設けることはできるが、ワイヤボンディング時の圧着を考慮すると、ワイヤが接続されるボンディング位置と第4の面5y2の位置とをリードの長さ方向にずらす必要があり、半導体チップ2の側面と樹脂封止体8の側面8zとの間における距離8RLを短くすることが困難になる。
また、本実施形態1のように、第1の面5x1に凹部6を設ける場合、第1の面5x1に接続されるボンディングワイヤ7の2次側接続位置を半導体チップ2に近づける必要がある。ボンディングワイヤ7のループ高さ7Hは、ボンディングワイヤ7のチップ主面側と、リード側のボンディング点の高さに差があるほど、ボンディングキャピラリとボンディング中ワイヤの干渉が発生するために、ワイヤ長をある程度以上短くすることが不可能となる。しかしながら、本実施形態1のリード5は、ボンディングワイヤ7が接続される第1の面5x1が半導体チップ2の主面2xと裏面2yとの間に位置しているため、チップ主面とリード側ボンディング点の高さの差を小さくすることが出来るため、ワイヤ長を短くすることが可能となり、同一PKGサイズに対して大チップを搭載することが可能となる。又、ボンディングワイヤ7のループ高さ7Hの増加を抑制、又はループ高さ7Hを低くすることができる。
また、第3の面5x2を設けることにより、樹脂封止体8の厚さ及び外形サイズを変更することなく、外形サイズが異なる半導体チップを搭載することができる。
次に、半導体装置1aの製造に使用されるリードフレームについて、図6乃至図9を用いて説明する。
図6及び図7に示すように、リードフレームLFは、例えば、外枠部及び内枠部を含むフレーム本体(支持体)10で区画された複数の製品形成領域(デバイス形成領域)11を行列状に配置した多連構造になっている。各製品形成領域11には、複数のリード5が配置されている。複数のリード5は、4つのリード群に分かれて配置され、各リード群のリード5はフレーム本体10と一体的に形成されている。
複数のリード5の各々は、図4に示すように、第1の面5x1、第2の面5y1、第3の面5x2、第4の面5y2、及び凹部6等を有する構成になっている。図7では、第3の面5x2、及び凹部6をハッチングで示している。図7において、符号12は、樹脂封止されるモールディングラインであり、符号13は、フレーム本体10からリード5を切断分離するための切断ラインである。切断ライン13は、フレーム本体10(リード支持部)とモールディングライン12との間に位置している。
次に、リードフレームLFの製造について、図8及び図9を用いて説明する。
リードフレームLFを製造するには、まず、板厚が0.15[μm]〜0.25[μm]程度の、銅(Cu)、又はCu合金、又は鉄(Fe)−ニッケル(Ni)合金等からなる金属板15を準備し、その後、金属板主面側エッチングマスク16、金属板裏面側エッチング用マスク17を準備しエッチングを実施する。
一般的にエッチングはエッチング液18の温度、エッチング時間、エッチング液18の吹付け流量によりエッチングをコントロールする。以後これをエッチングレートとする。
本発明ではハーフエッチ部分をリードの主面側、裏面側に設けているが、その際ハーフエッチする部分は、リード主面側、裏面側のハーフエッチする部分のマスク部分に開口部を設ける。ハーフエッチ部の深さはエッチングマスク開口部のサイズ、エッチングレートを主面側と裏面側でコントロールすることにより、エッチング深さを任意に変えることが出来、これによりハーフエッチ部分のリード残り厚さ調整を実施する。
また、リードフレームLFの製造方法としてエッチングによる形成を記述したが、本発明はこれに限定されるものではなく、例えばプレス加工によりリードフレームLFのハーフエッチ部を形成してもよい。
次に、半導体装置1aの製造に使用される半導体チップの製造について、図10及び図11を用いて説明する。
まず、半導体基板として、例えば単結晶シリコンからなる半導体ウエハ20を準備し、その後、図10に示すように、半導体ウエハ20の主面(回路形成面)に、回路及び複数のボンディングパッド3を有する複数のチップ形成領域22を行列状に形成する。複数のチップ形成領域22は、分離領域(スクライブ領域)21によって区画され、互いに離間された状態で配置されている。複数の製品形成領域22は、半導体ウエハ20の主面に、主として、トランジスタ素子、絶縁層及び配線層を複数段積み重ねた多層配線層、表面保護膜、ボンディング開口等を形成することによって形成される。
次に、図11(a)に示すように、半導体ウエハ20の主面と反対側の裏面に、この裏面全体を覆うようにして接着テープ4を貼り付ける。ダイシングテープを2層構造とし、1層目を接着テープ4とし、2層目を保持テープとする。ウェハ貼り付け後に1層目をフルカット、2層目はテープの途中までカットする。その後ぺ付け(ダイボンダ)工程で任意のチップを突上げることにより、1層目をチップ裏面の接着テープ4と残し使用してもよい。
次に、図11(b)に示すように、半導体ウエハ20をダイシングテープ25に貼り付ける。半導体ウエハ20の貼り付けは、接着テープ4がダイシングテープ25と向かい合う状態で行う。
次に、図11(c)に示すように、半導体ウエハ20を複数の個片に分割する。この分割は、半導体ウエハ20の分離領域(スクライブ領域)21に沿って半導体ウエハ20を例えばダイシングすることによって行われる。この工程により、図11(d)に示すように、チップ形成領域22からなる半導体チップ2が形成される。
次に、半導体装置1aの製造について、図12及び図13を用いて説明する。
まず、図6、図7及び図12(a)に示すリードフレームLFを準備すると共に、図11(d)に示す半導体チップ2を準備する。
次に、図12(b)に示すように、リードフレームLFに半導体チップ2を接着する。半導体チップ2の接着は、接着テープを介在して半導体チップ2の裏面2yを複数のリード5の各々の第3の面5x2に接着することによって行われる。これらの接着は、半導体チップ2を加熱用コレットで加熱し、リード5をヒートステージで加熱した状態で、リード5の第3の面5x2に半導体チップ2を圧着して行われる。この工程において、半導体チップ2は、リード5の第1の面5x1よりも高さが低い第3の面5x2に接着されるため、第1の面5x1と第3の面5x3との高低差によって第1の面5x1を半導体チップ2の主面2xと裏面2yとの間の高さに位置させることができる。
次に、図12(c)に示すように、半導体チップ2の複数のボンディングパッド3と、複数のリード5の各々の第1の面5x1とを複数のボンディングワイヤ7で夫々電気的に接続する。ボンディングワイヤ7は、半導体チップ2のボンディングパッド3を1次接続、リード5の第1の面5x1を2次接続とする正ボンディング方式のネイルヘッドボンディング法で行われる。この工程において、リード5の第1の面5x1は、半導体チップ2の主面2xと裏面2yとの間に位置しているため、ボンディングワイヤ7のループ高さが低い状態で両者を電気的に接続することができる。
次に、図13(a)に示すように、リードフレームLFの各製品形成領域11において、半導体チップ2、複数のリード5等を樹脂封止して樹脂封止体8を形成する。本実施形態1において、樹脂封止体8の形成は、個別方式のトラスファモールディング法で行われる。
次に、図13(b)に示すように、樹脂封止体8から露出するリードの面にメッキ層9を形成する。メッキ層9の形成は、例えば電解メッキ法で行われる。
次に、切断ライン13(図7参照)の部分で複数のリード5を切断し、フレーム本体10から複数のリード5を分離することにより、図1乃至図5に示すQFN型半導体装置1aがほぼ完成する。
このように、本実施形態1によれば、QFN型半導体装置1aの小型化及び薄型化を図ることができる。
また、半導体装置1aの小型化及び薄型化を阻害することなく、リード抜け防止手段を容易に設けることができる。
また、半導体装置1aの小型化及び薄型化を阻害することなく、外形サイズが異なる半導体チップを搭載することができる。
また、本実施形態1では、4方向リード配列構造(樹脂封止体8の4つの辺に沿って夫々複数のリード5を配置した構造)のQFN型について記述しているが、これに限定されることなく、例えば実施形態6の図20に示すような2方向リード配列構造(樹脂封止体8の互いに反対側に位置する2つの辺に沿って夫々複数のリード5を配置した構造)のSON(Small Outline Non-leaded Package)型についても、同様の効果が得られる。
(実施形態2)
前述の実施形態1では、個別方式のトランスファモールディング法を用いて半導体装置を製造する例について説明したが、本実施形態2では、一括方式のトランスファモールディング法で半導体装置を製造する例について説明する。
前述の実施形態1では、個別方式のトランスファモールディング法を用いて半導体装置を製造する例について説明したが、本実施形態2では、一括方式のトランスファモールディング法で半導体装置を製造する例について説明する。
図14は、実施形態2である半導体装置の内部構造を示す模式的断面図、
図15は、実施形態2である半導体装置の製造工程を示す図((a)乃至(c)は模式的断面図)である。
図15は、実施形態2である半導体装置の製造工程を示す図((a)乃至(c)は模式的断面図)である。
図14に示すように、本実施形態2の半導体装置1bは、基本的に前述の実施形態1と同様の構成になっており、以下の構成が異なっている。
即ち、樹脂封止体8は、その主面8xと裏面8yとの外形サイズがほぼ同一になっており、樹脂封止体8の側面8zは、その主面8x及び裏面8yに対してほぼ垂直になっている。また、リード5の樹脂封止体8側の先端面5m2は、樹脂封止体8の側面8zとほぼ同一(面一)になっている。
本実施形態2の半導体装置1bの製造においては、一括方式のトランスファ・モールディング法が採用されている。従って、後で詳細に説明するが、半導体装置1bは、リードフレームの複数の製品形成領域に夫々搭載された半導体チップを一括して樹脂封止する樹脂封止体を形成した後、リードフレーム及び樹脂封止体をリードフレームの製品形成領域毎に分割(個片化)することによって製造される。以下、半導体装置1bの製造について、図15を用いて説明する。
まず、前述の実施形態1と同様の方法で、図15(a)に示すように、リード5の第3の面5x2に半導体チップ2を接着する工程、半導体チップ2のボンディングパッド3とリード5の第1の面5x1とをボンディングワイヤ7で電気的に接続する工程を実施する。
次に、リードフレームLFの各製品形成領域11に配置された半導体チップ2を一括して樹脂封止し、複数の製品形成領域11を1つの樹脂封止体8で封止する。各製品形成領域11において、リード5の第2の面5y1は、樹脂封止体8の裏面8yから露出する。
次に、各製品形成領域11において、リード5の第2の面5y1に、例えば電解メッキ法でメッキ層9を形成し、その後、図15(c)に示すように、リードフレームLF及び樹脂封止体8を例えばダイシングによって各形成形成領域11毎に分割して個片の樹脂封止体8を形成することにより、図14に示す本実施形態2の半導体装置1bがほぼ完成する。
このように、本実施形態2においても、前述の実施形態1と同様の効果が得られる。
このように、本実施形態2においても、前述の実施形態1と同様の効果が得られる。
(実施形態3)
前述の実施形態1では、リード5の第3の面5x2に半導体チップ2を接着した半導体装置について説明したが、本実施形態3では、チップ支持体に半導体チップを接着した半導体装置について説明する。
前述の実施形態1では、リード5の第3の面5x2に半導体チップ2を接着した半導体装置について説明したが、本実施形態3では、チップ支持体に半導体チップを接着した半導体装置について説明する。
図16は、本発明の実施形態3である半導体装置の外観構造を示す模式的底面図、
図17は、実施形態3である半導体装置の内部構造を示す図((a)は樹脂封止体の上部を除去した状態の模式的平面図,(b)は(a)のc−c線に沿う模式的断面図)である。
図17は、実施形態3である半導体装置の内部構造を示す図((a)は樹脂封止体の上部を除去した状態の模式的平面図,(b)は(a)のc−c線に沿う模式的断面図)である。
図16、17(a)及び(b)に示すように、本実施形態3の半導体装置1cは、基本的に前述の実施形態1と同様の構成になっており、以下の構成が異なっている。
即ち、半導体装置1cは、更にチップ支持体(ダイパッド、タブ、チップ支持部)14、並びに4本の吊りリード14aを有する構成になっている。
チップ支持体14は、半導体チップ2の外形サイズよりも小さい外形サイズで形成されている。本実施形態3では、半導体チップ2の外形サイズが3.0mm×3.0mmに対して、チップ支持体14の外形サイズは、例えば1.5mm×1.5mmになっている。
チップ支持体14は、互いに反対側に位置する主面(第1の面)14x及び裏面(第2の面)14yを有し、その主面14xには接着テープ4を介在して半導体チップ2の裏面2yが接着されている。チップ支持体14の裏面14yは、樹脂封止体8の裏面8yから露出し、その裏面14yにはメッキ層9が形成されている。チップ支持体14は、リード5の第2の部分5bとほぼ同じ厚さで形成され、チップ支持体14の主面14xは、リード5の第3の部分5x2とほぼ同じ高さに位置している。
4本の吊りリード14aの各々は、チップ支持体14の4つの角部において、チップ支持体14と夫々一体的に形成されている。4本の吊りリード14aの各々は、チップ支持体14から樹脂封止体8の4つの角部に各々向かって延在し、樹脂封止体8の側面から若干突出して終端している。4本の吊りリード14aの各々においても、互いに反対側に位置する主面及び裏面を有し、各々の裏面は樹脂封止体8の裏面8yから露出し、各々の裏面にもメッキ層9が形成されている。
このように、チップ支持体14の外形サイズを半導体チップの外形サイズよりも小さくすることにより、半導体チップ2の裏面2y下とその周囲に亘ってリード5の第3の面5x2を設けることができるため、チップ支持体14に半導体チップ2を搭載する場合においても、前述の実施形態1と同様の効果が得られる。
また、チップ支持体14の主面14xとリード5の第2の面5x2との高さ位置をほぼ同一にすることにより、リード5及びチップ支持体14に半導体チップ2を安定して接着することができる。
また、本実施形態3では、4方向リード配列構造のQFN型について記述しているが、これに限定されることなく、例えば実施形態7の図21に示すような2方向リード配列構造のSON型についても、同様の効果が得られる。
(実施形態4)
図18は、本発明の実施形態4である半導体装置の内部構造を示す模式的断面図である。
図18は、本発明の実施形態4である半導体装置の内部構造を示す模式的断面図である。
図18に示すように、本実施形態4の半導体装置1dは、基本的に前述の実施形態3と同様の構成になっており、以下の構成が異なっている。
即ち、チップ支持体14の主面14xは、絶縁性のテープ4と異なる導電性の接着在4aを介在して半導体チップ2の裏面2yに接着されている。このように、導電性の接着材4aを介在してチップ支持体14の主面14yに半導体チップ2の裏面2yを接着することにより、チップ支持体14を半導体チップ2を電位固定するための電極として使用することができる。高周波回路を搭載する場合は、半導体チップ2を例えばグランド電位に電位固定することにより、回路動作が安定する。
(実施形態5)
図19は、本発明の実施形態5である半導体装置の内部構造を示す模式的断面図である。
図19は、本発明の実施形態5である半導体装置の内部構造を示す模式的断面図である。
図19に示すように、本実施形態5の半導体装置1eは、基本的に前述の実施形態3と同様の構成になっており、以下の構成が異なっている。
即ち、半導体チップ2の裏面2yはリード5の第3の面5x2に接着されておらず、リード5の第3の面5x2は半導体チップ2の裏面2yから離間し、リード5の第3の面5x2と半導体チップ2の裏面2yとの間には、樹脂封止体8の樹脂が介在されている。
このように、リード5の第3の面5x2に半導体チップ2を接着しない場合においても、リード5の第1の面5x1と第3の面5x2との高低差を調節し、リード5の第1の面5x1を半導体チップ2の主面2xと裏面2yとの間の高さに位置させることにより、前述の実施形態1と同様の効果が得られる。但し、この場合は、薄型化に対して若干不利になる。
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
例えば、本発明は、ノンリード型半導体装置の一種であるSON型半導体装置に適用することができる。
1a,1b,1c,1d,1e,1f,1g…半導体装置、2…半導体チップ、3…ボンディングパッド(電極)、4…接着テープ、5…リード、5a…第1の部分、5b…第2の部分、5c…第3の部分、5x1…第1の面、5y1…第2の面、5x2…第3の面、5y2…第4の面、 6…凹部、7…ボンディングワイヤ、8…樹脂封止体、9…メッキ層、LF…リードフレーム、10…フレーム本体、11…製品形成領域(デバイス形成領域)、13…切断部、15…金属板、16,17…エッチングマスク、18…エッチング液、20…半導体ウエハ、21…分離領域、22…チップ形成領域。
Claims (25)
- 互いに反対側に位置する主面及び裏面と、前記主面に配置された複数の電極とを有する半導体チップと、
前記半導体チップの周囲に配置された複数のリードと、
前記半導体チップの複数の電極と前記複数のリードとを夫々電気的に接続する複数のボンディングワイヤと、
前記半導体チップ、前記複数のリード、前記複数のボンディングワイヤを封止する樹脂封止体とを有し、
前記複数のリードの夫々は、前記ボンディングワイヤが接続される第1の面と、前記第1の面の反対側に位置し、前記樹脂封止体の裏面から露出する第2の面と、前記第1の面と同一側に位置し、前記第1の面よりも前記第2の面側に位置する第3の面とを有し、
前記第1の面は、前記半導体チップの主面と裏面との間の高さに位置し、
前記第3の面は、前記半導体チップの裏面と平面的に重なる部分を有することを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記複数のリードの各々は、前記第1の面及び第2の面を含む第1の部分と、前記第2の面及び第3の面を含む第2の部分とを有し、
前記第2の部分は、前記第1の部分よりも厚さが薄くなっていることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記複数のリードは、前記半導体チップ側に位置する第1の先端面と、前記第1の先端面と反対側に位置する第2の先端面とを有し、
前記複数のリードの各々の第3の面は、各々のリードの第1の先端面に連なっていることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記複数のリードの各々の第3の面は、前記半導体チップの裏面に接着されていることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記複数のリードの各々の第3の面は、前記半導体チップの裏面に接着テープを介在して接着されていることを特徴とする半導体装置。 - 請求項5に記載の半導体装置において、
前記半導体チップの裏面は、前記接着テープで覆われていることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記複数のリードの各々の第1の面には、凹部が設けられていることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記複数のリードの各々は、各々の第2の面よりも第1の面側に位置する第4の面を更に有することを特徴とする半導体装置。 - 請求項8に記載の半導体装置において、
前記複数のリードの各々は、前記第1の面及び第2の面を含む第1の部分と、前記第2の面及び第3の面を含む第2の部分と、前記第3の面及び第4の面を含む第3の部分とを有し、
前記第2の部分は、前記第1の部分よりも厚さが薄くなっており、
前記第3の部分は、前記第2の部分よりも厚さが薄くなっていることを特徴とする半導体装置。 - 互いに反対側に位置する主面及び裏面と、前記主面に配置された複数の電極とを有する半導体チップと、
前記半導体チップの周囲に配置された複数のリードと、
前記半導体チップの複数の電極と前記複数のリードとを夫々電気的に接続する複数のボンディングワイヤと、
前記半導体チップの裏面に接着されたチップ支持体と、
前記半導体チップ、前記複数のリード、前記複数のボンディングワイヤ、前記チップ支持体を封止する樹脂封止体とを有し、
前記チップ支持体は、前記半導体チップの外形サイズよりも小さい外形サイズで形成され、
前記複数のリードの夫々は、前記ボンディングワイヤが接続される第1の面と、前記第1の面の反対側に位置し、前記樹脂封止体の裏面から露出する第2の面と、前記第1の面と同一側に位置し、前記第1の面よりも前記第2の面側に位置する第3の面とを有し、
前記第1の面は、前記半導体チップの主面と裏面との間の高さに位置し、
前記第3の面は、前記半導体チップの裏面と平面的に重なる部分を有することを特徴とする半導体装置。 - 請求項10に記載の半導体装置において、
前記複数のリードの各々は、前記第1の面及び第2の面を含む第1の部分と、前記第2の面及び第3の面を含む第2の部分とを有し、
前記第2の部分は、前記第1の部分よりも厚さが薄くなっていることを特徴とする半導体装置。 - 請求項10に記載の半導体装置において、
前記複数のリードの各々の第3の面は、前記半導体チップの裏面に接着されていることを特徴とする半導体装置。 - 請求項12に記載の半導体装置において、
前記複数のリードの各々の第3の面は、前記半導体チップの裏面に接着テープを介在して接着され、
前記半導体チップは、前記接着テープとは異なる接着材を介在して前記チップ支持体に接着されていることを特徴とする半導体装置。 - 請求項10に記載の半導体装置において、
前記チップ支持体の厚さは、前記リードの第1の面と第2の面との間におけるリード厚よりも薄いことを特徴とする半導体装置。 - 請求項10に記載の半導体装置において、
前記チップ支持体は、前記半導体チップの裏面が接着された第1の面と、前記第1の面と反対側の第2の面とを有し、
前記チップ支持体の第2の面は、前記樹脂封止体の裏面から露出していることを特徴とする半導体装置。 - 請求項10に記載の半導体装置において、
前記複数のリードの各々の第3の面は、前記半導体チップの裏面から離間していることを特徴とすることを特徴とする半導体装置。 - 請求項16に記載の半導体装置において、
前記複数のリードの各々の第3の面と前記半導体チップの裏面との間には、前記樹脂封止体の樹脂が介在していることを特徴とする半導体装置。 - 請求項10に記載の半導体装置において、
前記複数のリードの各々の第1の面には、凹部が設けられていることを特徴とする半導体装置。 - 請求項10に記載の半導体装置において、
前記複数のリードの各々は、各々の第2の面よりも第1の面側に位置する第4の面を更に有することを特徴とする半導体装置。 - 互いに反対側に位置する主面及び裏面を有し、前記主面に複数の電極が配置された半導体チップを準備すると共に、第1の面と、前記第1の面の反対側に位置する第2の面と、前記第1の面と同一側に位置し、前記第1の面よりも前記第2の面側に位置する第3の面とを有する複数のリードが設けられたリードフレームを準備する(a)工程と、
前記複数のリードの夫々の第3の面に前記半導体チップの裏面を接着する(b)工程と、
前記半導体チップの複数の電極と、前記複数のリードの各々の第1の面とを複数のボンディングワイヤで電気的に接続する(c)工程と、
前記半導体チップ、前記複数のリード、及び前記複数のボンディングワイヤを樹脂封止し、前記複数のリードの夫々の第3の面が裏面から露出する樹脂封止体を形成する(d)工程とを有し、
前記(c)工程において、前記複数のリードの各々の第1の面は、前記半導体チップの主面と裏面との間に位置していることを特徴とする半導体装置の製造方法。 - 互いに反対側に位置する主面及び裏面を有し、前記主面に複数の電極が配置された半導体チップを準備すると共に、第1の面と、前記第1の面の反対側に位置する第2の面と、前記第1の面と同一側に位置し、前記第1の面よりも前記第2の面側に位置する第3の面とを有する複数のリードが設けられ、更にチップ支持体が設けられたリードフレームを準備する(a)工程と、
前記チップ支持体に前記半導体チップの裏面を接着する(b)工程と、
前記半導体チップの複数の電極と、前記複数のリードの各々の第1の面とを複数のボンディングワイヤで電気的に接続する(c)工程と、
前記半導体チップ、前記複数のリード、前記複数のボンディングワイヤ、及び前記チップ支持体を樹脂封止し、前記複数のリードの夫々の第3の面が裏面から露出する樹脂封止体を形成する(d)工程とを有し、
前記(c)工程において、前記複数のリードの各々の第1の面は、前記半導体チップの主面と裏面との間に位置していることを特徴とする半導体装置の製造方法。 - 請求項21に記載の半導体装置の製造方法において、
前記チップ支持体の外形サイズは、前記半導体チップの外形サイズよりも小さいことを特徴とする半導体装置の製造方法。 - 請求項21に記載の半導体装置の製造方法において、
前記チップ支持体の厚さは、前記リードの第1の面と第2の面とり間におけるリード厚よりも厚いことを特徴とする半導体装置の製造方法。 - 請求項21に記載の半導体装置の製造方法において、
前記チップ支持体は、前記半導体チップの裏面が接着される第1の面と、前記第1の面の反対側に位置する第2の面とを有し、
前記チップ支持体の第2の面は、前記(d)工程において、前記樹脂封止体の裏面から露出されることを特徴とする半導体装置の製造方法。 - 互いに反対側に位置する主面及び裏面と、前記主面に配置された複数の電極とを有する半導体チップと、
前記半導体チップの周囲に配置された複数のリードと、
前記半導体チップの複数の電極と前記複数のリードとを夫々電気的に接続する複数のボンディングワイヤと、
前記半導体チップ、前記複数のリード、前記複数のボンディングワイヤを封止する樹脂封止体とを有し、
前記複数のリードの夫々は、前記ボンディングワイヤが接続される第1の部分と、前記第1の部分よりも厚さが薄くなっている第2の部分を有し、
前記第1の部分は、前記半導体チップの主面と裏面との間の高さに位置し、
前記第2の部分は、前記半導体チップの裏面と平面的に重なる部分を有することを特徴とする半導体装置。
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008186869A (ja) * | 2007-01-26 | 2008-08-14 | Toppan Printing Co Ltd | リードフレーム、およびその製造方法 |
JP2008258411A (ja) * | 2007-04-05 | 2008-10-23 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
JP2011077277A (ja) * | 2009-09-30 | 2011-04-14 | Sanyo Electric Co Ltd | 半導体装置 |
WO2011049959A2 (en) * | 2009-10-19 | 2011-04-28 | Texas Instruments Incorporated | Methods and devices for manufacturing cantilever leads in a semiconductor package |
JP2012209194A (ja) * | 2011-03-30 | 2012-10-25 | Panasonic Corp | プラズマディスプレイパネル |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63290796A (ja) * | 1987-05-22 | 1988-11-28 | 大日本印刷株式会社 | Icカード用リードフレーム |
JPH10189830A (ja) * | 1996-10-22 | 1998-07-21 | Matsushita Electron Corp | 樹脂封止型半導体装置およびその製造方法 |
JPH1174442A (ja) * | 1997-07-16 | 1999-03-16 | Lg Semicon Co Ltd | リードフレーム及びこれを用いた半導体パッケージ |
JPH11260972A (ja) * | 1998-03-13 | 1999-09-24 | Sumitomo Metal Mining Co Ltd | 薄型半導体装置 |
JP2000012758A (ja) * | 1998-06-26 | 2000-01-14 | Matsushita Electron Corp | リードフレームおよびそれを用いた樹脂封止型半導体装置およびその製造方法 |
JP2003037219A (ja) * | 2001-07-23 | 2003-02-07 | Matsushita Electric Ind Co Ltd | 樹脂封止型半導体装置およびその製造方法 |
-
2003
- 2003-12-25 JP JP2003428538A patent/JP2005191158A/ja active Pending
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63290796A (ja) * | 1987-05-22 | 1988-11-28 | 大日本印刷株式会社 | Icカード用リードフレーム |
JPH10189830A (ja) * | 1996-10-22 | 1998-07-21 | Matsushita Electron Corp | 樹脂封止型半導体装置およびその製造方法 |
JPH1174442A (ja) * | 1997-07-16 | 1999-03-16 | Lg Semicon Co Ltd | リードフレーム及びこれを用いた半導体パッケージ |
JPH11260972A (ja) * | 1998-03-13 | 1999-09-24 | Sumitomo Metal Mining Co Ltd | 薄型半導体装置 |
JP2000012758A (ja) * | 1998-06-26 | 2000-01-14 | Matsushita Electron Corp | リードフレームおよびそれを用いた樹脂封止型半導体装置およびその製造方法 |
JP2003037219A (ja) * | 2001-07-23 | 2003-02-07 | Matsushita Electric Ind Co Ltd | 樹脂封止型半導体装置およびその製造方法 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008186869A (ja) * | 2007-01-26 | 2008-08-14 | Toppan Printing Co Ltd | リードフレーム、およびその製造方法 |
JP2008258411A (ja) * | 2007-04-05 | 2008-10-23 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
JP2011077277A (ja) * | 2009-09-30 | 2011-04-14 | Sanyo Electric Co Ltd | 半導体装置 |
WO2011049959A2 (en) * | 2009-10-19 | 2011-04-28 | Texas Instruments Incorporated | Methods and devices for manufacturing cantilever leads in a semiconductor package |
WO2011049959A3 (en) * | 2009-10-19 | 2011-08-18 | Texas Instruments Incorporated | Methods and devices for manufacturing cantilever leads in a semiconductor package |
JP2012209194A (ja) * | 2011-03-30 | 2012-10-25 | Panasonic Corp | プラズマディスプレイパネル |
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