JP2011077277A - 半導体装置 - Google Patents

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Abstract

【課題】半導体素子のサイズに対してパッケージサイズが大幅に縮小される半導体装置を提供する。
【解決手段】アイランド６上に半導体素子８が固着され、アイランド６周囲に配置されたリード４と半導体素子８とは金属細線９により電気的に接続される。リード４の一部領域は窪んだ領域となり、その窪んだ領域上方まで半導体素子８が配置される。この構造により、樹脂パッケージ２のサイズが、半導体素子８のサイズに近くづき、樹脂パッケージ２の縮小化が実現される。
【選択図】図１

Description

本発明は、パッケージサイズの小型化を実現する半導体装置に関する。
従来の半導体装置の一実施例として、下記の構造が知られている。
図５（Ａ）に示す如く、半導体装置３１は、例えば、ＭＡＰ（Ｍａｔｒｉｘ Ａｒｒａｙ Ｐａｃｋａｇｉｎｇ ｍｅｔｏｄ）方式により形成され、半導体装置３１の樹脂パッケージ３２の側面３４は切断面となる。そして、樹脂パッケージ３２の側面３４からはリード３３が露出し、リード３３はその側面３４と、実質、同一面を形成する。
図５（Ｂ）は、図５（Ａ）に示すＣ−Ｃ線方向の断面図である。アイランド３５上には、例えば、Ａｇペースト、半田等の接着材３６により半導体素子３７が固着される。半導体素子３７の電極パッド（図示せず）とリード３３とは、金属細線３８により電気的に接続される。そして、アイランド３５は、必要によりその裏面側からエッチングされ、樹脂パッケージ３２内に被覆される。一方、リード３３は、アイランド３５の周囲に配置され、樹脂パッケージ３２の裏面３９から露出する。そして、樹脂パッケージ３２から露出するリード３３は、半導体装置１の実装領域として用いられる（例えば、特許文献１参照。）。
特開２００８−１５３７１０号公報（第５−６頁、第１図、第３図）
前述したように、半導体素子３７はアイランド３５上面に固着される。そして、一般に半導体素子３７のサイズは、アイランド３５のサイズよりも小さく、完全にアイランド３５上面に配置される。その一方、リード３３は、アイランド３５と完全に分離し、アイランド３５の周囲に離間距離Ｗ６を有して配置される。そして、樹脂パッケージ３２は、アイランド３５周囲のリード３３まで被覆する。この構造により、樹脂パッケージ３２のサイズは、半導体素子３７のサイズよりも大きくなり、半導体素子３７のサイズに対して小型化し難いという問題がある。
ここで、前述した問題を解決するため、リード３３の面積を狭めることで、樹脂パッケージ２のサイズ縮小を実現することも考えられる。この場合には、樹脂パッケージ３２の裏面３９から露出するリード３３の面積が小さくなり、実装強度が弱まってしまうという新たな問題が発生する。
更に、アイランド３６とリード３３との離間距離Ｗ６を狭めることで、樹脂パッケージ２のサイズ縮小を実現することも考えられる。この場合には、離間距離Ｗ６を狭め過ぎることで、アイランド３６とリード３３とがショートしたり、耐圧が低下したりする新たな問題が発生する。また、昨今の微細化の流れにより、既に離間距離Ｗ６自体が最も狭い幅で設計されており、離間距離Ｗ６を狭めることでは樹脂パッケージ２の小型化が図り難いという問題もある。
前述した各事情に鑑みて成されたものであり、本発明の半導体装置では、アイランドと、前記アイランドを囲むように配置された複数のリードと、前記アイランド上に接着材を介して固着された半導体素子と、前記半導体素子と前記リードとを電気的に接続する金属細線と、前記アイランド、前記リード、前記金属細線及び前記半導体素子を被覆する樹脂パッケージとを有する半導体装置において、前記半導体素子が配置される側の前記リード面は、少なくともその一部が窪んだ領域に加工され、前記半導体素子は、前記リードの窪んだ領域上方まで配置されることを特徴とする。
本発明では、リード上方まで半導体素子を配置することで、パッケージサイズが大幅に縮小される。
また、本発明では、リードの窪んだ領域上方に半導体素子を配置させることで、半導体素子とリードとの離間距離が３次元的に広がり、ショートや耐圧低下等の問題が抑止される。
また、本発明では、アイランドと連続する吊りリード上面に半導体素子が固着されることで、半導体素子の安定性が向上される。
また、本発明では、金属細線はリードの窪んでいない領域上に接続されることで、ワイヤーボンディング時の荷重によりリードが折れ曲がることが防止される。
また、本発明では、リードの窪んだ領域上に絶縁性スペーサーを配置し、半導体素子がその絶縁性スペーサー上に配置されることで、半導体素子の安定性が向上される。
本発明の実施の形態における半導体装置を説明するための（Ａ）斜視図、（Ｂ）断面図、（Ｃ）断面図である。 本発明の実施の形態における半導体装置を説明するための（Ａ）平面図、（Ｂ）平面図である。 本発明の実施の形態における半導体装置を説明するための（Ａ）平面図、（Ｂ）平面図である。 本発明の実施の形態における半導体装置を説明するための（Ａ）断面図、（Ｂ）断面図、（Ｃ）断面図である。 従来の実施の形態における半導体装置を説明するための（Ａ）斜視図、（Ｂ）断面図である。
以下に、本発明の半導体装置について説明する。図１（Ｂ）は、図１（Ａ）に示す半導体装置のＡ−Ａ線方向の断面図である。図１（Ｃ）は、図１（Ａ）に示す半導体装置のＢ−Ｂ線方向の断面図である。図２（Ｂ）は、図２（Ａ）に示すリードフレーム上面に半導体素子が固着された状態を説明する平面図である。図３（Ａ）は、リードフレームの搭載部を説明する平面図である。図３（Ｂ）は、リードフレーム上面に半導体素子が固着された状態を説明する平面図である。図４（Ａ）〜図４（Ｃ）は、半導体装置を説明する断面図である。
先ず、図１（Ａ）に示す如く、半導体装置１は、例えば、ＭＡＰ方式の樹脂パッケージ２から成る。詳細な製造方法の説明は省略するが、リードフレームの複数の搭載部を一括して封止した後、ダイシングにより個片化するため、樹脂パッケージ２の側面３からリード４が露出する。そして、露出するリード４は、樹脂パッケージ２の側面３とほぼ同一面を形成する。
樹脂パッケージ２の裏面５にはアイランド６が露出し、このアイランド６は、樹脂パッケージ２の裏面５とほぼ同一面を形成する。また、樹脂パッケージ２の裏面５にはリード４が露出し、アイランド６を囲むように配置される。尚、モールドする際に、リードフレームの裏面に粘着シートを採用すると、アイランド６やリード４は、樹脂パッケージ２の裏面から若干突出する。
次に、図１（Ｂ）では、アイランド６の近傍にリード４が配置される断面を示す。アイランド６上には、例えば、Ａｇペースト、半田等の接着材７により半導体素子８が固着される。半導体素子８上面には複数の電極パッド１８（図２（Ｂ）参照）が形成され、電極パッド１８とリード４とは金属細線９により接続される。金属細線９としては、金線や銅線が用いられる。
図示したように、半導体素子８の幅Ｗ１は、アイランド６の幅Ｗ２よりも広く形成されている。そして、半導体素子８の端部は、リード４の内側端部の上方に配置される。このとき、丸印１０にて示すように、リード４は、樹脂パッケージ２の側面３よりも内側の領域がエッチング加工され、例えば、Ｌ字型の形状となる。詳細は図２（Ａ）及び（Ｂ）を用いて後述するが、少なくとも半導体素子８が配置される領域及びその近傍領域のリード４の厚みを薄くすることで、半導体素子８がリード４と接触することを防止することができる。
更に、半導体素子８の側面と樹脂パッケージ２の側面３とは幅Ｗ３だけ離間し、その幅Ｗ３は樹脂パッケージ２の裏面５側に露出するリード４の幅Ｗ４よりも狭くなる。そして、その幅Ｗ３を利用し、金属細線９は、リード４と接続することで、樹脂パッケージ２のサイズが半導体素子８のサイズに近づき、樹脂パッケージ２の縮小化が実現される。尚、金属細線９は、リード４の膜厚の厚い部分と接続することで、ワイヤーボンディング時の衝撃により、リード４が折れ曲がることが防止される。
ここで、幅Ｗ３の領域にワイヤーボンディングを行う一実施例を説明する。金属細線９は、電極パッド１８上にボールボンディングされた後、キャピラリ（図示せず）が電極パッド上方へ移動した後水平方向へ移動することで、金属細線９に丸印１１で示す屈曲部が形成される。そして、金属細線９の屈曲部は、半導体素子８の端部と金属細線１１とが接触しないように、電極パッド１８上面から一定の位置に形成される。その後、キャピラリがリード４上面へと移動し、金属細線９がリード４上にステッチボンディングされる。このとき、金属細線１１に屈曲部が形成されることで、ステッチボンディングの際に、金属細線９のボール部がリード４方向へと引っ張られる力が緩衝され、金属細線９が電極パッド１８から剥離されることが防止される。また、金属細線９に屈曲部を形成することで、ステッチボンディングの際に、金属細線９が半導体素子８端部と接触し、切断されることが防止される。
更に、丸印１０にて示すように、アイランド６の外周側面１２は、樹脂パッケージ２の裏面５に対して逆テーパー状の傾斜面と成る。そして、アイランド６は、樹脂パッケージ２の裏面５側から半導体素子８側に向けて、その面積が広がるように形成される。この構造の場合でも、前述したように、半導体素子８下方のリード４の厚みが薄くなることで、アイランド６とリード４との最小限の離間距離Ｗ５は確保され、両者が接着材７を介してショートする等の問題は回避される。この構造により、半導体素子８が固着されるアイランド６の面積は、出来る限り広げることができ、固着後の半導体素子８の安定性が向上される。そして、ワイヤーボンディング時の衝撃により、半導体素子８がアイランド６から剥離することも防止できる。
更に、接着材７を介して半導体素子８とアイランド６との接着領域が増大することで、半導体素子８からアイランド６への放熱性が向上される。また、樹脂パッケージ２の裏面５側から露出するアイランド６の面積も増大することで、樹脂パッケージ２から外部への放熱性も向上される。
次に、図１（Ｃ）では、アイランド６と連続する吊りリード１４が配置される断面を示す。吊りリード１４は、樹脂パッケージ２の裏面５側からエッチング加工され、樹脂パッケージ２内に被覆される。そして、丸印１３にて示すように、吊りリード１４上面では、接着材７により半導体素子８の端部までが固着される。この構造により、半導体素子８は、少なくとも吊りリード１４上面では、その端部まで固着され、固着後の安定性が更に向上される。尚、吊りリード１４は、アイランド６と接続し、同電位となるため、半導体素子８のショートの問題はない。
次に、図２（Ａ）に示す如く、リードフレーム１５としては、一般には銅を主材料とするフレームが用いられるが、Ｆｅを主材料とするフレームの場合でも良い。また、リードフレーム１５の厚みは、例えば、１００〜２５０μｍである。そして、これらの材料から成るリードフレーム１５には、一点鎖線で示す搭載部１６が複数形成される。尚、図では、１つの搭載部１６が示されているが、例えば、この搭載部１６が４つ集まることで１つの集合ブロックが形成される。そして、この集合ブロック毎に一体に樹脂モールドされる。
この搭載部１６は、主に、アイランド６と、アイランド６を支持する吊りリード１４と、アイランド６の４側辺の近傍にその一端が位置するリード４と、複数のリード４を支持するタイバー１７とから構成される。そして、吊りリード１４はアイランド６の４つのコーナー部から延在し、タイバー１７と連結し、アイランド６がリードフレーム１５に支持される。
次に、アイランド６及び吊りリード１４の斜線のハッチングにて示す領域は、リードフレーム１５の裏面側から０．０５〜１０μｍ程度エッチングされ、窪んだ領域となる。そして、アイランド６及び吊りリード１４の上記窪んだ領域には樹脂が充填され、アンカー効果が得られる。また、例えば、アイランド６の１つのコーナー部は、他のコーナー部よりも余分にエッチングされ、位置認識マークとして利用される。
一方、リード４の砂状のハッチングにて示す領域は、リードフレーム１５の表面側から１０〜１００μｍ程度エッチングされ、窪んだ領域となる。前述したように、半導体素子８は、リード４上方まで配置されるが、この窪んだ領域上に配置されることで、半導体素子８がリード４と接触することが防止される。尚、砂状のハッチングにて示す窪んだ領域のエッチング幅は、前述した接触を防止出来る範囲にて任意の設計変更が可能である。
次に、図２（Ｂ）に示す如く、アイランド６上には半導体素子８が固着される。半導体素子８の電極パッド１８とリード４とは金属細線９により電気的に接続される。図示したように、半導体素子８は、リード４の窪んだ領域上方まで配置され、金属細線９は、リード４のエッチングされない領域上にステッチボンディングされる。そして、半導体素子８の４つのコーナー部及びその近傍領域は、吊りリード１４上面に固着されることで、半導体素子８は安定した状態となる。金属細線９が、電極パッド１８上面にボールボンディングされる際には、半導体素子の外周領域に衝撃が加わるが、半導体素子８の安定した固着状態により、半導体素子８が傾くことも防止される。
次に、図３（Ａ）に示す如く、２つの吊りリード１９がアイランド６の対角線方向に配置されるリードフレーム２０を用いる場合でも良い。尚、図２（Ａ）に示すリードフレーム１５と同一の構成要素には同じ符番を付し、その説明を参照することとする。
リードフレーム２０の材料及び厚みは、リードフレーム１５と同様である。リードフレーム２０には、一点鎖線で示す搭載部１６が複数形成される。そして、搭載部１６には、主に、アイランド６と、アイランド６を支持する吊りリード１９と、アイランド６の４側辺の近傍にその一端が位置するリード４と、複数のリード４を支持するタイバー１７とから構成される。そして、吊りリード１９はアイランド６の２つのコーナー部から延在し、タイバー１７と連結し、アイランド６がリードフレーム２０に支持される。
図２（Ａ）の構造と同様に、斜線のハッチング領域は、リードフレーム２０の裏面側からエッチングされ、窪んだ領域となる。一方、砂状のハッチング領域は、リードフレーム２０の表面側からエッチングされ、窪んだ領域となる。
次に、図３（Ｂ）に示す如く、アイランド６上には半導体素子８が固着される。半導体素子８の電極パッド１８とリード４とは金属細線９により電気的に接続される。リードフレーム２０の場合には、２つの吊りリード１９によりアイランド６が支持されるため、半導体素子８の２つのコーナー部及びその近傍領域が、吊りリード１９上面に固着される。このとき、半導体素子８は、その対角線方向において吊りリード１９上面に固着されることで、半導体素子８は安定した状態となる。
次に、図４（Ａ）は、図１（Ｂ）に示す構造に絶縁性スペーサーが用いられることが異なる他の実施の形態を示す。図４（Ｂ）は、アイランド６の近傍にリード４が配置される断面を示す。尚、図１（Ｂ）に示す構造と同一の構成要素には同じ符番を付し、その説明を参照することとする。
アイランド６上には、例えば、Ａｇペースト、半田等の接着材７により半導体素子８が固着される。半導体素子８上面には複数の電極パッドが形成され、電極パッドとリード４とは金属細線９により接続される。
本実施の形態では、Ｌ字形状にエッチング加工されたリード４の薄い領域に、例えば、樹脂やレジストから成る絶縁性スペーサー２１が配置される。リード４は、アイランド６の周囲に一環状に配置されるが、その絶縁性スペーサー２１上に半導体素子８が配置されることで、半導体素子８の端部及びその近傍領域が固定され、固着後の半導体素子８の安定性が向上される。尚、絶縁性スペーサー２１として接着性の樹脂を用いる場合には、更に固着後の半導体素子８の安定性が向上される。また、図示していないが、図１（Ｃ）を用いて前述したように、半導体素子８は吊りリード上に固着される。
次に、図４（Ｂ）は、図１（Ｂ）に示す構造とはリード形状が異なる他の実施の形態を示す。図４（Ｂ）は、アイランド６の近傍にリード２２が配置される断面を示す。尚、図１（Ｂ）に示す構造と同一の構成要素には同じ符番を付し、その説明を参照することとする。
アイランド６上には、例えば、Ａｇペースト、半田等の接着材７により半導体素子８が固着される。半導体素子８上面には複数の電極パッドが形成され、電極パッドとリード２２とは金属細線９により接続される。
本実施の形態では、リード２２は、その表面側からエッチング加工され、リード２２がアイランド６よりも全体的に薄くなり、半導体素子８がリード２２と接触することが防止される。この構造では、リード２２を全体的にエッチング加工することで、その加工性が容易となる。更に、図４（Ｂ）に示す構造においても、図４（Ａ）に示す絶縁性スペーサー２１を用いることで、半導体素子８の安定性が実現される場合でも良い。尚、金属細線９は、薄く加工されたリード２２に接続されるが、リード２２は、少なくともワイヤーボンディング時の衝撃に耐えうる厚みを有する。また、図示していないが、図１（Ｃ）を用いて前述したように、半導体素子８は吊りリード上には固着される。
次に、図４（Ｃ）は、図１（Ｂ）に示す構造とはリード形状や接着材が異なる他の実施の形態を示す。図４（Ｃ）は、アイランド６の近傍にリード２３が配置される断面を示す。尚、図１（Ｂ）に示す構造と同一の構成要素には同じ符番を付し、その説明を参照することとする。
アイランド６上には、例えば、ＤＡＦ（Ｄｉｅ Ａｔｔａｃｈ Ｆｉｌｍ）等の絶縁性接着シート２４により半導体素子８が固着される。半導体素子８上面には複数の電極パッドが形成され、電極パッドとリード２３とは金属細線９により接続される。
本実施の形態では、リード２３に対してエッチング加工を行わず、リード２３の厚みとアイランド６の厚みを同一とする。そして、リード２３上へと配置された半導体素子８は、絶縁性接着シート２４によりリード２３上面に固着される。この構造により、半導体素子８の端部及びその近傍領域が固定され、固着後の半導体素子８の安定性が向上される。また、リード２３に対するエッチング加工が不要となるため、作業性や作業コストが向上される。尚、絶縁性接着シート２４の替わりに非導電性ペーストを用いてアイランド６上に半導体素子８が固着される場合でも良い。
尚、本実施の形態では、半導体素子８が、アイランド６の全ての側辺上から導出し、リード４上方まで配置される場合について説明したが、この場合に限定するものではない。例えば、半導体素子が、アイランドの対向する２つの側辺上から導出し、リード４上方まで配置される場合でもよい。つまり、少なくともその上方に半導体素子８が配置されるリードに、前述した窪み領域が形成されることで、前述した同様な効果が得られる。
また、ＭＡＰ方式の樹脂パッケージ２について説明したが、このパッケージに限定するものではない。例えば、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）方式のパッケージやＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ−ｌｅａｄｅｄ Ｐａｃｋａｇｅ）方式のパッケージ等のように、個別モールド型のパッケージにおいても、前述したリード４、２２、２３形状や吊りリード１４、１９形状を採用することで、前述した同様な効果が得られる。
また、前述したアイランド６形状、リード４、２２形状や吊りリード１４、１９形状を形成する際にエッチングにより行う場合について説明したが、この場合に限定するものではない。例えば、パンチング加工により前述したアイランド６形状、リード４、２２形状や吊りリード１４、１９形状を形成する場合でも良い。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
１ 半導体装置
２ 樹脂パッケージ
４ リード
６ アイランド
１４ 吊りリード
２１ 絶縁性スペーサー
２４ 絶縁性接着シート

Claims (7)

  1. アイランドと、前記アイランドを囲むように配置された複数のリードと、前記アイランド上に接着材を介して固着された半導体素子と、前記半導体素子と前記リードとを電気的に接続する金属細線と、前記アイランド、前記リード、前記金属細線及び前記半導体素子を被覆する樹脂パッケージとを有する半導体装置において、
    前記半導体素子が配置される側の前記リード面は、少なくともその一部が窪んだ領域に加工され、前記半導体素子は、前記リードの窪んだ領域上方まで配置されることを特徴とする半導体装置。
  2. 前記アイランドのコーナー部から連続して延在する吊りリードとを有し、前記半導体素子は、前記吊りリード上面に固着されることを特徴とする請求項１に記載の半導体装置。
  3. 前記金属細線は、前記リードの窪んでいない領域に接続されることを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 前記リードの窪んだ領域上には絶縁性スペーサーが配置され、前記半導体素子は、前記絶縁性スペーサー上に配置されることを特徴とする請求項１から請求項３のいずれか１項に記載の半導体装置。
  5. アイランドと、前記アイランドを囲むように配置された複数のリードと、前記アイランド上に接着材を介して固着された半導体素子と、前記半導体素子と前記リードとを電気的に接続する金属細線と、前記アイランド、前記リード、前記金属細線及び前記半導体素子を被覆する樹脂パッケージとを有する半導体装置において、
    前記半導体素子が配置される側の前記リードは、その全体が前記アイランドよりも薄くなるように加工され、前記半導体素子は、前記リード上方まで配置されることを特徴とする半導体装置。
  6. 前記アイランドのコーナー部から連続して延在する吊りリードとを有し、前記半導体素子は、前記吊りリード上面に固着されることを特徴とする請求項５に記載の半導体装置。
  7. 前記リード上には絶縁性スペーサーが配置され、前記半導体素子は、前記絶縁性スペーサー上に配置されることを特徴とする請求項５または請求項６に記載の半導体装置。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1126689A (ja) * 1997-06-30 1999-01-29 Sanyo Electric Co Ltd 半導体装置
JPH11340409A (ja) * 1998-05-27 1999-12-10 Matsushita Electron Corp リードフレームおよびその製造方法ならびに樹脂封止型半導体装置およびその製造方法
JP2003037219A (ja) * 2001-07-23 2003-02-07 Matsushita Electric Ind Co Ltd 樹脂封止型半導体装置およびその製造方法
JP2005191158A (ja) * 2003-12-25 2005-07-14 Renesas Technology Corp 半導体装置及びその製造方法
JP2006100636A (ja) * 2004-09-30 2006-04-13 Renesas Technology Corp 半導体装置の製造方法
JP2007134585A (ja) * 2005-11-11 2007-05-31 Renesas Technology Corp 半導体装置及びその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1126689A (ja) * 1997-06-30 1999-01-29 Sanyo Electric Co Ltd 半導体装置
JPH11340409A (ja) * 1998-05-27 1999-12-10 Matsushita Electron Corp リードフレームおよびその製造方法ならびに樹脂封止型半導体装置およびその製造方法
JP2003037219A (ja) * 2001-07-23 2003-02-07 Matsushita Electric Ind Co Ltd 樹脂封止型半導体装置およびその製造方法
JP2005191158A (ja) * 2003-12-25 2005-07-14 Renesas Technology Corp 半導体装置及びその製造方法
JP2006100636A (ja) * 2004-09-30 2006-04-13 Renesas Technology Corp 半導体装置の製造方法
JP2007134585A (ja) * 2005-11-11 2007-05-31 Renesas Technology Corp 半導体装置及びその製造方法

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