JP5767294B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置及びその製造技術に関し、特に、ダイパッド露出型の半導体装置に適用して有効な技術に関する。
高放熱型の半導体パッケージ(半導体装置)として、ダイパッド露出型の半導体パッケージが知られている。
ダイパッド露出型の半導体パッケージとして、例えば、特開2000−91489号公報(特許文献1)に、半導体チップ搭載板(ダイパッド)がパッケージの底面に露出した構造が記載されている。
特開2000−91489号公報
半導体装置の高機能化に伴い、内蔵される半導体チップ(以降、単にチップともいう)の消費電力(駆動電力)も増加する傾向に有り、半導体チップからの発熱量も大きくなる。そこで、放熱性を向上するための半導体パッケージ構造として放熱板やサーマルボールを用いるような様々な構成が検討されている。しかしながら、このような構成では新たな部材を用いる必要があり、製造コストの低減が困難である。
そこで、低価格で放熱性を確保できる構成として、例えば前記特許文献1に示すように、タブを封止体の下面から露出させたQFP(Quad Flat Package)型の半導体装置がある。ここで、QFP型の半導体装置の場合、この半導体装置を実装基板に実装する際の熱の影響で実装基板が水平方向に膨張収縮したとしても、アウタリードの長さの分だけ実装基板との接続部に生じる応力を吸収できるため、低価格で高い実装信頼性が得られる。
しかしながら、QFP型の半導体装置の場合、封止体に内蔵される半導体チップやダイパッド(タブ)は、モールド工程におけるレジンバランスを考慮し、封止体の厚さ方向におけるほぼ中央部に配置される。そのため、ダイパッドを封止体の下面から露出させようとすると、タブと一体に形成された吊りリードのダウンセット量が大きくなり、吊りリードも大きく引き伸ばされることから、吊りリード自体の強度が低下し、モールド工程における樹脂の充填圧力によりダイパッドのロケーションが不安定となる。
そこで、本願発明者は、前記特許文献1に示すような、2段階に分けて、ダイパッドを支持する吊りリードを折り曲げる構成について、検討した。このとき、吊りリードだけでなく、ブリッジバー(バスバー、セクションバー)も適用し、折り曲げ部を吊りリードとブリッジバーの2箇所に分けることで、曲げに対する吊りリードの強度を確保することができ、ダイパッドのロケーションを安定させることができる。
このようなリードフレームを用いて本願発明者が評価した結果、新たに以下の問題を発見した。
まず、封止体を形成するために用いる成型金型は、半導体チップが配置されるキャビティ部と、このキャビティ部に繋がり、樹脂を供給する経路となるゲート部と、このゲート部が配置されていない部分に設けられ、キャビティ内の空気を排出するためのエアベント部やフローキャビティ部を有している。そして、このような成型金型において、ゲート部がリードフレームの片面側(上型及び下型のうちの一方)にしか形成されていない場合、形成される封止体の内部にボイドが発生することがわかった。
これは、半導体装置の高機能化に伴い、半導体チップの端子(電極パッド)の数が増加することに原因がある。すなわち、半導体チップとリードとをワイヤを介して電気的に接続する場合、増加する端子に合わせて、ワイヤ及びリードの本数が増える。また、半導体装置の外形サイズが小さくなると、隣り合うワイヤ及びリード同士の間隔も小さくなるため、リードフレームの片面側に設けられたゲート(例えば、上型)から、もう一方の面側(例えば、下型)に向かって樹脂が供給され難くなる。
そこで、本願発明者は、リードフレームの両面側にゲートが配置された成型金型を用いて評価を行った。
この結果、樹脂の充填圧力により、ダイパッドが動いてしまい(上型方向に持ち上がり)、ダイパッドの下面が封止体で覆われてしまう問題が発生した。
これは、ブリッジバーの配置箇所に原因があることがわかった。すなわち、前記特許文献1、又は図31の比較例のQFP30に示すように、バスバー1d(ブリッジバー)とインナリード1aとの間隔(T1)がバスバー1dと封止体3の実装面3bとの間隔(T2)よりも小さい場合、バスバー1dの下側に樹脂が供給される量が多くなるため、このバスバー1dを介してダイパッド1cが持ち上げられることがわかった。
また、前記特許文献1、又は図32の比較例に示すように、半導体チップ2の主面がインナリード1aとほぼ同じ高さに位置するように、半導体チップ2がダイパッド1c上に配置されていると、下側のゲートを介して供給された樹脂の流れが、半導体チップ2の側面でせき止められてしまう。その後、樹脂はワイヤ4に向かって流れるため、ワイヤ4を介して半導体チップ2が搭載されたダイパッド1cを持ち上げてしまうことがわかった(作用F)。
本発明は、上記課題に鑑みてなされたものであり、その目的は、ダイパッド露出型の半導体装置において、ダイパッドを封止体から露出させることができる技術を提供することにある。
また、本発明の他の目的は、半導体装置の放熱性を向上することができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
すなわち、本発明は、上面、及び前記上面とは反対側の下面を有するダイパッドと、前記ダイパッドの周囲に配置されたバスバーと、折り曲げ部が形成され、前記バスバーと繋がる複数の吊りリードと、前記バスバーの周囲に配置された複数のリードと、主面、前記主面に形成された複数の電極パッド、及び前記主面とは反対側の裏面を有し、前記ダイパッドの前記上面上に搭載された半導体チップと、を含むものである。さらに、前記半導体チップの前記複数の電極パッドと前記複数のリードとをそれぞれ電気的に接続する複数のワイヤと、表面、前記表面とは反対側の実装面、及び前記表面と前記実装面との間の側面を有し、前記複数のリードのそれぞれの一部が前記側面から露出し、前記ダイパッドの前記下面が露出するように、前記バスバー、前記半導体チップ及び前記複数のワイヤを封止する封止体と、を含むものである。さらに、前記複数の吊りリードのそれぞれには、前記折り曲げ部が形成されており、前記封止体の厚さ方向において、前記バスバーは、前記リードと前記バスバーとの間隔が前記バスバーと前記封止体の実装面との間隔と同じ、又は前記バスバーと前記封止体の実装面との間隔より大きくなるように、前記リードと前記封止体の実装面との間に配置されているものである。
また、本発明は、以下の工程を含むものである。(a)上面、及び前記上面とは反対側の下面を有するダイパッドと、前記ダイパッドの周囲に配置されたバスバーと、折り曲げ部が形成され、前記バスバーと繋がる複数の吊りリードと、前記バスバーの周囲に配置された複数のリードとを備えたリードフレームを準備する工程;(b)主面、前記主面に形成された複数の電極パッド、及び前記主面とは反対側の裏面を有する半導体チップを、前記ダイパッドの前記上面上に搭載する工程;(c)前記半導体チップの前記複数の電極パッドと前記複数のリードとを、複数のワイヤを介してそれぞれ電気的に接続する工程;(d)前記複数のリードのそれぞれの一部が封止体の側面から露出し、前記ダイパッドの前記下面が露出するように、前記バスバー、前記半導体チップ及び前記複数のワイヤを樹脂で封止する工程;(e)前記封止体から露出する前記複数のリードのそれぞれを、前記リードフレームから切り離す工程。ここで、前記(a)工程では、前記リードフレームの厚さ方向において、前記リードと前記バスバーとの間隔が前記バスバーと前記ダイパッドとの間隔と同じ、又は前記バスバーと前記ダイパッドとの間隔より大きくなるように、前記リードと前記ダイパッドの前記上面との間に配置された前記バスバーを備えた前記リードフレームを準備する。また、前記(d)工程は、(d1)第1キャビティ、及び前記第1キャビティに繋がる第1ゲートを有する上型と、前記第1キャビティと対向する第2キャビティ、及び前記第1ゲートと対向し、前記第2キャビティに繋がる第2ゲートを有する下型とを備えた成型金型を準備する工程;(d2)前記(d1)工程の後、前記半導体チップが搭載された前記リードフレームを、前記上型の前記第1キャビティと前記下型の前記第2キャビティとの間に配置する工程;(d3)前記(d2)工程の後、前記第1ゲート及び前記第2ゲートを介して前記第1キャビティ及び前記第2キャビティ内に前記樹脂を供給する工程;を有するものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
すなわち、ダイパッド露出型の半導体装置において、ダイパッドを封止体から確実に露出させることができる。
本発明の実施の形態1の半導体装置の構造の一例を示す平面図である。 図1に示す半導体装置の構造を示す側面図である。 図1に示すA−A線に沿って切断した構造を示す断面図である。 図1に示すB−B線に沿って切断した構造を示す断面図である。 図1に示す半導体装置におけるワイヤリング状態の一例を示す部分平面図である。 図5に示すA−A線に沿って切断した構造を示す部分断面図である。 図1に示す半導体装置の第2吊りリード上で切断した構造を示す断面図である。 図1に示す半導体装置の組み立てに用いられるリードフレームの構造の一例を示す部分断面図である。 図1に示す半導体装置の組み立てにおけるダイボンド材塗布時の構造の一例を示す部分断面図である。 図1に示す半導体装置の組み立てにおけるペ付け時の構造の一例を示す部分断面図である。 図1に示す半導体装置の組み立てにおけるワイヤボンディング時の構造の一例を示す部分断面図である。 図1に示す半導体装置の組み立てにおけるワイヤボンディング後の構造の一例を示す部分断面図である。 図1に示す半導体装置の組み立てにおける樹脂モールディング時の構造の一例を示す部分断面図である。 図1に示す半導体装置の組み立てにおける樹脂モールディング後の構造の一例を示す部分断面図である。 図1に示す半導体装置の組み立てにおける外装めっき後の構造の一例を示す部分断面図である。 図1に示す半導体装置の組み立てにおける切断成形後の構造の一例を示す部分断面図である。 図8に示すリードフレームの構造の一例を示す拡大部分平面図である。 図17に示すA部の構造を示す拡大部分平面図である。 図17のB−B線に沿って切断した構造を示す拡大部分断面図である。 図1に示す半導体装置の組み立てにおけるダイボンド完了時の構造の一例を示す部分平面図である。 図1に示す半導体装置の組み立てにおける樹脂モールディング時の樹脂の流動状態の一例を示す部分断面図である。 本発明の実施の形態1における変形例の半導体装置の構造を示す断面図である。 図1に示す半導体装置の実装構造の一例を示す断面図である。 本発明の実施の形態2の半導体装置の構造の一例を示す平面図である。 図24に示す半導体装置の構造を示す側面図である。 図24に示すA−A線に沿って切断した構造を示す断面図である。 図24に示すB−B線に沿って切断した構造を示す断面図である。 図24に示す半導体装置の第2吊りリード上で切断した構造を示す断面図である。 図24に示す半導体装置の第1実装構造の一例を示す断面図である。 図24に示す半導体装置の第2実装構造の一例を示す断面図である。 比較例の半導体装置の構造を示す断面図である。 図31に示す半導体装置の組み立てにおける樹脂の流動状態を示す断面図である。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など(個数、数値、量、範囲などを含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
また、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、以下の実施の形態において、構成要素等について、「Aからなる」、「Aよりなる」、「Aを有する」、「Aを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
(実施の形態1)
図1は本発明の実施の形態1の半導体装置の構造の一例を示す平面図、図2は図1に示す半導体装置の構造を示す側面図、図3は図1に示すA−A線に沿って切断した構造を示す断面図、図4は図1に示すB−B線に沿って切断した構造を示す断面図である。また、図5は図1に示す半導体装置におけるワイヤリング状態の一例を示す部分平面図、図6は図5に示すA−A線に沿って切断した構造を示す部分断面図、図7は図1に示す半導体装置の第2吊りリード上で切断した構造を示す断面図である。
図1〜図7に示す本実施の形態1の半導体装置は、樹脂封止型で、かつ多ピンの半導体パッケージであり、ここでは、樹脂によって形成された封止体3の側面3cからそれぞれ露出する複数のアウタリード(外部接続用端子)1bがガルウィング状に曲げ成形されたQFP5を一例として取り上げて説明する。さらに、QFP5は、半導体チップ2が搭載されたダイパッド1cの一部である下面1cbを封止体3から露出させて放熱性を高める構造を備えたものである。すなわち、QFP5は高放熱型の半導体パッケージである。
なお、本実施の形態1のQFP5は、ダイパッド1cの下面1cbが、封止体3の裏面である実装面3bから露出する構造のものである。
図1〜図7に示すQFP(半導体装置)5の構成について説明する。QFP5は、上面1ca、及びこの上面1caとは反対側の下面1cbを有するダイパッド1cと、ダイパッド1cの周囲に配置されたバスバー1dと、それぞれ第1折り曲げ部(折り曲げ部)1fが形成され、かつバスバー1dと繋がる複数の第1吊りリード(吊りリード)1eと、バスバー1dの周囲に配置された複数のリードとを有している。この複数のリードは、封止体3の内部に配置されるインナリード(リードの一部)1aと、インナリード1aに一体で繋がり、かつ封止体3の側面3cから露出するアウタリード(リードの他部)1bとから成る。すなわち、各リードは、インナリード1aとアウタリード1bとから成る。
また、QFP5は、主面2a、主面2aに形成された複数の電極パッド2c、及び主面2aとは反対側の裏面2bを有し、かつダイパッド1cの上面1ca上に搭載された半導体チップ2と、半導体チップ2の複数の電極パッド2cと複数のインナリード(リードの一部)1aとをそれぞれ電気的に接続する複数のワイヤ4と、バスバー1d、半導体チップ2及び複数のワイヤ4を封止する封止体3とを有している。
さらに、各部材について詳細に説明すると、図3に示すように、ダイパッド(タブ、チップ搭載部)1cは、板状の部材であり、上面(主面、表面、チップ搭載面)1ca、及び上面1caとは反対側の下面(裏面、実装面)1cbを有している。このダイパッド1cの上面1caには導電性の接着材であるAgペースト6等を介して半導体チップ2が接合されている。なお、図3〜図5に示すように、ダイパッド1cの外形サイズ(上面1caの大きさ)は、半導体チップ2の外形サイズ(主面2aまたは裏面2bの大きさ)よりも大きい。すなわち、本実施の形態1のQFP5は、大タブ構造である。
このように上面1ca(または下面1cb)が半導体チップ2より広い面積のダイパッド1cを用いて大タブ構造とすることで、ダイパッド1cからの放熱効果を高めることができ、QFP5の放熱性を向上することができる。
また、図5に示すようにバスバー(ブリッジバー、セクションバー)1dは、リング状に形成されたリード材(板状部材)であり、半導体チップ2の周囲に配置され、主に、バスバー1dの上側と下側とでレジンの供給量の区分けを行ってレジンバランスを調整するものである。
なお、バスバー1dは、図3に示すようにダイパッド1cの上面1caと同一面側の上面(主面、表面、チップ搭載面)1da、及び上面1daとは反対側の下面(裏面)1dbを有している。さらに、バスバー1dは、図5、図6及び図7に示すように、第2吊りリード1gを介してダイパッド1cと繋がった状態で、ダイパッド1cの周囲に配置されている。言い換えると、ダイパッド1cは、第2吊りリード1gを介してバスバー1dによって支持されている。
また、バスバー1dと繋がる複数の第1吊りリード1eは、図4に示すようにダイパッド1cの上面1caと同一面側の上面(主面、表面、チップ搭載面)1ea、及び上面1eaとは反対側の下面(裏面)1ebを有しており、図5に示すように封止体3の平面方向の対角線上に配置されている。つまり、バスバー1dから封止体3の平面方向の対角線上に4本の第1吊りリード1eが延在し、各第1吊りリード1eにおいて、図4に示すようにバスバー1dの近傍に第1折り曲げ部1fが形成されている。
また、バスバー1dの周囲に配置された複数のインナリード1aは、図3に示すように、ダイパッド1cの上面1caと同一面側の上面(主面、表面、チップ搭載面)1aa、及び上面1aaとは反対側の下面(裏面)1abを有しており、図5に示すように複数の第1吊りリード1eの間に配置されている。すなわち、QFP5の封止体3の平面方向の対角線上に配置された4本の第1吊りリード1eによって切り分けられる4つの領域それぞれにおいて、複数のインナリード1aが外方に向かって放射状に延在するように配置されている。なお、各インナリード1aの上面1aaのワイヤ4との接合部には、ワイヤ4との接合を良好にするためのめっき層(例えば、銀めっき)が形成されている。さらに、全周に亘るインナリード1aの上面1aaのワイヤ4との接合部の外側には、QFP5の組み立て時の各インナリード1aのばたつきを抑制する枠状のテープ材1iが貼り付けられている。
また、封止用の樹脂によって形成される封止体3は、図2及び図3に示すように、表面(主面、上面)3a、表面3aとは反対側の実装面(裏面、下面)3b、及び表面3aと実装面3bとの間の側面3cを有しており、複数のリードのそれぞれの一部であるアウタリード1bが封止体3の側面3cから露出している。さらに、封止体3は、ダイパッド1cの下面1cbが実装面3bから露出するように、バスバー1d、半導体チップ2及び複数のワイヤ4を封止している。
また、封止体3の4つの側面3cから露出する複数のアウタリード1bのそれぞれは、封止体3の外側において、封止体3の表面3a側から封止体3の実装面3b側に向かって折り曲げられている。すなわち、複数のインナリード1aのそれぞれと一体で繋がる複数のアウタリード1bのそれぞれは、ガルウィング状に形成されている。これは、後述する図23に示すように、QFP5をマザーボード(実装基板)16上に実装する際にアウタリード1bとマザーボード16の端子16aとの電気的な接続信頼性を高めるためである。また、アウタリード1bの表面には、図15に示すように、例えば半田からなる外装めっき15が形成されている。QFP5をマザーボード16に実装するマウント工程では、アウタリード1bをマザーボード16の端子16aに半田等の接合材料を介して電気的に接続する。このため、アウタリード1bの表面に半田からなる外装めっき15を施しておくことで、マウント工程において、マザーボード16とQFP5との接合性を向上させることができる。
また、半導体チップ2は、例えば、シリコン等から成り、その主面2aに複数の半導体素子が形成されているとともに、複数の半導体素子が集積回路を構成している。図3及び図5に示すように半導体チップ2の平面形状は四角形から成り、複数の電極パッド2cは、半導体チップ2の主面2aの辺に沿って配置されている。すなわち、QFP5は、多ピンの半導体パッケージであるため、半導体チップ2の複数の電極パッド2cは、その主面2aの4つの辺全てに沿って配置されており、これらの電極パッド2cと対応するインナリード1aとがワイヤ4によって電気的に接続されているため、半導体チップ2の主面2aの各辺上に複数のワイヤ4が高密に配置されている(図5においては、ワイヤ4は、チップ角部付近のみの数本の記載となっているが、角部と角部の間の中央部付近にも複数のワイヤ4が高密に配置されている)。
なお、ダイパッド1c、第1吊りリード1e、バスバー1d、インナリード1a及びアウタリード1bは、例えば、放熱性の高い銅合金等の板材によって形成されている。また、ワイヤ4は、例えば、金線である。さらに、封止体3は、例えば、熱硬化性のエポキシ樹脂等からなる。
本実施の形態1のQFP5では、図3に示すように封止体3の厚さ方向において、バスバー1dは、インナリード1aとバスバー1dとの間隔(T1)がバスバー1dと封止体3の実装面3bとの間隔(T2)と同じか(T1=T2)、好ましくは、前記(T1)がバスバー1dと封止体3の実装面3bとの間隔(T2)より大きくなる(T1>T2)ように、インナリード1aと封止体3の実装面3bとの間に配置されている。
すなわち、インナリード1aの下面1abとバスバー1dの上面(インナリード1aの下面1abと対向する面)1daとの間隔(T1)がバスバー1dの下面1dbと封止体3の実装面(バスバー1dの下面1dbと対向する面)3bとの間隔(T2)と同じか(T1=T2)、好ましくは、前記(T1)がバスバー1dの下面1dbと封止体3の実装面3bとの間隔(T2)より大きい(T1>T2)。
あるいは、封止体3の厚さ方向において、バスバー1dは、その上面1daが半導体チップ2の主面2aと同じ位置か、又はバスバー1dの上面1daが半導体チップ2の主面2aと封止体3の実装面3bとの間の高さ位置に配置されるように、ダイパッド1cの周囲に配置されている(G≧0)。
このようにバスバー1dが(T1=T2)、好ましくは(T1>T2)となるように配置されているか、あるいはバスバー1dの上面1daが半導体チップ2の主面2aと同じ位置か、又は半導体チップ2の主面2aと封止体3の実装面3bとの間の高さに配置されていることにより、樹脂モールディング工程の樹脂充填時にバスバー1dの下側に供給される樹脂の量を減らすことができる。言い換えると、図21に示すように、樹脂充填時にバスバー1dの上側に供給される樹脂の量を増やすことで、バスバー1dを下側に押し付ける荷重を増加させることができる。
その結果、バスバー1dは樹脂によって下側に押し付けられ、さらに第2吊りリード1gを介してバスバー1dによって支持されたダイパッド1cも下側に押し付けられる。これによって、ダイパッド1cは封止体3の実装面3bに露出し易くなる。
つまり、樹脂充填時に樹脂によってバスバー1dが下側に押し付けられるため、バスバー1dを介してダイパッド1cが持ち上げられる作用を低減することができ、封止体3の実装面3bにダイパッド1cの下面1cbが露出し易くなり、ダイパッド1cを十分に露出させることができる。その結果、レジンフラッシュバリの発生を抑制することができる。
また、バスバー1dが半導体チップ2の主面2aより下側に配置されていることにより、樹脂の流路に対する障害物を少なくすることができ、チップ周辺の樹脂の充填性を向上させることができる。
なお、本実施の形態1のQFP5は、多ピンであるため、ダイパッド1cが半導体チップ2を介して複数のワイヤ4によって吊り上げられて封止体3の実装面3bから露出しにくくなる方向に引っ張られており、したがって、ダイパッド1cを封止体3の実装面3bから露出し易くする本実施の形態1のQFP5の構造は非常に有効である。
また、QFP5では、図3に示すように、半導体チップ2は、その主面2aが封止体3の厚さ方向において、インナリード1aの上面1aaとダイパッド1cの上面1caとの間、あるいはインナリード1aの下面1abとダイパッド1cの上面1caとの間に配置されて、主面2aがインナリード1aより下側の位置になるようにダイパッド1c上に搭載されている。
これにより、チップ側からインナリード側への打ち上げワイヤボンディングにより、ダイパッド1cが、複数の打ち上げられたワイヤ4によって半導体チップ2を介して吊り上げられた状態となって封止体3の実装面3bから露出しにくくなる作用(図32に示す矢印F)が発生する。このことは、多ピンによってワイヤ4の本数が増えれば増えるほど、前記作用の大きさが大きくなる。
しかしながら、本実施の形態1のQFP5では、多ピン構造であっても、バスバー1dが樹脂によって下側に押し付けられ、さらに第2吊りリード1gを介してバスバー1dによって支持されたダイパッド1cも下側に押し付けられるため、ダイパッド1cが複数のワイヤ4によって半導体チップ2を介して吊り上げられた状態となって封止体3から露出しにくくなる作用を抑制することができる。
これにより、ダイパッド1cの下面1cbが封止体3の実装面3bに露出し易くなり、ダイパッド1cを十分に露出させることができる。その結果、前記同様、レジンフラッシュバリの発生を抑制することができる。
また、本実施の形態1のQFP5では、図17に示すように、ダイパッド1cの平面形状は、対向する一対の第1辺1ccと、第1辺1ccと交差し、かつ対向する一対の第2辺1cdとを有する四角形から成る。
さらに、バスバー1dの平面形状は、ダイパッド1cの第1辺1ccと並ぶ第3辺1dcと、ダイパッド1cの第2辺1cdと並ぶ第4辺1ddと、第3辺1dcと第4辺1ddとの間に位置する第5辺1deとを有する八角形の枠状から成り、4本の第1吊りリード1eのそれぞれは、バスバー1dの第5辺1deと繋がっている。その際、バスバー1dの第5辺1deは、第1吊りリード1eの延在方向と垂直に交差する方向に延在している。すなわち、バスバー1dは、八角形の枠状から成り、4本の第1吊りリード1eそれぞれとの接合部である第5辺1deは、第1吊りリード1eの延在方向と直交する方向に延在している。言い換えると、バスバー1dは、対向する第3辺1dcと、同じく対向する第4辺1ddとから成る四角形において、4つのコーナ部それぞれにおいて第5辺1deによって面取りを行ったことによる八角形から成る。
バスバー1dが各第1吊りリード1eとの接合部で第5辺1deによる面取り形状を有していることにより、バスバー1dでの応力を緩和させることができる。
また、バスバー1dは、その第3辺1dc及び第4辺1ddと、ダイパッド1cとの間に配置された複数の第2吊りリード1gを介してダイパッド1cと繋がっており、複数の第2吊りリード1gのそれぞれには、第2折り曲げ部1hが形成されている。
つまり、2段曲げのオフセットである第2折り曲げ部1hが形成された第2吊りリード1gは、それぞれバスバー1dの第3辺1dcや第4辺1ddと繋がっている。なお、2段曲げのオフセット箇所は、バスバー1dの1つの辺において複数設けられていることが好ましく、本実施の形態1のQFP5では、バスバー1dの第3辺1dc及び第4辺1ddそれぞれの辺において、2つの第2吊りリード1gが設けられ、各々に第2折り曲げ部1hが形成されている。
これにより、ダイパッド1cのロケーションの安定化を図ることができるため、ダイパッド1cにおいて封止体3から露出する面にレジンフラッシュバリが形成される問題を抑制することができる。この結果、半導体装置の放熱性を向上することができる。
なお、ダイパッド1cは、そのコーナ部では、第2吊りリード1gとは接続していない。言い換えると、ダイパッド1cのコーナ部は封止体3の一部と密着している。すなわち、本実施の形態1のQFP5では、その四角形のダイパッド1cのコーナ部は、吊りリードとは一切接続しておらず、フリーな状態となっている。
したがって、コーナ部には吊りリード及びオフセット(曲げ加工)がないため、第1吊りリード1eによって歪みが発生してもこの歪みをダイパッド1cに伝えることなく逃がすことができる。また、QFP5において、半導体チップ2の周囲に配置された枠状のバスバー1dが設けられたことにより、樹脂とリード部分との密着面積が増え、樹脂の熱歪みを分散させることができる。これにより、ダイパッド1cと樹脂の剥がれを低減することができるため、封止体3にクラックが発生する問題(レジンクラック)を抑制することができる。
また、QFP5において、封止体3の側面3cには、図14に示すように、第1吊りリード1eの上面側に形成された第1ゲートレジン3dと、第1吊りリード1eの前記上面とは反対側である下面側に形成された第2ゲートレジン3eとが設けられている。
すなわち、本実施の形態1のQFP5は、その組み立てのモールド工程において、第1吊りリード1eの上側と下側の両側の成型金型のゲートから樹脂が注入されて封止体3が形成されたものである。これは、QFP5が多ピン構造であるため、樹脂の注入が上側からだけだと、密集したワイヤ4が壁となって第1吊りリード1eの下側には樹脂が回り込まず、ボイドが多数形成されてしまうが、上下両側のゲートから樹脂を注入することでボイドの形成を防ぐことができる。
次に、本実施の形態1の半導体装置(QFP5)の組み立てを説明する。
図8は図1に示す半導体装置の組み立てに用いられるリードフレームの構造の一例を示す部分断面図、図9は図1に示す半導体装置の組み立てにおけるダイボンド材塗布時の構造の一例を示す部分断面図、図10は図1に示す半導体装置の組み立てにおけるペ付け時の構造の一例を示す部分断面図である。また、図11は図1に示す半導体装置の組み立てにおけるワイヤボンディング時の構造の一例を示す部分断面図、図12は図1に示す半導体装置の組み立てにおけるワイヤボンディング後の構造の一例を示す部分断面図、図13は図1に示す半導体装置の組み立てにおける樹脂モールディング時の構造の一例を示す部分断面図、図14は図1に示す半導体装置の組み立てにおける樹脂モールディング後の構造の一例を示す部分断面図である。さらに、図15は図1に示す半導体装置の組み立てにおける外装めっき後の構造の一例を示す部分断面図、図16は図1に示す半導体装置の組み立てにおける切断成形後の構造の一例を示す部分断面図、図17は図8に示すリードフレームの構造の一例を示す拡大部分平面図、図18は図17に示すA部の構造を示す拡大部分平面図、図19は図17のB−B線に沿って切断した構造を示す拡大部分断面図である。また、図20は図1に示す半導体装置の組み立てにおけるダイボンド完了時の構造の一例を示す部分平面図、図21は図1に示す半導体装置の組み立てにおける樹脂モールディング時の樹脂の流動状態の一例を示す部分断面図である。
まず、図8及び図17〜図19に示すように、上面1ca、及び上面1caとは反対側の下面1cbを有するダイパッド1cと、ダイパッド1cの周囲に配置されたバスバー1dと、第1折り曲げ部1fが形成され、かつバスバー1dと繋がる複数の第1吊りリード1eと、バスバー1dの周囲に配置された複数のインナリード1aと、複数のインナリード1aとそれぞれに繋がる複数のアウタリード1bとを備えたリードフレーム1を準備する。リードフレーム1は、例えば、放熱性の高い銅合金等の板材によって形成されている。また、ダイパッド1cとバスバー1dは、複数の第2吊りリード1gを介して繋がっている。すなわち、ダイパッド1cは、複数の第2吊りリード1gを介してバスバー1dに支持されている。さらに、それぞれの第2吊りリード1gには、第2折り曲げ部1hが形成されており、第1吊りリード1eの第1折り曲げ部1fと第2吊りリード1gの第2折り曲げ部1hとで、リードフレーム1における吊りリード全体としては2段階の曲げが形成されている。
また、本実施の形態1のQFP5の組み立てに用いられるリードフレーム1は、その厚さ方向において、図19に示すように、インナリード1aの下面1abとバスバー1dの上面1daとの間隔(T1)が、バスバー1dの下面1dbとダイパッド1cの下面1cbとの間隔(T3)と同じ(T1=T3)、又はバスバー1dの下面1dbとダイパッド1cの下面1cbとの間隔(T3)より大きく(T1>T3)なるように、インナリード1aとダイパッド1cの上面1caとの間に配置されたバスバー1dを備えている。
その後、図9、図10及び図20に示すようにダイボンディングを行う。ここでは、主面2a、主面2aの周縁部に形成された複数の電極パッド2c、及び主面2aとは反対側の裏面2bを有する半導体チップ2を、ダイパッド1cの上面1ca上に搭載する。
まず、図9に示すように、吐出ノズル7からダイパッド1cの上面1ca上にダイボンド材(接着材)である導電性のAgペースト6を塗布する。その後、図10に示すようにコレット8によって吸着搬送した半導体チップ2をダイパッド1cの上面1ca上に載置し、半導体チップ2をその主面2aを上方に向けた状態でダイパッド1cの上面1ca上にAgペースト6を介して固着する。
その後、図11及び図12に示すようにワイヤボンディングを行う。ここでは、半導体チップ2の複数の電極パッド2c(図3参照)とこれに対応する複数のインナリード1aとを、複数のワイヤ4を介してそれぞれ電気的に接続する。
まず、熱源を備えたボンディングステージ10を準備する。そして、図11の左側に示すように、半導体チップ2がダイパッド1c上に搭載されたリードフレーム1を、ボンディングステージ10上に配置し、加熱する(温める)。
次に、図11の右側に示すように、加熱されたダイボンディング済みのリードフレーム1を、ダイパッド1c及びバスバー1dがボンディングステージ10の溝内に位置するように、ボンディングステージ上に配置し、複数のインナリード1aに貼り付けられたテープ材1i上、又はテープ材1iとインナリード1aの先端部(又は、ワイヤ4が接続される部分)との間をリード押さえ治具11によって押さえた状態でワイヤボンディングを行う。このように、インナリード1aにおいて、ワイヤ4が接続される部分にできるだけ近い部分をリード押さえ治具11で押さえておくことで、インナリード1aの先端部が動いてしまう(バタついてしまう)不良を抑制できる。また、ワイヤ4を接続する前に、予めリードフレーム1及び半導体チップ2を加熱しておくため、時間を短縮してワイヤボンディングを行うことが可能である。なお、ワイヤボンディング時は、ボンディングツールであるキャピラリ9によってワイヤ4(例えば、金線)を案内しながら、図12に示すように半導体チップ2の電極パッド2cとインナリード1aの上面1aaとをワイヤ4で電気的に接続する。
その後、図13及び図21に示すように樹脂モールディング(樹脂封止)を行う。ここでは、複数のリードのそれぞれのアウタリード(一部)1bが封止体3の側面3cから露出し、かつダイパッド1cの下面1cbが封止体3の実装面3bに露出するように、バスバー1d、半導体チップ2及び複数のワイヤ4を封止用樹脂(樹脂)13で封止する。
まず、第1キャビティ12aa、及び第1キャビティ12aaに繋がる第1ゲート12abを有する上型12aと、第1キャビティ12aaと対向する第2キャビティ12ba、及び第1ゲート12abと対向し、かつ第2キャビティ12baに繋がる第2ゲート12bbを有する下型12bとを備えた樹脂成型金型(成型金型)12を準備する。なお、図示しないが、キャビティ(第1キャビティ12aa及び第2キャビティ12ba)の平面形状は、矩形状(本実施の形態では、四角形)からなり、ゲート(第1ゲート12ab及び第2ゲート12bb)は、キャビティの角部に形成されている。また、ゲート(第1ゲート12ab及び第2ゲート12bb)が形成されていない部分(本実施の形態では、他の角部)には、キャビティ内に残存する空気を排出するためのエアベントやフローキャビティが、キャビティに繋がるように、形成されている。
なお、図21に示すように、樹脂成型金型12の上型12aは、リードフレーム1の上面1jと接触する第1パーティング面12acを有しており、一方、下型12bは、リードフレーム1の下面1kと接触する第2パーティング面12bcを有している。
ここで、図示しないが、樹脂成型金型12内に配置する前のリードフレーム1において、複数のインナリード1aのそれぞれからダイパッド1cまでの間隔(折り曲げ深さ)は、第2パーティング面12bcから第2キャビティ12baの底面12bdまでの間隔(深さ)よりも大きく形成されている(例えば、50μm程度大きく形成されている)。
その後、図13及び図21に示すように、半導体チップ2が第1キャビティ12aaと第2キャビティ12baとの間に位置するように、半導体チップ2が搭載されたリードフレーム1を、上型12aの第1キャビティ12aaと下型12bの第2キャビティ12baとの間に配置し、樹脂成型金型12の型締め(クランプ)を行う。この際、複数のインナリード1aのそれぞれの下面1abからダイパッド1cの下面1cbまでの間隔(折り曲げ深さ)が、第2パーティング面12bcから第2キャビティ12baの底面12bdまでの間隔(深さ)よりも大きいため、第2キャビティ12baの底面12bdにダイパッド1cの下面1cbが突き当たって確実に接触した状態となっている。
その後、第2キャビティ12baの底面12bdにダイパッド1cの下面1cbが突き当たって接触した状態で、第1ゲート12ab及び第2ゲート12bbを介して第1キャビティ12aa及び第2キャビティ12ba内に、図21に示すように封止用樹脂13を供給する。その際、図13の樹脂の充填方向14aに示すように、リードフレーム1の上側と下側のゲート(第1ゲート12abと第2ゲート12bb)から樹脂を注入することで、リードフレーム1の下側(密集したワイヤ4の下側)にボイドが形成されることを防ぐことができる。すなわち、QFP5は多ピン構造であるため、樹脂の注入が上側のゲート(第1ゲート12ab)からだけだと、密集したワイヤ4が壁となってリードフレーム1の下側には樹脂が回り込まず、ボイドが多数形成されてしまうが、上下両側のゲートから樹脂を注入することでボイドの形成を防ぐことができる。
樹脂を上下両側のゲートから注入することで、図14に示すように第1吊りリード1eの上側に第1ゲートレジン3dが形成され、一方、下側にも第2ゲートレジン3eが形成される。
また、第2キャビティ12baの底面12bdにダイパッド1cの下面1cbを突き当てて接触させた状態で、第1キャビティ12aa及び第2キャビティ12baへの樹脂の注入を行うことにより、樹脂硬化後、ダイパッド1cの下面1cbを封止体3の実装面3bに確実に露出させることができる。
さらに、ダイパッド1cの下面1cbを封止体3の実装面3bに確実に露出させることができるため、ダイパッド1cの下面1cbへのレジンフラッシュバリの形成を極めて少なくすることができる。
したがって、本実施の形態1のQFP5の組み立てでは、樹脂モールディング後のバリ取り工程を無くすことが可能になる。これにより、樹脂モールディング後、ダム切断を行い、その後、図15に示す外装めっき15の塗布を行うことができる。すなわち、樹脂モールディング後、各アウタリード1b間の図18に示す樹脂流出阻止用のダム1mを切断し、さらにダム1mの切断後に外装めっき15を塗布することができる。つまり、樹脂モールディング後、外装めっき15の塗布工程前にダム切断を行うことができ、ダム切断で発生した異物をめっき工程時の洗浄において除去することができる。また、銅合金製のリードフレーム1を用いている場合には、ダム切断による切断面にめっき塗布を行えるため、切断面の酸化を抑制することができる。ただし、外装めっき15の塗布工程前にはダム切断は行わずに、外装めっき15の塗布工程後の切断成形工程においてダム切断を行ってもよい。
なお、外装めっき塗布工程において電界を形成することで、ダイパッド1cの下面1cbに形成された少量のレジンフラッシュバリを除去してもよい。外装めっき塗布工程において電界を掛けて行うバリ取りは、高圧洗浄等のバリ取りに比べて力が弱いが、本実施の形態1のQFP5の組み立てでは、ダイパッド1cの下面1cbに形成されるレジンフラッシュバリの量は極めて少量であるため、外装めっき塗布工程でのバリ取りであっても除去可能である。
なお、外装めっき15としてPdめっき(先付けめっき)を使用する場合には、外装めっき15は不要である。
その後、図16に示すように、封止体3から露出する複数のアウタリード1bのそれぞれを、リードフレーム1から切り離すとともに、ガルウィング状に曲げ成型してQFP5の組み立て完了となる。
本実施の形態1のQFP5の組み立てでは、QFP5におけるバスバー1dが、インナリード1aとバスバー1dとの間隔(T1)がバスバー1dと封止体3の実装面3bとの間隔(T2)において、(T1=T2)、好ましくは(T1>T2)となるように配置されているか、あるいはバスバー1dの上面1daが半導体チップ2の主面2aと同じ位置か、又は半導体チップ2の主面2aと封止体3の実装面3bとの間に配置されていることにより、図21の樹脂モールディング工程の樹脂充填時のレジン流動方向14bに示すように、バスバー1dの上側に供給される樹脂の量を増やすことができ、バスバー1dを下側に押し付ける荷重(P2、P3)を増加させることができる。
これにより、第2吊りリード1gを介してバスバー1dによって支持されたダイパッド1cも下側に押し付けられる(荷重P1)ため、ダイパッド1cを封止体3の実装面3bに露出し易くして封止体3から確実に露出させることができる。
次に、図22に示す本実施の形態1の変形例の半導体装置について説明する。
図22は本発明の実施の形態1における変形例の半導体装置の構造を示す断面図である。図22に示す変形例の半導体装置は、図1に示すQFP5と同様のバスバー1dを有するQFP20であるが、このQFP20では、バスバー1dが、その上面1daが平面方向に対して傾斜するように、インナリード1aと封止体3の実装面3bとの間の高さに配置されている。なお、図22に示す構造では、枠状のバスバー1dの平面方向において、その内側が外側より高くなるように傾斜しているが、その反対に、外側が内側より高くなるように傾斜していてもよい。
QFP20のその他の構造については、図1に示すQFP5と同様であるため、その重複説明は省略する。
変形例のQFP20によれば、樹脂によってバスバー1dを下側に押し付ける荷重をさらに大きくすることができ、その結果、ダイパッド1cを下側に押し付ける荷重もさらに大きくすることができる。その結果、ダイパッド1cを封止体3の実装面3bにさらに露出し易くして封止体3からより確実に露出させることができる。
なお、変形例のQFP20によって得られるその他の効果については、図1に示すQFP5の効果と同じであるため、その重複説明は省略する。
次に、本実施の形態1のQFP5の実装構造について説明する。
図23は図1に示す半導体装置(QFP5)の実装構造の一例を示す断面図であり、ダイパッド1cの下面1cbが封止体3の実装面3bから露出されたQFP5の実装構造を示している。この実装構造では、QFP5の外部接続用端子であるアウタリード1bが、実装基板であるマザーボード16の主面16cに形成された端子16aに半田19を介して電気的に接続されているとともに、封止体3の実装面3bから露出するダイパッド1cの下面1cbは、マザーボード16の主面16cに形成された幅広(大面積)のパターン(電極パッド16b)に半田19を介して電気的に接続されている。
本実施の形態1のQFP5では、封止体3の実装面3bにダイパッド1cの下面1cbを確実に露出させることができるため、QFP5の裏面側を放熱に利用するものであり、このダイパッド1cの下面1cbとマザーボード16の幅広の電極パッド16bとを半田19を介して接続することで、QFP5の放熱性を非常に高めることができる。
(実施の形態2)
図24は本発明の実施の形態2の半導体装置の構造の一例を示す平面図、図25は図24に示す半導体装置の構造を示す側面図、図26は図24に示すA−A線に沿って切断した構造を示す断面図、図27は図24に示すB−B線に沿って切断した構造を示す断面図、図28は図24に示す半導体装置の第2吊りリード上で切断した構造を示す断面図である。
図24〜図28に示す本実施の形態2の半導体装置は、実施の形態1のQFP5と同様に、バスバー1dを有するとともに、ダイパッド1cの一部が封止体3から露出するものであり、封止体3の4つの側面3cのそれぞれから複数のアウタリード1bが露出したQFP21である。本実施の形態2のQFP21の実施の形態1のQFP5との相違点は、ダイパッド1cが封止体3の表面3a側に露出していることである。すなわち、QFP21では、ダイパッド1cのチップ搭載側の面(主面1ce)と反対側の裏面1cf(QFP5の場合の下面1cb)が、封止体3の表面3aから露出している。
図23に示すように、幅広(大面積)のパターン(電極パッド16b)を形成するためのスペースがマザーボード16の表面にあれば、ダイパッド1cの裏面1cfを封止体3の実装面3bから露出し、マザーボード16に形成されたパターンと接続して放熱性を向上させることが可能である。しかしながら、このようなパターンを形成するためのスペースがマザーボード16にない場合には、本実施の形態2のQFP21のようにダイパッド1cを封止体3の表面3a側に露出させることが好ましい。
これにより、表面側に露出したダイパッド1cに放熱板等を取り付けることが可能になり、半導体装置の放熱性を向上させることができる。
ここで、図29は図24に示す半導体装置の第1実装構造の一例を示す断面図、図30は図24に示す半導体装置の第2実装構造の一例を示す断面図であり、両実装構造とも、QFP21の更なる放熱性の向上を図る構造を示すものである。
図29に示す実装構造では、マザーボード16上に半田19を介して実装されたQFP21の封止体3の表面3a上にヒートスプレッダ(放熱板)17が配置されており、封止体3の表面3aから露出するダイパッド1cは、半田19を介してヒートスプレッダ17と接続されている。
また、図30に示す実装構造では、マザーボード16上に半田19を介して実装されたQFP21の封止体3の表面3a上にヒートシンク(放熱板)18が配置されており、封止体3の表面3aから露出するダイパッド1cは、半田19を介してヒートシンク18と接続されている。
図29及び図30に示すQFP21の実装構造においては、QFP21の封止体3の表面3aに露出するダイパッド1cに対してヒートスプレッダ17やヒートシンク18等の放熱板や放熱部材を接続することで、封止体3の表面側を利用してQFP21の放熱性をさらに向上させることができる。
なお、本実施の形態2のQFP21では、半導体チップ2は、半導体チップ2の主面2aを下方(封止体3の実装面3b)側に向けてダイパッド1cの主面1ceに接合されており、この半導体チップ2の周囲にバスバー1dが配置されている。そのため、主面2aに形成された電極パッド2cとインナリード1aとを接続する複数のワイヤ4それぞれのワイヤループは、下方に向かって形成されている。これにより、複数のワイヤ4によって半導体チップ2を介してダイパッド1cが、パッケージの下方に向かって引っ張られる構造となっている。すなわち、ダイパッド1cが封止体3の表面3aに露出しにくい方向に引っ張られている。
また、本実施の形態2のQFP21では、半導体チップ2は、半導体チップ2の主面2aを下方(封止体3の実装面3b)側に向けてダイパッド1cの主面1ceに接合されている。そのため、半導体チップ2の自重の影響により、ダイパッド1cが封止体3の下方(実装面3b)側に向かって引っ張られる。
上記したような理由により、Agペースト(接着材)6を介して半導体チップ2が接合されたダイパッド1cの裏面1cfと、上型12aに形成された第1キャビティ12aaの表面(底面)との間に隙間が生じてしまい、ダイパッド1cの裏面1cfが封止体3で覆われてしまう虞れがある。
しかしながら、QFP21においても、図26に示すように封止体3の厚さ方向において、バスバー1dは、インナリード1aとバスバー1dとの間隔(T1)がバスバー1dと封止体3の表面3aとの間隔(T2)と同じか(T1=T2)、好ましくは、前記(T1)がバスバー1dと封止体3の表面3aとの間隔(T2)より大きくなる(T1>T2)ように、インナリード1aと封止体3の表面3aとの間に配置されている。
すなわち、インナリード1aの上面1aaとバスバー1dの下面(インナリード1aの上面1aaと対向する面)1dbとの間隔(T1)がバスバー1dの上面1daと封止体3の表面(バスバー1dの上面1daと対向する面)3aとの間隔(T2)と同じか(T1=T2)、好ましくは、前記(T1)がバスバー1dの上面1daと封止体3の表面3aとの間隔(T2)より大きい(T1>T2)。
あるいは、封止体3の厚さ方向において、バスバー1dは、その下面1dbが半導体チップ2の主面2aと同じ位置か、又はバスバー1dの下面1dbが半導体チップ2の主面2aと封止体3の表面3aとの間の高さに配置されるように、ダイパッド1cの周囲に配置されている(G≧0)。
このようにバスバー1dが(T1=T2)、好ましくは(T1>T2)となるように配置されているか、あるいはバスバー1dの下面1dbが半導体チップ2の主面2aと同じ位置か、又は半導体チップ2の主面2aと封止体3の表面3aとの間に配置されていることにより、樹脂モールディング工程の樹脂充填時にバスバー1dの上側(バスバー1dと封止体3の表面3aとの間)に供給される樹脂の量を減らすことができる。言い換えると、樹脂充填時にバスバー1dの下側に供給される樹脂の量を増やすことで、バスバー1dを上側に押し付ける荷重を増加させることができる。
その結果、バスバー1dは樹脂によって上側に押し付けられ、さらに第2吊りリード1gを介してバスバー1dによって支持されたダイパッド1cも上側に押し付けられる。これによって、ダイパッド1cは封止体3の表面3aに露出し易くなる。
つまり、樹脂充填時に樹脂によってバスバー1dが上側に押し付けられるため、バスバー1dを介してダイパッド1cが下側に引っ張られる作用を低減することができ、封止体3の表面3aにダイパッド1cの裏面1cfが露出し易くなり、ダイパッド1cを十分に露出させることができる。その結果、本実施の形態2のQFP21においてもレジンフラッシュバリの発生を抑制することができる。
なお、本実施の形態2のQFP21のその他の構造と、QFP21によって得られるその他の効果については、実施の形態1のQFP5と同様であるため、その重複説明は省略する。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態1及び2では、半導体装置(QFP5,20,21)において、その放熱性を考慮してダイパッド1cの露出面積が大きくなるように大タブ構造の場合を取り上げて説明したが、前記半導体装置は、大タブ構造に限らず、半導体チップ2よりダイパッド1cの上面1ca(又は主面1ce)が小さな小タブ構造であってもよい。
また、前記実施の形態2では、樹脂モールディング工程において、樹脂充填時にバスバー1dの上側(バスバー1dと封止体3の表面3aとの間)に供給される樹脂の量を減らすことができる構成として、図示しないが、ダイパッド1cの裏面1cfを上型12aに形成された第1キャビティ12aaの表面(底面)に接触させた状態で、樹脂モールディング工程を行うことについて説明したが、前記実施の形態1のように、リードフレーム1を上下反転し、ダイパッド1cの裏面1cfを下型12bに形成された第2キャビティ12baの表面(底面)12bdに接触させた状態で、樹脂モールディング工程を行ってもよい。この場合、封止体3を形成した後に、封止体3の側面3cから露出するアウタリード1bの成型工程では、前記実施の形態1とは逆方向(ダイパッド1cが露出していない封止体3の面に向かう方向)に折り曲げる。これにより、ダイパッド1c上に外形サイズの大きい半導体チップ2を搭載した場合、半導体チップ2の自重を利用し、ダイパッド1cの裏面1cfとキャビティの底面との密着性を、より向上することができる。
本発明は、高放熱型の電子装置に好適である。
1 リードフレーム
1a インナリード(リードの一部)
1aa 上面
1ab 下面
1b アウタリード(リードの他部)
1c ダイパッド(タブ、チップ搭載部)
1ca 上面(主面、表面、チップ搭載面)
1cb 下面(裏面、実装面)
1cc 第1辺
1cd 第2辺
1ce 主面
1cf 裏面
1d バスバー(ブリッジバー、セクションバー)
1da 上面(主面、表面、チップ搭載面)
1db 下面(裏面)
1dc 第3辺
1dd 第4辺
1de 第5辺
1e 第1吊りリード(吊りリード)
1ea 上面
1eb 下面
1f 第1折り曲げ部(折り曲げ部)
1g 第2吊りリード
1h 第2折り曲げ部(折り曲げ部)
1i テープ材
1j 上面
1k 下面
1m ダム
2 半導体チップ
2a 主面
2b 裏面
2c 電極パッド
3 封止体
3a 表面(主面、上面)
3b 実装面(裏面、下面)
3c 側面
3d 第1ゲートレジン
3e 第2ゲートレジン
4 ワイヤ
5 QFP(半導体装置)
6 Agペースト(接着材)
7 吐出ノズル
8 コレット
9 キャピラリ
10 ボンディングステージ
11 リード押さえ治具
12 樹脂成型金型(成型金型)
12a 上型
12aa 第1キャビティ
12ab 第1ゲート
12ac 第1パーティング面
12b 下型
12ba 第2キャビティ
12bb 第2ゲート
12bc 第2パーティング面
12bd 底面
13 封止用樹脂(樹脂)
14a 充填方向
14b レジン流動方向
15 外装めっき
16 マザーボード(実装基板)
16a 端子
16b 電極パッド
16c 主面
17 ヒートスプレッダ(放熱板)
18 ヒートシンク(放熱板)
19 半田
20 QFP(半導体装置)
21 QFP(半導体装置)
30 QFP

Claims (7)

  1. チップ搭載面、および前記チップ搭載面とは反対側の露出面を有するダイパッドと、
    折り曲げ部を有し、前記ダイパッドを支持する第1吊りリードと、
    前記ダイパッドの周囲に配置され、かつ、前記第1吊りリードを介して前記ダイパッドと繋がるバスバーと、
    折り曲げ部をそれぞれ有し、前記バスバーのうちの前記第1吊りリードが繋がる部分とは異なる部分にそれぞれ繋がる複数の第2吊りリードと、
    前記複数の第2吊りリードのうちの互いに隣り合う第2吊りリード間に配置され、かつ、前記バスバーよりも前記ダイパッドから遠い位置に配置された複数のリードと、
    主面、前記主面上に形成された複数の電極パッド、および前記主面とは反対側の裏面を有し、前記裏面が前記ダイパッドの前記チップ搭載面と対向するように、前記ダイパッドの前記チップ搭載面上に搭載された半導体チップと、
    前記半導体チップの前記複数の電極パッドと前記複数のリードとをそれぞれ電気的に接続する複数のワイヤと、
    前記ダイパッドの前記露出面が露出するように、前記複数のリードのそれぞれの一部、前記バスバー、前記半導体チップおよび前記複数のワイヤを封止する封止体と、
    を含み、
    前記ダイパッドは、一対の第1辺と、前記第1辺と交差する一対の第2辺と、を有しており、
    前記バスバーは、前記ダイパッドの前記第1辺と並ぶ一対の第3辺と、前記ダイパッドの前記第2辺と並ぶ一対の第4辺と、を有しており、
    前記バスバーの前記第3辺および前記第4辺のそれぞれにおいて、複数の前記第1吊りリードが設けられており、
    前記バスバーは、前記ダイパッドの前記チップ搭載面と同じ側の面である第1面と、前記第1面とは反対側の第2面と、を有し、
    前記複数のリードのそれぞれは、前記ダイパッドの前記チップ搭載面と同じ側の面である第3面と、前記第3面とは反対側の第4面と、を有し、
    断面視において、前記バスバーは、前記封止体の厚さ方向における前記リードの前記第4面と前記バスバーの前記第1面との間隔が、前記封止体の厚さ方向における前記バスバーの前記第2面と前記ダイパッドの前記チップ搭載面との間隔より大きくなるように、前記リードと前記ダイパッドとの間に配置されている、半導体装置。
  2. 前記バスバーのうちの前記第1吊りリードが繋がる部分の両脇には、くびれが形成されている、請求項1記載の半導体装置。
  3. チップ搭載面、および前記チップ搭載面とは反対側の露出面を有するダイパッドと、
    折り曲げ部を有し、前記ダイパッドを支持する第1吊りリードと、
    前記ダイパッドの周囲に配置され、かつ、前記第1吊りリードを介して前記ダイパッドと繋がるバスバーと、
    折り曲げ部をそれぞれ有し、前記バスバーのうちの前記第1吊りリードが繋がる部分とは異なる部分にそれぞれ繋がる複数の第2吊りリードと、
    前記複数の第2吊りリードのうちの互いに隣り合う第2吊りリード間に配置され、かつ、前記バスバーよりも前記ダイパッドから遠い位置に配置された複数のリードと、
    主面、前記主面上に形成された複数の電極パッド、および前記主面とは反対側の裏面を有し、前記裏面が前記ダイパッドの前記チップ搭載面と対向するように、前記ダイパッドの前記チップ搭載面上に搭載された半導体チップと、
    前記半導体チップの前記複数の電極パッドと前記複数のリードとをそれぞれ電気的に接続する複数のワイヤと、
    前記ダイパッドの前記露出面が露出するように、前記複数のリードのそれぞれの一部、前記バスバー、前記半導体チップおよび前記複数のワイヤを封止する封止体と、
    を含み、
    前記ダイパッドは、一対の第1辺と、前記第1辺と交差する一対の第2辺と、を有しており、
    前記バスバーは、前記ダイパッドの前記第1辺と並ぶ一対の第3辺と、前記ダイパッドの前記第2辺と並ぶ一対の第4辺と、を有しており、
    前記バスバーの前記第3辺および前記第4辺のそれぞれにおいて、複数の前記第1吊りリードが設けられており、
    前記封止体は、前記ダイパッドの前記チップ搭載面と同じ側の面である上面と、前記上面とは反対側の下面と、を有し、
    前記バスバーは、前記ダイパッドの前記チップ搭載面と同じ側の面である第1面と、前記第1面とは反対側の第2面と、を有し、
    前記複数のリードのそれぞれは、前記ダイパッドの前記チップ搭載面と同じ側の面である第3面と、前記第3面とは反対側の第4面と、を有し、
    断面視において、前記バスバーは、前記封止体の厚さ方向における前記リードの前記第4面と前記バスバーの前記第1面との間隔が、前記封止体の厚さ方向における前記バスバーの前記第2面と前記封止体の前記下面との間隔より大きくなるように、前記リードと前記封止体の前記下面との間に配置されており、
    前記ダイパッドの前記露出面は、前記封止体の前記下面から露出している、半導体装置。
  4. 前記バスバーのうちの前記第1吊りリードが繋がる部分の両脇には、くびれが形成されている、請求項3記載の半導体装置。
  5. チップ搭載面、および前記チップ搭載面とは反対側の露出面を有するダイパッドと、
    折り曲げ部を有し、前記ダイパッドを支持する第1吊りリードと、
    前記ダイパッドの周囲に配置され、かつ、前記第1吊りリードを介して前記ダイパッドと繋がるバスバーと、
    折り曲げ部をそれぞれ有し、前記バスバーのうちの前記第1吊りリードが繋がる部分とは異なる部分にそれぞれ繋がる複数の第2吊りリードと、
    前記複数の第2吊りリードのうちの互いに隣り合う第2吊りリード間に配置され、かつ、前記バスバーよりも前記ダイパッドから遠い位置に配置された複数のリードと、
    主面、前記主面上に形成された複数の電極パッド、および前記主面とは反対側の裏面を有し、前記裏面が前記ダイパッドの前記チップ搭載面と対向するように、前記ダイパッドの前記チップ搭載面上に搭載された半導体チップと、
    前記半導体チップの前記複数の電極パッドと前記複数のリードとをそれぞれ電気的に接続する複数のワイヤと、
    前記ダイパッドの前記露出面が露出するように、前記複数のリードのそれぞれの一部、前記バスバー、前記半導体チップおよび前記複数のワイヤを封止する封止体と、
    を含み、
    前記ダイパッドは、一対の第1辺と、前記第1辺と交差する一対の第2辺と、を有しており、
    前記バスバーは、前記ダイパッドの前記第1辺と並ぶ一対の第3辺と、前記ダイパッドの前記第2辺と並ぶ一対の第4辺と、を有しており、
    前記バスバーの前記第3辺および前記第4辺のそれぞれにおいて、複数の前記第1吊りリードが設けられており、
    前記封止体は、上面と、前記上面とは反対側の面であり、かつ、前記ダイパッドの前記チップ搭載面と同じ側の面である下面と、を有し、
    前記バスバーは、第1面と、前記第1面とは反対側の面であり、かつ、前記ダイパッドの前記チップ搭載面と同じ側の面である第2面と、を有し、
    前記複数のリードのそれぞれは、第3面と、前記第3面とは反対側の面であり、かつ、前記ダイパッドの前記チップ搭載面と同じ側の面である第4面と、を有し、
    断面視において、前記バスバーは、前記封止体の厚さ方向における前記リードの前記第3面と前記バスバーの前記第2面との間隔が、前記封止体の厚さ方向における前記バスバーの前記第1面と前記封止体の前記上面との間隔より大きくなるように、前記リードと前記封止体の前記上面との間に配置されており、
    前記ダイパッドの前記露出面は、前記封止体の前記上面から露出している、半導体装置。
  6. 前記バスバーのうちの前記第1吊りリードが繋がる部分の両脇には、くびれが形成されている、請求項5記載の半導体装置。
  7. 前記半導体チップは、ダイボンド材を介して、前記ダイパッドの前記チップ搭載面上に搭載されている、請求項1、3または5の何れかに記載の半導体装置。
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Publication number Priority date Publication date Assignee Title
JP3154579B2 (ja) * 1993-02-23 2001-04-09 三菱電機株式会社 半導体素子搭載用のリードフレーム
JPH07231069A (ja) * 1994-02-17 1995-08-29 Fujitsu Ltd 半導体装置及びその製造方法及びこれに使用されるリードフレーム
JP2002076234A (ja) * 2000-08-23 2002-03-15 Rohm Co Ltd 樹脂封止型半導体装置
JP4611579B2 (ja) * 2001-07-30 2011-01-12 ルネサスエレクトロニクス株式会社 リードフレーム、半導体装置およびその樹脂封止法
JP4628996B2 (ja) * 2006-06-01 2011-02-09 新光電気工業株式会社 リードフレームとその製造方法及び半導体装置

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