JPH07231069A

JPH07231069A - 半導体装置及びその製造方法及びこれに使用されるリードフレーム

Info

Publication number: JPH07231069A
Application number: JP6020642A
Authority: JP
Inventors: Kazuto Tsuji; 和人辻; Yoshiyuki Yoneda; 義之米田; Eiji Sakota; 英治迫田; Yukio Saigo; 幸生西郷; Naoki Miyaji; 直己宮地; Rikuro Sono; 陸郎薗; Ichiro Yamaguchi; 一郎山口; Yoshihiko Ikemoto; 義彦池元; Michio Hayakawa; 美智雄早川; Yoshihiro Kubota; 義浩久保田
Original assignee: Kyushu Fujitsu Electronics Ltd; Fujitsu Ltd
Current assignee: Kyushu Fujitsu Electronics Ltd; Fujitsu Ltd
Priority date: 1994-02-17
Filing date: 1994-02-17
Publication date: 1995-08-29

Abstract

(57)【要約】【目的】本発明は搭載される半導体素子とリード部が
電気的に接続されてパッケージングされる半導体装置に
関し、電気的特性の改善を図ることを目的とする。【構成】リードフレーム５７における半導体素子５４
が搭載されるステージ部５３を第１〜第３のエリア５３
ａ〜５３ｃにステージ分割し、半導体素子５４の電極パ
ッド、内部リード５７ａ，第２及び第３のエリア５３
ｂ，５３ｃ間でワイヤ５８により電気的接続される。そ
して、分割された第１〜第３のエリア５３ａ〜５３ｃの
裏面を表出させてパッケージング５９が形成される構成
とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、搭載される半導体素子
とリード部が電気的に接続されてパッケージングされる
半導体装置に関する。

【０００２】近年、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏ
ｎ，ＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｉｏｎＣｉ
ｒｃｕｉｔ）の高集積化により、プラスチックパッケー
ジ、セラミックパッケージを問わず半導体装置の端子数
が増加するに伴い、リード長、ワイヤ長が増加してイン
ダクタンスが増大する傾向にある。また、半導体素子の
高速動作によるインピーダンスが増大して電源ノイズ等
が顕著化してきている。そのため、これら電気的特性の
改善が望まれている。

【０００３】

【従来の技術】図１５に、従来の半導体装置の構成図を
示す。図１５（Ａ）は概略断面図であり、図１５（Ｂ）
はリードフレームの平面図である。

【０００４】図１５（Ａ）に示す半導体装置１１は、図
１５（Ｂ）に示す単一のリードフレーム１２のステージ
１２ａ上に半導体素子１３が搭載される。リードフレー
ム１２は、ステージ１２ａの四隅よりサポートバー１２
ｂが延出されて一体に形成されており、４本のサポート
バー１２ｂ間に所定数のリード１２ｃが配設される。

【０００５】リード１２ｃのうち、後述するパッケージ
ング後にパッケージ内に位置されるものがインナリード
１２_c1と称され、パッケージ外に延出されるものがアウ
タリード（図に表われず）と称される。そして、サポー
トバー１２ｂ及びリード１２ｃは支持枠（図示せず）に
一体的に形成されている。また、リード１２ｃ（インナ
リード１２_c1）上には、環状のポリイミドテープ１４が
取着される。

【０００６】ステージ１２ａ上に搭載された半導体素子
１３は、形成された電極パッドとインナリード１２_c1先
端との間でワイヤボンディング（図に表われず）により
接続される。そして、金型内で樹脂モールドよりパッケ
ージングされ、その後、リード１２ｃのアウタリードが
所定長さで切断されると共に、サポートバー１２ｂがパ
ッケージ１５面で切断されるものである。

【０００７】次に、リードフレームを所定数のリード部
フレームとステージ部フレームとで構成される多層フレ
ーム構造について説明する。

【０００８】図１６に、従来の多層フレーム構造の説明
図を示す。図１６（Ａ）はリード部フレーム１４を示し
ており、図１６（Ｂ）はステージ部フレームを示してい
る。なお、図１６ではディップタイプのものを示してい
るが、サークワッドタイプのものも基本的に同様であ
る。

【０００９】図１６（Ａ）に示すリード部フレーム２０
は、クレドール２１，２１間にタイバーが一体的に架設
され、タイバー２２に内側に延出して所定数のリード２
３ａが一体的に形成されると共に、該リード２３ａを所
定数の群で内包する環状のバスバー２３ｂが所定数一体
に形成されたものである。

【００１０】また、図１６（Ｂ）に示すステージ部フレ
ーム２４は、クレドール２５，２５よりサポートバー２
６ａ，２６ｂを介してステージ２７が一体的に形成され
たもので、このステージ２７上に接着剤により半導体素
子２８（パッド２８ａ）が搭載されるものである。

【００１１】続いて、図１７に、従来のセラミックパッ
ケージの断面図を示す。図１６（Ａ）はＤＩＰ型の半導
体装置３１Ａを示しており、セラミックで形成された基
板３２に形成されたキャビティ３２ａ内に半導体素子３
３が接着剤３４によりマウントされる。また、基板３２
上は封止ガラス３５ａによりリードフレーム３６ａが固
着され、該リードフレーム３６ａのインナリードと半導
体チップ３３との間でワイヤ３７によりボンディングが
行われる。

【００１２】そして、セラミックで形成されたキャップ
３８が封止ガラス３５ｂにより固着され、封止される。
また、リードフレーム３６ａのアウタリードがリード挿
入型として折曲される。

【００１３】一方、図１７（Ｂ）の半導体装置３１Ｂ
は、プリント基板への実装密度を向上させるために、リ
ードフレーム３６ｂのアウタリードをＬ形状（ガルウィ
ング）に折曲して形成させて表面実装型としたものであ
る。なお、アウタリードをＪ形状に折曲して表面実装型
とする場合もある。

【００１４】また、ＥＣＬ（ＥｍｉｔｔｅｒＣｏｕｐ
ｌｅｄＬｏｇｉｃ），Ｂｉ−ＣＭＯＳ（Ｂｉｐｏｌａ
ｒ−ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌＯｘｉ
ｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ），ＧａＡｓ（ガリウ
ム・ヒ素）や最近ではＣＭＯＳで形成される半導体素子
でも、数十ＭＨｚ〜数ＧＨｚ帯の高周波数で高速駆動さ
れ、熱的にも数Ｗ〜数十Ｗの消費電力の半導体素子を表
面実装型セラミックパッケージの半導体装置に収納され
ている。

【００１５】すなわち、基板をアルミナセラミックを多
層化して形成し、該基板上に電源やＧＮＤのいわゆるベ
タ層を設けることにより、低インダクタンス化、高容量
化などの電気的特性の改善を図っている。

【００１６】図１７（Ｃ）のサークワッド型半導体装置
３１ｃは、表面実装型ＱＦＰ（ＱｕａｄＦｌａｔＰ
ａｃｋａｇｅ）のもので、２層サークワッド構造のもの
を示している。

【００１７】半導体装置３１ｃは、セラミック基板４１
上に蒸着によりＡｌ（アルミニウム）膜４２が形成さ
れ、その中央に銀ガラス等の接着材４３により半導体素
子４４が搭載される。また、その周辺上にリードフレー
ム４５が低融点ガラス４６により固着される。そして、
半導体素子４４，Ａｌ膜４２，リードフレーム４５のイ
ンナリードとの間でＡｌワイヤ４７によりそれぞれボン
ディングされる。

【００１８】また、リードフレーム４５上の、パッケー
ジ内に存在する部分の外周部分に低融点ガラス４６が形
成されると共に、内周部分に液晶化ガラス４８が形成さ
れる。そして、半導体素子４４の周辺に対応する部分に
凹部４９ａが形成されてセラミックにより形成されたキ
ャップ４９を固着して封止するものである。

【００１９】この場合、Ａｌ膜４２が電源（又はＧＮ
Ｄ）層とされ、リードフレーム４５のインナリードの該
当部分とで層間接続が行われる。そして、リードフレー
ム４５のアウタリードがＬ形状に折曲される。

【００２０】すなわち、この半導体装置３１ｃは、基板
４１上にＡｌ膜４２が形成され、リードフレーム４５と
の層間接続にＡｌワイヤ４７を用いた２層のサークワッ
ド構造のものである。

【００２１】

【発明が解決しようとする課題】しかし、図１５に示す
プラスチックパッケージの半導体装置１１はリード長や
ワイヤ長が長くなってインダクタンスが増大することと
なり、図１６のようにリードフレームを多層化して電源
層と接続層を設けて電源、接地のインダクタンス成分を
低減することができるが、多層化によるコスト高になる
という問題があると共に、電源層及び接地層を再びリー
ドを介して回路基板に接続されることから、リードのイ
ンダクタンス成分を減少させることができないという問
題がある。

【００２２】また、図１７（Ｃ）に示すような２層サー
クワッド構造のものではセラミック基板４１上の全面に
Ａｌ膜４２を形成して電源層又はＧＮＤ層としている
が、半導体素子４４によっては電源やＧＮＤが複数存在
するものがある。そのため、Ａｌ膜４２を分割すること
が行われているが、分割形状によっては電源、接地の容
量の低下、インダクタンスの増加を招き、電気的特性を
悪化させるという問題がある。

【００２３】そこで、本発明は上記課題を鑑みなされた
もので、電気的特性の改善を図る半導体装置を提供する
ことを目的とする。

【００２４】

【課題を解決するための手段】上記課題を解決するため
に、請求項１では、リードフレームのステージ部上に半
導体素子が搭載され、前記ステージ部周辺に配置された
リード部の所定数の内部リードと電気的接続が行われ
て、樹脂モールドされたパッケージに所定数の外部リー
ドを表面延出させて内設される半導体装置において、前
記ステージ部が少なくとも前記半導体素子の搭載領域を
有して所定役割の所定数の領域にステージ分割され、前
記半導体素子及び所定の領域と所定の前記内部リードと
が電気的に接続されると共に、分割された前記ステージ
部の前記半導体素子搭載面の裏面を前記パッケージより
表出させる。

【００２５】請求項７では、前記パッケージより表出し
た前記ステージ部の裏面に放熱部材が設けられる。

【００２６】請求項８では、前記パッケージより表出し
た前記ステージ部の裏面に所定数のバンプ電極が設けら
れる。

【００２７】請求項１０では、半導体素子が搭載される
ステージ部と、前記ステージ部周辺に配置されて前記半
導体素子に電気的接続される内部リード部、及びパッケ
ージより表面延出される外部リードが所定数形成された
リード部とで構成されるリードフレームにおいて、前記
ステージ部は、少なくとも前記半導体素子の搭載領域を
有して所定役割の所定数の領域をステージ分割する溝が
前記半導体素子搭載面側に形成される。

【００２８】請求項１８では、リードフレームにおける
前記ステージ分割された所定領域に半導体素子を搭載す
る工程と、前記半導体素子と前記リードフレームの所定
の内部リードとの電気的接続を行うと共に、前記ステー
ジ分割された所定領域と所定の内部リードとの電気的接
続を行い、樹脂モールドにより前記リードフレームの外
部リードを表面延出させてパッケージを形成する工程
と、前記ステージ部の前記半導体素子搭載面の裏面側を
除去して前記ステージ分割された領域間を分離し、表出
させる工程と、前記外部リード上に外装部材を形成し
て、所定形状に加工する工程と、を含んで半導体装置の
製造方法を構成する。

【００２９】請求項２１では、基板上に半導体素子が搭
載され、前記半導体素子の周辺に配置されるリードフレ
ームの内部リードと電気的接続が行われ、蓋部により封
止される半導体装置において、前記基板を所定段に分割
して各段に所定役割の金属膜がそれぞれ形成され、所定
の分割段に搭載する前記半導体素子及び前記内部リード
と前記所定の金属膜とが電気的接続されている。

【００３０】

【作用】上述のように請求項１の発明では、半導体素子
が搭載されるリードフレームのステージ部を例えば電源
層、接地層の所定役割を持たせた所定数の領域にステー
ジ分割して、半導体素子及び内部リードと電気的に接続
される。そして、ステージ分割されたステージ部の半導
体素子搭載面の裏面がパッケージより表出されている。

【００３１】すなわち、ステージ分割した領域と半導体
素子及び内部リードの接続長が短縮されてインダクタン
ス成分が減少され、電源ノイズ等の低減により電気的特
性の改善を図ることが可能となる。

【００３２】請求項７の発明では、パッケージより表出
したステージ部の裏面に放熱部材が設けられることか
ら、半導体素子からの発熱が容易に放出されて電気的特
性の改善を図ることが可能となる。

【００３３】請求項８の発明では、パッケージより表出
したステージ部の裏面に所定数のバンプ電極が設けられ
ることから、外部リードを介することなく当該分割され
た領域を回路基板に接続されてインダクタンス成分が減
少され、電源ノイズ等の低減により電気的特性の改善を
図ることが可能となる。

【００３４】請求項１０の発明では、リードフレームの
ステージ部に溝により例えば電源層、接地層の役割で所
定数分割されるようにステージ分割される。これによ
り、半導体製造工程を簡易にステージ部が分割可能とな
り、コスト高を防止することが可能であると共に、半導
体素子や内部リードとの接続長を短縮させ、電気的特性
を改善させることが可能となる。

【００３５】請求項１８の発明では、ステージ部が分割
されたリードフレームを用いて半導体素子の搭載、電気
的接続、パッケージング等が行われ、従来の製造工程と
ほぼ同一の工程で半導体製造が可能となってコストが低
減されると共に、ステージ部との接続長を短縮させて電
気的特性を改善させることが可能となる。

【００３６】そして、請求項２１の発明では、基板を所
定段に分割してそれぞれ金属膜を形成し、搭載される半
導体素子とリードフレームの内部リードと電気的接続さ
れることから、金属膜の形状によるインダクタンスの増
加を防止することが可能となり、電気的特性の改善を図
ることが可能となる。

【００３７】

【実施例】図１に、本発明の第１実施例の構成図を示
す。図１（Ａ）は縦側断面図、図１（Ｂ）はリードフレ
ームのステージ部の部分拡大図、図１（Ｃ）はステージ
部裏面表出を説明するための縦断面図である。

【００３８】図１（Ａ）に示す半導体装置５１は、ＱＦ
Ｐ（ＱｕａｄＦｌａｔＰａｃｋａｇｅ）型のものを
示したもので、図１（Ｂ）に示すようにリードフレーム
５２のステージ部５３が中央部分の第１のエリア５３
ａ，第１のエリア５３ａの外側の第２のエリア５３ｂ，
第２のエリア５３ｂの外側の第３のエリア５３ｃにステ
ージ分割されている。

【００３９】第１のエリア５３ａには電極パッド５４ａ
が形成された半導体素子５４が銀ペースト等の接着材５
５を介して搭載される。この場合、例えば第２のエリア
５３ｂを接地層とし、第３のエリア５３ｃを電源層とす
る（逆でもよい）。

【００４０】一方、ステージ部５３の周辺であって、ス
テージ部５３を保持するサポートバー５６間にリード部
５７の所定数の内部リード５７ａが配置される。なお、
リードフレーム５２はステージ部５３とリード部５７と
が一体的に形成されたものである。そして、ワイヤ５８
により、所定の内部リード５７ａと半導体素子５４の電
極パッド５４ａ、所定の内部リード５７ａと第２又は第
３のエリア５３ｂ，５３ｃ、半導体素子５４の電極パッ
ド５４ａと第２又は第３のエリア５３ｂ，５３ｃが適宜
ボンディングにより接続される。

【００４１】そして、リード部５７の外部リード５７ｂ
を表面延出させると共に、ステージ部５３の半導体素子
５４搭載面の裏面を表出させてモールド樹脂によりパッ
ケージ５９が形成される。また、外部リード５７ｂは表
面実装用にガルウィング形状に折曲される。この外部リ
ード５７ｂの表面にはリードフレーム５２の製造時の耐
エッチング性を向上させるために保護部材であるＳｎＮ
ｉメッキが施されており、このＳｎＮｉメッキ上にはん
だによる外装メッキが施されている。

【００４２】すなわち、図１（Ｃ）に示すように、パッ
ケージ５９の形成時には溝５３ｄが形成されただけの一
体のステージ部５３の裏面がパッケージ５９より表出し
た状態であるが、パッケージング後にホーニング、エッ
チング等によりステージ部５３裏面を溝５３ｄ部分まで
除去することで第１〜第３のエリア５３ａ〜５３ｃに分
割されたステージ部５３が表出されるものである。

【００４３】ここで、図２に、第１実施例の製造説明図
を示す。図２（Ａ）はリードフレーム５２の製造説明図
であり、図２（Ｂ）はこのリードフレーム５２を使用し
た製造説明図である。

【００４４】図２（Ａ）において、リードフレーム５２
は、まず、Ｆｅ−Ｎｉ合金又はＣｕ合金等の金属板に所
定のパターンでステージ部５３及びリード部５７をエッ
チング又はプレスによりパターン加工が行われる（ステ
ップ（ＳＴ）１）。このとき、ステージ部５３を図１
（Ｂ）に示す第１〜第３のエリア５３ａ〜５３ｃを形成
するための溝５３ｄをハーフエッチングにより形成す
る。溝２３ｄは後に搭載される半導体素子の搭載面側に
形成される。この状態ではステージ部２３は一体的であ
る。

【００４５】続いて、メッキ処理が行われる（ＳＴ
２）。メッキ処理は、外部リード５７ｂに相当する部分
に保護部材であるＳｎＮｉメッキが施される。また、少
なくとも内部リード５３ａの先端と、第２及び第３のエ
リア５３ｂ，５３ｃとなる部分であって、半導体素子の
搭載面側に銀（Ａｇ），金（Ａｕ），パラジウム（Ｐ
ｄ）等でワイヤボンディング可能なメッキが行われる。

【００４６】その後、ステージ部５３をプレスで沈め込
みが行われ（ＳＴ３）、リード部５３の先端部分にテー
プを張り付けて（ＳＴ４）、リード先端のカットが行わ
れる（ＳＴ５）。テープは先端カット時のリード変形を
防止するためのもので、カット後は除去されるものであ
る。

【００４７】また、図２（Ｂ）において、図２（Ａ）を
製造されたリードフレーム５２は（ＳＴ１１）、そのス
テージ部５３の第１のエリア５３ａとなる搭載領域に半
導体素子５４が接着材５５により搭載される（ＳＴ１
２）。そして、半導体素子５４の電極パッド５４ａと第
２及び第３のエリア５３ｂ，５３ｃ，所定の内部リード
５７ａとの間、並びに所定の内部リード５７ａと第２及
び第３のエリア５３ｂ，５３ｃとの間でワイヤ５８によ
りボンディングが行われる（ＳＴ１３）。

【００４８】続いて、樹脂モールド金型内にセットさ
れ、樹脂モールドによりステージ部５３の半導体搭載面
の裏面を表出するようにパッケージ５９が形成される
（ＳＴ１４）。パッケージ５９の形成後、ステージ部５
３の表出面周辺等の露出面のホーニングにより樹脂バリ
を除去すると共に、外部リード５７ｂのホーニングを行
う。

【００４９】その後、パッケージ５９より表出したステ
ージ部５３の裏面を化学エッチングにより、ハーフエッ
チングされた溝５３ｄ部分まで除去する（ＳＴ１５）。
これにより、図１（Ａ）に示すようにステージ部５３
は、第１〜第３のエリア５３ａ〜５３ｃが樹脂モールド
により完全に分離されることになる。この化学エッチン
グはエッチング浴槽で全面ディップにより行われる。こ
のとき、外部リード５７ｂにはＳｎＮｉメッキが施され
ており、耐エッチング性が向上されている。

【００５０】そして、外部リード５７ｂへのはんだメッ
キの外装メッキが行われ（ＳＴ１６）、外部リード５７
ｂをガルウィング形状にリード整形するものである（Ｓ
Ｔ１７）。

【００５１】このように、ステージ部５３を第１〜第３
のエリア５３ａ〜５３ｃに分割させて、それぞれを素子
搭載領域、接地層、電源層の役割させることで、半導体
素子５４からの電気的接続を行うためのワイヤ長を短縮
させることができ、ワイヤボンディングを確実にさせる
ことができると共に、インダクタンス低下、高速動作に
伴うインピーダンス増加による電源ノイズが低減され、
電気的特性の改善を図ることができるものである。

【００５２】次に、図３に、本発明の第２実施例の断面
構成図を示す。図３に示す半導体装置５１_Bは、第１実
施におけるパッケージ５９より表出された第１〜第３の
エリア５３ａ〜５３ｃのステージ部５３の裏面に、それ
ぞれ所定数のバンプ電極（はんだ等）６０が設けられ
る。

【００５３】このような半導体装置５１_Bの回路基板へ
の実装は、回路基板の金属パターン上の電源パターン、
接地パターンにバンプ電極６０を熱溶着させると共に、
外部リード５７ｂをはんだ接合させるものである。

【００５４】図４に、第２実施例の製造説明図を示す。
図２（Ｂ）と同一工程は説明を省略する。図４におい
て、ＳＴ１３のワイヤボンディングの工程で、ステージ
部５３の第２及び第３のエリア５３ｂ，５３ｃと、内部
リード５７ａとのワイヤボンディングは、バンプ電極６
０で回路基板の電源パターン、接地パターンに接続する
ことから不要となる。

【００５５】また、バンプ電極６０の形成は、リード整
形（ＳＴ１７）前の外装メッキ８ＳＴ１６）後に行われ
る（ＳＴ１６_A）。

【００５６】これにより、電源層、接地層からのワイヤ
を省くことができ、外部リード５７ａを介さずに接続す
ることができることにより、さらなる低インダクタンス
化が図られて、電気的特性を改善することができる。

【００５７】次に、図５に、本発明の第３実施例の断面
構成図を示す。図５の半導体装置５１ｃは、第１実施例
（図１）におけるパッケージ５９より表出するステージ
部５３（第１〜第３のエリア５３ａ〜５３ｃ）の裏面に
接着材６１を介して放熱部材である放熱板６２を設けた
ものであり、また外部リード５７ｂを逆方向（放熱板６
２を上方とする方向）にガルウィング形状に折曲させた
ものである。

【００５８】この場合、図５に示すようにパッケージ５
９は、放熱板６２の厚さ分厚く形成してもよく、図１
（Ａ）のような厚さでそのまま放熱板６２を設けてもよ
い。

【００５９】図６に、第３実施例の製造説明図を示す。
図２（Ｂ）と同一工程は説明を省略する。図６におい
て、第１実施例の製造工程の外装メッキ（ＳＴ１６）後
に放熱板６２が接着材６１により表出するステージ部５
３の裏面上のパッケージ５９に埋設される（ＳＴ１６
Ｂ）。そして、リード整形工程で外部リード５７ｂを放
熱板６２と反対応方にガルウィング形状で折曲加工され
るものである（ＳＴ１７）。

【００６０】これにより、高速動作に伴う半導体素子５
４の発熱を効率的に放出することができ、信頼性の向
上、電気的特性の改善を図ることができる。

【００６１】次に、図７に、本発明の第４実施例の断面
構成図を示す。図７の半導体装置５１_Dは、第１実施例
（図１）におけるステージ部５３の第１のエリア５３ａ
である素子搭載領域５３_a1，５３_a2を領域分割させたも
のであり、他は図１と同様である。

【００６２】この第１のエリア５３ａの領域分割は、リ
ードフレーム５７の形成時における第１〜第３のエリア
５３ａ〜５３ｃを形成するための溝５３ｄと同一のハー
フエッチングによる溝５３ｅを第３のエリア５３ｃに形
成し、パッケージ５９の形成後に溝部分までエッチング
により除去して表出させるものである。

【００６３】これにより、第１実施例と同一の効果を有
すると共に、パッケージ５９に形成する際の樹脂モール
ド時の半導体素子５４への応力を緩和して半導体素子５
４の剥がれや、ステージ変形によるワイヤ５８の断線、
露出を防止することができる。

【００６４】次に、図８に、本発明の第５実施例の構成
図を示す。図８（Ａ）は縦側断面図であり、図８（Ｂ）
はステージ部分の部分平面図である。なお、第１〜第４
実施例と同一構成部分には同一の符号を付す。

【００６５】図８（Ａ），（Ｂ）に示す半導体装置５１
_Eは、使用されるリードフレーム５２がステージ部５３
を有するステージ部フレーム５２_Aと、内部リード５７
ａ及び外部リード５７ｂのリード部５７を有するリード
部フレーム５２_Bとが重ね合わされて構成される多層の
ものである。

【００６６】ステージ部フレーム５２_Aのステージ部５
３は、ステージ中央より第１〜第３のエリア５３ａ〜５
３ｃが分割され、第３のエリア５３ｃが第２のエリア５
３ｂの周辺で８つの領域５３_C1〜５３_C8に分割される。
第１のエリア５３ａには半導体素子５４が接着材５５に
より搭載される。例えば、第２のエリア５３ａを接地層
とし、第３のエリア５３ｃの領域５３_C1〜５３_C8を電源
層と接地層を交互に配列させた役割のものとする。そし
て、領域５３_C1〜５３_C8には絶縁接着部材である絶縁接
着テープ６３が取り付けられる。

【００６７】一方、リード部フレーム５２_Bのリード部
５７は、その内部リード５７ａのうち信号系の内部リー
ド５７_a3がステージ部５３（領域５３_C1〜５３_C8）まで
延出して絶縁接着テープ６３に接着固定される。内部リ
ード５７_a1，５７_a2は電源系、接地系としてステージ部
５３の周辺まで配置される。すなわち、ステージ部フレ
ーム５２_Aとリード部フレーム５２_Bとを重ね合わせた
状態で、図のようにステージ部５３とリード部５７との
配置状態となる。

【００６８】そこで、半導体素子５４の電極パッド５４
ａ，内部リード５７ａ（５７_a1〜５７_a3），第２のエリ
ア５３ｂ，第３のエリア５３ｃの領域５３_C1〜５３_C2間
でそれぞれワイヤ５８により電気的接続が行われる。

【００６９】そして、モールド樹脂によりパッケージ５
９が形成される。このときステージ部５３における第１
及び第２のエリア５３ａ，５３ｂの裏面、並びに第３の
エリア５３ｃの領域５３_C1〜５３_C8の裏面が表出された
状態となる。また、パッケージ５９より延出した外部リ
ード５７ｂがガルウィング形状に折曲加工される。

【００７０】ここで、図９に、図８のリードフレームの
製造説明図を示す。図９において、まずステージ部フレ
ーム５２_Aをエッチング又はプレスによりステージ部５
３を形成し、ステージ部５３に第１及び第２のエリア５
３ａ，５３ｂを形成するための溝６４ａ，６４ｂ（図８
（Ｂ）参照）と、溝６４ｂより領域５３_C1〜５３_C8を形
成するための溝６４_C1〜６４_C8が素子搭載面側にハーフ
エッチングにより形成される（ＳＴ２１）。溝６４ａ，
６４ｂ，６４_C1〜６４_C8は製品完成後には、図８に示す
ように完全分離した状態となる。

【００７１】なお、溝６４_C1〜６４_C8をさらに裏面より
ハーフエッチングによりスリットとしてもよい。これに
よれば、パッケージ５９の形成後のエッチングを第１及
び第２のエリア５３ａ，５３ｂのみを対象として行うこ
とができるものである。

【００７２】そして、少なくとも第２のエリア５３ｂ及
び第３のエリア５３ｃの領域５３_C1〜５３_C8にワイヤボ
ンディング性を良好にさせるためのＡｇ，Ａｕ，Ｐｄ等
のメッキ処理が行われ（ＳＴ２２）、ステージ部５３の
領域５３_C1〜５３_C8上に環状の絶縁接着テープ６３が張
り付けられる（ＳＴ２３）。

【００７３】一方、リード部フレーム５２_Bが所定数の
内部リード５７ａ，外部リード５７ｂのパターンをエッ
チング又はプレスにより形成される（ＳＴ２４）。この
場合、電源系、接地系の内部リード５７_a1，５７_a2はス
テージ部５３の周辺に配置されるように形成され、信号
系の内部リード５７_a3は領域５３_C1〜５３_C8の上方に配
置されるように形成される。

【００７４】その後、各内部リード５７_a1〜５７_a3の先
端にワイヤボンディング性を良好にするためのＡｇ，Ａ
ｕ，Ｐｄ等のメッキ処理が施される（ＳＴ２５）。この
とき、外部リード５７ｂとなる部分に上述と同様にＳｎ
Ｎｉメッキが、耐エッチング性の向上を目的として施さ
れる。

【００７５】そして、ステージ部フレーム５２_Aとリー
ド部フレーム５２_Bとを信号系内側リード５７_a3の先端
を絶縁接着テープ６３上に接着させるように重ね合わせ
て多層化し（ＳＴ２６）、キュアにより絶縁接着テープ
６５を硬化させて内部リード５７_a3を固定させるもので
ある（ＳＴ２７）。

【００７６】このようなリードフレーム５２を使用する
半導体装置５１_Eの製造は図２（Ｂ）と同様である。

【００７７】これにより、ワイヤ長、リード長を短縮さ
せてインダクタンス成分を低減されるのはもちろん、さ
らにステージ部５３の第２のエリア５３ｂ及び第３のエ
リア５３ｃの領域５３_C1〜５３_C8による電源層、接地層
を特別な形状にせずに配置させることができることか
ら、電源、接地のインダクタンス成分を低減することが
でき、電気的特性を改善することができる。

【００７８】次に、図１０に、本発明の第６実施例の断
面構成図を示す。図８と同一部分には同一符号を付して
説明を省略する。図１０に示す半導体装置５１_Fは、パ
ッケージ５９より表出された第１及び第２のエリア５３
ａ，５３ｂ，並びに第３のエリア５３ｃの領域５３_C1〜
５３_C8の裏面に、それぞれ所定数のバンプ電極（はんだ
等）６０が設けられたものである。

【００７９】これらの製造工程は、図３の第２実施例と
同様であり、内部リード５７_a1，５７_a2の電源層、接地
層へのワイヤを省くことができると共に、外部リード５
７ｂを介さずに回路基板に接続することができることに
より、さらなるインダクタンスを低減することができ、
電気的特性を改善することができる。

【００８０】次に、図１１に、本発明の第７実施例の構
成図を示す。図１１（Ａ）は縦側断面図、図１１（Ｂ）
はステージ部周辺の部分平面図である。なお、図８と同
一構成部分には同一符号を付す。図１１（Ａ），（Ｂ）
に示す半導体装置５１_Gは、図８における絶縁接着テー
プ６３を省くと共に、内部リード５７_a1，５７_a2を内部
リード５７_a3と同様に、第３のエリア５３ｃの領域５３
_C1〜５３_C8まで延出させてＬ字状に形成する。そして、
内部リード５７_a1，５７_a2の先端を所定の領域５３_C1〜
５３_C8上に溶接等により直接に接続させたもので、他の
構成及び製造工程は図８と同様である。

【００８１】すなわち、内部リード５７_a1，５７_a2より
所定の領域５３_C1〜５３_C8へのワイヤを省くことがで
き、低インダクタンス化による電気的特性の改善が図ら
れると共に、絶縁接着テープ６３を必要とせず、これに
よるキュア工程（図９のＳＴ２７ａ）も不要となり、製
造コスト、製品コストの低減を図ることができる。

【００８２】ここで、図１２に、図１１のリードフレー
ムの製造説明図を示す。図９と同一部分は説明を省略す
る。図１２において、リード部フレーム５２_BはＳＴ２
５の所定のメッキ処理の後、内部リード５７ａにテープ
が張り付けられ（ＳＴ２５ａ），リード先端を所定長に
カットしてＬ字状に折曲加工される（ＳＴ２５ｂ）。

【００８３】そこで、ステージ部フレーム５２_Bのステ
ージ部５３上に絶縁接着テープが設けられない状態で、
リード部フレーム５２_Bと重ね合わされて多層化する
（ＳＴ２６）。このとき、内部リード５７_a1，５７_a2の
Ｌ字状先端が所定の領域５３_C1〜５３_C8上に当接する。
そして、この当接部分を溶接により直接接続を行うもの
である（ＳＴ２７ｂ）。

【００８４】なお、図８，図１０，図１１の半導体装置
５１_E，５１_F，５１_Gにおけるステージ部５３の第１
のエリア５３ａを、図７と同様に所定数に分割すること
で同様の効果を得ることができる。また、図８及び図１
１の半導体装置５１_E，５１ _Gにおけるパッケージ５９
より表出したステージ部５３の裏面（第１及び第２のエ
リア５３ａ，５３ｂ，並びに第３のエリア５３ｃの領域
５３_C1〜５３_C8の裏面）に、図５及び図６と同様に接着
材６１により放熱板６２を設けることで同様の効果を得
ることができるものである。

【００８５】上述の第１〜第７実施例はプラスチックパ
ッケージの半導体装置について説明したが、次にセラミ
ックパッケージの半導体装置について説明する。

【００８６】図１３に、本発明の第８実施例の断面構成
図を示す。図１３に示す半導体装置７１_Aは、表面実装
型ＱＦＰの２層サークワッド構造のものである。図１３
において、ＡｌＮ（窒化アルミニウム）等のセラミック
を形成された基板７２には分割段としての凹部７２ａが
形成されており、上面及び凹部底面にＡｌの厚膜印刷又
はマスク蒸着による薄膜の金属膜７３ａ，７３ｂが形成
される。また、基板３２上にＡｌの薄膜を形成してもよ
い。この金属膜７３ａ，７３ｂに、例えば電源層と接地
（ＧＮＤ）層の役割を割り振りして与えるものである。
そして、凹部７２ａの金属膜７３ｂの略中央部分に、半
導体素子７４が、Ａｕ−Ｓｉ共晶又はＡｇガラス等の接
着材７５により搭載される。

【００８７】一方、基板７２上の金属膜７３ａの周囲に
は低融点ガラス７６が形成される。そして、低融点ガラ
ス７６上に、例えば１６４ピンのリードフレーム７７の
内部リード７７ａが載置されて保持される。

【００８８】このリードフレーム７７は、パッケージの
外部に延出する外部リード７７ｂと、パッケージ内に位
置する内部リード７７ａに区分されると共に、信号系リ
ードと電源・接地系リードとに区分される。

【００８９】また、リードフレーム７７は、主にＦｅ−
Ｎｉ合金又はＣｕ合金で形成され、内部リード７７ａの
低融点ガラス７６で封止される部分及び後述するワイヤ
ボンディングを行う部分の両面に、蒸着によりＡｌのリ
ード金属膜が形成される。これは、後述するように、キ
ャップによる封止幅の狭い表面実装構造で、Ａｌと低融
点ガラス７６の密着性を良好にするためである。

【００９０】一方、半導体素子７４上には、その機能に
より信号用パッドと電源用パッド、接地用パッドが形成
されており、信号用パッドとリードフレーム７７の内部
リード７７ａとの間で例えば３０μm 径のＡｌのワイヤ
７８ａによりボンディングされる。また、電源用パッ
ド、接地用パッドと、金属膜７３ａ，７３ｂとの間で複
数本又は同等の太さのワイヤ７８ｂによりボンディング
される。

【００９１】さらに、内部リード７７ａと、金属膜７３
ａ，７３ｂとの間で複数本又は同等の太さのワイヤ７８
ｃによりボンディングを行い、層間接続される。

【００９２】すなわち、基板７２上の形成を薄膜又は厚
膜の金属膜７３ａ，７３ｂとすることで、ワイヤボンデ
ィングを可能とさせているものであり、内部リード７７
ａのボンディング部分のＡｌの金属膜を形成することで
ワイヤ７８ａ，７８ｃのボンディング性を良好ならしめ
ている。

【００９３】そして、内部リード７７ａの最外周囲に
は、低融点ガラス７６が塗布される。この低融点ガラス
７６上に、アルミナ又はムライト等のセラミックで成形
され、凹部７９ａが形成された蓋部であるキャップ７９
が固着されることにより気密封止される。

【００９４】このように、基板７２上及び凹部７２ａに
金属膜７３ａ，７３ｂを形成することで、一平面上で金
属膜を分割する必要がなく、かつボンディング位置を制
限されず当該基板７２を多層化する必要がなく低コスト
とすることができると共に、接地（ＧＮＤ）層３３ａの
インダクタンスの低減及び静電容量の増大（高容量化）
による低ノイズとすることができ、高容量化による電気
的特性の改善を図ることができるものである。

【００９５】次に、図１４に、本発明の第９実施例の構
成図を示す。図１３と同一の構成部分には同一の符号を
付して説明を省略する。図１４（Ａ）は縦側断面図、図
１４（Ｂ）は基板の説明図である。

【００９６】図１４（Ａ），（Ｂ）に示す半導体装置７
１_Bは、基板７２の凹部７２ａを階段上の２段に形成し
たもので、中間断に上述と同様の金属膜７３ｃを形成し
たものである。

【００９７】そして、中間断の金属膜７３ｃと半導体素
子７４のパッド及び他の金属膜７３ａ，７３ｂとを、複
数本又は同等の太さのワイヤ７８ｄ，７８ｅによりボン
ディングを行うもので、他の構成は図１３と同様であ
る。

【００９８】これによれば、第８実施例と同様にコスト
低減、インダクタンス低減による電気的特性を改善する
ことができるものである。

【００９９】

【発明の効果】以上のように発明によれば、半導体素子
が搭載されるリードフレームのステージ部を所定数にス
テージ分割して半導体素子搭載面の裏面をパッケージよ
り表出させることにより、電気的な接続長を短縮させて
インダクタンス成分を減少させることができ、電気的特
性の改善を図ることができる。

【０１００】また、ステージ部の分割された所定領域に
内部リードを直接接続することにより、当該部分の電気
的な接続を省略することができ、さらなるインダクタン
ス低減による電気的特性の改善を図ることができる。

【０１０１】また、パッケージより表出したステージ部
の裏面に放熱部材が設けられることにより、半導体素子
からの発熱が容易に放出されて電気的特性の改善を図る
ことができる。

【０１０２】パッケージより表出したステージ部の裏面
に所定数のバンプ電極が設けられることにより、外部リ
ードを介することなく当該分割された領域を回路基板に
接続されてインダクタンス成分が減少され、電源ノイズ
等の低減されて電気的特性の改善を図ることができる。

【０１０３】また、リードフレームのステージ部が溝に
より例えば電源層、接地層の役割で所定数分割されるよ
うにステージ分割されることにより、半導体製造工程を
簡易にステージ部が分割可能となり、コスト高を防止す
ることができると共に、半導体素子や内部リードとの接
続長を短縮させ、電気的特性を改善させることができ
る。

【０１０４】また、ステージ部が分割されたリードフレ
ームを用いて半導体素子の搭載、電気的接続、パッケー
ジング等が行われ、従来の製造工程とほぼ同一の工程で
半導体製造が可能となってコストが低減されると共に、
ステージ部との接続長を短縮させて電気的特性を改善さ
せることができる。

【０１０５】また、基板を所定段に分割してそれぞれ金
属膜を形成し、搭載される半導体素子とリードフレーム
の内部リードと電気的接続させることにより、金属膜の
形状によるインダクタンスの増加を防止することがで
き、特性の改善を図ることができる。

【図面の簡単な説明】

【図１】本発明の第１実施例の構成図である。

【図２】第１実施例の製造説明図である。

【図３】本発明の第２実施例の断面構成図である。

【図４】第２実施例の製造説明図である。

【図５】本発明の第３実施例の断面構成図である。

【図６】第３実施例の製造説明図である。

【図７】本発明の第４実施例の断面構成図である。

【図８】本発明の第５実施例の断面構成図である。

【図９】図８のリードフレームの製造説明図である。

【図１０】本発明の第６実施例の断面構成図である。

【図１１】本発明の第７実施例の断面構成図である。

【図１２】図１１のリードフレームの製造説明図であ
る。

【図１３】本発明の第８実施例の断面構成図である。

【図１４】本発明の第９実施例の断面構成図である。

【図１５】従来の半導体装置の構成図である。

【図１６】従来の多層フレーム構造の説明図である。

【図１７】従来のセラミックパッケージの断面図であ
る。

【符号の説明】

５１_A〜５１_G，７１，７１_B 半導体装置５２，７７リードフレーム５２_A ステージ部フレーム５２_B リード部フレーム５３ステージ部５３ａ第１のエリア５３ｂ第２のエリア５３ｃ第３のエリア５３ｄ溝５４，７４半導体素子５７リード部５７ａ，７７ａ内部リード５７ｂ，７７ｂ外部リード５８，７８ａ〜７８ｅワイヤ５９パッケージ６０バンプ電極６２放熱板６３絶縁接着テープ７２基板７３ａ，７３ｂ金属膜７６低融点ガラス７９キャップ

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 23/28 Ｂ 8617−4ＭＺ 8617−4ＭＪ 8617−4ＭＡ 8617−4Ｍ (72)発明者迫田英治神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者西郷幸生鹿児島県薩摩郡入来町副田5950番地株式会社九州富士通エレクトロニクス内 (72)発明者宮地直己鹿児島県薩摩郡入来町副田5950番地株式会社九州富士通エレクトロニクス内 (72)発明者薗陸郎神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者山口一郎神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者池元義彦神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者早川美智雄神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者久保田義浩神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者浜野寿夫神奈川県川崎市中原区上小田中1015番地富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】リードフレーム（５２）のステージ部
（５３）上に半導体素子（５４）が搭載され、前記ステ
ージ部（５３）周辺に配置されたリード部（５７）の所
定数の内部リード（５７ａ）と電気的接続が行われて、
樹脂モールドされたパッケージ（５７）に所定数の外部
リード（５７ｂ）を表面延出させて内設される半導体装
置において、前記ステージ部（５３）が少なくとも前記半導体素子
（５４）の搭載領域（５３ａ）を有して所定役割の所定
数の領域にステージ分割され、前記半導体素子（５４）
及び所定の領域（５３ｂ，５３ｃ）と所定の前記内部リ
ード（５７ａ）とが電気的に接続されると共に、分割さ
れた前記ステージ部の前記半導体素子（５４）搭載面の
裏面を前記パッケージ（５９）より表出させることを特
徴とする半導体装置。
【請求項２】前記リードフレーム（５２）の前記ステ
ージ分割されるステージ部（５３）及び前記リード部
（５７）が一体的であることを特徴とする請求項１記載
の半導体装置。
【請求項３】前記リードフレーム（５２）は、前記ス
テージ分割されるステージ部（５３）が形成されたステ
ージ部フレーム（５２_A）と、所定の前記リード部（５
７）が形成された所定数のリード部フレーム（５３_B）
とを重ねた構造であることを特徴とする請求項１記載の
半導体装置。
【請求項４】前記ステージ部（５３）の分割された前
記領域（５３ａ〜５３ｃ）のうち、前記半導体素子の搭
載領域（５３ａ）以外の何れかの領域（５３ｃ）が所定
数に領域分割（５３_C1〜５３_C8）されることを特徴とす
る請求項３記載の半導体装置。
【請求項５】前記領域分割された所定部分に、所定の
前記内部リード（５７ａ）が直接接続されることを特徴
とする請求項４記載の半導体装置。
【請求項６】前記外部リード（５７ｂ）の表面に保護
部材が形成されていることを特徴とする請求項１〜５の
何れか一項に記載の半導体装置。
【請求項７】前記パッケージ（５９）より表出した前
記ステージ部（５３）の裏面に放熱部材（６２）が設け
られることを特徴とする請求項１〜６の何れか一項に記
載の半導体装置。
【請求項８】前記パッケージ（５９）より表出した前
記ステージ部（５３）の裏面に所定数のバンプ電極（６
０）が設けられることを特徴とする請求項１〜６の何れ
か一項に記載の半導体装置。
【請求項９】前記ステージ分割された前記半導体素子
（５４）搭載領域（５３ａ）が所定数に分割（５３_a1，
５３_a2）されていることを特徴とする請求項１〜８の何
れか一項に記載の半導体装置。
【請求項１０】半導体素子（５４）が搭載されるステ
ージ部（５３）と、前記ステージ部（５３）周辺に配置
されて前記半導体素子（５４）に電気的接続される内部
リード部（５７ａ），及びパッケージ（５９）より表面
延出される外部リード（５７ｂ）が所定数形成されたリ
ード部（５７）とで構成されるリードフレームにおい
て、前記ステージ部（５３）は、少なくとも前記半導体素子
（５４）の搭載領域（５３ａ）を有して所定役割の所定
数の領域（５３ａ〜５３ｃ）をステージ分割する溝（５
３ｄ）が前記半導体素子（５４）搭載面側に形成される
ことを特徴とするリードフレーム。
【請求項１１】前記ステージ分割されるステージ部
（５３）及び前記リード部（５７）が一体的であること
を特徴とする請求項１０記載のリードフレーム。
【請求項１２】前記ステージ分割されるステージ部
（５３）が形成されたステージ部フレーム（５２_A）
と、所定の前記リード部（５７）が形成された所定数の
リード部フレーム（５２_B）とを重ねた構造であること
を特徴とする請求項１０記載のリードフレーム。
【請求項１３】前記ステージ部（５３）の分割された
領域のうち、前記半導体素子の搭載領域（５３ａ）以外
の何れかの領域（５３ｃ）が溝又はスリットにより所定
数に領域分割（５３_C1〜５３_C8）されることを特徴とす
る請求項１２記載の半導体装置。
【請求項１４】前記領域分割部分（５３_C1〜５３_C8）
と前記リード部（５７）の内部リード（５７ａ）が絶縁
接着部材（６３）により固定されることを特徴とする請
求項１２又は１３記載のリードフレーム。
【請求項１５】前記領域分割された所定部分（５３_C1
〜５３_C8）に、折曲された所定の前記内部リード（５７
ａ）が直接接続されていることを特徴とする請求項１２
〜１４の何れか一項に記載のリードフレーム。
【請求項１６】前記外部リード（５７ｂ）の表面に保
護部材が形成されることを特徴とする請求項１０〜１５
の何れか一項に記載のリードフレーム。
【請求項１７】前記ステージ分割された前記半導体素
子（５４）搭載領域（５３ａ）が搭載面に形成される溝
（５３ｅ）により所定数に分割（５３_a1，５３_a2）され
ることを特徴とする請求項１〜１６の何れか一項に記載
の半導体装置。
【請求項１８】前記請求項１０〜１７の何れか一項に
記載のリードフレームにおける前記ステージ分割された
所定領域（５３ａ）に半導体素子（５４）を搭載する工
程と、前記半導体素子（５４）と前記リードフレーム（５２）
の所定の内部リード（５７ａ）との電気的接続を行うと
共に、前記ステージ分割された所定領域と所定の内部リ
ード（５７ａ）との電気的接続を行い、樹脂モールドに
より前記リードフレーム（５２）の外部リード（５７）
を表面延出させてパッケージ（５９）を形成する工程
と、前記ステージ部（５３）の前記半導体素子（５４）搭載
面の裏面側を除去して前記ステージ分割された領域間を
分離し、表出させる工程と、前記外部リード（５７ｂ）上に外装部材を形成して、所
定形状に加工する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項１９】前記表出された所定の領域（５３ａ〜
５３ｃ）にバンプ電極（５０）を形成する工程を含むこ
とを特徴とする請求項１８記載の半導体装置の製造方
法。
【請求項２０】前記表出された所定の領域（５３ａ〜
５３ｃ）に放熱部材（６２）を設ける工程を含むことを
特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２１】基板（７２）上に半導体素子（７４）
が搭載され、前記半導体素子（７４）の周辺に配置され
るリードフレーム（７７）の内部リード（７７ａ）と電
気的接続が行われ、蓋部（７９）によりガラス封止され
る半導体装置において、前記基板（７２）を所定段に分割して各段に所定役割の
金属膜（７３ａ〜７３ｃ）がそれぞれ形成され、所定の
分割段上に搭載する前記半導体素子（７４）及び前記内
部リード（７７ａ）と前記所定の金属膜とが電気的接続
されていることを特徴とする半導体装置。
【請求項２２】前記内部リード（７７ａ）のうち、前
記電気的接続を行う部分及び前記ガラス封止される部分
の両面に、所定の金属膜が形成されていることを特徴と
する請求項２１記載の半導体装置。
【請求項２３】前記基板（７２）上のそれぞれの金属
膜と前記内部リードとの電気的接続は、複数本のワイヤ
（７８ａ〜７８ｅ）又は前記複数本のワイヤ（７８ａ〜
７８ｅ）に相当する太さの太ワイヤにより行われること
を特徴とする請求項２１記載又は２２記載の半導体装
置。