JP2560630B2 - 半導体パッケージ - Google Patents
半導体パッケージInfo
- Publication number
- JP2560630B2 JP2560630B2 JP31869493A JP31869493A JP2560630B2 JP 2560630 B2 JP2560630 B2 JP 2560630B2 JP 31869493 A JP31869493 A JP 31869493A JP 31869493 A JP31869493 A JP 31869493A JP 2560630 B2 JP2560630 B2 JP 2560630B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- metallized
- semiconductor chip
- semiconductor package
- metallization
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
Landscapes
- Die Bonding (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体パッケージに係わ
り、特に半導体装置の組立工程におけるダイボンド時の
ソルダー流れを遮断する構造を備えた半導体パッケージ
に関する。
り、特に半導体装置の組立工程におけるダイボンド時の
ソルダー流れを遮断する構造を備えた半導体パッケージ
に関する。
【０００２】
【従来の技術】この種の半導体パッケージは、半導体チ
ップの裏面電極を外部に引き出すために、半導体チップ
搭載部（ダイボンド部）に近接した部分に対してワイヤ
ボンドを行なう場合は、半導体チップを搭載する第２メ
タライズ層をニッケル（Ｎｉ）メッキおよび金（Ａｕ）
メッキを介して半導体チップ接着用ソルダーにより半導
体チップを接着していた。
ップの裏面電極を外部に引き出すために、半導体チップ
搭載部（ダイボンド部）に近接した部分に対してワイヤ
ボンドを行なう場合は、半導体チップを搭載する第２メ
タライズ層をニッケル（Ｎｉ）メッキおよび金（Ａｕ）
メッキを介して半導体チップ接着用ソルダーにより半導
体チップを接着していた。
【０００３】その場合、半導体チップ接着用ソルダーが
半導体チップ周辺に流れ、ワイヤボンドエリアまで流れ
てしまうことがあった。
半導体チップ周辺に流れ、ワイヤボンドエリアまで流れ
てしまうことがあった。
【０００４】そのため、半導体チップの裏面電極の外部
引き出し用のワイヤボンドはソルダー流れの上に接着せ
ざるを得なかった。このようなワイヤボンドは、接着力
が極めて弱く、使用中にワイヤが剥離して接続不良とな
ることがあった。
引き出し用のワイヤボンドはソルダー流れの上に接着せ
ざるを得なかった。このようなワイヤボンドは、接着力
が極めて弱く、使用中にワイヤが剥離して接続不良とな
ることがあった。
【０００５】その対策としての従来技術の一例が特開平
３−２４８５４１に記載されている。同公報記載の半導
体パッケージの主要部を本発明と対比し易くして図示し
た平面図の図３および断面図の図４を参照すると、半導
体チップ接着用のソルダー流れを阻止するために、セラ
ミック基板１の所定のエリアにモリブデン−マンガン
（Ｍｏ−Ｍｎ）またはタングステン（Ｗ）によるメタラ
イズ層２を印刷し、焼結形成した後で、さらに所定部に
セラミックまたはガラス層１０を印刷し、焼結形成す
る。
３−２４８５４１に記載されている。同公報記載の半導
体パッケージの主要部を本発明と対比し易くして図示し
た平面図の図３および断面図の図４を参照すると、半導
体チップ接着用のソルダー流れを阻止するために、セラ
ミック基板１の所定のエリアにモリブデン−マンガン
（Ｍｏ−Ｍｎ）またはタングステン（Ｗ）によるメタラ
イズ層２を印刷し、焼結形成した後で、さらに所定部に
セラミックまたはガラス層１０を印刷し、焼結形成す
る。
【０００６】その後Ｎｉメッキ５、Ａｕメッキ６を施
し、メッキ層を分断することによりセラミックまたはガ
ラス層１０が半導体チップ接着用のソルダー９の流れを
防止する防止壁となるように構成されていた。
し、メッキ層を分断することによりセラミックまたはガ
ラス層１０が半導体チップ接着用のソルダー９の流れを
防止する防止壁となるように構成されていた。
【０００７】
【発明が解決しようとする課題】前述した従来の半導体
パッケージでは、半導体素子の動作時の電流が電気抵抗
の小さいＡｕメッキ層を流れる。このとき、メッキ層が
セラミックまたはガラス層１０により分断されているた
め、電流の経路は外周部および抵抗の大きいメタライズ
層２を流れ、インダクタンスの増加により高周波特性の
低下を招来するという欠点があった。
パッケージでは、半導体素子の動作時の電流が電気抵抗
の小さいＡｕメッキ層を流れる。このとき、メッキ層が
セラミックまたはガラス層１０により分断されているた
め、電流の経路は外周部および抵抗の大きいメタライズ
層２を流れ、インダクタンスの増加により高周波特性の
低下を招来するという欠点があった。
【０００８】本発明の目的は、上述の欠点に鑑みなされ
たものであり、ダイボンド部に近接した部分にワイヤボ
ンドを行なう場合、ワイヤボンドエリヤへの半導体チッ
プ接着用のソルダーの流れを防止するダイボンド部およ
びワイヤボンド部が連続して形成された段差を設け、こ
れらダイボンド部およびワイヤボンド部とも全面にＮｉ
メッキおよびＡｕメッキを形成することで高周波特性の
良好な半導体パッケージを提供することにある。
たものであり、ダイボンド部に近接した部分にワイヤボ
ンドを行なう場合、ワイヤボンドエリヤへの半導体チッ
プ接着用のソルダーの流れを防止するダイボンド部およ
びワイヤボンド部が連続して形成された段差を設け、こ
れらダイボンド部およびワイヤボンド部とも全面にＮｉ
メッキおよびＡｕメッキを形成することで高周波特性の
良好な半導体パッケージを提供することにある。
【０００９】
【課題を解決するための手段】本発明の半導体パッケー
ジは、セラミック基板と、前記セラミック基板上に形成
されかつ半導体チップが搭載されるダイボンドエリアお
よび入出力配線が接続されるワイヤボンドエリアが連続
したメタライズ層を有し、前記ワイヤボンドエリアのメ
タライズ層が多層形成され、前記半導体チップの搭載時
にダイボンド用ソルダの流動を阻止するメタライズ段差
が前記ダイボンドエリア上に設けられたことを特徴とす
る。
ジは、セラミック基板と、前記セラミック基板上に形成
されかつ半導体チップが搭載されるダイボンドエリアお
よび入出力配線が接続されるワイヤボンドエリアが連続
したメタライズ層を有し、前記ワイヤボンドエリアのメ
タライズ層が多層形成され、前記半導体チップの搭載時
にダイボンド用ソルダの流動を阻止するメタライズ段差
が前記ダイボンドエリア上に設けられたことを特徴とす
る。
【００１０】また、前記メタライズ段差が、前記ダイボ
ンドエリヤ用の第１の第１層メタライズ層に連続した前
記ワイヤボンドエリア用のメタライズ層上に、第２層メ
タライズ層として形成されたことを特徴とする。
ンドエリヤ用の第１の第１層メタライズ層に連続した前
記ワイヤボンドエリア用のメタライズ層上に、第２層メ
タライズ層として形成されたことを特徴とする。
【００１１】さらに、前記第１の第１層メタライズ層と
この層から分離されその周辺部に配設されたワイヤボン
ドエリヤ用の第２の第１層メタライズ層と前記第２層メ
タライズ層とのそれぞれの上面にはＮｉメッキおよびＡ
ｕメッキが施されたことを特徴とする。
この層から分離されその周辺部に配設されたワイヤボン
ドエリヤ用の第２の第１層メタライズ層と前記第２層メ
タライズ層とのそれぞれの上面にはＮｉメッキおよびＡ
ｕメッキが施されたことを特徴とする。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
ながら説明する。
ながら説明する。
【００１３】図１は本発明の一実施例を示す半導体パッ
ケージの主要部の平面図であり、図２は図１で示した半
導体パッケージの断面図である。
ケージの主要部の平面図であり、図２は図１で示した半
導体パッケージの断面図である。
【００１４】図１および図２を併せて参照すると、この
半導体パッケージは、セラミック基板１の上にはＭｏ−
ＭｎまたはＷからなる第１層メタライズ層２ａ，２ｂ，
２ｃが形成され、これら第１層メタライズ層２ａ，２
ｂ，２ｃの上面には下地処理としてＮｉメッキ５および
Ａｕメッキ６が施されており、その上に信号線入出力用
のワイヤ（金属細線）７が設けられ半導体チップ８のボ
ンデングパッド（不図示）と第１層メタライズ層２ｂお
よび２ｃとが電気的に接続されている。
半導体パッケージは、セラミック基板１の上にはＭｏ−
ＭｎまたはＷからなる第１層メタライズ層２ａ，２ｂ，
２ｃが形成され、これら第１層メタライズ層２ａ，２
ｂ，２ｃの上面には下地処理としてＮｉメッキ５および
Ａｕメッキ６が施されており、その上に信号線入出力用
のワイヤ（金属細線）７が設けられ半導体チップ８のボ
ンデングパッド（不図示）と第１層メタライズ層２ｂお
よび２ｃとが電気的に接続されている。
【００１５】また、半導体チップを搭載する層として第
１層メタライズ層２ａ，２ｂ，２ｃに囲まれるエリヤに
第１層メタライズ層２が形成され、この第１層メタライ
ズ層２の上に、更に第２層メタライズ層３が形成されて
いる。この第２層メタライズ層３がダイボンド用ソルダ
の流動を阻止するメタライズ段差４となる。
１層メタライズ層２ａ，２ｂ，２ｃに囲まれるエリヤに
第１層メタライズ層２が形成され、この第１層メタライ
ズ層２の上に、更に第２層メタライズ層３が形成されて
いる。この第２層メタライズ層３がダイボンド用ソルダ
の流動を阻止するメタライズ段差４となる。
【００１６】これらの、半導体チップ８を搭載する第１
層メタライズ層２および第２層メタライズ層３も、その
上面には下地処理としてＮｉメッキ５およびＡｕメッキ
６が施されており、第２層メタライズ層３の上に信号線
入出力用のワイヤ（金属細線）が設けられて第１層メタ
ライズ層２ａとの間をワイヤ７で接続されている。
層メタライズ層２および第２層メタライズ層３も、その
上面には下地処理としてＮｉメッキ５およびＡｕメッキ
６が施されており、第２層メタライズ層３の上に信号線
入出力用のワイヤ（金属細線）が設けられて第１層メタ
ライズ層２ａとの間をワイヤ７で接続されている。
【００１７】上述したダイボンドエリヤ上の半導体チッ
プ接着用ソルダ９の流動を阻止するメタライズ段差４
は、半導体チップ８を搭載する第１層メタライズ層２よ
りも第２層メタライズ層３の厚さだけ高くなっているの
で、ダイボンド用ソルダ９は第１メタライズ層２ｂ側に
流れ出ることはない。
プ接着用ソルダ９の流動を阻止するメタライズ段差４
は、半導体チップ８を搭載する第１層メタライズ層２よ
りも第２層メタライズ層３の厚さだけ高くなっているの
で、ダイボンド用ソルダ９は第１メタライズ層２ｂ側に
流れ出ることはない。
【００１８】この半導体パッケージの製造は、セラミッ
クをメタライズして所定のパターンでＭｏ−Ｍｎまたは
Ｗからなる第１層メタライズ層２，２ａ，２ｂ，２ｃを
１０〜２０ミクロンの厚さで印刷し、仮焼結して形成し
た後、この第１層メタライズ層２上であってワイヤボン
ドエリヤにのみ第２層メタライズ層３を１０〜２０ミク
ロンの厚さで印刷し、第１層および第２層のメタライズ
の焼結を行ってメタライズ段差４を形成する。
クをメタライズして所定のパターンでＭｏ−Ｍｎまたは
Ｗからなる第１層メタライズ層２，２ａ，２ｂ，２ｃを
１０〜２０ミクロンの厚さで印刷し、仮焼結して形成し
た後、この第１層メタライズ層２上であってワイヤボン
ドエリヤにのみ第２層メタライズ層３を１０〜２０ミク
ロンの厚さで印刷し、第１層および第２層のメタライズ
の焼結を行ってメタライズ段差４を形成する。
【００１９】次に、第１層メタライズ層２，２ａ，２
ｂ，２ｃの上に下地処理として３〜８ミクロンのＮｉメ
ッキ５および２〜３ミクロンのＡｕメッキ６を形成す
る。
ｂ，２ｃの上に下地処理として３〜８ミクロンのＮｉメ
ッキ５および２〜３ミクロンのＡｕメッキ６を形成す
る。
【００２０】この半導体パッケージの第１層メタライズ
層２の上に半導体チップ８が半導体チップ接着用のソル
ダによって接着されて搭載される。この段階でダイボン
ド用ソルダ９の流動がおこるがメタライズ段差４によっ
て堰とめられ、第１層メタライズ層２ｂ側への流れが防
止される。
層２の上に半導体チップ８が半導体チップ接着用のソル
ダによって接着されて搭載される。この段階でダイボン
ド用ソルダ９の流動がおこるがメタライズ段差４によっ
て堰とめられ、第１層メタライズ層２ｂ側への流れが防
止される。
【００２１】半導体チップが接着された後、半導体チッ
プのボンディングパッドと第１層メタライズ層２ｂおよ
び２ｃとの間、および第１層メタライズ層２ａと第２層
メタライズ層３との間に信号線入出力用のワイヤがそれ
ぞれ配設された後、これら全体を封止して半導体パッケ
ージの組立工程が完成する。
プのボンディングパッドと第１層メタライズ層２ｂおよ
び２ｃとの間、および第１層メタライズ層２ａと第２層
メタライズ層３との間に信号線入出力用のワイヤがそれ
ぞれ配設された後、これら全体を封止して半導体パッケ
ージの組立工程が完成する。
【００２２】以上説明したように、メタライズ段差４を
形成したことにより、半導体チップ８が半導体チップ接
着用のソルダによって接着される際に第１層メタライズ
層２ｂ側へのソルダの流れが防止され、半導体チップの
裏面電極の外部引き出し用のワイヤボンドは従来のよう
にソルダー流れの上に接着することが無くなり、さらに
半導体素子の電流は電気抵抗の少ないＡｕメッキ層を分
断されることなく流れるのでインダクタンスは小さく、
高周波特性の低下を招来することはない。
形成したことにより、半導体チップ８が半導体チップ接
着用のソルダによって接着される際に第１層メタライズ
層２ｂ側へのソルダの流れが防止され、半導体チップの
裏面電極の外部引き出し用のワイヤボンドは従来のよう
にソルダー流れの上に接着することが無くなり、さらに
半導体素子の電流は電気抵抗の少ないＡｕメッキ層を分
断されることなく流れるのでインダクタンスは小さく、
高周波特性の低下を招来することはない。
【００２３】なお、段差を更に大きく形成するために、
上述した第２層メタライズ層の上に第３層および第４層
の多層のメタライズ印刷形成も可能である。
上述した第２層メタライズ層の上に第３層および第４層
の多層のメタライズ印刷形成も可能である。
【００２４】
【発明の効果】以上説明したように本発明の半導体パッ
ケージは、ワイヤボンドエリアのみに選択的にメタライ
ズ層を多層印刷し、段差を設けた後に、メタライズ層の
全面にＮｉメッキおよびＡｕメッキを施した構造を有し
ているので、半導体チップ接着用のソルダーが流れて広
がるのをメタライズ層の段差により堰とめることができ
る。
ケージは、ワイヤボンドエリアのみに選択的にメタライ
ズ層を多層印刷し、段差を設けた後に、メタライズ層の
全面にＮｉメッキおよびＡｕメッキを施した構造を有し
ているので、半導体チップ接着用のソルダーが流れて広
がるのをメタライズ層の段差により堰とめることができ
る。
【００２５】さらに、Ａｕメッキはワイヤボンドエリ
ヤ、半導体搭載用のダイボンドエリヤおよび段差の各メ
タライズ層全面に施されているので、入出力配線を外部
に引き出したときに半導体チップ裏面電極から流れ出る
電流経路は、抵抗の小さいＡｕメッキ層の最短経路を通
ることになり、インダクタンスの増加もなく高周波特性
の良好な半導体パッケージを得ることが可能である。
ヤ、半導体搭載用のダイボンドエリヤおよび段差の各メ
タライズ層全面に施されているので、入出力配線を外部
に引き出したときに半導体チップ裏面電極から流れ出る
電流経路は、抵抗の小さいＡｕメッキ層の最短経路を通
ることになり、インダクタンスの増加もなく高周波特性
の良好な半導体パッケージを得ることが可能である。
【図１】本発明の一実施例を示す半導体パッケージ主要
部の平面図である。
部の平面図である。
【図２】図１に示した半導体パッケージの断面図であ
る。
る。
【図３】従来の半導体パッケージ主要部の平面図であ
る。
る。
【図４】図３に示した半導体パッケージの断面図であ
る。
る。
１ セラミック基板 ２，２ａ，２ｂ，２ｃ 第１層メタライズ層 ３ 第２層メタライズ層 ４ 段差 ５ Ｎｉメッキ ６ Ａｕメッキ ７ ワイヤ（金属配線） ８ 半導体チップ ９ 半導体チップ接着用のソルダー １０ セラミックまたはガラス層
Claims (3)
- 【請求項１】 セラミック基板と、前記セラミック基板
上に形成されかつ半導体チップが搭載されるダイボンド
エリアおよび入出力配線が接続されるワイヤボンドエリ
アが連続したメタライズ層を有し、前記ワイヤボンドエ
リアのメタライズ層が多層形成され、前記半導体チップ
の搭載時にダイボンド用ソルダの流動を阻止するメタラ
イズ段差が前記ダイボンドエリア上に設けられたことを
特徴とする半導体パッケージ。 - 【請求項２】 前記メタライズ段差が、前記ダイボンド
エリヤ用の第１の第１層メタライズ層に連続した前記ワ
イヤボンドエリア用のメタライズ層上に、第２層メタラ
イズ層として形成されたことを特徴とする請求項１記載
の半導体パッケージ。 - 【請求項３】 前記第１の第１層メタライズ層とこの層
から分離されその周辺部に配設されたワイヤボンドエリ
ヤ用の第２の第１層メタライズ層と前記第２層メタライ
ズ層とのそれぞれの上面にはＮｉメッキおよびＡｕメッ
キが施されたことを特徴とする請求項１記載の半導体パ
ッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31869493A JP2560630B2 (ja) | 1993-12-17 | 1993-12-17 | 半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31869493A JP2560630B2 (ja) | 1993-12-17 | 1993-12-17 | 半導体パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07176545A JPH07176545A (ja) | 1995-07-14 |
| JP2560630B2 true JP2560630B2 (ja) | 1996-12-04 |
Family
ID=18101971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31869493A Expired - Lifetime JP2560630B2 (ja) | 1993-12-17 | 1993-12-17 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2560630B2 (ja) |
-
1993
- 1993-12-17 JP JP31869493A patent/JP2560630B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07176545A (ja) | 1995-07-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5032895A (en) | Semiconductor device and method of producing the same | |
| JP2546195B2 (ja) | 樹脂封止型半導体装置 | |
| JPH1041434A (ja) | 半導体装置およびその製造方法 | |
| KR100411862B1 (ko) | 배선기판 및 반도체장치 | |
| JP3402086B2 (ja) | 半導体装置およびその製造方法 | |
| JP3648585B2 (ja) | 半導体装置及びその製造方法 | |
| JP2904123B2 (ja) | 多層フィルムキャリアの製造方法 | |
| JPH07231069A (ja) | 半導体装置及びその製造方法及びこれに使用されるリードフレーム | |
| JP2005277355A (ja) | 回路装置 | |
| JP2560630B2 (ja) | 半導体パッケージ | |
| US20190206785A1 (en) | Electronic devices with bond pads formed on a molybdenum layer | |
| JP2702455B2 (ja) | ピングリッドアレイ型半導体装置 | |
| JP3463790B2 (ja) | 配線基板 | |
| JPH07221101A (ja) | 半導体ウエハ上への突起電極形成方法 | |
| JP3036291B2 (ja) | 半導体装置の実装構造 | |
| JPH07130900A (ja) | 半導体装置 | |
| JP2917932B2 (ja) | 半導体パッケージ | |
| JPS58197861A (ja) | セラミック基板 | |
| US7019409B2 (en) | Circuit device | |
| JP2555993B2 (ja) | 半導体装置 | |
| JPH0496257A (ja) | ピングリッドアレイ形半導体集積回路装置 | |
| JPH04322435A (ja) | 半導体装置およびその製造方法 | |
| JPH0424929A (ja) | セラミックパッケージ | |
| JPH0738049A (ja) | 複合リードフレーム | |
| JPH09252020A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960723 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080919 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080919 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090919 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090919 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100919 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100919 Year of fee payment: 14 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100919 Year of fee payment: 14 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110919 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110919 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120919 Year of fee payment: 16 |