JPH07221101A - 半導体ウエハ上への突起電極形成方法 - Google Patents

半導体ウエハ上への突起電極形成方法

Info

Publication number
JPH07221101A
JPH07221101A JP1082294A JP1082294A JPH07221101A JP H07221101 A JPH07221101 A JP H07221101A JP 1082294 A JP1082294 A JP 1082294A JP 1082294 A JP1082294 A JP 1082294A JP H07221101 A JPH07221101 A JP H07221101A
Authority
JP
Japan
Prior art keywords
forming
semiconductor wafer
electrode
electrode pad
dicing region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1082294A
Other languages
English (en)
Inventor
Toru Kawanobe
徹 川野辺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Renesas Eastern Japan Semiconductor Inc
Original Assignee
Hitachi Tokyo Electronics Co Ltd
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Tokyo Electronics Co Ltd, Hitachi Ltd filed Critical Hitachi Tokyo Electronics Co Ltd
Priority to JP1082294A priority Critical patent/JPH07221101A/ja
Publication of JPH07221101A publication Critical patent/JPH07221101A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 (修正有) 【目的】半導体集積回路装置の製造技術に関し、特にT
AB方式におけるウエハ上の突起(バンプ)電極形成に
適用して、その生産性、信頼性を向上させ、さらにコス
トを低減させる突起電極形成方法を提供する。 【構成】半導体ウエハ上の半導体集積回路素子の最上部
の配線層として、アルミニウム合金10と銅(又は、ニ
ッケル)9の積層配線層を形成し、この積層配線層を形
成するときに、複数の外部引出電極パッド部2それぞれ
から半導体ウエハのダイシング領域12上に延在する引
出配線を同時に形成し、それらをダイシング領域12上
で接続して共通通電部4とする。電気めっきによる突起
電極8形成はこのダイシング領域12上の共通通電部4
を用いて行ない、突起電極8形成後は上記共通通電部4
をエッチング除去する。 【効果】従来方法では不可欠であったバリアメタルが不
要となるために材料費が低減され、工程数も減少する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体集積回路装置の
製造方法に関し、特にTAB(Tape-Automated-Bonding)
方式におけるウエハ上の突起電極の形成に適用して有効
な技術に関するものである。
【0002】
【従来の技術】従来のTAB用突起電極形成技術につい
ては、例えば、1990年6月13日株式会社工業調査
会発行の『TAB技術入門』第75頁下から5行目〜第
81頁下から3行目にかけて記載されている。
【0003】その概要は、通常の半導体ウエハ上への半
導体集積回路形成方法で外部引出電極パッド形成後、半
導体ウエハ全面にバリアメタルを被着する、このメタル
層は突起(バンプ)電極形成のための電気めっき時に通
電部としても使用する。そして、前記外部引出電極パッ
ド上に電気めっきで突起(バンプ)電極を形成し、その
後この突起電極以外のバリアメタルはエッチング除去す
るというものである。
【0004】この突起電極形成の具体的方法として『T
AB技術入門』第79頁の図5.3に3つの方法が示され
ているが、第80頁に記載されているように3つの方法
それぞれに問題点がある。その問題点は半導体ウエハ全
面に被着したバリアメタルを電気めっき時の通電部とし
て用いるために生じるものである。そこで、このバリア
メタルを通電部として用いない方法として、特開昭63
−124552号公報に記載されている方法が考えられ
た。これはバリアメタルの代わりに、選択的にスクライ
ブエリア上に形成した最上アルミ配線層を突起(バン
プ)電極形成時の通電部として用いるものである。これ
によって、前記した問題点は生じなくなる。
【0005】
【発明が解決しようとする課題】 しかし、この方法
は高価なポリイミド膜を使用したり、バリアメタルをリ
フトオフ法でウエハ全面に被着したりする(バリアメタ
ルにはAlとの密着性を保証するためPt/Ti、Au
/Ni/Cr等の多層膜が必要で材料費が高い)ため材
料費が高く、かつ工程が複雑になる。さらに、リフトオ
フ法で形成されるバリアメタル周辺は下地のAlが露出
されるため、Auバンプを囲む絶縁膜、ポリイミド膜と
Auバンプの界面は良好には接着していない。そのた
め、この界面にAuめっき液、エッチング液が残った
り、界面から水分が入り込み上記露出したAlが腐食す
る心配があり、信頼性にも問題がある。
【0006】そこで本発明は、上記問題点を解決し、信
頼性を向上させ、さらにコスト低減ができるTAB方式
の突起電極形成方法を提供することを目的とする。
【0007】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【0008】すなわち、半導体ウエハ上の半導体集積回
路素子の最上部の配線層として、アルミニウム合金層ま
たはアルミニウム合金と銅の積層配線層を形成し、この
最上部の配線層を形成するときに、複数の電極パッド部
それぞれからウエハのダイシング領域上に延在する引出
配線を形成し、それらをダイシング領域上で接続して共
通通電部とする。電気めっきによる突起電極形成はこの
ダイシング領域上の共通通電部を用いて行なわれ、突起
電極形成後、上記共通通電部はエッチング除去する。
【0009】
【作用】上記した手段によれば、最上部配線層に直接金
やはんだの電極を形成できるため、バリアメタルが不要
となり、また、ダイシング領域に共通通電部を作ったこ
とでバリアメタルを通電部として用いる事も不要とな
る。そのため、バリアメタルの全面被着やエッチング除
去工程が無くなる。また、バリアメタルのエッチング除
去工程によって発生するサイドエッチ等の問題も解決す
る。
【0010】その結果、材料費や工程数の低減によるコ
スト低減及び信頼性の向上を達成することができる。
【0011】
【実施例1】図1、図2(a)〜(e)は本発明をTA
B用突起電極形成方法に適用した場合の一実施例を示
す。
【0012】図1は、突起電極が形成される前の半導体
ウエハの一部平面図である。図2(a)〜(e)は、上
記図1のA−A’断面構造を突起電極の形成工程に沿っ
て示した図である。
【0013】図1において点線で示されるダイシング領
域12によって分割される4つの領域20、21、2
2、23、それぞれにダイシング領域12に沿って複数
の外部引出電極パッド部2が形成されている。これら複
数の外部引出電極パッド部2それぞれから半導体ウエハ
上に形成された半導体回路素子(図示せず)に延在し、
かつ接続する配線路30が4つの領域20、21、2
2、23それぞれに形成されている。(これらは半導体
素子回路の最上部の配線層である。) そして、複数の外部引出電極パッド部2それぞれから引
出配線部3がダイシング領域12まで引き出され、ダイ
シング領域12に形成された電気めっきのための共通通
電部4に接続している。
【0014】上記複数の外部引出電極パッド部2、引出
配線部3、共通通電部4それぞれは同一工程で形成する
ことができる。これら複数の外部引出電極パッド部2、
引出配線3、共通通電部4は、アルミニウム合金と銅
(又は、ニッケル)を同一真空中で連続して形成し、ア
ルミニウム合金と銅(又は、ニッケル)の積層配線層と
するものである。
【0015】次に、このような半導体ウエハ上に複数の
突起電極を形成する方法を図2(a)〜(e)の断面図
を基に説明する。最初に、図2(a)に示すように、シ
リコンなどから成る半導体基板6上に酸化膜7を介して
形成されたアルミニウム合金10と銅(又は、ニッケ
ル)9の積層配線上及び酸化膜7上に絶縁膜5を形成
し、この絶縁膜5を選択的に除去して、外部引出電極パ
ッド部2とダイシング領域12を窓開けする。
【0016】図1の説明時にも述べたように、外部引出
電極パッド部2、ダイシング領域12及びそれらを接続
する引出配線部3は同一工程で形成されるもので、アル
ミニウム合金10と銅(又は、ニッケル)9を同一真空
チャンバ−中で連続して形成するものである。
【0017】次に、図2(b)に示すように、ホトレジ
スト膜11を上記絶縁膜5、外部電極パッド部2、ダイ
シング領域12上に形成し、ダイシング領域12を覆
い、外部引出電極パッド部2を選択的に露出するように
上記ホトレジスト膜11を選択的に除去する。
【0018】その後、図2(c)に示すように共通通電
部4を通じて電流を供給し、電気めっきにより突起電極
8を半導体ウエハ上の各引出電極パッド部2上に形成す
る。
【0019】そして、図2(d)に示すように、突起電
極8形成後ホトレジスト膜11を除去する。
【0020】そして、図2(e)に示すように、ダイシ
ング領域12のアルミニウム合金と銅の積層配線層で形
成した共通通電部4をエッチング除去する。この結果、
半導体ウエハ上に形成された複数の半導体集積回路素子
は電気的に分離されるのでプロ−ピングによる電気特性
検査ができる。
【0021】そして、図示はしないが、上記の半導体ウ
エハをダイシング領域12に沿ってダイサ−で切断して
個々の半導体チップに分割する。
【0022】このような実施例1によれば、ホトレジス
ト膜から露出する最上部の積層配線層9、10から成る
外部引出電極パッド部2に直接突起電極8を電気めっき
するため、従来のような、半導体ウエハ上全面にバリア
メタルを被着したり、リフトオフでホトレジストを除去
したり、さらに、ポリイミド樹脂を形成し、それをパタ
−ニングしたりする工程は不要となる。
【0023】従って、材料費の低減や製造工程の低減を
図ることができる。
【0024】又、本発明の実施例1によれば、図2
(b)に示されるように、ホトレジスト膜11によっ
て、露出される外部引出電極パッド部2のアルミニウム
合金10表面は銅(又は、ニッケル)9により完全に覆
われており、従来のリフトオフ法を用いる時のような下
地アルミニウムの露出という問題はなく、半導体集積回
路装置の信頼性を向上差せることができる。
【0025】又、アルミニウム合金10と銅(又は、ニ
ッケル)9を同一真空チャンバ−中で連続して形成する
ためこれらの密着性は良く、その上に形成する突起(バ
ンプ)電極8の接着強度も強くなる。
【0026】
【実施例2】図3(a)〜(e)は発明をTAB用突起
電極形成方法に適用した場合の他の実施例を示す。
【0027】上記図1と同様に複数の外部引出電極パッ
ド部2、この外部引出電極パッド部2から半導体集積回
路素子に延在する配線路30、上記電極パッド部2から
ダイシング領域12まで引き出された引出配線部3、ダ
イシング領域12に形成された電気めっきのための共通
通電部4が形成された半導体ウエハを準備する。
【0028】但し、この実施例では、電極パッド部2、
引出配線部3、共通通電部4は実施例1とは異なり、ア
ルミニウムを主成分とする合金だけで形成されるもので
ある。
【0029】最初に、図3(a)に示すように、半導体
基板6上に酸化膜7を介して形成されたアルミニウム合
金10及び酸化膜7上に絶縁膜5を形成し、この絶縁膜
5を選択的に除去して、外部引出電極パッド部2とダイ
シング領域12を窓開けする。
【0030】次に、図3(b)に示すように、ホトレジ
スト膜11を上記絶縁膜5、外部引出電極パッド部2、
ダイシング領域12上に形成し、外部引出電極パッド部
2を露出するように上記ホトレジスト膜11を選択的に
除去する。
【0031】次に、図3(c)に示すように、選択的に
露出された外部引出電極パッド部2に無電解ニッケルめ
っきを行いニッケル層13を形成する。
【0032】そして、図3(d)に示すように、共通通
電部4を用いて通電し、電気めっきにより突起電極8を
上記外部引出電極パッド部2上に形成する。突起電極8
形成後、ホトレジスト膜11を除去し、ダイシング領域
12を露出する。
【0033】その後、図3(e)のように、アルミニウ
ム合金の共通通電部4をエッチング除去する。
【0034】そして、図示はしないが、上記の半導体ウ
エハをダイシング領域12に沿ってダイサ−で切断し
て、個々の半導体チップに分割する。
【0035】この実施例2によれば、従来のような、半
導体ウエハ全面にバリアメタルを被着したり、リフトオ
フでホトレジスト膜を除去したり、ポリイミド樹脂の形
成・パタ−ニングをしたりする工程は不要となる。
【0036】従って、材料費の低減や製造工程の低減を
図ることができる。
【0037】さらに、図3(c)に示すように、ホトレ
ジッスト膜11によって露出される外部引出電極パッド
部2のアルミニウム合金10表面は、ニッケル膜13に
よって完全に覆われるため、従来のリフトオフ法を用い
る時のような下地アルミニウムの露出という問題は発生
せず、半導体集積回路装置の信頼性を向上することがで
きる。
【0038】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば実施
例1において、外部引出電極パッド部2及びこれから延
在する配線路30、引出配線部3、共通通電部4をニッ
ケル、銅又はそれらを主成分とする合金層で形成しても
良い。又、実施例2において、アルミニウム合金層で形
成しても良い。
【0039】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を説明すれば下記のとお
りである。
【0040】従来の方法では不可欠であったバリアメタ
ルが不要となるため半導体ウエハ上全面にバリアメタル
を被着する必要がなく、材料費が低減される。又、リフ
トオフ法やポリイミド樹脂形成などのプロセスを用いる
必要がなく工程数が低減する。その結果、コスト低減が
可能となる。
【0041】又、バリアメタルを使用しないのでバリア
メタルエッチング除去の際に生じるサイドエッチ等の問
題も無くなる。
【図面の簡単な説明】
【図1】本発明の実施例1である半導体ウエハ上の外部
引出電極パッド部からの引出配線とダイシング領域上の
電気めっきのための共通通電部を説明する平面図。
【図2】(a)から(e)は本発明の実施例1の突起電
極形成の工程フロ−を示す電極部の断面図。
【図3】(a)から(e)は本発明の実施例2の突起電
極形成の工程フロ−を示す電極部の断面図。
【符号の説明】
1…ダイシング領域の境界線、2…外部引出電極パッ
ド、3…電極パッドからの引出配線、4…電気めっきの
ための共通通電路、5…絶縁膜、6…半導体基板、7…
酸化膜、8…突起電極、9…銅(又はニッケル)、10
…アルミニウムまたはアルミニウムを主成分とする合
金、11…ホトレジスト、12…ダイシング領域、13
…無電解ニッケルめっき。

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】半導体ウエハ上に形成される電子回路素子
    の最上部配線を、銅またはニッケルあるいはそれらの合
    金が表面に出る構造に形成し、それと同時に突起電極を
    形成する部分からそれぞれウエハのダイシング領域に導
    通用の引出線を形成し、これらをダイシング領域上で接
    続し、電気めっき法で突起電極を形成する際の共通通電
    部とし、上記突起電極形成後、上記引出線をエッチング
    除去することを特徴とする半導体ウエハ上への突起電極
    形成方法。
  2. 【請求項2】請求項1において、半導体ウエハ上の最上
    部配線がアルミニウムあるいはアルミニウムを主成分と
    する合金で形成し、その表面を絶縁保護膜で覆った後、
    外部引出電極部を窓開けし、この電極部のアルミニウム
    あるいはアルミニウムを主成分とする合金上に予め無電
    解めっき膜を形成し、その後、電気めっき法で突起電極
    を形成することを特徴とする請求項1記載の半導体ウエ
    ハ上への突起電極形成方法。
JP1082294A 1994-02-02 1994-02-02 半導体ウエハ上への突起電極形成方法 Pending JPH07221101A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1082294A JPH07221101A (ja) 1994-02-02 1994-02-02 半導体ウエハ上への突起電極形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1082294A JPH07221101A (ja) 1994-02-02 1994-02-02 半導体ウエハ上への突起電極形成方法

Publications (1)

Publication Number Publication Date
JPH07221101A true JPH07221101A (ja) 1995-08-18

Family

ID=11761057

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1082294A Pending JPH07221101A (ja) 1994-02-02 1994-02-02 半導体ウエハ上への突起電極形成方法

Country Status (1)

Country Link
JP (1) JPH07221101A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10132158A1 (de) * 2001-07-03 2003-01-23 Infineon Technologies Ag Verfahren zum galvanischen Erzeugen einer lateral strukturierten Metallisierung
JP2007103878A (ja) * 2005-10-07 2007-04-19 Ngk Spark Plug Co Ltd 配線基板及びその製法方法
US8153476B2 (en) 2008-02-26 2012-04-10 Taiyo Yuden Co., Ltd. Electronic component and method of manufacturing the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10132158A1 (de) * 2001-07-03 2003-01-23 Infineon Technologies Ag Verfahren zum galvanischen Erzeugen einer lateral strukturierten Metallisierung
JP2007103878A (ja) * 2005-10-07 2007-04-19 Ngk Spark Plug Co Ltd 配線基板及びその製法方法
US8153476B2 (en) 2008-02-26 2012-04-10 Taiyo Yuden Co., Ltd. Electronic component and method of manufacturing the same

Similar Documents

Publication Publication Date Title
US4463059A (en) Layered metal film structures for LSI chip carriers adapted for solder bonding and wire bonding
JP2005520342A (ja) ワイヤボンドパッドを有する半導体装置とその製作方法
JPH06120351A (ja) 半導体装置の製造方法
JPH11340265A (ja) 半導体装置及びその製造方法
JP4049035B2 (ja) 半導体装置の製造方法
JPH07201864A (ja) 突起電極形成方法
JP3648585B2 (ja) 半導体装置及びその製造方法
EP1003209A1 (en) Process for manufacturing semiconductor device
JP4046568B2 (ja) 半導体装置、積層型半導体装置およびそれらの製造方法
US8519547B2 (en) Chip arrangement and method for producing a chip arrangement
JPH07221101A (ja) 半導体ウエハ上への突起電極形成方法
JP6548187B2 (ja) 半導体装置
JPH0555228A (ja) 半導体装置
US10840179B2 (en) Electronic devices with bond pads formed on a molybdenum layer
JP7430988B2 (ja) 電子装置
JP2002050715A (ja) 半導体パッケージの製造方法
JP7290960B2 (ja) 半導体装置
JPH03268385A (ja) はんだバンプとその製造方法
JP4018848B2 (ja) 半導体装置
JPS5824014B2 (ja) 実装体の製造方法
JP3308105B2 (ja) 半導体集積回路装置およびその製造方法
JP2560630B2 (ja) 半導体パッケージ
JP2600669B2 (ja) 転写バンプ用金属突起
JPH03295242A (ja) 半導体装置
KR20010003445A (ko) 반도체 패키지의 제조 방법