JP6548187B2 - 半導体装置 - Google Patents
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Description
本発明の構成によれば、絶縁膜のクラックが生じ易い部分に位置する配線の縁部が薄膜部を含んでいる。これにより、配線の縁部における熱膨張に起因する応力を小さくして、絶縁膜の表面に沿う方向の応力を低減できるので、配線の縁部周辺の絶縁膜においてクラックが生じるのを抑制できる。また、薄膜部によりクラックの発生を抑制できる一方で、内方部を厚膜化できるので、配線の高抵抗化を抑制できる。
前記半導体装置において、前記傾斜部は、前記配線の前記内方部側に向けて湾曲する表面を有していることが好ましい。この構成によれば、絶縁膜の表面に沿う方向の応力を効果的に低減できるので、配線の縁部周辺の絶縁膜においてクラックが生じるのを効果的に抑制できる。
前記半導体装置は、前記絶縁膜上に互いに間隔を空けて形成された複数の前記配線を含んでいてもよい。この場合、前記薄膜部は、互いに隣り合う複数の前記配線間において、前記縁部のうち少なくとも複数の前記配線が互いに対向する部分に形成されていてもよい。
前記半導体装置は、前記配線と前記絶縁膜との間に介在するバリア膜をさらに含んでいてもよい。
前記半導体装置は、前記半導体基板上に形成され、層間絶縁膜を介して複数の配線層が積層された多層配線構造をさらに含んでいてもよい。この場合、前記絶縁膜は、前記多層配線構造を被覆するように当該多層配線構造上に形成されており、前記配線は、最上層配線として前記絶縁膜上に形成されていてもよい。
前記半導体装置は、前記配線に電気的に接続されたボンディングワイヤをさらに含んでいてもよい。たとえば、ボンディングワイヤを配線に接続するとき、200℃以上(たとえば260℃程度)の温度に半導体基板等が加熱されることがある。加えられた熱は、直接または半導体基板等を介して配線に伝達され、その熱膨張を引き起こす。このとき、配線の薄膜部は、配線の縁部における応力の集中を緩和するので、絶縁膜のクラックの発生を抑制できる。
前記半導体装置は、前記配線を被覆するように前記絶縁膜上に形成された配線上絶縁膜と、前記配線に電気的に接続されるように前記配線上絶縁膜上に形成された再配線とをさらに含んでいてもよい。前記構成において、前記再配線に電気的に接続されたボンディングワイヤをさらに含んでいてもよい。たとえば、ボンディングワイヤを再配線に接続するとき、200℃以上(たとえば260℃程度)の温度に半導体基板等が加熱されることがある。加えられた熱は、半導体基板や再配線等を介して配線に伝達される。このとき、配線の薄膜部によって、配線の縁部における応力の集中が緩和されるので、絶縁膜のクラックを抑制できる。
前記方法において、前記配線形成工程の後、前記半導体基板を200℃以上の温度にして、前記配線にボンディングワイヤを接続する工程をさらに含んでいてもよい。この方法のように、半導体基板の温度が高められる場合であっても、絶縁膜にクラックが生じるのを抑制できる。
<第1実施形態>
図1は、本発明の第1実施形態に係る半導体装置1を示す底面図である。図2は、図1の半導体装置1の内部構造を示す平面図である。図3は、図2の切断線III−IIIに沿う断面図である。
図4は、図3の破線円IVで囲った部分の拡大図であって、配線15の一実施例を示す図である。
多層配線構造13は、半導体基板12の素子形成面16から順に、層間絶縁膜を介して積層された複数の配線層を有している。本実施形態では、多層配線構造13は、第1層間絶縁膜17を介して半導体基板12の素子形成面16に積層された第1メタル層18と、第2層間絶縁膜19を介して第1メタル層18に積層された第2メタル層20と、第2メタル層20を被覆する第3層間絶縁膜21とを含む。第1層間絶縁膜17、第2層間絶縁膜19および第3層間絶縁膜21は、たとえば、酸化シリコン(SiO2)、窒化シリコン(SiN)等の絶縁材料を含む。第1メタル層18および第2メタル層20は、アルミニウムを含む。
まず、配線15の形成に先立って、半導体基板12上に多層配線構造13(図4参照)が形成される。次に、多層配線構造13上にパッシベーション膜14が形成される。次に、パッシベーション膜14を貫通する第2ビア24b(図4参照)が形成される。
配線15は、前述の実施形態と同様に、パッシベーション膜14上に形成されている。配線15は、縁部42と、縁部42よりも内方側に位置する内方部43とを有している。配線15の縁部42は、内方部43よりも小さい厚さの薄膜部44を含む。
図7A〜図7Iは、図6の配線15の製造工程の一部を説明するための図である。以下では、前述の図4および図5A〜図5Gを適宜参照しながら、説明する。
次に、図7Aに示すように、前述の図5Aと同様の工程を経て、パッシベーション膜14の表面にバリアメタル膜26および銅シード膜32がこの順に形成される。次に、図7Bに示すように、銅シード膜32を選択的に露出させる開口54aを有する第1カバー膜54が、銅シード膜32上に形成される。第1カバー膜54は、たとえば絶縁膜または樹脂膜であってもよい。図7Bでは、樹脂膜からなる第1カバー膜54が形成された例を示している。
この工程において、バリアメタル膜26の端部が第1導電体層51の端部よりも内側にエッチング(オーバーエッチング)されて、バリアメタル膜26の端部は、第1導電体層51の端部よりも内側に位置するように形成される。これにより、バリアメタル膜26の端部と第1導電体層51の端部との間に段差が形成される。また、この工程において、銅シード膜32と共に第1導電体層51のはみ出し部53の表面(上面および側面を含む)の一部および第2導電体層52の側面の一部がエッチングされる。第2導電体層52の側面は、Ni膜29の端部よりも内側に位置するように形成される。なお、はみ出し部53の上面は、エッチングにより、第1導電体層51と第2導電体層52との接続部(境界部)よりも下方(パッシベーション膜14側)に位置するように形成されてもよい。
以上、この実施例によれば、配線15は、パッシベーション膜14上に形成された第1導電体層51と、第1導電体層51上に形成された第2導電体層52とを含む。第1導電体層51は、第2導電体層52の周縁からはみ出したはみ出し部53を有している。このはみ出し部53により、配線15の薄膜部44が形成されている。第1導電体層51のはみ出し部53は、配線15の内方部43よりも小さい厚さを有している。これにより、パッシベーション膜14の表面に沿う方向の応力を効果的に低減できる。その結果、パッシベーション膜14においてクラックが生じるのを効果的に抑制できる。
<第2実施形態>
図8は、本発明の第2実施形態に係る半導体装置61の配線15が形成された部分を示す拡大断面図である。図8は、前述の図3の破線円IVで囲った部分の拡大図に対応している。図8において、前述の図4等に示された各部と対応する部分については、同一の参照符号を付して説明を省略する。
<第3実施形態>
図9は、本発明の第3実施形態に係る半導体装置81を示す断面図である。図9において、前述の図2等に示された各部と対応する部分については、同一の参照符号を付して説明を省略する。
<第4実施形態>
図10は、本発明の第4実施形態に係る半導体装置91を示す断面図である。図10において、前述の図2等に示された各部と対応する部分については、同一の参照符号を付して説明を省略する。
以上、本実施形態によれば、接続電極92は、外部との電気的接続を達成するための外部端子として形成されている。この場合、半導体装置91は、接続電極92に接する半田を介して実装基板(図示せず)に実装される。この実装時には、半田を溶融させるために半導体装置91が加熱される。それにより、配線15も加熱することになるが、配線15の薄膜部44(傾斜部45またははみ出し部53)の働きによって、配線15の縁部における応力の集中が緩和される。それにより、実装時の加熱に起因するパッシベーション膜14のクラックを抑制できる(図4、図6等も併せて参照)。
<第5実施形態>
図11は、本発明の第5実施形態に係る半導体装置101を示す断面図である。図11において、前述の図2等に示された各部と対応する部分については、同一の参照符号を付して説明を省略する。
<第6実施形態>
図12は、本発明の第6実施形態に係る半導体装置111の配線15が形成された部分を示す拡大断面図である。図12は、前述の図3、図9、図10および図11の破線円IVで囲った部分の拡大図に対応している。図12において、前述の図4等に示された各部と対応する部分については、同一の参照符号を付して説明を省略する。
以上、本実施形態の構成によっても、前述の第1実施形態において述べた効果と同様の効果を奏することができる。
まず、図13Aに示すように、前述の図5Aに示す工程と同様の工程を経て、パッシベーション膜14の表面に、バリアメタル膜26および銅シード膜32がこの順に形成される。次に、図13Bおよび図13Cに示すように、前述の図5Bおよび図5Cに示す工程と同様の工程を経て、開口34を区画する傾斜面33aを有するカバー膜33が形成される。
次に、図13Eに示すように、カバー膜33の開口34を利用して、配線15の上面27から電解めっきによってNiを成長させる。これにより、Ni膜113が形成される。次に、カバー膜33の開口34を利用して、Ni膜113上から電解めっきによってPdを成長させる。この工程において、Ni膜113の厚さよりも小さい厚さのPd膜が形成される。これにより、Ni膜113およびPd膜114を含む金属膜112が形成される。その後、図13Fに示すように、カバー膜33が除去される。
以上、本発明の実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。
たとえば、前述の第1実施形態では、配線15を被覆するNi膜29、Pd膜30およびAu膜31の積層膜が形成された例について説明した。しかし、図14に示すように、Ni膜29、Pd膜30およびAu膜31の積層膜を形成せずに、配線15に直接ボンディングワイヤ5を接続するようにしてもよい。
また、前述の第6実施形態では、Ni膜113およびPd膜114の積層膜を含む金属膜112が形成された例について説明した。この構成において、金属膜112は、Pd膜114上に形成されたAu(金)膜を含んでいてもよい。さらに、金属膜112は、Ni、PdおよびAuを含む群から選択される1つまたは複数の金属種を含む金属膜であってもよい。
5 ボンディングワイヤ
12 半導体基板
13 多層配線構造
14 パッシベーション膜
15 配線
26 バリア膜
33 カバー膜
33a 傾斜面
34 カバー膜の開口
42 縁部
43 内方部
44 薄膜部
45 傾斜部
51 第1導電体層
52 第2導電体層
53 はみ出し部
54 第1カバー膜
54a 第1カバー膜の開口
55 第2カバー膜
55a 第2カバー膜の開口
61 半導体装置
62 第1樹脂膜
63 再配線
81 半導体装置
82 接続電極
83 配線基板
83a 接合面
83b 裏面
84 ランド
86 ビア電極
88 封止樹脂
91 半導体装置
92 接続電極
93 封止樹脂
101 半導体装置
111 半導体装置
L 配線間距離
Claims (16)
- 半導体基板と、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成され、外部回路に電気的に接続される接続部と、当該接続部から選択的に引き出された引き出し部とを一体的に有する配線であって、縁部と、前記縁部よりも内方側に位置する内方部とを有する配線とを含み、
前記配線の前記縁部は、前記内方部よりも小さい厚さの薄膜部を含み、
前記薄膜部は、前記内方部から離れる方向に向かって厚さが徐々に小さくなる傾斜部を含み、
前記傾斜部は、前記配線の前記内方部側に向けて湾曲する表面を有しており、
前記配線の表面には、Ni膜が積層膜として形成され、当該Ni膜は前記配線の上面に形成された部分が他の部分よりも厚く形成されており、
前記半導体基板上に形成され、層間絶縁膜を介して複数の配線層が積層された多層配線構造をさらに含み、
前記絶縁膜は、前記多層配線構造を被覆するように当該多層配線構造上に形成されており、
前記配線は、最上層配線として前記絶縁膜上に形成されている、半導体装置。 - 前記配線の表面に形成されたNi膜の全域を被覆するように、さらに、Pd(パラジウム)膜およびAu(金)膜の積層膜が形成されている、請求項1に記載の半導体装置。
- 半導体基板と、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成され、外部回路に電気的に接続される接続部と、接続部から選択的に引き出された引き出し部とを一体的に有する配線であって、縁部と、前記縁部よりも内方側に位置する内方部とを有する配線とを含み、
前記配線の前記縁部は、前記内方部より小さい厚さの薄膜部を含み、
前記配線は、前記絶縁膜上に形成された第1導電体層と、前記第1導電体層上に形成された第2導電体層とを含み、
前記第1導電体層は、前記第2導電体層の周縁からはみ出したはみ出し部を有し、
前記薄膜部は、前記はみ出し部により形成されており、
前記半導体基板上に形成され、層間絶縁膜を介して複数の配線層が積層された多層配線構造をさらに含み、
前記絶縁膜は、前記多層配線構造を被覆するように当該多層配線構造上に形成されており、
前記配線は、最上層配線として前記絶縁膜上に形成されている、半導体装置。 - 前記薄膜部は、前記配線の前記縁部の全体に形成されている、請求項1〜3のいずれか一項に記載の半導体装置。
- 前記絶縁膜上に互いに間隔を空けて形成された複数の前記配線を含み、
前記薄膜部は、互いに隣り合う複数の前記配線間において、前記縁部のうち少なくとも複数の前記配線が互いに対向する部分に形成されている、請求項1〜3のいずれか一項に記載の半導体装置。 - 前記絶縁膜上に互いに間隔を空けて形成された複数の前記配線を含み、
前記薄膜部は、互いに隣り合う複数の前記配線間において、前記縁部のうち少なくとも複数の前記配線が20μm以下の配線間距離で互いに対向する部分に形成されている、請求項1〜3のいずれか一項に記載の半導体装置。 - 前記配線は、銅を主成分とする金属を含み、
前記絶縁膜は、窒化膜または酸化膜を含む、請求項1〜6のいずれか一項に記載の半導体装置。 - 前記配線は、アルミニウムを主成分とする金属を含み、
前記絶縁膜は、酸化膜を含む、請求項1〜6のいずれか一項に記載の半導体装置。 - 前記配線と前記絶縁膜との間に介在するバリア膜をさらに含む、請求項1〜8のいずれか一項に記載の半導体装置。
- 前記配線の前記内方部は、20μm以下の厚さを有している、請求項1〜9のいずれか一項に記載の半導体装置。
- 前記配線の前記接続部に電気的に接続されたボンディングワイヤをさらに含む、請求項1〜10のいずれか一項に記載の半導体装置。
- 前記ボンディングワイヤは、銅ワイヤまたは金ワイヤを含む、請求項11に記載の半導体装置。
- 前記配線を被覆するように前記絶縁膜上に形成された配線上絶縁膜と、
前記配線に電気的に接続されるように前記配線上絶縁膜上に形成された再配線とをさらに含む、請求項1〜10のいずれか一項に記載の半導体装置。 - 前記配線に電気的に接続された接続電極と、
前記半導体基板が前記接続電極を介してフリップチップ接合された接合面を有する配線基板とをさらに含む、請求項1〜10のいずれか一項に記載の半導体装置。 - 前記配線基板の前記接合面の反対側の面に配置され、ビア電極を介して前記配線に電気
的に接続されたランドをさらに含む、請求項14に記載の半導体装置。 - 前記配線に電気的に接続された接続電極と、
前記接続電極を露出させるように、前記半導体基板の表面、裏面および側面を被覆する
封止樹脂とをさらに含む、請求項1〜10のいずれか一項に記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015106699A JP6548187B2 (ja) | 2015-05-26 | 2015-05-26 | 半導体装置 |
US15/153,727 US10026695B2 (en) | 2015-05-13 | 2016-05-12 | Semiconductor device and method for manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015106699A JP6548187B2 (ja) | 2015-05-26 | 2015-05-26 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016219749A JP2016219749A (ja) | 2016-12-22 |
JP6548187B2 true JP6548187B2 (ja) | 2019-07-24 |
Family
ID=57581557
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015106699A Active JP6548187B2 (ja) | 2015-05-13 | 2015-05-26 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6548187B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10304782B2 (en) * | 2017-08-25 | 2019-05-28 | Infineon Technologies Ag | Compressive interlayer having a defined crack-stop edge extension |
JP7134617B2 (ja) | 2017-10-30 | 2022-09-12 | ラピスセミコンダクタ株式会社 | 半導体装置及び半導体装置の製造方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2016219749A (ja) | 2016-12-22 |
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