CN107919345B - 芯片的叠层封装结构及叠层封装方法 - Google Patents

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Abstract

本发明提供一种芯片的叠层封装结构以及叠层封装方法，在所述叠层封装结构中，在进行第一层管芯封装时通过互连体和第一重布线体将电极引出，适应于焊盘间距密度较高的芯片封装，同时无需用到键合引线，减少了封装电阻，此外，利用贯穿第一包封体和基板的贯穿体引出第二层芯片上的电极，从而实现了芯片的叠层封装，有效的减少了集成电路的封装面积以及引脚数量。

Description

芯片的叠层封装结构及叠层封装方法
技术领域
本发明涉及芯片封装技术领域，尤其涉及芯片的叠层封装结构及叠层封装方法。
背景技术
在制造集成电路时，芯片通常在与其它电子装配件的集成之前被封装。这一封装通常包括将芯片密封在材料中并且在封装的外部上提供电触点以便提供到该芯片的接口。芯片封装可以提供从芯片到电气或电子产品的母板的电连接、防污染物的保护、提供机械支撑、散热、并且减少热机械应变。
半导体封装内部芯片和外部管脚的连接起着建立芯片和外界之间的输入/输出的重要作用，是封装过程的关键步骤。为了减少集成电路的面积，芯片的叠层封装技术成为研究的热点。现有叠层封装技术的连接方式主要有引线键合(wire bonding)。引线键合利用高纯度的细金属线(如金线、铜线、铝线等)将各层芯片的焊盘(pad)同引线框(lead frame)或印刷电路板(PCB)连接起来。现有技术的过多引线键合存在着焊盘出坑、尾丝不一致、引线弯曲疲劳、振动疲劳、断裂和脱键等问题。
由于制造和封装之间的关系，叠层封装技术也在不断发展变化以适应各种半导体新工艺和新材料的要求和挑战。期望存在更稳定更可靠的封装方式能够连接内部芯片和外部管脚，同时兼顾散热、封装面积和高度。
发明内容
有鉴于此，本发明提供一种芯片的叠层封装结构以及叠层封装方法，以减少芯片封装面积，降低封装电阻以及提高封装的可靠性。
一种芯片的叠层封装结构，包括：
基板，所述基板具有相对的第一表面和第二表面；
第一管芯，所述第一管芯具有相对的有源面和背面，所述第一管芯设置于所述基板的第一表面上方，所述第一管芯的背面靠近所述基板的第一表面并且所述第一管芯的有源面设置有焊盘；
第一包封体，覆盖所述第一管芯；
至少一个互连体，延伸至所述第一包封体中，以与所述焊盘电连接；
至少一个第一重布线体，所述第一重布线体与所述互连体电连接；
至少一个贯穿体，所述贯穿体贯穿所述第一包封体和基板；
第二管芯，所述第二管芯上的至少一个电极与所述贯穿体的一端电连接；
位于所述叠层封装结构的表面的图案化的第三导电层，一端与所述第一重布线体和所述贯穿体连接，另一端作为提供外部电连接的外引脚；所述第三导电层包括所述叠层封装结构的表面的第三金属层和位于第三金属层上的焊接层。
优选的，所述互连体包括在第一包封体表面上延伸的第一部分，以及在所述第一包封体中延伸至相应的焊盘的第二部分。
优选的，所述第一重布线体包括在所述第一包封体表面延伸至所述互连体，以与所述互连体电连接的第一部分、由所述第一包封体的表面延伸至所述基板的第二表面第二部分以与所述第三导电层连接，
所述第一重布线体的第一部分延伸至所述互连体的第一部分，以与所述互连体电连接；
所述贯穿体的第一端在所述第一包封体表面延伸，第二端延伸至在所述基板的第二表面以与所述第三导电层连接，中间部分由所述第一包封体的表面延伸至所述基板的第二表面。
优选的，所述第二管芯的有源面朝向所述第一包封体，且所述第二管芯上的至少一个电极通过导电凸块与所述贯穿体的第一端电连接。
优选的，所述第二管芯上的至少一个电极通过导电凸块与所述互连体的第一部分电连接。
优选的，所述第二管芯具有相对的背面与有源面，所述第二管芯的背面靠近所述互连体的第一部分的上方，且所述第二管芯的有源面上的至少一个电极通过导电引线电连接到所述贯穿体的第一端上。
优选的，所述有源面上的至少一个电极通过导电引线与所述互连体的第一部分电连接。
优选的，所述互连体、所述贯穿体的第一端和中间部分、第一重布线体的第一部分和第二部分由图案化的第一导电层构成，
所述第一导电层包括在所述第一包封体上方延伸的第一部分、由所述第一包封体表面延伸至所述焊盘的第二部分以及由所述第一包封体表面延伸至所述基板的第二表面的第三部分。
优选的，所述叠层封装结构，还包括：
图案化的第二导电层，所述第一管芯的背面通过导电粘贴层安装于所述第二导电层上；
第二重布线体，包括在所述基板的第二表面延伸的第一部分以与所述第三导电层连接，以及由所述基板的第二表面延伸至所述第一导电层表面并与所述第一管芯背面电连接的第二部分；
其中，所述第一重布线体的第二部分包括由所述第一包封体表面延伸至所述第二导电层表面的第一导电通道，以及由所述第二导电层的表面延伸至所述基板的第二表面的第二导电通道；
所述贯穿体中间部分包括由所述第一包封体表面延伸至所述第二导电层表面的第三导电通道，以及由所述第二导电层的表面延伸至所述基板的第二表面的第四导电通道。
优选的，所述叠层封装结构，还包括：
第二包封体，覆盖所述第二管芯。
优选的，所述叠层封装结构，还包括：
第二包封体，覆盖所述互连体；
所述贯穿体的第一端延伸至所述基板的第二表面，第二端延伸至所述第二包封体表面以与所述第三导电层连接；
所述第一重布线体的第一部分延伸至所述第二包封体表面以与所述第三导电层连接，所述第一重布线体的第二部分延伸至所述第二包封体中与所述互连体电连接的第二部分。
优选的，所述第二管芯的有源面朝向所述基板的第二表面，且所述第二管芯上的至少一个电极通过导电凸块与所述贯穿体的第一端电连接。
优选的，所述第二管芯具有相对的背面与有源面，所述第二管芯的背面靠近所述贯穿体的第一端，且所述第二管芯的有源面上的至少一个电极通过导电引线电连接到所述贯穿体的第一端上。
优选的，至少一个所述贯穿体的第二端延伸至所述第一重布线体的第一部分，以与所述第一重布线体电连接。
优选的，还包括位于所述基板的第二表面的第三包封体，以覆盖所述第二管芯。
优选的，所述第三导电层位于所述叠层封装结构的同一表面。
一种形成上述叠层封装结构的叠层封装方法，包括：
提供基板；
将第一管芯设置于基板的第一表面，其中，所述管芯具有相对的有源面和背面，所述第一管芯的背面靠近所述基板的第一表面并且所述管芯的有源面设置有焊盘；
形成第一包封体以覆盖所述第一管芯；
通过蚀刻工艺和电镀或者沉积导电材料形成至少一个互连体，使所述互连体延伸至所述第一包封体中与所述焊盘电连接；
通过蚀刻工艺和电镀或者沉积导电材料形成至少一个第一重布线体，使所述第一重布线体与所述互连体电连接，并至少部分裸露于所述叠层封装结构的表面；
通过蚀刻工艺和电镀或者沉积导电材料形成至少一个贯穿体，使所述贯穿体贯穿所述第一包封体和基板；
将第二管芯上的至少一个电极与所述贯穿体的第一端电连接，且使所述贯穿体的第二端的至少部分裸露于所述叠层封装结构的表面；
通过金属电镀或者沉积导电材料在所述叠层封装结构的表面形成图案化的第三导电层，所述第三导电层一端与所述第一重布线体和所述贯穿体连接，另一端作为提供外部电连接的外引脚；所述第三导电层包括所述叠层封装结构的表面的第三金属层和位于第三金属层上的焊接层。
由此可见，本实施例提供的叠层封装结构，在进行第一层管芯封装时通过互连体和第一重布线体将电极引出，适应于焊盘间距密度较高的芯片封装，同时无需用到键合引线，减少了封装电阻，此外在按照此方法封装完第一层芯片的基础上，再利用贯穿第一包封体和基板的贯穿体引出第二层芯片上的电极，从而实现了芯片的叠层封装，可进一步减少集成电路的封装面积以及减少引脚数量。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出了本发明第一实施例的叠层封装结构的结构示意图；
图2示出了本发明第二实施例的叠层封装结构的结构示意图；
图3示出了本发明第三实施例的叠层封装结构的结构示意图。
具体实施方式
为了使本发明的目的、技术方案以及优点更清楚明白，以下结合附图和实施例对本发明进行进一步详细说明。在下文对本发明的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。为了避免混淆本发明的实质，公知的方法、过程、流程、元件和电路并没有详细叙述。此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。除非上下文明确要求，否则整个说明书和权利要求书中的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义；也就是说，是“包括但不限于”的含义。
在本发明的描述中，需要理解的是，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。此外，在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。在本发明的描述中，术语“电连接”可指下列内容中的一个或多个。“电连接”可指两个或多个元件直接物理或电接触。然而，“电连接”也可意指两个或多个元件彼此间接接触，但仍然彼此协作或交互作用，并可意指一个或多个其它元件连接或连接在被认为彼此连接的元件之间。术语“直接电连接”可意指两个或多个元件直接接触。
本发明涉及一种叠层封装结构，该叠层封装结构通过互连体和第一重布线体和贯穿体代替引线实现管芯的焊盘和引线框或印刷电路板的电连接。同时涉及该封装结构的工艺方法。以下基于实施例对本发明进行描述，但是本发明并不仅仅限于这些实施例。
第一实施例
图1示出了本发明第一实施例的叠层封装结构的结构示意图。封装结构10主要包括：基板110、第一管芯210、第一包封体311、多个隔离开的互连体310、多个第一重布线体410、多个隔离开的贯穿体510、第二管芯610。
基板110可以包括半导体材料(如硅、锗、锑化铟、砷化镓、砷化铟、氮化镓等)、绝缘材料(环氧树脂、聚酯玻璃、二氧化硅、聚四氟乙烯、玻璃、陶瓷等)或其组合。封装基板110包括相对的第一表面和第二表面。
第一管芯210与第二管芯610均包括相对的有源面和背面。第一管芯210与第二管芯610的器件层位于有源面，器件层中包括晶体管以及诸如电阻器、电容器和电感器等其他器件。器件层之上是多个金属层，每个金属层包括通常由铜形成的金属互连以及对金属互连进行电连接的通孔。金属互连和通孔被绝缘的层间电介质包围。在所述多个金属层之上是若干个焊盘，如第一管芯的有源面上的焊盘211，第二管芯610上的焊盘未标记出。
第一管芯210设置于基板110的第一表面上方，具体为第一管芯210的背面靠近基板110的第一表面，并且通过粘接层211粘接到基板110的第一表面上。
粘接层211可以是绝缘胶，也可以是Au-Si合金、Pb-Sn合金、Sn-Ag-Cu合金以及导电胶(例如以环氧树脂为基体加入导电粒子、分散剂的导电胶)等。
第一包封体311形成于第一管芯210和基板110的第一表面之上，用于密覆盖并保护第一管芯210，使其免受损坏和污染。第一包封体311可以由许多不同材料形成，如陶瓷、环氧树脂等。第一包封体311上形成有与焊盘211对应的多个第一开口，以将焊盘211裸露出来，形成第一开口的具体方法可以为激光蚀刻或机械钻孔等。
多个互连体310用于将第一管芯210上的电极引出。每一个互连体310延伸至第一包封体311中，以与第一管芯210上的的焊盘211电连接。在本实施例中，每一个互连体310均包括位于第一包封体311表面上延伸的第一部分，以及在第一包封体311中延伸至相应的焊盘211的第二部分。
多个第一重布线体410用于将引到互连体310上的电极的位置进行重新排布。每一个第一重布线体410与一个互连体310电连接，并至少部分裸露在叠层封装结构10的表面，以作为提供外部电连接的外引脚。在本实施例中，第一重布线体410包括在第一包封体311的表面延伸的第一部分、由第一包封体311的表面延伸至基板110的第二表面的第二部分、在基板311的第二表面延伸的第三部分。第一重布线体410的第一部分延伸至互连体310的第一部分，以与所述互连体310电连接，第一重布线体410的第三部分的至少部分裸露于叠层封装结构10的表面，以作为提供外部电连接的外引脚，从而实现第一管芯与外部电路的电连接。
每一个贯穿体510均贯穿第一包封体311和基板110，贯穿体510的第一端与第二管芯610电连接，第二端的至少部分裸露于叠层封装结构10的表面，用于作为外部电连接的外引脚，以实现第二管芯与外部电路的电连接。在本实施例中，贯穿体510的第一端在第一包封体311的表面延伸，第二端在基板110的第二表面延伸，中间部分由第一包封体311的表面延伸至基板110的第二表面。第二管芯610的有源面朝向第一包封体311，且第二管芯610上的至少一个电极通过导电凸块611与贯穿体510的第一端电连接，从而可利用贯穿体510将第二管芯610上的电极引到叠层封装结构610的表面，以用于与外部电路电连接。第二管芯610上还至少有一个电极通过导电凸块611与互连体310的第一部分电连接，从而实现第一管芯210与第二管芯610之间的电极在叠层封装结构10内部进行电连接，减少了叠层封装结构的外引脚数量。
在其它实施例中，第二管芯610还可通过引线键合的方式进行封装，即第二管芯610的背面靠近互连体310的第一部分上方，具体的第二管芯610的背面可通过绝缘胶粘贴于互连体310上。第二管芯610上的至少一个电极通过导电引线电连接到贯穿体510的第一端上，从而通过贯穿体510的第二端将第二管芯610上的电极引到叠层封装结构的表面，以提供与外部电路电连接的外引脚。此外，第二管芯610上的至少一个电极还通过导电引线电连接到互连体310的第一部分上，以实现第一管芯110与第二管芯610在叠层封装结构10内部电连接。
互连体310的第一部分、互连体310的第二部分、第一重布线体410的第一部分、第一重布线体410的第二部分、第一重布线体410的第三部分、贯穿体510的第一端、贯穿体510的第二端和贯穿体510的中间部分这些部分可以分别采用相同或不同的导电材料逐个单独形成，也可以可选择性的将其中几个部分采用相同的材料同时形成。例如在本实施例中，互连体310的第一部分、互连体310的第二部分、第一重布线体410的第一部分、第一重布线体410的第二部分、贯穿体510的第一端、和贯穿体510的中间部分这几个部分由图案化导电层41构成，导电层41包括在第一包封体表面延伸的第一部分、由第一包封体311的表面延伸至第一包封体311中并与焊盘211电连接的第二部分、由第一包封体311的表面延伸至基板110的第二表面的三部分。导电层41包括第金属层411和位于金属层411上的金属层412。金属层411和金属层412的材料为Ni、Al、Ti、W、Pt、Cu、Au、Co、Ta或合金材料如TiN、TiW等任何合适的金属材料。
形成导电层41的方法可以为：利用激光蚀刻或机械钻孔的方法进行开口，以分别形成由第一包封体311的表面延伸至焊盘211处的多个第一开口，以及由第一包封体311的表面延伸至基板110的第二表面的多个第二开口。当然，在形成开口之前，还可先在基板110的第二表面通过图案化的导电层51，以形成第一重布线体410的第三部分和贯穿体510的第二端。导电层51的至少部分裸露于叠层封装结构10的表面，以作为与外部电路电连接的外引脚。导电层51包括形成于基板110的第二表面上的金属层511以及位于金属层511上的焊接层512。焊接层512由焊料材料构成，例如为W金属。可焊接层512用于电连接引线框或PCB板或其他的电子器件。金属层411、金属层412和金属层511的材料为Ni、Al、Ti、W、Pt、Cu、Au、Co、Ta或合金材料如TiN、TiW等任何合适的金属材料。
叠层封装结构10还包括第二包封体312，该包封体覆盖在第二管芯610上，使其免受损坏和污染。第一包封体311与第二包封体312均可以由许多不同材料形成，包括陶瓷、环氧树脂等。
由此可见，本实施例提供的叠层封装结构，在进行第一层管芯封装时通过互连体和第一重布线体将电极引出，适应于焊盘间距密度较高的芯片封装，同时无需用到键合引线，减少了封装电阻，此外在按照此方法封装完第一层芯片的基础上，再利用贯穿第一包封体和基板的贯穿体引出第二层芯片上的电极，从而实现了芯片的叠层封装，可进一步减少集成电路的封装面积以及减少引脚数量。
第二实施例
图2示出了本发明第二实施例的叠层封装结构的结构图。叠层封装结构20包括：基板120、第一管芯220、第一包封体321、多个隔离开的互连体320、第二包封体322、多个隔离开的第一重布线体420、多个隔离开的贯穿体520、第二管芯620、图案化的导电层521以及至少一个第二重布线体720。
本实施例与第一实施例不同之处在于，叠层封装结构20还进一步包括导电层521和第二重布线体720。图案化的导电层521形成于基板120的第一表面上，第一管芯220的背面通过导电的粘接层121电连接到导电层521上，从而将第一管芯220的背面电极引到导电层521上来。
在本实施例中，互连体320包括在第一包封体321表面延伸的第一部分和延伸至第一包封体321中，并与焊盘221电连接的第二部分。第一重布线体420包括在第一包封体321表面延伸的第一部分、由第一包封体321表面延伸至基板120的第二表面的第二部分、在基板120的第二表面延伸的第三部分，该第三部分的至少部分裸露于叠层封装结构20的表面，以作为第一管芯220的有源面上的电极实现与外部电路的电连接的外引脚。贯穿体520的第一端在第一包封体321的表面延伸，第二端在基板120的第二表面延伸，中间部分由第一包封体321的表面延伸至基板120的第二表面。第二管芯620在叠层封装结构20中的安装方式相同，同样可以倒装安装(如实施例一中通过导电凸块电连接的情况)也可以正装安装(如其它实施例中通过导电引线电连接的情况)，第二管芯620上电极通过导电凸块621(或导电引线)与贯穿体520的第一端电连接。贯穿体520的第二端的至少部分裸露于叠层封装结构20的表面，以作为第二管芯620的有源面上的电极实现与外部电路的电连接的外引脚。第二管芯620的至少一个电极通过导电凸块621(或导电引线，图2只示出了第二芯片620倒装安装的情况)与互连体320的第一部分电连接，以实现第一管芯220与第二管芯620的电极在叠层封装结构20的内部的电连接。
第二重布线体720包括在基板120的第二表面延伸的第一部分、以及由基板120的第二表面延伸至导电层521的表面，并与第一管芯220的背面电极电连接的第二部分。第二重布线体720的第一部分的至少部分裸露于叠层封装结构20的表面，以作为第一管芯220的背面电极实现与外部电路电连接的外引脚。
本实施例与第一实施例还有一个不同之处在于，第一重布线体420的第二部分包括由所述第一包封体321表面延伸至导电层521表面的第一导电通道，以及由导电层521的表面处延伸至基板120的第二表面的第二导电通道。贯穿体520的中间部分包括由所述第一包封体321的表面延伸至导电层521表面处的第三导电通道，以及由导电层521的表面延伸至基板120的第二表面的第四导电通道。
继续参考图2，在本实施例中，互连体320的第一部分、互连体320的第二部分、第一重布线体420的第一部分和所述第一导电通道、贯穿体520的第一端和所述第三导电通道有图案化的导电层层42构成。导电层42包括在第一包封体321的表面延伸的第一部分、由第一包封体321的表面延伸至焊盘221的第二部分以及由第一包封体321的表面延伸至导电层521表面的第三部分。形成导电层42的方法可以为：采用激光蚀刻或机械钻孔的方法在第一包封体321的表面进行开口处理，以形成由第一包封体321的表面延伸至焊盘221的多个第一开口以及由第一包封体321的表面延伸至导电层521的表面的多个第二开口，然后在所述第一包封体321的表面、第一开口以及第二开口中电镀或沉积形成导电材料层，并通过掩模蚀刻该导电材料层，从而形成了图案化的导电层42。
在形成导电层42之前还需要先形成所述第二导电通道、第四导电通道和第二重布线体720的第二部分。
所述第二导电通道、第四导电通道和第二重布线体720的第二部分由相同的导电材料522同时形成，其形成方法可以为：在将第一管芯220安装到基板120上方之前，先在基板120的第一表面上形成图案化的导电层521，并形成作为叠层封装结构20外引脚的图案化的的导电层52，导电层52构成了第一重布线体420的第三部分、贯穿体520的第二端以及第二重布线体的第一部分；然后再由导电层521的表面处进行开口工艺，以形成多个由导电层521的表面处延伸至基板120的第二表面处的多个开口，最后在开口中填充或沉积导电材料，以形成与图案化的导电层52的各部分电连接的所述第二导电通道、第四导电通道和第二重布线体720的第二部分。
在本实施例中，导电层42包括第一包封体321表面延伸的金属层421，金属层421起到增厚导电层42的作用，导电层42还包括位于金属层421表面、第一开口以及第二开口中的金属层422以及位于金属层422上的金属层423。金属层422通常作为电镀形成金属层423的金属籽层。导电层52包括位于基板120的第二表面的金属层523以及位于金属层523上的焊接层524。
本实施例相对于第一实施例而言，应用于第一管芯的背面具有电极的封装，可通过第二重布线体将位于第一管芯背面的电极引出，以作为与外部电路电连接的外引脚。
第三实施例
图3示出了本发明第三实施例的叠层封装结构的结构图。叠层封装结构30包括：封装基板130、第一管芯230、粘接层131、多个隔离开的互连体330、第一包封体331、多个隔离开的第一重布线体430、多个隔离开的贯穿体530、第二包封体322、第二管芯630以及第三包封体333。
第一管芯230的背面通过粘占层131安装于基板130的第一表面，基板130还具有与其第一表面相对的第二表面。第一包封体331覆盖在第一管芯230上。互连体330包括位于第一包封体331表面延伸的第一部分以及由第一包封体331的表面延伸至第一管芯230的有源面上的焊盘231处的第二部分。互连体330的第一部分至少部分裸露在叠层封装结构30的表面，以作为第一管芯230与外部电路电连接的引脚。第二包封体332覆盖在互连体330的上方，使其免受损坏和污染。
第一重布线体430的包括在第二包封体332表面延伸的第一部分，以及由第二包封体332表面延伸至第二包封体332中，并与互连体430的第一部分电连接的第二部分。贯穿体530的第一端在基板130的第二表面延伸，第二端包括在第二包封体332表面延伸的第一部分以及延伸至第二包封体332的第二部分，中间部分由贯穿体530的第二端处延伸至基板130的第二表面处，并与贯穿体530的第一端电连接。在本实施例中，贯穿体530的中间部分进一步包括在第一包封体表面延伸的第一部分以及延伸至基板130的第二表面的第二部分。
互连体330和贯穿体530的中间部分由图案化的导电层43构成。导电层43包括在第一包封体331表面延伸的第一部分、由第一包封体331的表面延伸至焊盘231的第二部分以及由第一包封体331的表面延伸至基板130的第二表面处的第三部分。形成图案化的导电层43的方法为：在形成第一包封体331之后，利用激光蚀刻或机械钻孔的方法在第一包封体331的表面进行开口处理，以形成由第一包封体331的表面延伸至焊盘231处的多个第一开口以及由第一包封体331的表面延伸至基板130的第二表面处的多个第二开口，第二开口停止与基板130的第二表面上的图案化的导电层632处；然后再在第一包封体331的表面、第一开口和第二开口上电镀或沉积形成导电材料层，利用掩模蚀刻该导电材料层以形成图案化的导电层43。导电层43包括作为电镀金属籽层的金属层431以及位于金属层431上的金属层432。
导电层632形成在基板130的第二表面上，以作为贯穿体530的第一端。第二管芯630的有源面朝向导电层632，且第二管芯630的有源面上的电极通过导电凸块631电连接到图案化的导电层632的各个导电区(各个导电区彼此隔离)中，从而将第二管芯632的电极引到导电层632上，再通过贯穿体530的中间部分传递到贯穿体530的第二端。贯穿体530的第二端至少部分裸露在叠层封装结构30的表面，以作为第二管芯630与外部电路电连接的外引脚。
第二管芯630还可通过引线键合的方式进行封装，即第二管芯630的背面导电层632，具体的第二管芯630的背面可通过绝缘胶粘贴于导电层632上。第二管芯630上的电极通过导电引线电连接到贯穿体530的第一端(即导电层632)上，从而通过贯穿体530的第二端将第二管芯630上的电极引到叠层封装结构的表面，以提供与外部电路电连接的外引脚。
此外，在叠层封装结构30中，可使第一重布线体430的第一部分与贯穿体530的第二端电连接，以实现第一管芯130与第二管芯630之间的电极电连接，减少了叠层封装结构30的引脚数量。例如，可使第一重布线体430的第一部分延伸至贯穿体530的第二端处，实现了二者的电连接。
在本实施例中，第一重布线体430和贯穿体530的第二端由图案化的导电层53构成。导电层53包括在第二包封体332表面延伸的第一部分，以及延伸至第二包封体332中分别与贯穿体530的中间部分、互连体430的第一部分电连接的第二部分。形成导电层53的方法为：在形成第二包封体332之后，利用激光蚀刻或机械钻孔工艺在第二包封体332的表面进行开口处理，以形成延伸至互连体430的多个开口，以及延伸至贯穿体530的中间部分的多个开口；然后在这些开口和第二包封体332的表面沉积或电镀形成导电材料层，再利用掩模蚀刻该导电材料层，以形成图案化的导电层53。导电层53包括在第二包封体332表面延伸的金属层531，该金属层作为导电层53的增厚层。导电层53还包括位于金属层531和第二包封体332的开口中的金属层532以及位于金属层532上的金属层533。金属层532作为电镀形成金属层533的金属籽层。此外，导电层53还包括位于金属层553上的焊接层534。
第三包封体333覆盖在第二管芯630上，以避免其受损坏和污染。
由此可见，本实施例提供的叠层封装结构，在进行第一层管芯封装时通过互连体和第一重布线体将电极引出，适应于焊盘间距密度较高的芯片封装，同时无需用到键合引线，减少了封装电阻，此外在按照此方法封装完第一层芯片的基础上，再利用贯穿第一包封体和基板的贯穿体引出第二层芯片上的电极，从而实现了芯片的叠层封装，可进一步减少集成电路的封装面积以及减少引脚数量。
本申请还提供一中形成依据本发明的叠层封装结构的叠层封装方法，该方法主要包括以下步骤：
a.提供基板；
b.将第一管芯设置于基板的第一表面，其中，所述管芯具有相对的有源面和背面，所述第一管芯的背面靠近所述基板的第一表面并且所述管芯的有源面设置有焊盘；
c.形成第一包封体以覆盖所述第一管芯；
d.通过蚀刻工艺和电镀或者沉积导电材料形成至少一个互连体，使所述互连体延伸至所述第一包封体中与所述焊盘电连接；
e.通过蚀刻工艺和电镀或者沉积导电材料形成至少一个第一重布线体，使所述第一重布线体与所述互连体电连接，并至少部分裸露于所述叠层封装结构的表面；
f.通过蚀刻工艺和电镀或者沉积导电材料形成至少一个贯穿体，使所述贯穿体贯穿所述第一包封体和基板；
g.将第二管芯上的至少一个电极与所述贯穿体的第一端电连接，且使所述贯穿体的第二端的至少部分裸露于所述叠层封装结构的表面；
h.通过金属电镀或者沉积导电材料在所述叠层封装结构的表面形成图案化的第三导电层，所述第三导电层一端与所述第一重布线体和所述贯穿体连接，另一端作为提供外部电连接的外引脚；所述第三导电层包括所述叠层封装结构的表面的第三金属层和位于第三金属层上的焊接层。
需要说明的是，上述步骤a～h的先后顺序不做限定，且每一个步骤中的具体工艺可为具体实施例一至三中所描述的实现，但不局限于此。
根据本发明的叠层封装结构，在进行第一层管芯封装时通过互连体和第一重布线体将电极引出，适应于焊盘间距密度较高的芯片封装，同时无需用到键合引线，减少了封装电阻，此外在按照此方法封装完第一层芯片的基础上，再利用贯穿第一包封体和基板的贯穿体引出第二层芯片上的电极，从而实现了芯片的叠层封装，可进一步减少集成电路的封装面积以及减少引脚数量。
以上所述仅为本发明的优选实施例，并不用于限制本发明，对于本领域技术人员而言，本发明可以有各种改动和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (4)

1.一种芯片的叠层封装结构，包括：
基板，所述基板具有相对的第一表面和第二表面；
第一管芯，所述第一管芯具有相对的有源面和背面，所述第一管芯设置于所述基板的第一表面上方，所述第一管芯的背面靠近所述基板的第一表面并且所述第一管芯的有源面设置有焊盘；
第一包封体，包封所述第一管芯；
至少一个互连体，延伸至所述第一包封体中，以与所述焊盘电连接；
至少一个第一重布线体，所述第一重布线体包括在所述第一包封体表面延伸的第一部分，以及由所述第一包封体的表面延伸至所述基板的第二表面的第二部分，在所述基板的第二表面延伸的第三部分，所述第一重布线体与所述互连体电连接；至少一个贯穿体，所述贯穿体从所述第一包封体的上表面延伸至所述基板的第二表面，所述贯穿体未电连接所述互连体；
第二管芯，所述第二管芯上的至少一个电极通过导电凸块直接与所述贯穿体的第一端电连接；所述第二管芯有源面朝向所述第一包封体，所述第二管芯的至少一个电极通过导电凸块直接电连接到所述互连体以与所述第一管芯对应的电极实现电连接；
第二包封体，覆盖所述第二管芯、所述导电凸块；
图案化的第二导电层，位于所述基板的第一表面上，所述第一管芯的背面通过导电的粘接层电连接到所述第二导电层上，以将第一管芯的背面电极引至所述第二导电层上；
其中，所述贯穿体的第一端包括在所述第一包封体的上表面延伸的第一部分，所述第一部分包括增厚层，位于所述增厚层上的金属籽层和金属层，所述贯穿体的第二端包括在所述基板的第二表面延伸的第二部分，所述第二部分包括第三导电层，为图案化的导电层，作为提供外部电连接的外引脚；所述第三导电层包括在所述基板的第二表面延伸的第一金属层，所述第一金属层用于增厚所述第三导电层；所述第三导电层还包括位于所述第一金属层上方的焊接层，所述焊接层用于电连接至引线框架或PCB板或其他电子器件，
所述贯穿体包括至少一个倒梯形的开口，由所述第一包封体的上表面延伸至所述第一包封体内部，在所述开口中包括金属籽层和金属层。
2.根据权利要求1所述的叠层封装结构，其中，所述互连体包括在第一包封体表面上延伸的第一部分，以及在所述第一包封体中延伸至相应的焊盘的第二部分。
3.根据权利要求2所述的叠层封装结构，其中，还包括第二重布线层，所述第二重布线层包括在所述基板的第二表面延伸的第一部分，以及由所述基板的第二表面延伸至所述第二导电层的表面，并与所述第一管芯的背面电极电连接的第二部分。
4.一种形成如权利要求1所述的叠层封装结构的叠层封装方法，包括：
提供基板；
将第一管芯设置于基板的第一表面，其中，所述管芯具有相对的有源面和背面，所述第一管芯的背面靠近所述基板的第一表面并且所述管芯的有源面设置有焊盘；
形成第一包封体以包封所述第一管芯；
通过蚀刻工艺和电镀或者沉积导电材料形成至少一个互连体，使所述互连体延伸至所述第一包封体中与所述焊盘电连接；
通过蚀刻工艺和电镀或者沉积导电材料形成至少一个第一重布线体，所述第一重布线体包括在所述第一包封体表面延伸的第一部分，以及由所述第一包封体的表面延伸至所述基板的第二表面的第二部分，在所述基板的第二表面延伸的第三部分，使所述第一重布线体与所述互连体电连接；
通过蚀刻工艺和电镀或者沉积导电材料形成至少一个贯穿体，使所述贯穿体从所述第一包封体的上表面延伸至所述基板的第二表面，所述贯穿体未电连接所述互连体；
将第二管芯上的有源面朝向所述第一包封体，所述第二管芯上的至少一个电极通过导电凸块直接与所述贯穿体的第一端电连接；所述第二管芯有源面朝向所述第一包封体，所述第二管芯的至少一个电极通过导电凸块直接电连接到所述互连体以与所述第一管芯的对应电极实现电连接；
形成第二包封体覆盖在所述第二管芯、所述导电凸块；
形成图案化的第二导电层，所述第二导电层位于所述基板第一表面上，所述第一管芯的背面通过导电的粘接层电连接到所述第二导电层上，以将第一管芯的背面电极引至所述第二导电层上；
其中，所述贯穿体的第一端包括在所述第一包封体的上表面延伸的第一部分，所述第一部分包括增厚层，位于增厚层上的金属籽层和金属层，所述贯穿体的第二端包括在所述基板的第二表面延伸的第二部分，所述第二部分包括通过金属电镀或者沉积导电材料在所述叠层封装结构的表面形成的图案化的第三导电层，作为提供外部电连接的外引脚；所述第三导电层包括在所述第二包封体表面延伸的第一金属层，所述第一金属层用于增厚所述第三导电层；所述第三导电层还包括位于所述第一金属层上方的焊接层，所述焊接层用于电连接至引线框架或PCB板或其他电子器件，
所述贯穿体包括至少一个倒梯形的开口，由所述第一包封体的上表面延伸至所述第一包封体内部，在所述开口中包括金属籽层和金属层。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10037975B2 (en) * 2016-08-31 2018-07-31 Advanced Semiconductor Engineering, Inc. Semiconductor device package and a method of manufacturing the same
TWI643305B (zh) * 2017-01-16 2018-12-01 力成科技股份有限公司 封裝結構及其製造方法
US10304765B2 (en) * 2017-06-08 2019-05-28 Advanced Semiconductor Engineering, Inc. Semiconductor device package
CN107393836B (zh) 2017-06-19 2020-04-10 矽力杰半导体技术(杭州)有限公司 芯片封装方法及封装结构
US10297544B2 (en) * 2017-09-26 2019-05-21 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and method of fabricating the same
CN107808868B (zh) 2017-10-13 2020-03-10 矽力杰半导体技术(杭州)有限公司 芯片封装结构及其制造方法
US11088100B2 (en) * 2019-02-21 2021-08-10 Powertech Technology Inc. Semiconductor package and manufacturing method thereof
CN109872987B (zh) * 2019-03-08 2022-03-08 中国科学院微电子研究所 带有散热结构的系统封装板卡结构及其制作方法
CN109994438B (zh) * 2019-03-29 2021-04-02 上海中航光电子有限公司 芯片封装结构及其封装方法
CN110323141B (zh) 2019-04-15 2021-10-12 矽力杰半导体技术(杭州)有限公司 引线框架结构，芯片封装结构及其制造方法
CN111866325B (zh) * 2019-04-30 2022-02-22 宁波舜宇光电信息有限公司 摄像模组及其感光组件、电子设备、制备方法和阻容器件封装方法
CN111341755A (zh) * 2020-03-09 2020-06-26 上海朕芯微电子科技有限公司 功率器件埋入式基板封装结构及制备方法
US11670596B2 (en) 2020-04-07 2023-06-06 Mediatek Inc. Semiconductor package structure
DE102021107982B4 (de) * 2020-04-07 2024-02-22 Mediatek Inc. Halbleiter-packagestruktur
DE102021107672A1 (de) * 2020-04-07 2021-10-07 Mediatek Inc. Halbleiter-package-struktur
US11830851B2 (en) * 2020-04-07 2023-11-28 Mediatek Inc. Semiconductor package structure
CN113257778B (zh) * 2021-07-06 2021-09-24 江苏长晶科技有限公司 一种3d堆叠且背部导出的扇出型封装结构及其制造方法
CN116960075A (zh) * 2022-04-15 2023-10-27 华为技术有限公司 芯片封装结构及其制作方法、电子设备
CN118098994A (zh) * 2022-11-21 2024-05-28 长鑫存储技术有限公司 半导体结构的制造方法和半导体结构
CN116960108B (zh) * 2023-09-21 2023-12-08 江苏展芯半导体技术有限公司 一种芯片封装结构及方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1830083A (zh) * 2003-11-10 2006-09-06 卡西欧计算机株式会社 半导体器件及其制造方法
CN102361024A (zh) * 2011-01-13 2012-02-22 日月光半导体制造股份有限公司 半导体封装、基板及基板制造方法
CN103168358A (zh) * 2010-07-20 2013-06-19 马维尔国际贸易有限公司 嵌入式结构及其制造方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100335481B1 (ko) 1999-09-13 2002-05-04 김덕중 멀티 칩 패키지 구조의 전력소자
KR20050001159A (ko) 2003-06-27 2005-01-06 삼성전자주식회사 복수개의 플립 칩들을 갖는 멀티칩 패키지 및 그 제조방법
JP2005353911A (ja) 2004-06-11 2005-12-22 Toshiba Corp 半導体装置
US7468545B2 (en) 2005-05-06 2008-12-23 Megica Corporation Post passivation structure for a semiconductor device and packaging process for same
US20080136004A1 (en) * 2006-12-08 2008-06-12 Advanced Chip Engineering Technology Inc. Multi-chip package structure and method of forming the same
CN101611493A (zh) * 2006-12-19 2009-12-23 泰瑟拉互连材料公司 嵌有片状电容器的印刷电路板
US7960997B2 (en) 2007-08-08 2011-06-14 Advanced Analogic Technologies, Inc. Cascode current sensor for discrete power semiconductor devices
CN101241904A (zh) 2008-02-20 2008-08-13 日月光半导体制造股份有限公司 四方扁平无接脚型的多芯片封装结构
US8093722B2 (en) * 2008-05-27 2012-01-10 Mediatek Inc. System-in-package with fan-out WLCSP
JP2009302212A (ja) 2008-06-11 2009-12-24 Fujitsu Microelectronics Ltd 半導体装置及びその製造方法
CN101615609A (zh) 2008-06-27 2009-12-30 陈石矶 芯片封装的堆叠结构
KR20110004120A (ko) * 2009-07-07 2011-01-13 주식회사 하이닉스반도체 반도체 패키지 및 그 제조방법
TWI581384B (zh) 2009-12-07 2017-05-01 英特希爾美國公司 堆疊式電子電感封裝組件及其製造技術
JP2011258623A (ja) 2010-06-07 2011-12-22 Toshiba Corp パワー半導体システム
CN201804913U (zh) * 2010-09-30 2011-04-20 江阴长电先进封装有限公司 圆片级led封装结构
CN103283019A (zh) 2011-02-10 2013-09-04 松下电器产业株式会社 半导体装置
US8754514B2 (en) * 2011-08-10 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip wafer level package
US8704371B2 (en) * 2011-10-10 2014-04-22 Texas Instruments Incorporated Semiconductor device having multiple bump heights and multiple bump diameters
US9412689B2 (en) * 2012-01-24 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packaging structure and method
US8884343B2 (en) * 2012-02-24 2014-11-11 Texas Instruments Incorporated System in package and method for manufacturing the same
US8884443B2 (en) * 2012-07-05 2014-11-11 Advanced Semiconductor Engineering, Inc. Substrate for semiconductor package and process for manufacturing
US9059107B2 (en) * 2012-09-12 2015-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and packaged devices
US8975726B2 (en) * 2012-10-11 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. POP structures and methods of forming the same
TWI566364B (zh) * 2014-01-03 2017-01-11 矽品精密工業股份有限公司 半導體封裝件及其製法
US9735134B2 (en) * 2014-03-12 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with through-vias having tapered ends

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1830083A (zh) * 2003-11-10 2006-09-06 卡西欧计算机株式会社 半导体器件及其制造方法
CN103168358A (zh) * 2010-07-20 2013-06-19 马维尔国际贸易有限公司 嵌入式结构及其制造方法
CN102361024A (zh) * 2011-01-13 2012-02-22 日月光半导体制造股份有限公司 半导体封装、基板及基板制造方法

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