TWI633632B - Wafer stacked package structure and stacked package method - Google Patents

Wafer stacked package structure and stacked package method Download PDF

Info

Publication number
TWI633632B
TWI633632B TW105105945A TW105105945A TWI633632B TW I633632 B TWI633632 B TW I633632B TW 105105945 A TW105105945 A TW 105105945A TW 105105945 A TW105105945 A TW 105105945A TW I633632 B TWI633632 B TW I633632B
Authority
TW
Taiwan
Prior art keywords
encapsulant
die
stacked package
package structure
substrate
Prior art date
Application number
TW105105945A
Other languages
English (en)
Other versions
TW201714260A (zh
Inventor
譚小春
Original Assignee
矽力杰半導體技術（杭州）有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 矽力杰半導體技術（杭州）有限公司 filed Critical 矽力杰半導體技術（杭州）有限公司
Publication of TW201714260A publication Critical patent/TW201714260A/zh
Application granted granted Critical
Publication of TWI633632B publication Critical patent/TWI633632B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本發明提供一種晶片的疊層封裝結構以及疊層封裝方法，在所述疊層封裝結構中，在進行第一層管芯封裝時通過互連體和第一重佈線體將電極引出，適應於焊盤間距密度較高的晶片封裝，同時無需用到鍵合引線，減少了封裝電阻，此外，利用貫穿第一包封體和基板的貫穿體引出第二層晶片上的電極，從而實現了晶片的疊層封裝，有效的減少了積體電路的封裝面積以及引腳數量。

Description

晶片的疊層封裝結構及疊層封裝方法
本發明關於晶片封裝技術領域，尤其關於晶片的疊層封裝結構及疊層封裝方法。
在製造積體電路時，晶片通常在與其它電子裝配件的整合之前被封裝。這一封裝通常包括將晶片密封在材料中並且在封裝的外部上提供電觸點以便提供到該晶片的介面。晶片封裝可以提供從晶片到電氣或電子產品的主機板的電連接、防污染物的保護、提供機械支撐、散熱、並且減少熱機械應變。
半導體封裝內部晶片和外部管腳的連接起著建立晶片和外界之間的輸入/輸出的重要作用，是封裝過程的關鍵步驟。為了減少積體電路的面積，晶片的疊層封裝技術成為研究的熱點。現有疊層封裝技術的連接方式主要有引線鍵合(wire bonding)。引線鍵合利用高純度的細金屬線(如金線、銅線、鋁線等)將各層晶片的焊盤(pad)同引線框(lead frame)或印刷電路板(PCB)連接起來。現有技術的過多引線鍵合存在著焊盤出坑、尾絲不一致、 引線彎曲疲勞、振動疲勞、斷裂和脫鍵等問題。
由於製造和封裝之間的關係，疊層封裝技術也在不斷發展變化以適應各種半導體新工藝和新材料的要求和挑戰。期望存在更穩定更可靠的封裝方式能夠連接內部晶片和外部管腳，同時兼顧散熱、封裝面積和高度。
有鑑於此，本發明提供一種晶片的疊層封裝結構以及疊層封裝方法，以減少晶片封裝面積，降低封裝電阻以及提高封裝的可靠性。
一種晶片的疊層封裝結構，包括：基板，所述基板具有相對的第一表面和第二表面；第一管芯，所述第一管芯具有相對的有源面和背面，所述第一管芯設置於所述基板的第一表面上方，所述第一管芯的背面靠近所述基板的第一表面並且所述第一管芯的有源面設置有焊盤；第一包封體，覆蓋所述第一管芯；至少一個互連體，延伸至所述第一包封體中，以與所述焊盤電連接；至少一個第一重佈線體，所述第一重佈線體與所述互連體電連接，並部分裸露於所述疊層封裝結構的表面，以作為提供外部電連接的外引腳；至少一個貫穿體，所述貫穿體貫穿所述第一包封體和基板； 第二管芯，所述第二管芯上的至少一個電極與所述貫穿體的第一端電連接；所述貫穿體的第二端至少部分裸露於所述疊層封裝結構的表面，以作為提供外部電連接的外引腳。
優選的，所述互連體包括在第一包封體表面上延伸的第一部分，以及在所述第一包封體中延伸至相應的焊盤的第二部分。
優選的，所述第一重佈線體包括在所述第一包封體表面延伸至所述互連體，以與所述互連體電連接的第一部分、由所述第一包封體的表面延伸至所述基板的第二表面第二部分、在所述基板的第二表面延伸的第三部分，所述第一重佈線體的第一部分延伸至所述互連體的第一部分，以與所述互連體電連接，所述第一重佈線體的第三部分的至少部分裸露於所述疊層封裝結構的表面，以作為提供外部電連接的外引腳；所述貫穿體的第一端在所述第一包封體表面延伸，第二端在所述基板的第二表面延伸，中間部分由所述第一包封體的表面延伸至所述基板的第二表面。
優選的，所述第二管芯的有源面朝向所述第一包封體，且所述第二管芯上的至少一個電極通過導電凸塊與所述貫穿體的第一端電連接。
優選的，所述第二管芯上的至少一個電極通過導電凸塊與所述互連體的第一部分電連接。
優選的，所述第二管芯具有相對的背面與有源面，所 述第二管芯的背面靠近所述互連體的第一部分的上方，且所述第二管芯的有源面上的至少一個電極通過導電引線電連接到所述貫穿體的第一端上。
優選的，所述有源面上的至少一個電極通過導電引線與所述互連體的第一部分電連接。
優選的，所述互連體、所述貫穿體的第一端和中間部分、第一重佈線體的第一部分和第二部分由圖案化的第一導電層構成，所述第一導電層包括在所述第一包封體上方延伸的第一部分、由所述第一包封體表面延伸至所述焊盤的第二部分以及由所述第一包封體表面延伸至所述基板的第二表面的第三部分。
優選的，所述疊層封裝結構還包括：圖案化的第一導電層，位於所述基板的第一表面，所述第一管芯的背面通過導電黏占層安裝於所述第二導電層上；第二重佈線體，包括在所述基板的第二表面延伸的第一部分，以及由所述基板的第二表面延伸至所述第一導電層表面並與所述第一管芯背面電連接的第二部分，所述第二重佈線體的第一部分的至少部分裸露於所述疊層封裝結構的表面，以作為提共外部電連接的外引腳；其中，所述第一重佈線體的第二部分包括由所述第一包封體表面延伸至所述第一導電層表面的第一導電通道，以及由所述第一導電層的表面延伸至所述基板的第二表面 的第二導電通道；所述貫穿體中間部分包括由所述第一包封體表面延伸至所述第一導電層表面的第三導電通道，以及由所述第一導電層的表面延伸至所述基板的第二表面的第四導電通道。
優選的，所述互連體、所述貫穿體的第一端和第三導電通道、所述第一重佈線體的第一部分和第一導電通道由圖案化的第二導電層構成；所述第二導電層包括在所述第一包封體上方延伸的第一部分、由所述第一包封體表面延伸至所述焊盤的第二部分以及由所述第一包封體表面延伸至所述第一導電層表面的第三部分；所述第二導電通道、第四導電通道以及第二重佈線體的第二部分由相同的導電材料同時形成。
優選的，所述第二導電層包括第一金屬層和位於所述第一金屬層上的第二金屬層。
優選的，所述第二導電層還包括位於所述第一金屬層下的增厚層，所述增厚層在所述第一包封體表面延伸。
優選的，所述外引腳均由圖案化的第三導電層構成。
優選的，所述第三導電層包括第三金屬和位於第三金屬層上的焊接層。
優選的，所述疊層封裝結構，還包括：第二包封體，覆蓋所述第二管芯。
優選的，所述疊層封裝結構，還包括： 第二包封體，覆蓋所述互連體；所述貫穿體的第一端在所述基板的第二表面延伸，第二端包括在所述第二包封體表面延伸的第一部分和延伸至所述第二包封體中的第二部分，中間部分由所述貫穿體的第二端延伸至所述所述基板的第二表面；所述第一重佈線體包括在所述第二包封體表面延伸的第一部分、延伸至所述第二包封體中，以與所述互連體電連接的第二部分，所述第一重佈線體的第一部分的至少部分裸露於所述疊層封裝結構的表面，以作為提供外部電連接的外引腳。
優選的，所述第二管芯的有源面朝向所述基板的第二表面，且所述第二管芯上的至少一個電極通過導電凸塊與所述貫穿體的第一端電連接。
優選的，所述第二管芯具有相對的背面與有源面，所述第二管芯的背面靠近所述貫穿體的第一端，且所述第二管芯的有源面上的至少一個電極通過導電引線電連接到所述貫穿體的第一端上。
優選的，至少一個所述貫穿體的第二端延伸至所述第一重佈線體的第一部分，以與所述第一重佈線體電連接。
優選的，所述貫穿體的中間部分包括在所述第一包封體的表面延伸的第一部分和延伸至所述基地的第二表面的第二部分，且所述貫穿體的中間部分與所述互連體由圖案化的第一導電層構成， 所述第一導電層包括在所述第一包封體表面延伸的第一部分，由所述第一包封體表面延伸至所述焊盤的第二部分，以及由所述第一包封體表面延伸至所述基板的第二表面的第三部分。
優選的，所述第一導電層包括第一金屬層和位於所述第一金屬層上的第二金屬層。
優選的，所述貫穿體的第二端、第一重佈線體由圖案化的第二導電層構成，所述第二導電層包括在所述第二包封體表面延伸的第一部分，以及延伸至所述第二包封體中的第二部分。
優選的，所述第一導電層包括第三金屬層和位於所述第三金屬層上的第四金屬層以及位於所述第四金屬層表面的焊接層。
優選的，所述第一導電層還包括位於所述第三金屬層下的增厚層，所述增厚層在所述第二包封體表面延伸。
優選的，所述貫穿體的第一端由圖案化的第三導電層構成。
優選的，所述疊層封裝結構，還包括第三包封體，覆蓋所述第二管芯。
一種形成上述所述疊層封裝結構的疊層封裝方法，包括：提供基板；將第一管芯設置於基板的第一表面，其中，所述管芯具有相對的有源面和背面，所述第一管芯的背面靠近所述 基板的第一表面並且所述管芯的有源面設置有焊盤；形成第一包封體以覆蓋所述第一管芯；形成至少一個互連體，使所述互連體延伸至所述第一包封體中與所述焊盤電連接；形成至少一個第一重佈線體，使所述第一重佈線體與所述互連體電連接，並至少部分裸露於所述疊層封裝結構的表面，以作為提供外部電連接的外引腳；形成至少一個貫穿體，使所述貫穿體貫穿所述第一包封體和基板；將第二管芯上的至少一個電極與所述貫穿體的第一端電連接，且使所述貫穿體的第二端的至少部分裸露於所述疊層封裝結構的表面，以作為提供外部電連接的外引腳。
由此可見，本實施例提供的疊層封裝結構，在進行第一層管芯封裝時通過互連體和第一重佈線體將電極引出，適應於焊盤間距密度較高的晶片封裝，同時無需用到鍵合引線，減少了封裝電阻，此外在按照此方法封裝完第一層晶片的基礎上，再利用貫穿第一包封體和基板的貫穿體引出第二層晶片上的電極，從而實現了晶片的疊層封裝，可進一步減少積體電路的封裝面積以及減少引腳數量。
10‧‧‧封裝結構
210、220、230‧‧‧第一管芯
311、321、331‧‧‧第一包封體
310、320、330‧‧‧互連體
420、410、430‧‧‧第一重佈線體
510、520、530‧‧‧貫穿體
610、620、630‧‧‧第二管芯
130‧‧‧封裝基板
41、42、43、51、52、53、521、632‧‧‧導電層
411、412、421、422、423、431、432、511、523、531、532、533‧‧‧金屬層
512、524、534‧‧‧焊接層
312、332、322‧‧‧第二包封體
211、221、231‧‧‧焊盤
522‧‧‧導電材料
333‧‧‧第三包封體
720‧‧‧第二重佈線體
611、621、631‧‧‧導電凸塊
20、30‧‧‧疊層封裝結構
110、120‧‧‧基板
111、121、131‧‧‧黏接層
通過以下參照附圖對本發明實施例的描述，本發明的上述以及其他目的、特徵和優點將更為清楚，在附圖中：圖1示出了本發明第一實施例的疊層封裝結構的結構 示意圖。
圖2示出了本發明第二實施例的疊層封裝結構的結構示意圖。
圖3示出了本發明第三實施例的疊層封裝結構的結構示意圖。
為了使本發明的目的、技術方案以及優點更清楚明白，以下結合附圖和實施例對本發明進行進一步詳細說明。在下文對本發明的細節描述中，詳盡描述了一些特定的細節部分。對本領域技術人員來說沒有這些細節部分的描述也可以完全理解本發明。為了避免混淆本發明的實質，公知的方法、過程、流程、元件和電路並沒有詳細敘述。此外，所屬技術領域中具有通常知識者應當理解，在此提供的附圖都是為了說明的目的，並且附圖不一定是按比例繪製的。除非上下文明確要求，否則整個說明書和申請專利範圍中的“包括”、“包含”等類似詞語應當解釋為包含的含義而不是排他或窮舉的含義；也就是說，是“包括但不限於”的含義。
在本發明的描述中，需要理解的是，術語“第一”、“第二”等僅用於描述目的，而不能理解為指示或暗示相對重要性。此外，在本發明的描述中，除非另有說明，“多個”的含義是兩個或兩個以上。在本發明的描述中，術語“電連接”可指下列內容中的一個或多個。“電連 接”可指兩個或多個元件直接物理或電接觸。然而，“電連接”也可意指兩個或多個元件彼此間接接觸，但仍然彼此協作或交互作用，並可意指一個或多個其它元件連接或連接在被認為彼此連接的元件之間。術語“直接電連接”可意指兩個或多個元件直接接觸。
本發明關於一種疊層封裝結構，該疊層封裝結構通過互連體和第一重佈線體和貫穿體代替引線實現管芯的焊盤和引線框或印刷電路板的電連接。同時關於該封裝結構的工藝方法。以下基於實施例對本發明進行描述，但是本發明並不僅僅限於這些實施例。
第一實施例
圖1示出了本發明第一實施例的疊層封裝結構的結構示意圖。封裝結構10主要包括：基板110、第一管芯210、第一包封體311、多個隔離開的互連體310、多個第一重佈線體410、多個隔離開的貫穿體510、第二管芯610。
基板110可以包括半導體材料(如矽、鍺、銻化銦、砷化鎵、砷化銦、氮化鎵等)、絕緣材料(環氧樹脂、聚酯玻璃、二氧化矽、聚四氟乙烯、玻璃、陶瓷等)或其組合。封裝基板110包括相對的第一表面和第二表面。
第一管芯210與第二管芯610均包括相對的有源面和背面。第一管芯210與第二管芯610的器件層位於有源面，器件層中包括電晶體以及諸如電阻器、電容器和電感 器等其他器件。器件層之上是多個金屬層，每個金屬層包括通常由銅形成的金屬互連以及對金屬互連進行電連接的通孔。金屬互連和通孔被絕緣的層間電介質包圍。在所述多個金屬層之上是若干個焊盤，如第一管芯的有源面上的焊盤211，第二管芯610上的焊盤未標記出。
第一管芯210設置於基板110的第一表面上方，具體為第一管芯210的背面靠近基板110的第一表面，並且通過黏接層111黏接到基板110的第一表面上。
黏接層111可以是絕緣膠，也可以是Au-Si合金、Pb-Sn合金、Sn-Ag-Cu合金以及導電膠(例如以環氧樹脂為基體加入導電粒子、分散劑的導電膠)等。
第一包封體311形成於第一管芯210和基板110的第一表面之上，用於密覆蓋並保護第一管芯210，使其免受損壞和污染。第一包封體311可以由許多不同材料形成，如陶瓷、環氧樹脂等。第一包封體311上形成有與焊盤211對應的多個第一開口，以將焊盤211裸露出來，形成第一開口的具體方法可以為鐳射蝕刻或機械鑽孔等。
多個互連體310用於將第一管芯210上的電極引出。每一個互連體310延伸至第一包封體311中，以與第一管芯210上的的焊盤211電連接。在本實施例中，每一個互連體310均包括位於第一包封體311表面上延伸的第一部分，以及在第一包封體311中延伸至相應的焊盤211的第二部分。
多個第一重佈線體410用於將引到互連體310上的電 極的位置進行重新排布。每一個第一重佈線體410與一個互連體310電連接，並至少部分裸露在疊層封裝結構10的表面，以作為提供外部電連接的外引腳。在本實施例中，第一重佈線體410包括在第一包封體311的表面延伸的第一部分、由第一包封體311的表面延伸至基板110的第二表面的第二部分、在基板110的第二表面延伸的第三部分。第一重佈線體410的第一部分延伸至互連體310的第一部分，以與所述互連體310電連接，第一重佈線體410的第三部分的至少部分裸露於疊層封裝結構10的表面，以作為提供外部電連接的外引腳，從而實現第一管芯與外部電路的電連接。
每一個貫穿體510均貫穿第一包封體311和基板110，貫穿體510的第一端與第二管芯610電連接，第二端的至少部分裸露於疊層封裝結構10的表面，用於作為外部電連接的外引腳，以實現第二管芯與外部電路的電連接。在本實施例中，貫穿體510的第一端在第一包封體311的表面延伸，第二端在基板110的第二表面延伸，中間部分由第一包封體311的表面延伸至基板110的第二表面。第二管芯610的有源面朝向第一包封體311，且第二管芯610上的至少一個電極通過導電凸塊611與貫穿體510的第一端電連接，從而可利用貫穿體510將第二管芯610上的電極引到疊層封裝結構610的表面，以用於與外部電路電連接。第二管芯610上還至少有一個電極通過導電凸塊611與互連體310的第一部分電連接，從而實現第 一管芯210與第二管芯610之間的電極在疊層封裝結構10內部進行電連接，減少了疊層封裝結構的外引腳數量。
在其它實施例中，第二管芯610還可通過引線鍵合的方式進行封裝，即第二管芯610的背面靠近互連體310的第一部分上方，具體的第二管芯610的背面可通過絕緣膠黏貼於互連體310上。第二管芯610上的至少一個電極通過導電引線電連接到貫穿體510的第一端上，從而通過貫穿體510的第二端將第二管芯610上的電極引到疊層封裝結構的表面，以提供與外部電路電連接的外引腳。此外，第二管芯610上的至少一個電極還通過導電引線電連接到互連體310的第一部分上，以實現第一管芯110與第二管芯610在疊層封裝結構10內部電連接。
互連體310的第一部分、互連體310的第二部分、第一重佈線體410的第一部分、第一重佈線體410的第二部分、第一重佈線體410的第三部分、貫穿體510的第一端、貫穿體510的第二端和貫穿體510的中間部分這些部分可以分別採用相同或不同的導電材料逐個單獨形成，也可以可選擇性的將其中幾個部分採用相同的材料同時形成。例如在本實施例中，互連體310的第一部分、互連體310的第二部分、第一重佈線體410的第一部分、第一重佈線體410的第二部分、貫穿體510的第一端、和貫穿體510的中間部分這幾個部分由圖案化導電層41構成，導電層41包括在第一包封體表面延伸的第一部分、由第一 包封體311的表面延伸至第一包封體311中並與焊盤211電連接的第二部分、由第一包封體311的表面延伸至基板110的第二表面的三部分。導電層41包括第金屬層411和位於金屬層411上的金屬層412。金屬層411和金屬層412的材料為Ni、Al、Ti、W、Pt、Cu、Au、Co、Ta或合金材料如TiN、TiW等任何合適的金屬材料。
形成導電層41的方法可以為：利用鐳射蝕刻或機械鑽孔的方法進行開口，以分別形成由第一包封體311的表面延伸至焊盤211處的多個第一開口，以及由第一包封體311的表面延伸至基板110的第二表面的多個第二開口。當然，在形成開口之前，還可先在基板110的第二表面通過圖案化的導電層51，以形成第一重佈線體410的第三部分和貫穿體510的第二端。導電層51的至少部分裸露於疊層封裝結構10的表面，以作為與外部電路電連接的外引腳。導電層51包括形成於基板110的第二表面上的金屬層511以及位於金屬層511上的焊接層512。焊接層512由焊料材料構成，例如為W金屬。可焊接層512用於電連接引線框或PCB板或其他的電子器件。金屬層411、金屬層412和金屬層511的材料為Ni、Al、Ti、W、Pt、Cu、Au、Co、Ta或合金材料如TiN、TiW等任何合適的金屬材料。
疊層封裝結構10還包括第二包封體312，該包封體覆蓋在第二管芯610上，使其免受損壞和污染。第一包封體311與第二包封體312均可以由許多不同材料形成，包 括陶瓷、環氧樹脂等。
由此可見，本實施例提供的疊層封裝結構，在進行第一層管芯封裝時通過互連體和第一重佈線體將電極引出，適應於焊盤間距密度較高的晶片封裝，同時無需用到鍵合引線，減少了封裝電阻，此外在按照此方法封裝完第一層晶片的基礎上，再利用貫穿第一包封體和基板的貫穿體引出第二層晶片上的電極，從而實現了晶片的疊層封裝，可進一步減少積體電路的封裝面積以及減少引腳數量。
第二實施例
圖2示出了本發明第二實施例的疊層封裝結構的結構圖。疊層封裝結構20包括：基板120、第一管芯220、第一包封體321、多個隔離開的互連體320、第二包封體322、多個隔離開的第一重佈線體420、多個隔離開的貫穿體520、第二管芯620、圖案化的導電層521以及至少一個第二重佈線體720。
本實施例與第一實施例不同之處在於，疊層封裝結構20還進一步包括導電層521和第二重佈線體720。圖案化的導電層521形成於基板120的第一表面上，第一管芯220的背面通過導電的黏接層121電連接到導電層521上，從而將第一管芯220的背面電極引到導電層521上來。
在本實施例中，互連體320包括在第一包封體321表面延伸的第一部分和延伸至第一包封體321中，並與焊盤 221電連接的第二部分。第一重佈線體420包括在第一包封體321表面延伸的第一部分、由第一包封體321表面延伸至基板120的第二表面的第二部分、在基板120的第二表面延伸的第三部分，該第三部分的至少部分裸露於疊層封裝結構20的表面，以作為第一管芯220的有源面上的電極實現與外部電路的電連接的外引腳。貫穿體520的第一端在第一包封體321的表面延伸，第二端在基板120的第二表面延伸，中間部分由第一包封體321的表面延伸至基板120的第二表面。第二管芯620在疊層封裝結構20中的安裝方式相同，同樣可以倒裝安裝(如實施例一中通過導電凸塊電連接的情況)也可以正裝安裝(如其它實施例中通過導電引線電連接的情況)，第二管芯620上電極通過導電凸塊621(或導電引線)與貫穿體520的第一端電連接。貫穿體520的第二端的至少部分裸露於疊層封裝結構20的表面，以作為第二管芯620的有源面上的電極實現與外部電路的電連接的外引腳。第二管芯620的至少一個電極通過導電凸塊621(或導電引線，圖2只示出了第二晶片620倒裝安裝的情況)與互連體320的第一部分電連接，以實現第一管芯220與第二管芯620的電極在疊層封裝結構20的內部的電連接。
第二重佈線體720包括在基板120的第二表面延伸的第一部分、以及由基板120的第二表面延伸至導電層521的表面，並與第一管芯220的背面電極電連接的第二部分。第二重佈線體720的第一部分的至少部分裸露於疊層 封裝結構20的表面，以作為第一管芯220的背面電極實現與外部電路電連接的外引腳。
本實施例與第一實施例還有一個不同之處在於，第一重佈線體420的第二部分包括由所述第一包封體321表面延伸至導電層521表面的第一導電通道，以及由導電層521的表面處延伸至基板120的第二表面的第二導電通道。貫穿體520的中間部分包括由所述第一包封體321的表面延伸至導電層521表面處的第三導電通道，以及由導電層521的表面延伸至基板120的第二表面的第四導電通道。
繼續參考圖2，在本實施例中，互連體320的第一部分、互連體320的第二部分、第一重佈線體420的第一部分和所述第一導電通道、貫穿體520的第一端和所述第三導電通道有圖案化的導電層層42構成。導電層42包括在第一包封體321的表面延伸的第一部分、由第一包封體321的表面延伸至焊盤221的第二部分以及由第一包封體321的表面延伸至導電層521表面的第三部分。形成導電層42的方法可以為：採用鐳射蝕刻或機械鑽孔的方法在第一包封體321的表面進行開口處理，以形成由第一包封體321的表面延伸至焊盤221的多個第一開口以及由第一包封體321的表面延伸至導電層521的表面的多個第二開口，然後在所述第一包封體321的表面、第一開口以及第二開口中電鍍或沉積形成導電材料層，並通過掩模蝕刻該導電材料層，從而形成了圖案化的導電層42。
在形成導電層42之前還需要先形成所述第二導電通道、第四導電通道和第二重佈線體720的第二部分。
所述第二導電通道、第四導電通道和第二重佈線體720的第二部分由相同的導電材料522同時形成，其形成方法可以為：在將第一管芯220安裝到基板120上方之前，先在基板120的第一表面上形成圖案化的導電層521，並形成作為疊層封裝結構20外引腳的圖案化的的導電層52，導電層52構成了第一重佈線體420的第三部分、貫穿體520的第二端以及第二重佈線體的第一部分；然後再由導電層521的表面處進行開口工藝，以形成多個由導電層521的表面處延伸至基板120的第二表面處的多個開口，最後在開口中填充或沉積導電材料，以形成與圖案化的導電層52的各部分電連接的所述第二導電通道、第四導電通道和第二重佈線體720的第二部分。
在本實施例中，導電層42包括第一包封體321表面延伸的金屬層421，金屬層431起到增厚導電層42的作用，導電層42還包括位於金屬層421表面、第一開口以及第二開口中的金屬層422以及位於金屬層422上的金屬層423。金屬層422通常作為電鍍形成金屬層423的金屬籽層。導電層52包括位於基板120的第二表面的金屬層523以及位於金屬層523上的焊接層524。
本實施例相對於第一實施例而言，應用於第一管芯的背面具有電極的封裝，可通過第二重佈線體將位於第一管芯背面的電極引出，以作為與外部電路電連接的外引腳。
第三實施例
圖3示出了本發明第三實施例的疊層封裝結構的結構圖。疊層封裝結構30包括：封裝基板130、第一管芯230、黏接層131、多個隔離開的互連體330、第一包封體331、多個隔離開的第一重佈線體430、多個隔離開的貫穿體530、第二包封體332、第二管芯630以及第三包封體333。
第一管芯230的背面通過黏占層131安裝於基板130的第一表面，基板130還具有與其第一表面相對的第二表面。第一包封體331覆蓋在第一管芯230上。互連體330包括位於第一包封體331表面延伸的第一部分以及由第一包封體331的表面延伸至第一管芯230的有源面上的焊盤231處的第二部分。互連體330的第一部分至少部分裸露在疊層封裝結構30的表面，以作為第一管芯230與外部電路電連接的引腳。第二包封體332覆蓋在互連體330的上方，使其免受損壞和污染。
第一重佈線體430的包括在第二包封體332表面延伸的第一部分，以及由第二包封體332表面延伸至第二包封體332中，並與互連體330的第一部分電連接的第二部分。貫穿體530的第一端在基板130的第二表面延伸，第二端包括在第二包封體332表面延伸的第一部分以及延伸至第二包封體332的第二部分，中間部分由貫穿體530的第二端處延伸至基板130的第二表面處，並與貫穿體530 的第一端電連接。在本實施例中，貫穿體530的中間部分進一步包括在第一包封體表面延伸的第一部分以及延伸至基板130的第二表面的第二部分。
互連體330和貫穿體530的中間部分由圖案化的導電層43構成。導電層43包括在第一包封體331表面延伸的第一部分、由第一包封體331的表面延伸至焊盤231的第二部分以及由第一包封體331的表面延伸至基板130的第二表面處的第三部分。形成圖案化的導電層43的方法為：在形成第一包封體331之後，利用鐳射蝕刻或機械鑽孔的方法在第一包封體331的表面進行開口處理，以形成由第一包封體331的表面延伸至焊盤231處的多個第一開口以及由第一包封體331的表面延伸至基板130的第二表面處的多個第二開口，第二開口停止與基板130的第二表面上的圖案化的導電層632處；然後再在第一包封體331的表面、第一開口和第二開口上電鍍或沉積形成導電材料層，利用掩模蝕刻該導電材料層以形成圖案化的導電層43。導電層43包括作為電鍍金屬籽層的金屬層431以及位於金屬層431上的金屬層432。
導電層632形成在基板130的第二表面上，以作為貫穿體530的第一端。第二管芯630的有源面朝向導電層632，且第二管芯630的有源面上的電極通過導電凸塊631電連接到圖案化的導電層632的各個導電區(各個導電區彼此隔離)中，從而將第二管芯630的電極引到導電層632上，再通過貫穿體530的中間部分傳遞到貫穿體 530的第二端。貫穿體530的第二端至少部分裸露在疊層封裝結構30的表面，以作為第二管芯630與外部電路電連接的外引腳。
第二管芯630還可通過引線鍵合的方式進行封裝，即第二管芯630的背面導電層632，具體的第二管芯630的背面可通過絕緣膠黏貼於導電層632上。第二管芯630上的電極通過導電引線電連接到貫穿體530的第一端(即導電層632)上，從而通過貫穿體530的第二端將第二管芯630上的電極引到疊層封裝結構的表面，以提供與外部電路電連接的外引腳。
此外，在疊層封裝結構30中，可使第一重佈線體430的第一部分與貫穿體530的第二端電連接，以實現第一管芯230與第二管芯630之間的電極電連接，減少了疊層封裝結構30的引腳數量。例如，可使第一重佈線體430的第一部分延伸至貫穿體530的第二端處，實現了二者的電連接。
在本實施例中，第一重佈線體430和貫穿體530的第二端由圖案化的導電層53構成。導電層53包括在第二包封體332表面延伸的第一部分，以及延伸至第二包封體332中分別與貫穿體530的中間部分、互連體330的第一部分電連接的第二部分。形成導電層53的方法為：在形成第二包封體332之後，利用鐳射蝕刻或機械鑽孔工藝在第二包封體332的表面進行開口處理，以形成延伸至互連體330的多個開口，以及延伸至貫穿體530的中間部分的 多個開口；然後在這些開口和第二包封體332的表面沉積或電鍍形成導電材料層，再利用掩模蝕刻該導電材料層，以形成圖案化的導電層53。導電層53包括在第二包封體332表面延伸的金屬層531，該金屬層作為導電層53的增厚層。導電層53還包括位於金屬層531和第二包封體332的開口中的金屬層532以及位於金屬層532上的金屬層533。金屬層532作為電鍍形成金屬層533的金屬籽層。此外，導電層53還包括位於金屬層553上的焊接層534。
第三包封體333覆蓋在第二管芯630上，以避免其受損壞和污染。
由此可見，本實施例提供的疊層封裝結構，在進行第一層管芯封裝時通過互連體和第一重佈線體將電極引出，適應於焊盤間距密度較高的晶片封裝，同時無需用到鍵合引線，減少了封裝電阻，此外在按照此方法封裝完第一層晶片的基礎上，再利用貫穿第一包封體和基板的貫穿體引出第二層晶片上的電極，從而實現了晶片的疊層封裝，可進一步減少積體電路的封裝面積以及減少引腳數量。
本發明還提供一中形成依據本發明的疊層封裝結構的疊層封裝方法，該方法主要包括以下步驟：a.提供基板；b.將第一管芯設置於基板的第一表面，其中，所述管芯具有相對的有源面和背面，所述第一管芯的背面靠近所述基板的第一表面並且所述管芯的有源面設置有焊盤； c.形成第一包封體以覆蓋所述第一管芯；d.形成至少一個互連體，使所述互連體延伸至所述第一包封體中與所述焊盤電連接；e.形成至少一個第一重佈線體，使所述第一重佈線體與所述互連體電連接，並至少部分裸露於所述疊層封裝結構的表面，以作為提供外部電連接的外引腳；f.形成至少一個貫穿體，使所述貫穿體貫穿所述第一包封體和基板；g.將第二管芯上的至少一個電極與所述貫穿體的第一端電連接，且使所述貫穿體的第二端的至少部分裸露於所述疊層封裝結構的表面，以作為提供外部電連接的外引腳。
需要說明的是，上述步驟a~g的先後順序不做限定，且每一個步驟中的具體工藝可為具體實施例一至三中所描述的實現，但不局限於此。
根據本發明的疊層封裝結構，在進行第一層管芯封裝時通過互連體和第一重佈線體將電極引出，適應於焊盤間距密度較高的晶片封裝，同時無需用到鍵合引線，減少了封裝電阻，此外在按照此方法封裝完第一層晶片的基礎上，再利用貫穿第一包封體和基板的貫穿體引出第二層晶片上的電極，從而實現了晶片的疊層封裝，可進一步減少積體電路的封裝面積以及減少引腳數量。
以上所述僅為本發明的優選實施例，並不用於限制本發明，對於本領域技術人員而言，本發明可以有各種改動 和變化。凡在本發明的精神和原理之內所作的任何修改、等同替換、改進等，均應包含在本發明的保護範圍之內。

Claims (26)

  1. 一種晶片的疊層封裝結構，包括：基板，所述基板具有相對的第一表面和第二表面；第一管芯，所述第一管芯具有相對的有源面和背面，所述第一管芯設置於所述基板的第一表面上方，所述第一管芯的背面靠近所述基板的第一表面並且所述第一管芯的有源面設置有焊盤；第一包封體，覆蓋所述第一管芯；至少一個互連體，延伸至所述第一包封體中，以與所述焊盤電連接；至少一個第一重佈線體，所述第一重佈線體與所述互連體電連接，並部分裸露於所述疊層封裝結構的表面，以作為提供外部電連接的外引腳；至少一個貫穿體，所述貫穿體貫穿所述第一包封體和基板；第二管芯，所述第二管芯上的至少一個電極與所述貫穿體的第一端電連接；所述貫穿體的第二端至少部分裸露於所述疊層封裝結構的表面，以作為提供外部電連接的外引腳，其中，所述第一重佈線體包括在所述第一包封體表面延伸至所述互連體，以與所述互連體電連接的第一部分、由所述第一包封體的表面延伸至所述基板的第二表面的第二部分，其中，所述互連體、所述貫穿體的第一端和中間部 分、第一重佈線體的第一部分和第二部分由圖案化的第一導電層構成，所述第一導電層包括在所述第一包封體上方延伸的第一部分、由所述第一包封體表面延伸至所述焊盤的第二部分以及由所述第一包封體表面延伸至所述基板的第二表面的第三部分。
  2. 根據申請專利範圍第1項所述的疊層封裝結構，其中，所述互連體包括在第一包封體表面上延伸的第一部分，以及在所述第一包封體中延伸至相應的焊盤的第二部分。
  3. 根據申請專利範圍第2項所述的疊層封裝結構，其中，所述第一重佈線體包括在所述基板的第二表面延伸的第三部分，所述第一重佈線體的第一部分延伸至所述互連體的第一部分，以與所述互連體電連接，所述第一重佈線體的第三部分的至少部分裸露於2所述疊層封裝結構的表面，以作為提供外部電連接的外引腳；所述貫穿體的第一端在所述第一包封體表面延伸，第二端在所述基板的第二表面延伸，中間部分由所述第一包封體的表面延伸至所述基板的第二表面。
  4. 根據申請專利範圍第3項所述的疊層封裝結構，其中，所述第二管芯的有源面朝向所述第一包封體，且所述第二管芯上的至少一個電極通過導電凸塊與所述貫穿體的第一端電連接。
  5. 根據申請專利範圍第4項所述的疊層封裝結構，其中，所述第二管芯上的至少一個電極通過導電凸塊與所述互連體的第一部分電連接。
  6. 根據申請專利範圍第3項所述的疊層封裝結構，其中，所述第二管芯具有相對的背面與有源面，所述第二管芯的背面靠近所述互連體的第一部分的上方，且所述第二管芯的有源面上的至少一個電極通過導電引線電連接到所述貫穿體的第一端上。
  7. 根據申請專利範圍第6項所述的疊層封裝結構，其中，所述有源面上的至少一個電極通過導電引線與所述互連體的第一部分電連接。
  8. 根據申請專利範圍第3項所述的疊層封裝結構，還包括：圖案化的第一導電層，位於所述基板的第一表面，所述第一管芯的背面通過導電黏占層安裝於所述第一導電層上；第二重佈線體，包括在所述基板的第二表面延伸的第一部分，以及由所述基板的第二表面延伸至所述第一導電層表面並與所述第一管芯背面電連接的第二部分，所述第二重佈線體的第一部分的至少部分裸露於所述疊層封裝結構的表面，以作為提共外部電連接的外引腳；其中，所述第一重佈線體的第二部分包括由所述第一包封體表面延伸至所述第一導電層表面的第一導電通道，以及由所述第一導電層的表面延伸至所述基板的第二表面 的第二導電通道；所述貫穿體中間部分包括由所述第一包封體表面延伸至所述第一導電層表面的第三導電通道，以及由所述第一導電層的表面延伸至所述基板的第二表面的第四導電通道。
  9. 根據申請專利範圍第8項所述的疊層封裝結構，其中，所述互連體、所述貫穿體的第一端和第三導電通道、所述第一重佈線體的第一部分和第一導電通道由圖案化的第二導電層構成；所述第二導電層包括在所述第一包封體上方延伸的第一部分、由所述第一包封體表面延伸至所述焊盤的第二部分以及由所述第一包封體表面延伸至所述第一導電層表面的第三部分；所述第二導電通道、第四導電通道以及第二重佈線體的第二部分由相同的導電材料同時形成。
  10. 根據申請專利範圍第9項所述的疊層封裝結構，其中，所述第二導電層包括第一金屬層和位於所述第一金屬層上的第二金屬層。
  11. 根據申請專利範圍第10項所述的疊層封裝結構，其中，所述第二導電層還包括位於所述第一金屬層下的增厚層，所述增厚層在所述第一包封體表面延伸。
  12. 根據申請專利範圍第3項所述的疊層封裝結構，其中，所述外引腳均由圖案化的第三導電層構成。
  13. 根據申請專利範圍第10項所述的疊層封裝結 構，其中，所述第三導電層包括第三金屬和位於第三金屬層上的焊接層。
  14. 根據申請專利範圍第3項所述的疊層封裝結構，還包括：第二包封體，覆蓋所述第二管芯。
  15. 根據申請專利範圍第2項所述的疊層封裝結構，還包括：第二包封體，覆蓋所述互連體；所述貫穿體的第一端在所述基板的第二表面延伸，第二端包括在所述第二包封體表面延伸的第一部分和延伸至所述第二包封體中的第二部分，中間部分由所述貫穿體的第二端延伸至所述所述基板的第二表面；所述第一重佈線體包括在所述第二包封體表面延伸的第一部分、延伸至所述第二包封體中，以與所述互連體電連接的第二部分，所述第一重佈線體的第一部分的至少部分裸露於所述疊層封裝結構的表面，以作為提供外部電連接的外引腳。
  16. 根據申請專利範圍第15項所述的疊層封裝結構，其中，所述第二管芯的有源面朝向所述基板的第二表面，且所述第二管芯上的至少一個電極通過導電凸塊與所述貫穿體的第一端電連接。
  17. 根據申請專利範圍第15項所述的疊層封裝結構，其中，所述第二管芯具有相對的背面與有源面，所述第二管芯的背面靠近所述貫穿體的第一端，且所述第二管 芯的有源面上的至少一個電極通過導電引線電連接到所述貫穿體的第一端上。
  18. 根據申請專利範圍第15項所述的疊層封裝結構，其中，至少一個所述貫穿體的第二端延伸至所述第一重佈線體的第一部分，以與所述第一重佈線體電連接。
  19. 根據申請專利範圍第15項所述的疊層封裝結構，其中，所述貫穿體的中間部分包括在所述第一包封體的表面延伸的第一部分和延伸至所述基板的第二表面的第二部分，且所述貫穿體的中間部分與所述互連體由圖案化的第一導電層構成，所述第一導電層包括在所述第一包封體表面延伸的第一部分，由所述第一包封體表面延伸至所述焊盤的第二部分，以及由所述第一包封體表面延伸至所述基板的第二表面的第三部分。
  20. 根據申請專利範圍第19項所述的疊層封裝結構，其中，所述第一導電層包括第一金屬層和位於所述第一金屬層上的第二金屬層。
  21. 根據申請專利範圍第15項所述的疊層封裝結構，其中，所述貫穿體的第二端、第一重佈線體由圖案化的第二導電層構成，所述第二導電層包括在所述第二包封體表面延伸的第一部分，以及延伸至所述第二包封體中的第二部分。
  22. 根據申請專利範圍第21項所述的疊層封裝結 構，其中，所述第一導電層包括第三金屬層和位於所述第三金屬層上的第四金屬層以及位於所述第四金屬層表面的焊接層。
  23. 根據申請專利範圍第22項所述的疊層封裝結構，其中，所述第一導電層還包括位於所述第三金屬層下的增厚層，所述增厚層在所述第二包封體表面延伸。
  24. 根據申請專利範圍第15項所述的疊層封裝結構，其中，所述貫穿體的第一端由圖案化的第三導電層構成。
  25. 根據申請專利範圍第15至24項中任意一項所述的疊層封裝結構，還包括第三包封體，覆蓋所述第二管芯。
  26. 一種形成如申請專利範圍第1項所述疊層封裝結構的疊層封裝方法，包括：提供基板；將第一管芯設置於基板的第一表面，其中，所述管芯具有相對的有源面和背面，所述第一管芯的背面靠近所述基板的第一表面並且所述管芯的有源面設置有焊盤；形成第一包封體以覆蓋所述第一管芯；形成至少一個互連體，使所述互連體延伸至所述第一包封體中與所述焊盤電連接；形成至少一個第一重佈線體，使所述第一重佈線體與所述互連體電連接，並至少部分裸露於所述疊層封裝結構的表面，以作為提供外部電連接的外引腳； 形成至少一個貫穿體，使所述貫穿體貫穿所述第一包封體和基板；將第二管芯上的至少一個電極與所述貫穿體的第一端電連接，且使所述貫穿體的第二端的至少部分裸露於所述疊層封裝結構的表面，以作為提供外部電連接的外引腳。
TW105105945A 2015-10-15 2016-02-26 Wafer stacked package structure and stacked package method TWI633632B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
??201510665364.6 2015-10-15
CN201510665364.6A CN105261611B (zh) 2015-10-15 2015-10-15 芯片的叠层封装结构及叠层封装方法

Publications (2)

Publication Number Publication Date
TW201714260A TW201714260A (zh) 2017-04-16
TWI633632B true TWI633632B (zh) 2018-08-21

Family

ID=55101223

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105105945A TWI633632B (zh) 2015-10-15 2016-02-26 Wafer stacked package structure and stacked package method

Country Status (3)

Country Link
US (3) US10763241B2 (zh)
CN (2) CN105261611B (zh)
TW (1) TWI633632B (zh)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10037975B2 (en) 2016-08-31 2018-07-31 Advanced Semiconductor Engineering, Inc. Semiconductor device package and a method of manufacturing the same
TWI643305B (zh) * 2017-01-16 2018-12-01 力成科技股份有限公司 封裝結構及其製造方法
US10304765B2 (en) * 2017-06-08 2019-05-28 Advanced Semiconductor Engineering, Inc. Semiconductor device package
CN107393836B (zh) 2017-06-19 2020-04-10 矽力杰半导体技术(杭州)有限公司 芯片封装方法及封装结构
US10297544B2 (en) * 2017-09-26 2019-05-21 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and method of fabricating the same
CN107808868B (zh) 2017-10-13 2020-03-10 矽力杰半导体技术(杭州)有限公司 芯片封装结构及其制造方法
US11088100B2 (en) * 2019-02-21 2021-08-10 Powertech Technology Inc. Semiconductor package and manufacturing method thereof
CN109872987B (zh) * 2019-03-08 2022-03-08 中国科学院微电子研究所 带有散热结构的系统封装板卡结构及其制作方法
CN109994438B (zh) * 2019-03-29 2021-04-02 上海中航光电子有限公司 芯片封装结构及其封装方法
CN110323141B (zh) 2019-04-15 2021-10-12 矽力杰半导体技术(杭州)有限公司 引线框架结构，芯片封装结构及其制造方法
CN111866325B (zh) * 2019-04-30 2022-02-22 宁波舜宇光电信息有限公司 摄像模组及其感光组件、电子设备、制备方法和阻容器件封装方法
US12021031B2 (en) 2019-11-27 2024-06-25 Mediatek Inc. Semiconductor package structure
CN111341755A (zh) * 2020-03-09 2020-06-26 上海朕芯微电子科技有限公司 功率器件埋入式基板封装结构及制备方法
US11670596B2 (en) 2020-04-07 2023-06-06 Mediatek Inc. Semiconductor package structure
DE102021107982B4 (de) * 2020-04-07 2024-02-22 Mediatek Inc. Halbleiter-packagestruktur
US11830851B2 (en) 2020-04-07 2023-11-28 Mediatek Inc. Semiconductor package structure
DE102021107672A1 (de) * 2020-04-07 2021-10-07 Mediatek Inc. Halbleiter-package-struktur
US20220406744A1 (en) * 2021-06-16 2022-12-22 Semiconductor Components Industries, Llc Submodule semiconductor package
KR20230006994A (ko) * 2021-07-05 2023-01-12 삼성전자주식회사 반도체 패키지
CN113257778B (zh) * 2021-07-06 2021-09-24 江苏长晶科技有限公司 一种3d堆叠且背部导出的扇出型封装结构及其制造方法
US20230268290A1 (en) * 2022-02-18 2023-08-24 Western Digital Technologies, Inc. Semiconductor Devices Having Supportive Plating Structures
CN116960075A (zh) * 2022-04-15 2023-10-27 华为技术有限公司 芯片封装结构及其制作方法、电子设备
CN118098994A (zh) * 2022-11-21 2024-05-28 长鑫存储技术有限公司 半导体结构的制造方法和半导体结构
CN116960108B (zh) * 2023-09-21 2023-12-08 江苏展芯半导体技术有限公司 一种芯片封装结构及方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201528468A (zh) * 2014-01-03 2015-07-16 矽品精密工業股份有限公司 半導體封裝件及其製法
CN104916605A (zh) * 2014-03-12 2015-09-16 台湾积体电路制造股份有限公司 具有锥形端通孔的封装件

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100335481B1 (ko) 1999-09-13 2002-05-04 김덕중 멀티 칩 패키지 구조의 전력소자
KR20050001159A (ko) 2003-06-27 2005-01-06 삼성전자주식회사 복수개의 플립 칩들을 갖는 멀티칩 패키지 및 그 제조방법
JP4379693B2 (ja) * 2003-11-10 2009-12-09 カシオ計算機株式会社 半導体装置およびその製造方法
JP2005353911A (ja) 2004-06-11 2005-12-22 Toshiba Corp 半導体装置
US7468545B2 (en) 2005-05-06 2008-12-23 Megica Corporation Post passivation structure for a semiconductor device and packaging process for same
US20080136004A1 (en) * 2006-12-08 2008-06-12 Advanced Chip Engineering Technology Inc. Multi-chip package structure and method of forming the same
JP2010514217A (ja) * 2006-12-19 2010-04-30 テセラ・インターコネクト・マテリアルズ，インコーポレイテッド チップ・コンデンサ組み込み型ｐｗｂ
US7960997B2 (en) 2007-08-08 2011-06-14 Advanced Analogic Technologies, Inc. Cascode current sensor for discrete power semiconductor devices
CN101241904A (zh) 2008-02-20 2008-08-13 日月光半导体制造股份有限公司 四方扁平无接脚型的多芯片封装结构
US8093722B2 (en) * 2008-05-27 2012-01-10 Mediatek Inc. System-in-package with fan-out WLCSP
JP2009302212A (ja) 2008-06-11 2009-12-24 Fujitsu Microelectronics Ltd 半導体装置及びその製造方法
CN101615609A (zh) 2008-06-27 2009-12-30 陈石矶 芯片封装的堆叠结构
KR20110004120A (ko) * 2009-07-07 2011-01-13 주식회사 하이닉스반도체 반도체 패키지 및 그 제조방법
TWI581384B (zh) 2009-12-07 2017-05-01 英特希爾美國公司 堆疊式電子電感封裝組件及其製造技術
US8618654B2 (en) * 2010-07-20 2013-12-31 Marvell World Trade Ltd. Structures embedded within core material and methods of manufacturing thereof
JP2011258623A (ja) 2010-06-07 2011-12-22 Toshiba Corp パワー半導体システム
CN201804913U (zh) * 2010-09-30 2011-04-20 江阴长电先进封装有限公司 圆片级led封装结构
TWI436464B (zh) * 2011-01-13 2014-05-01 Advanced Semiconductor Eng 半導體封裝、基板及基板製造方法
JP5066302B2 (ja) 2011-02-10 2012-11-07 パナソニック株式会社 半導体装置
US8754514B2 (en) * 2011-08-10 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip wafer level package
US8704371B2 (en) * 2011-10-10 2014-04-22 Texas Instruments Incorporated Semiconductor device having multiple bump heights and multiple bump diameters
US9412689B2 (en) * 2012-01-24 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packaging structure and method
US8884343B2 (en) * 2012-02-24 2014-11-11 Texas Instruments Incorporated System in package and method for manufacturing the same
US8884443B2 (en) * 2012-07-05 2014-11-11 Advanced Semiconductor Engineering, Inc. Substrate for semiconductor package and process for manufacturing
US9059107B2 (en) 2012-09-12 2015-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and packaged devices
US8975726B2 (en) * 2012-10-11 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. POP structures and methods of forming the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201528468A (zh) * 2014-01-03 2015-07-16 矽品精密工業股份有限公司 半導體封裝件及其製法
CN104916605A (zh) * 2014-03-12 2015-09-16 台湾积体电路制造股份有限公司 具有锥形端通孔的封装件

Also Published As

Publication number Publication date
CN107919345A (zh) 2018-04-17
TW201714260A (zh) 2017-04-16
US10763241B2 (en) 2020-09-01
CN107919345B (zh) 2023-04-25
CN105261611B (zh) 2018-06-26
US11462510B2 (en) 2022-10-04
US20220415856A1 (en) 2022-12-29
US20200328191A1 (en) 2020-10-15
CN105261611A (zh) 2016-01-20
US20170110441A1 (en) 2017-04-20

Similar Documents

Publication Publication Date Title
TWI633632B (zh) Wafer stacked package structure and stacked package method
TWI593055B (zh) 封裝結構及封裝方法
KR102205119B1 (ko) 반도체 디바이스 및 그 제조 방법
US11664323B2 (en) Semiconductor package and method
US7242081B1 (en) Stacked package structure
CN107424973B (zh) 封装基板及其制法
US20090014852A1 (en) Flip-Chip Packaging with Stud Bumps
US9806042B2 (en) Strain reduced structure for IC packaging
US8008765B2 (en) Semiconductor package having adhesive layer and method of manufacturing the same
US9613910B2 (en) Anti-fuse on and/or in package
JP4245754B2 (ja) 半導体装置
JP2005260053A (ja) 半導体装置及び半導体装置の製造方法
TWI639216B (zh) 埋入式基板封裝結構
US11063015B2 (en) Semiconductor device package and method of manufacturing the same
TW201931557A (zh) 堆疊式封裝結構及其製造方法
US20190214367A1 (en) Stacked package and a manufacturing method of the same
TWM548889U (zh) 埋入式基板封裝結構
KR101053746B1 (ko) 반도체 시스템 및 그 제조 방법
US11201110B2 (en) Semiconductor device package with conductive pillars and method for manufacturing the same
JP4597183B2 (ja) 半導体装置の製造方法
JP2003017624A (ja) 半導体装置
JP5297445B2 (ja) 半導体装置
CN114334938A (zh) 一种多芯片封装件及其制作方法
TWM546005U (zh) 封裝結構
TW201215254A (en) Package substrate having ladder-type opening