KR20230006994A - 반도체 패키지 - Google Patents

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KR20230006994A
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Abstract

본 발명의 개념에 따른, 반도체 패키지는, 재배선 기판, 상기 재배선 기판은 서로 반대되는 제1 면 및 제2 면을 포함하고; 상기 재배선 기판의 상기 제1 면 상에 제공되는 제1 반도체 칩; 상기 제1 반도체 칩의 측벽 상에 제공되는 제1 몰딩부; 상기 제1 반도체 칩과 상기 재배선 기판 사이에 제공되는 제2 반도체 칩; 상기 재배선 기판과 상기 제1 몰딩부 사이에 개재되는 제2 몰딩부, 상기 제2 몰딩부는 상기 제2 반도체 칩의 측벽 상에 제공되고; 상기 제2 반도체 칩과 상기 재배선 기판 사이에 개재되는 범프 패턴들; 및 상기 제2 몰딩부를 관통하여 상기 제1 반도체 칩과 상기 재배선 기판을 전기적으로 연결하는 몰드 비아를 포함하되, 상기 재배선 기판은 절연층, 및 상기 절연층 내에서 상기 재배선 기판의 상기 제1 면으로부터 상기 제2 면을 향하는 방향으로 순차적으로 제공되는 제1 재배선 패턴 및 제2 재배선 패턴을 포함하고, 상기 몰드 비아는 상기 제2 재배선 패턴과 접촉하며, 상기 범프 패턴들은 상기 제1 재배선 패턴과 접촉할 수 있다.

Description

반도체 패키지 {Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로써, 더욱 상세하게는 몰드 비아를 포함하는 반도체 패키지에 관한 것이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여, 최근의 패키징 기술은 하나의 패키지 내에 복수의 반도체 칩들을 탑재하는 방향으로 진행되고 있다.
최근 전자제품 시장은 휴대용 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 이들 제품에 실장되는 전자 부품들의 소형화 및 경량화가 지속적으로 요구되고 있다. 이러한 전자 부품들의 소형화 및 경량화를 실현하기 위해서는 실장 부품의 개별 사이즈를 감소시키는 기술뿐만 아니라, 다수의 개별 소자들을 하나의 패키지로 집적하는 반도체 패키지 기술이 요구된다. 특히, 고주파 신호를 취급하는 반도체 패키지는 소형화뿐만 아니라 전기적 특성을 우수하게 구현할 것이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 패키지를 제공하는 데 있다. 또한, 본 발명이 해결하고자 하는 과제는 소형화된 반도체 패키지를 제공하는 데 있다.
본 발명의 개념에 따른, 반도체 패키지는, 재배선 기판, 상기 재배선 기판은 서로 반대되는 제1 면 및 제2 면을 포함하고; 상기 재배선 기판의 상기 제1 면 상에 제공되는 제1 반도체 칩; 상기 제1 반도체 칩의 측벽 상에 제공되는 제1 몰딩부; 상기 제1 반도체 칩과 상기 재배선 기판 사이에 제공되는 제2 반도체 칩; 상기 재배선 기판과 상기 제1 몰딩부 사이에 개재되는 제2 몰딩부, 상기 제2 몰딩부는 상기 제2 반도체 칩의 측벽 상에 제공되고; 상기 제2 반도체 칩과 상기 재배선 기판 사이에 개재되는 범프 패턴들; 및 상기 제2 몰딩부를 관통하여 상기 제1 반도체 칩과 상기 재배선 기판을 전기적으로 연결하는 몰드 비아를 포함하되, 상기 재배선 기판은 절연층, 및 상기 절연층 내에서 상기 재배선 기판의 상기 제1 면으로부터 상기 제2 면을 향하는 방향으로 순차적으로 제공되는 제1 재배선 패턴 및 제2 재배선 패턴을 포함하고, 상기 몰드 비아는 상기 제2 재배선 패턴과 접촉하며, 상기 범프 패턴들은 상기 제1 재배선 패턴과 접촉할 수 있다.
본 발명의 다른 개념에 따른, 반도체 패키지는, 재배선 기판, 상기 재배선 기판은 서로 반대되는 제1 면 및 제2 면을 포함하고; 상기 재배선 기판의 상기 제1 면 상에 제공되는 제1 반도체 칩 및 제2 반도체 칩, 상기 제1 반도체 칩 및 상기 제2 반도체 칩 각각은 서로 반대되는 활성면 및 비활성면을 포함하고; 상기 제1 반도체 칩과 상기 재배선 기판 사이 그리고 상기 제2 반도체 칩과 상기 재배선 기판 사이에 제공되는 제3 반도체 칩; 상기 제1 반도체 칩 및 상기 제2 반도체 칩 각각의 측벽 상에 제공되는 제1 몰딩부; 상기 재배선 기판과 상기 제1 몰딩부 사이에 개재되는 제2 몰딩부, 상기 제2 몰딩부는 상기 제3 반도체 칩의 측벽 상에 제공되고; 및 상기 제2 몰딩부를 관통하여 상기 재배선 기판과 상기 제1 반도체 칩을 전기적으로 연결하는 몰드 비아를 포함하되, 상기 제2 몰딩부 내에서의 상기 몰드 비아의 폭은 상기 제1 반도체 칩으로부터 상기 재배선 기판을 향하는 방향으로 갈수록 커지고, 상기 제1 몰딩부는 상기 제1 반도체 칩 및 상기 제2 반도체 칩 각각의 상기 비활성면과 접촉할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 패키지는, 재배선 기판, 상기 재배선 기판은 서로 반대되는 제1 면 및 제2 면을 포함하고; 상기 재배선 기판은: 절연층; 상기 절연층 내에서 상기 재배선 기판의 상기 제1 면으로부터 상기 제2 면을 향하는 방향으로 순차적으로 제공되는 제1 재배선 패턴, 제2 재배선 패턴, 제3 재배선 패턴; 및 상기 제3 재배선 패턴 상에 제공되는 본딩 패드를 포함하며, 상기 재배선 기판의 상기 제1 면 상에 제공되는 제1 반도체 칩 및 제2 반도체 칩, 상기 제1 반도체 칩 및 상기 제2 반도체 칩 각각은 서로 반대되는 활성면 및 비활성면을 포함하고; 상기 제1 반도체 칩의 상기 활성면에 인접하도록 배치되는 제1 칩 패드; 상기 제2 반도체 칩의 상기 활성면에 인접하도록 배치되는 제2 칩 패드; 상기 제1 반도체 칩 및 상기 제2 반도체 칩 각각의 측벽 및 상기 비활성면 상에 제공되는 제1 몰딩부; 상기 제1 반도체 칩과 상기 재배선 기판 사이 그리고 상기 제2 반도체 칩과 상기 재배선 기판 사이에 제공되는 제3 반도체 칩; 상기 제1 반도체 칩과 상기 제3 반도체 칩 사이 그리고 상기 제2 반도체 칩과 상기 제3 반도체 칩 사이에 개재되는 접착층; 상기 재배선 기판과 상기 제1 몰딩부 사이에 개재되는 제2 몰딩부, 상기 제2 몰딩부는 상기 제3 반도체 칩의 측벽 및 상면 상에 제공되고; 상기 재배선 기판과 상기 제3 반도체 칩 사이에 개재되는 범프 패턴들; 상기 제2 몰딩부를 관통하여 상기 재배선 기판과 상기 제1 반도체 칩을 전기적으로 연결하는 몰드 비아; 및 상기 본딩 패드 상에 제공되는 연결 단자를 포함하되, 상기 몰드 비아는 상기 제2 재배선 패턴과 접촉하고, 상기 범프 패턴들은 상기 제1 재배선 패턴과 접촉할 수 있다.
본 발명에 따른 반도체 패키지의 복수 개의 반도체 칩들은 복수 개의 패키지 기판들 내에 나뉘어서 실장되지 않을 수 있다. 이에 따라, 반도체 패키지의 전체 두께를 감소시킬 수 있고 재배선 기판이나 포스트(post) 등을 추가적으로 형성하지 않아 제조 공정을 단순화할 수 있다. 결과적으로, 반도체 패키지의 소형화가 가능하고 제조 비용을 감소시킬 수 있다.
본 발명에 따른 반도체 패키지는 제1 및 제2 반도체 칩들을 덮는 제1 몰딩부와 제3 반도체 칩을 덮는 제2 몰딩부를 포함하되 제1 몰딩부 및 제2 몰딩부가 서로 다른 물성을 가질 수 있다. 이에 따라, 반도체 패키지의 휘어짐(warpage) 현상을 제어하는 것이 보다 용이해질 수 있다. 결과적으로, 반도체 패키지의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2a는 도 1의 M 영역을 확대 도시한 단면도이다.
도 2b는 도 1의 N 영역을 확대 도시한 단면도이다.
도 3a 내지 도 3j는 본 발명의 실시예들에 따른 반도체 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 2a는 도 1의 M 영역을 확대 도시한 단면도이다. 도 2b는 도 1의 N 영역을 확대 도시한 단면도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 반도체 패키지는 재배선 기판(100)을 포함할 수 있다. 재배선 기판(100)은 절연층들(101, 102, 103), 제1 재배선 패턴(110), 제2 재배선 패턴(120), 제3 재배선 패턴(130), 및 본딩 패드(140)를 포함할 수 있다.
재배선 기판(100)은 서로 반대되는 제1 면(100a) 및 제2 면(100b)을 포함할 수 있다. 일 예로, 재배선 기판(100)의 제1 면(100a)은 재배선 기판(100)의 상면이고, 재배선 기판(100)의 제2 면(100b)은 재배선 기판(100)의 하부면일 수 있다.
절연층들(101, 102, 103)은 재배선 기판(100)의 제2 면(100b)에서 제1 면(100a)을 향하는 방향으로 순차적으로 적층된 제1 절연층(101), 제2 절연층(102), 및 제3 절연층(103)을 포함할 수 있다. 다시 말하면, 제1 내지 제3 절연층들(101, 102, 103)은 재배선 기판(100)의 제1 면(100a)에 수직한 방향으로 순차적으로 적층될 수 있다. 재배선 기판(100)은 배선 구조체로 명명될 수 있다. 재배선 기판(100)의 제1 면(100a)은 제3 절연층(103)의 상면일 수 있다. 재배선 기판(100)의 제2 면(100b)은 제1 절연층(101)의 하부면일 수 있다.
제1 절연층(101) 내에 제1 재배선 패턴(110)이 배치될 수 있다. 제1 재배선 패턴(110)은 후술할 범프 패턴(150) 상에 제공될 수 있다. 제1 절연층(101)은 최하부 절연층일 수 있다. 제1 재배선 패턴(110)의 하부면은 재배선 기판(100)의 제2 면(100b)과 실질적으로 동일한 레벨에 위치할 수 있다. 제1 절연층(101)은 예를 들어, 감광성 폴리머와 같은 유기 물질 또는 감광성 절연(Photo Imagable Dielectric: PID) 수지를 포함할 수 있다. 본 명세서에서, 감광성 폴리머는 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다.
제2 절연층(102)이 제1 절연층(101) 상에 배치될 수 있다. 제2 절연층(102)은 제1 절연층(101)과 동일한 물질을 포함할 수 있다. 예를 들어, 제2 절연층(102)은 감광성 폴리머와 같은 유기 물질 또는 감광성 절연 수지를 포함할 수 있다.
제1 재배선 패턴(110) 상에 제2 재배선 패턴(120)이 배치될 수 있다. 제2 재배선 패턴(120)은 제1 재배선 패턴(110) 또는 후술할 몰드 비아(160) 중 어느 하나와 전기적으로 연결될 수 있다.
제2 재배선 패턴(120)은 비아 부분(120V) 및 배선 부분(120W)을 포함할 수 있다. 제2 재배선 패턴(120)의 배선 부분(120W)은 제2 절연층(102) 내에 배치될 수 있다. 제2 재배선 패턴(120)의 배선 부분(120W)은 제1 절연층(101)의 상면 상에 배치될 수 있다. 제2 재배선 패턴(120)의 배선 부분(120W)은 후술할 제3 재배선 패턴(130)과 접촉할 수 있다. 제2 재배선 패턴(120)의 비아 부분(120V)은 제1 재배선 패턴(110) 또는 몰드 비아(160) 상에 제공되고, 제2 재배선 패턴(120)의 배선 부분(120W)과 연결될 수 있다. 제2 재배선 패턴(120)의 비아 부분(120V)은 제2 재배선 패턴(120)의 배선 부분(120W)으로부터 재배선 기판(100)의 제1 면(100a)에 수직한 방향으로 연장되는 부분일 수 있다. 구체적으로, 제2 재배선 패턴(120)의 비아 부분(120V)은 제2 재배선 패턴(120)의 배선 부분(120W)으로부터 재배선 기판(100)의 제1 면(100a)에서 제2 면(100b)을 향하는 방향으로 연장되는 부분일 수 있다. 제2 재배선 패턴(120)의 배선 부분(120W)은 제2 재배선 패턴(120)의 비아 부분(120V)보다 더 큰 너비 또는 더 긴 길이를 가질 수 있다. 제2 재배선 패턴(120)의 비아 부분(120V)은 제1 절연층(101) 내에 제공될 수 있다. 제2 재배선 패턴(120)의 비아 부분(120V)은 제1 재배선 패턴(110) 또는 몰드 비아(160)와 접촉할 수 있다.
제3 절연층(103)이 제2 절연층(102) 상에 배치될 수 있다. 3 절연층(103)은 제1 절연층(101)과 동일한 물질을 포함할 수 있다. 예를 들어, 제3 절연층(103)은 감광성 폴리머와 같은 유기 물질 또는 감광성 절연 수지를 포함할 수 있다.
제2 재배선 패턴(120) 상에 제3 재배선 패턴(130)이 배치될 수 있다. 제3 재배선 패턴(130)은 제2 재배선 패턴(120)과 전기적으로 연결될 수 있다.
제3 재배선 패턴(130)은 비아 부분(130V) 및 배선 부분(130W)을 포함할 수 있다. 제3 재배선 패턴(130)의 배선 부분(130W)은 제3 절연층(103) 내에 배치될 수 있다. 제3 재배선 패턴(130)의 배선 부분(130W)은 제2 절연층(102)의 상면 상에 배치될 수 있다. 제3 재배선 패턴(130)의 배선 부분(130W)은 후술할 본딩 패드(140)와 접촉할 수 있다. 제3 재배선 패턴(130)의 비아 부분(130V)은 제2 재배선 패턴(120) 상에 제공되고, 제3 재배선 패턴(130)의 배선 부분(130W)과 연결될 수 있다. 제3 재배선 패턴(130)의 비아 부분(130V)은 제3 재배선 패턴(130)의 배선 부분(130W)으로부터 재배선 기판(100)의 제1 면(100a)에 수직한 방향으로 연장되는 부분일 수 있다. 구체적으로, 제3 재배선 패턴(130)의 비아 부분(130V)은 제3 재배선 패턴(130)의 배선 부분(130W)으로부터 재배선 기판(100)의 제1 면(100a)에서 제2 면(100b)을 향하는 방향으로 연장되는 부분일 수 있다. 제3 재배선 패턴(130)의 배선 부분(130W)은 제3 재배선 패턴(130)의 비아 부분(130V)보다 더 큰 너비 또는 더 긴 길이를 가질 수 있다. 제3 재배선 패턴(130)의 비아 부분(130V)은 제2 절연층(102) 내에 제공될 수 있다. 제3 재배선 패턴(130)의 비아 부분(130V)은 제2 재배선 패턴(120)과 접촉할 수 있다.
제3 재배선 패턴(130) 상에 본딩 패드(140)가 배치될 수 있다. 본딩 패드(140)는 재배선 기판(100)의 제1 면(100a) 상에 제공될 수 있다. 본딩 패드(140)는 후술할 연결 단자(400)의 패드로 기능할 수 있다. 본딩 패드(140)는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti) 또는 이들의 조합 중에서 선택된 어느 하나를 포함할 수 있다.
본딩 패드(140)는 몸체 부분 및 비아 부분을 포함할 수 있다. 본딩 패드(140)의 몸체 부분은 재배선 기판(100)의 제1 면(100a) 상에 배치되는 부분일 수 있다. 본딩 패드(140)의 비아 부분은 본딩 패드(140)의 몸체 부분으로부터 연장되어 제3 절연층(103) 내에 배치되는 부분일 수 있다. 본딩 패드(140)의 비아 부분은 제3 재배선 패턴(130)과 접촉할 수 있다. 본딩 패드(140)의 몸체 부분은 본딩 패드(140)의 비아 부분보다 더 큰 너비 또는 더 긴 길이를 가질 수 있다.
재배선 기판(100)의 제2 면(100b) 상에 제1 반도체 칩(210) 및 제2 반도체 칩(220)이 배치될 수 있다. 제1 반도체 칩(210) 및 제2 반도체 칩(220)은 재배선 기판(100)의 제2 면(100b)으로부터 이격될 수 있다. 제1 반도체 칩(210) 및 제2 반도체 칩(220)은 수평 방향으로 서로 이격될 수 있다. 일 예로, 제1 반도체 칩(210) 및 제2 반도체 칩(220) 각각은 DRAM, SRAM, MRAM, 또는 플래시 메모리와 같은 메모리 칩(memory chip)일 수 있다. 다른 예로, 제 1 반도체 칩(210) 및 제2 반도체 칩(220) 각각은 로직 칩(logic chip)일 수 있다.
제1 반도체 칩(210)은 서로 반대되는 활성면(210a) 및 비활성면(210b)을 포함할 수 있다. 제2 반도체 칩(220)은 서로 반대되는 활성면(220a) 및 비활성면(220b)을 포함할 수 있다. 제1 반도체 칩(210)의 활성면(210a) 및 제2 반도체 칩(220)의 활성면(220a)은 재배선 기판(100)의 제2 면(100b)에 인접할 수 있다.
제1 반도체 칩(210)의 활성면(210a)에 인접하도록 배치되는 제1 칩 패드(211)가 제공될 수 있다. 제2 반도체 칩(220)의 활성면(220a)에 인접하도록 배치되는 제2 칩 패드(221)가 제공될 수 있다. 제1 칩 패드(211)의 상면은 제1 반도체 칩(210)의 활성면(210a)에 의해 노출될 수 있다. 제2 칩 패드(221)의 상면은 제2 반도체 칩(220)의 활성면(220a)에 의해 노출될 수 있다. 제1 칩 패드(211) 및 제2 칩 패드(221) 각각은 도전성 금속 물질을 포함할 수 있다. 일 예로, 제1 칩 패드(211) 및 제2 칩 패드(221) 각각은 구리(Cu)를 포함할 수 있다.
제1 몰딩부(310)가 제1 반도체 칩(210) 및 제2 반도체 칩(220)을 덮을 수 있다. 제1 몰딩부(310)는 제1 반도체 칩(210)의 측벽 상에 제공될 수 있다. 제1 몰딩부(310)는 제1 반도체 칩(210)의 양 측벽을 둘러쌀 수 있다. 제1 몰딩부(310)는 제2 반도체 칩(220)의 측벽 상에 제공될 수 있다. 제1 몰딩부(310)는 제2 반도체 칩(220)의 양 측벽을 둘러쌀 수 있다. 일 예로, 제1 몰딩부(310)는 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 제1 몰딩부(310)는 실리콘 필러와 같은 보강재를 추가로 포함할 수 있다.
제1 몰딩부(310)는 제1 반도체 칩(210)의 비활성면(210b) 및 제2 반도체 칩(220)의 비활성면(220b)과 접촉할 수 있다. 제1 몰딩부(310)는 제1 반도체 칩(210)의 비활성면(210b)을 둘러싸고, 제2 반도체 칩(220)의 비활성면(220b)을 둘러쌀 수 있다. 제1 몰딩부(310)의 상면은 제1 반도체 칩(210)의 상면, 및 제2 반도체 칩(220)의 상면과 실질적으로 공면을 이룰 수 있다.
제1 반도체 칩(210) 및 제2 반도체 칩(220) 상에 제3 반도체 칩(230)이 배치될 수 있다. 제3 반도체 칩(230)은 재배선 기판(100)과 제1 반도체 칩(210) 사이, 그리고 재배선 기판(100)과 제2 반도체 칩(220) 사이에 제공될 수 있다. 일 예로, 제3 반도체 칩(230)은 로직 칩(logic chip)일 수 있다. 제3 반도체 칩(230)은 제1 반도체 칩(210) 및 제2 반도체 칩(220) 각각을 구동할 수 있다.
제3 반도체 칩(230)은 서로 반대되는 활성면 및 비활성면을 포함할 수 있다. 제3 반도체 칩(230)의 활성면은 재배선 기판(100)의 제2 면(100b)에 인접할 수 있다. 제3 반도체 칩(230)의 활성면에 인접하도록 제3 칩 패드들(231)이 배치될 수 있다. 제3 칩 패드들(231) 각각의 상면은 제3 반도체 칩(230)의 활성면에 의해 노출될 수 있다. 제3 칩 패드들(231)은 도전성 금속 물질을 포함할 수 있다. 일 예로, 제3 칩 패드들(231) 각각은 구리(Cu)를 포함할 수 있다.
제3 반도체 칩(230)의 비활성면 아래에 접착층(240)이 제공될 수 있다. 접착층(240)에 의해 제3 반도체 칩(230)과 제1 반도체 칩(210), 그리고 제3 반도체 칩(230)과 제2 반도체 칩(220)이 서로 부착될 수 있다. 접착층(240)은 제1 반도체 칩(210)과 제3 반도체 칩(230) 사이, 그리고 제2 반도체 칩(220)과 제3 반도체 칩(230) 사이에 개재될 수 있다. 접착층(240)은 제1 몰딩부(310)의 일부분과 접촉할 수 있다. 접착층(240)은 아지노모토 빌드 업 필름(ABF)과 같은 접착성 절연 필름 또는 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 접착층(240)은 제1 반도체 칩(210)의 활성면(210a) 및 제2 반도체 칩(220)의 활성면(220a)과 접촉할 수 있다. 접착층(240)의 하부면은 후술할 제2 몰딩부(320)의 하부면과 공면을 이룰 수 있다. 제1 내지 제3 반도체 칩들(210, 220, 230)의 배치, 너비, 및 두께는 도면에 도시된 것에 제한되지 않고 다양하게 변경될 수 있다.
본 발명의 실시예들에 따르면 제1 및 제2 반도체 칩들(210, 220)이 제3 반도체 칩(230)을 안정적으로 지지할 수 있다. 이에 따라, 반도체 패키지의 신뢰성이 향상될 수 있다.
또한, 제1 및 제2 반도체 칩들(210, 220)이 하부 패키지 내에 실장되고, 제3 반도체 칩(230)이 상부 패키지 내에 실장되는 패키지-온-패키지(package-on-package) 방식과 달리, 제1 내지 제3 반도체 칩들(230)이 복수 개의 패키지 기판들 내에 나뉘어서 실장되지 않을 수 있다. 이에 따라, 반도체 패키지의 전체 두께를 감소시킬 수 있고 재배선 기판이나 포스트(post) 등을 추가적으로 형성하지 않아 제조 공정을 단순화할 수 있다. 결과적으로, 반도체 패키지의 소형화가 가능하고 제조 비용을 감소시킬 수 있다.
제2 몰딩부(320)가 제3 반도체 칩(230)을 덮을 수 있다. 제2 몰딩부(320)는 재배선 기판(100)과 제1 몰딩부(310) 사이에 개재될 수 있다. 제2 몰딩부(320)는 제3 반도체 칩(230)의 측벽 상에 제공될 수 있다. 제2 몰딩부(320)는 제3 반도체 칩(230)의 양 측벽을 둘러쌀 수 있다. 제2 몰딩부(320)는 제3 반도체 칩(230)의 상면과 접촉할 수 있다. 구체적으로, 제2 몰딩부(320)는 제3 반도체 칩(230)의 활성면과 접촉할 수 있다. 제2 몰딩부(320)는 제3 반도체 칩(230)의 상면을 덮을 수 있다.
일 예로, 제2 몰딩부(320)는 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 제2 몰딩부(320)는 실리콘 필러와 같은 보강재를 추가로 포함할 수 있다.
제1 몰딩부(310)와 제2 몰딩부(320)는 서로 상이한 에폭시계 폴리머를 포함할 수 있다. 또 다른 예로, 제1 몰딩부(310)와 제2 몰딩부(320)는 서로 동일한 에폭시계 폴리머를 포함하되, 실리콘 필러와 같은 보강재의 함량이 서로 상이할 수 있다. 예를 들어, 상기 제1 몰딩부(310)에 포함된 보강재의 함량은 상기 제2 몰딩부(320)에 포함된 보강재의 함량보다 작거나 클 수 있다. 제1 몰딩부(310)와 제2 몰딩부(320)의 물성이 서로 다를 수 있다. 예를 들어, 제1 몰딩부(310)와 제2 몰딩부(320) 각각의 열팽창 계수 및/또는 탄성계수가 서로 다를 수 있다. 예를 들어, 상기 제1 몰딩부(310)의 열팽창 계수는 상기 제2 몰딩부(320)의 열팽창 계수보다 작거나 클 수 있다. 상기 제1 몰딩부(310)의 탄성계수는 상기 제2 몰딩부(320)의 탄성계수보다 작거나 클 수 있다.
제1 몰딩부(310)와 제2 몰딩부(320) 각각의 두께는 서로 다를 수 있다. 예를 들어, 제1 몰딩부(310)의 두께는 제2 몰딩부(320)의 두께보다 작거나 클 수 있다. 다른 예로, 제1 몰딩부(310)의 두께와 제2 몰딩부(320)의 두께는 실질적으로 동일할 수 있다.
제1 및 제2 반도체 칩들(210, 220)을 덮는 제1 몰딩부(310)와 제3 반도체 칩(230)을 덮는 제2 몰딩부(320)가 서로 다른 물성을 가지는 바, 반도체 패키지의 휘어짐(warpage) 현상을 제어하는 것이 보다 용이해질 수 있다. 결과적으로, 반도체 패키지의 신뢰성이 향상될 수 있다.
제3 반도체 칩(230) 상에 범프 패턴들(150)이 배치될 수 있다. 범프 패턴들(150)은 제3 칩 패드들(231) 상에 각각 제공될 수 있다. 범프 패턴들(150) 각각은 도전성 금속 물질을 포함할 수 있다. 예를 들어, 범프 패턴들(150) 각각은 구리(Cu)를 포함할 수 있다. 범프 패턴들(150) 각각의 상면은 제2 몰딩부(320)의 상면과 실질적으로 공면을 이룰 수 있다. 범프 패턴들(150)은 제2 몰딩부(320)를 관통하여 제3 칩 패드들(231)과 접촉할 수 있다.
범프 패턴들(150)에 의해 제3 반도체 칩(230)과 재배선 기판(100)이 서로 전기적으로 연결될 수 있다. 구체적으로, 범프 패턴들(150)은 제1 재배선 패턴(110)과 접촉하여 제3 반도체 칩(230)과 재배선 기판(100)을 서로 전기적으로 연결할 수 있다.
제2 몰딩부(320)를 관통하는 몰드 비아(160)가 제공될 수 있다. 몰드 비아(160)는 제1 반도체 칩(210)과 재배선 기판(100), 그리고 제2 반도체 칩(220)과 재배선 기판(100)을 서로 전기적으로 연결할 수 있다.
몰드 비아(160)는 비아 부분(160V) 및 배선 부분(160W)을 포함할 수 있다. 몰드 비아(160)의 배선 부분(160W)은 제1 절연층(101) 내에 배치될 수 있다. 몰드 비아(160)의 배선 부분(160W)은 제2 몰딩부(320) 상에 배치될 수 있다. 몰드 비아(160)의 배선 부분(160W)은 제1 재배선 패턴(110)과 동일한 레벨에 위치할 수 있다. 일 예로, 몰드 비아(160)의 배선 부분(160W)의 상면과 제1 재배선 패턴(110)의 상면을 실질적으로 동일한 레벨에 위치할 수 있다. 몰드 비아(160)의 배선 부분(160W)의 하부면과 제1 재배선 패턴(110)의 하부면은 공면을 이룰 수 있다. 몰드 비아(160)는 제2 재배선 패턴(120)과 접촉할 수 있다. 몰드 비아(160)의 배선 부분(160W)은 제2 재배선 패턴(120)의 비아 부분(120V)과 접촉할 수 있다.
몰드 비아(160)의 비아 부분(160V)은 제2 몰딩부(320)를 관통하여 수직적으로 연장되는 부분일 수 있다. 몰드 비아(160)의 비아 부분(160V)은 제1 반도체 칩(210)의 제1 칩 패드(211) 또는 제2 반도체 칩(220)의 제2 칩 패드(221)와 접촉할 수 있다.
몰드 비아(160)의 비아 부분(160V)은 몰드 비아(160)의 배선 부분(160W)과 연결될 수 있다. 몰드 비아(160)의 비아 부분(160V)은 몰드 비아(160)의 배선 부분(160W)으로부터 재배선 기판(100)의 제1 면(100a)에 수직한 방향으로 연장되는 부분일 수 있다. 구체적으로, 몰드 비아(160)의 비아 부분(160V)은 몰드 비아(160)의 배선 부분(160W)으로부터 재배선 기판(100)의 제1 면(100a)에서 제2 면(100b)을 향하는 방향으로 연장되는 부분일 수 있다. 몰드 비아(160)의 배선 부분(160W)은 몰드 비아(160)의 비아 부분(160V)보다 더 큰 너비 또는 더 긴 길이를 가질 수 있다.
본딩 패드(140) 상에 연결 단자(400)가 배치될 수 있다. 연결 단자(400)는 본딩 패드(140)의 몸체 부분 상에 제공될 수 있다. 연결 단자(400)는 재배선 기판(100)을 통해 제1 내지 제3 반도체 칩들(210, 220, 230)과 전기적으로 연결될 수 있다. 연결 단자(400)는 솔더, 범프, 필라, 및/또는 이들의 조합을 포함할 수 있다. 일 예로, 연결 단자(400)는 솔더 물질을 포함할 수 있다.
연결 단자(400)는 복수 개 제공될 수 있다. 연결 단자들(400) 간의 피치는 제1 피치(P10)일 수 있다. 범프 패턴들(150) 간의 피치는 제2 피치(P20)일 수 있다. 범프 패턴(150)과 이에 인접한 몰드 비아(160) 사이의 피치는 제3 피치(P30)일 수 있다. 제1 피치(P10)는 제2 피치(P20) 및 제3 피치(P30) 각각보다 클 수 있다. 제2 피치(P20)는 제3 피치(P30)와 서로 동일하거나, 서로 상이할 수 있다.
도 2a는 도 1의 M 영역을 확대 도시한 단면도이다. 도 2b는 도 1의 N 영역을 확대 도시한 단면도이다. 도 2a 및 도 2b를 참조하여, 재배선 패턴들(110, 120, 130), 몰드 비아(160) 및 범프 패턴들(150)에 대해 보다 상세히 설명한다. 도 1을 참조하여 설명한 것과 중복되는 내용은 설명을 생략한다.
도 2a를 참조하면, 몰드 비아(160)는 시드 패턴(161) 및 도전 패턴(163)을 포함할 수 있다. 몰드 비아(160)의 도전 패턴(163)은 제1 절연층(101) 내에 그리고, 제2 몰딩부(320) 내에 제공될 수 있다. 몰드 비아(160)의 도전 패턴(163)은 도전 물질을 포함할 수 있다. 일 예로, 몰드 비아(160)의 도전 패턴(163)은 구리(Cu)를 포함할 수 있다. 몰드 비아(160)의 시드 패턴(161)은 제2 칩 패드(221)와 몰드 비아(160)의 도전 패턴(163) 사이, 및 제2 몰딩부(320)와 몰드 비아(160)의 도전 패턴(163) 사이에 개재될 수 있다. 몰드 비아(160)의 시드 패턴(161)은 제2 칩 패드(221)와 접촉할 수 있다. 몰드 비아(160)의 시드 패턴(161)은 도전 물질을 포함할 수 있다. 일 예로, 몰드 비아(160)의 시드 패턴(161)은 화학동(electroless copper)을 포함할 수 있다. 몰드 비아(160)의 시드 패턴(161)은 티타늄(Ti)을 포함하지 않을 수 있다. 몰드 비아(160)의 시드 패턴(161)은 제2 몰딩부(320) 상에 형성되므로, 감광성 절연 수지를 포함하는 절연층들(101, 102, 103) 상에서와 달리 화학동을 사용하는 것이 가능하다.
몰드 비아(160)의 시드 패턴(161)과 몰드 비아(160)의 도전 패턴(163)은 서로 동일한 금속 물질을 포함할 수 있다. 일 예로, 몰드 비아(160)의 시드 패턴(161)과 몰드 비아(160)의 도전 패턴(163)은 각각 구리(Cu)를 포함할 수 있다. 몰드 비아(160)의 시드 패턴(161)의 금속 물질의 밀도는 몰드 비아(160)의 도전 패턴(163)의 금속 물질의 밀도와 다를 수 있다. 예를 들어, 몰드 비아(160)의 시드 패턴(161)의 금속 물질의 밀도는 몰드 비아(160)의 도전 패턴(163)의 금속 물질의 밀도보다 작을 수 있다.
몰드 비아(160)의 비아 부분(160V) 및 몰드 비아(160)의 배선 부분(160W) 각각은 몰드 비아(160)의 시드 패턴(161) 및 몰드 비아(160)의 도전 패턴(163)을 포함할 수 있다. 몰드 비아(160)의 시드 패턴(161)은 몰드 비아(160)의 도전 패턴(163)의 측벽 및 상면 상으로 연장되지 않을 수 있다.
몰드 비아(160)의 시드 패턴(161)과 몰드 비아(160)의 도전 패턴(163) 사이의 경계면은 제1 경계면(IF1)일 수 있다. 몰드 비아(160)의 시드 패턴(161)과 몰드 비아(160)의 도전 패턴(163)은 서로 동일한 금속 물질을 포함하므로, 제1 경계면(IF1)은 시각적으로 보이지 않을 수 있다. 즉, 몰드 비아(160)의 시드 패턴(161)과 몰드 비아(160)의 도전 패턴(163)은 하나의 구성 요소로 제공될 수 있다.
몰드 비아(160)의 비아 부분(160V)의 상부 폭은 제1 폭(W1)일 수 있다. 몰드 비아(160)의 비아 부분(160V)의 하부 폭은 제2 폭(W2)일 수 있다. 제1 폭(W1)은 제2 폭(W2)보다 클 수 있다. 몰드 비아(160)의 비아 부분(160V)의 폭은 제2 반도체 칩(220)으로부터 재배선 기판(100)을 향하는 방향으로 갈수록 점점 커질 수 있다.
제2 칩 패드(221)의 두께는 제1 두께(T1)일 수 있다. 제1 두께(T1)는 5μm 내지 15 μm일 수 있다. 도시되지는 않았지만, 제1 칩 패드(211)의 두께는 제2 칩 패드(221)의 두께와 실질적으로 동일할 수 있다. 즉, 제1 칩 패드(211)의 두께는 5μm 내지 15 μm일 수 있다. 제1 두께(T1)는 몰드 비아(160)의 시드 패턴(161)의 두께보다 클 수 있다.
제2 칩 패드(221)와 몰드 비아(160)의 시드 패턴(161)은 서로 동일한 금속 물질을 포함할 수 있다. 일 예로, 제2 칩 패드(221)와 몰드 비아(160)의 시드 패턴(161)은 구리(Cu)를 포함할 수 있다. 몰드 비아(160)의 시드 패턴(161)의 금속 물질의 밀도는 제2 칩 패드(221)의 금속 물질의 밀도와 다를 수 있다. 예를 들어, 몰드 비아(160)의 시드 패턴(161)의 금속 물질의 밀도는 제2 칩 패드(221)의 금속 물질의 밀도보다 작을 수 있다.
제2 칩 패드(221)와 몰드 비아(160)의 시드 패턴(161) 사이의 경계면은 제2 경계면(IF2)일 수 있다. 몰드 비아(160)의 시드 패턴(161)과 제2 칩 패드(221)는 서로 동일한 금속 물질을 포함하므로, 제2 경계면(IF2)은 시각적으로 보이지 않을 수 있다. 즉, 몰드 비아(160)의 시드 패턴(161)과 제2 칩 패드(221)는 하나의 구성 요소로 제공될 수 있다.
제2 재배선 패턴(120)은 배리어/시드 패턴(121) 및 도전 패턴(123)을 포함할 수 있다. 제2 재배선 패턴(120)의 도전 패턴(123)은 제1 절연층(101)의 상면 상에 및 제1 절연층(101) 내에 제공될 수 있다. 제2 재배선 패턴(120)의 도전 패턴(123)은 구리(Cu)와 같은 도전 물질을 포함할 수 있다. 제2 재배선 패턴(120)의 배리어/시드 패턴(121)은 제2 재배선 패턴(120)의 도전 패턴(123)과 제1 절연층(101) 사이에 개재될 수 있다. 제2 재배선 패턴(120)의 배리어/시드 패턴(121)은 구리, 티타늄, 및/또는 이들의 합금과 같은 도전 물질을 포함할 수 있다. 일 예로, 제2 재배선 패턴(120)의 배리어/시드 패턴(121)은 티타늄(Ti)/구리(Cu) 합금을 포함할 수 있다.
제2 재배선 패턴(120)의 비아 부분(120V) 및 제2 재배선 패턴(120)의 배선 부분(120W) 각각은 제2 재배선 패턴(120)의 배리어/시드 패턴(121) 및 도전 패턴(123)을 포함할 수 있다. 제2 재배선 패턴(120)의 배리어/시드 패턴(121)은 제2 재배선 패턴(120)의 도전 패턴(123)의 측벽 및 상면 상으로 연장되지 않을 수 있다.
제3 재배선 패턴(130)은 배리어/시드 패턴(131) 및 도전 패턴(133)을 포함할 수 있다. 제3 재배선 패턴(130)의 도전 패턴(133)은 제2 절연층(102)의 상면 상에 및 제2 절연층(102) 내에 제공될 수 있다. 제3 재배선 패턴(130)의 도전 패턴(133)은 구리(Cu)와 같은 도전 물질을 포함할 수 있다. 제3 재배선 패턴(130)의 배리어/시드 패턴(131)은 제3 재배선 패턴(130)의 도전 패턴(133)과 제2 절연층(102) 사이에 개재될 수 있다. 제3 재배선 패턴(130)의 배리어/시드 패턴(131)은 구리, 티타늄, 및/또는 이들의 합금과 같은 도전 물질을 포함할 수 있다. 일 예로, 제3 재배선 패턴(130)의 배리어/시드 패턴(131)은 티타늄/구리 합금을 포함할 수 있다.
제3 재배선 패턴(130)의 비아 부분(130V) 및 제3 재배선 패턴(130)의 배선 부분(130W) 각각은 제3 재배선 패턴(130)의 배리어/시드 패턴(131) 및 도전 패턴(133)을 포함할 수 있다. 제3 재배선 패턴(130)의 배리어/시드 패턴(131)은 제3 재배선 패턴(130)의 도전 패턴(133)의 측벽 및 상면 상으로 연장되지 않을 수 있다.
도 2b를 참조하면, 제1 재배선 패턴(110)은 시드 패턴(111) 및 도전 패턴(113)을 포함할 수 있다. 제1 재배선 패턴(110)의 시드 패턴(111)은 제2 몰딩부(320) 상에 제공될 수 있다. 제1 재배선 패턴(110)의 도전 패턴(113)은 제1 재배선 패턴(110)의 시드 패턴(111)과 제2 재배선 패턴(120) 사이에 개재될 수 있다. 제1 재배선 패턴(110)의 도전 패턴(113)은 도전 물질을 포함할 수 있다. 일 예로, 제1 재배선 패턴(110)의 도전 패턴(113)은 구리(Cu)를 포함할 수 있다. 제1 재배선 패턴(110)의 시드 패턴(111)은 제1 재배선 패턴(110)의 도전 패턴(113)과 범프 패턴(150) 사이에 개재될 수 있다. 제1 재배선 패턴(110)의 시드 패턴(111)은 도전 물질을 포함할 수 있다. 일 예로, 제1 재배선 패턴(110)의 시드 패턴(111)은 화학동(electroless copper)을 포함할 수 있다. 제1 재배선 패턴(110)의 시드 패턴(111)은 티타늄을 포함하지 않을 수 있다.
제1 재배선 패턴(110)의 시드 패턴(111)과 제1 재배선 패턴(110)의 도전 패턴(113)은 서로 동일한 금속 물질을 포함할 수 있다. 일 예로, 제1 재배선 패턴(110)의 시드 패턴(111)과 제1 재배선 패턴(110)의 도전 패턴(113)은 각각 구리(Cu)를 포함할 수 있다. 제1 재배선 패턴(110)의 시드 패턴(111)의 금속 물질의 밀도는 제1 재배선 패턴(110)의 도전 패턴(113)의 금속 물질의 밀도와 다를 수 있다. 예를 들어, 제1 재배선 패턴(110)의 시드 패턴(111)의 금속 물질의 밀도는 제1 재배선 패턴(110)의 도전 패턴(113)의 금속 물질의 밀도보다 작을 수 있다.
제1 재배선 패턴(110)의 시드 패턴(111)과 제1 재배선 패턴(110)의 도전 패턴(113) 사이의 경계면은 제3 경계면(IF3)일 수 있다. 제1 재배선 패턴(110)의 시드 패턴(111)과 제1 재배선 패턴(110)의 도전 패턴(113)은 서로 동일한 금속 물질을 포함하므로, 제3 경계면(IF3)은 시각적으로 보이지 않을 수 있다. 즉, 제1 재배선 패턴(110)의 시드 패턴(111)과 제1 재배선 패턴(110)의 도전 패턴(113)은 하나의 구성 요소로 제공될 수 있다.
범프 패턴(150)은 제1 재배선 패턴(110)과 접촉할 수 있다. 범프 패턴(150)의 폭은 제3 폭(W3)일 수 있다. 일 예로, 제3 폭(W3)은 범프 패턴(150)의 높이에 따라 변하지 않고 일정할 수 있다.
제1 재배선 패턴(110)의 시드 패턴(111)과 범프 패턴(150) 사이의 경계면은 제4 경계면(IF4)일 수 있다. 범프 패턴(150)과 제3 칩 패드(231) 사이의 경계면은 제5 경계면(IF5)일 수 있다. 일 예로, 범프 패턴(150), 제3 칩 패드(231), 및 제1 재배선 패턴(110)의 시드 패턴(111)은 동일한 금속 물질(예를 들어, 구리)을 포함할 수 있다. 이에 따라, 제4 경계면(IF4)과 제5 경계면(IF5)은 시각적으로 보이지 않을 수 있다.
도 3a 내지 도 3j는 본 발명의 실시예들에 따른 반도체 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 테이프(800) 상에 제1 반도체 칩(210) 및 제2 반도체 칩(220)이 배치될 수 있다. 테이프(800)는 일 예로, 폴리이미드를 포함할 수 있다. 제1 반도체 칩(210) 및 제2 반도체 칩(220) 각각은 서로 반대되는 활성면(210a, 220a) 및 비활성면(210b, 220b)을 포함할 수 있다. 제1 반도체 칩(210)은 그의 활성면(210a)에 인접하도록 배치되는 제1 칩 패드(211)를 포함할 수 있다. 제2 반도체 칩(220)은 그의 활성면(220a)에 인접하도록 배치되는 제2 칩 패드(221)를 포함할 수 있다. 제1 반도체 칩(210) 및 제2 반도체 칩(220)은 테이프(800) 상에 페이스 다운(face down)으로 배치될 수 있다. 제1 반도체 칩(210) 및 제2 반도체 칩(220) 각각은 DRAM, SRAM, MRAM, 또는 플래시 메모리와 같은 메모리 칩(memory chip)일 수 있다. 다른 예로, 제 1 반도체 칩(210) 및 제2 반도체 칩(220) 각각은 로직 칩(logic chip)일 수 있다.
제1 반도체 칩(210) 및 제2 반도체 칩(220)을 덮는 제1 몰딩부(310)가 형성될 수 있다. 제1 몰딩부(310)는 일 예로, 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 제1 몰딩부(310)는 실리콘 필러와 같은 보강재를 추가로 포함할 수 있다. 제1 몰딩부(310)를 형성한 후, 그라인딩 공정이 추가적으로 수행될 수 있다. 이에 따라, 제1 몰딩부(310)의 상면은 평평해질 수 있다. 제1 몰딩부(310)의 상면 상에 캐리어 기판(900)이 배치될 수 있다.
도 3b를 참조하면, 도 3a의 결과물을 뒤집은 후 테이프(800)를 제거할 수 있다. 이에 따라, 제1 칩 패드(211) 및 제2 칩 패드(221)는 각각 제1 반도체 칩(210)의 활성면(210a), 및 제2 반도체 칩(220)의 활성면(220a)에 의해 노출될 수 있다.
도 3c를 참조하면, 제1 반도체 칩(210) 및 제2 반도체 칩(220) 상에 제3 반도체 칩(230)이 배치될 수 있다. 일 예로, 제3 반도체 칩(230)은 로직 칩(logic chip)일 수 있다. 제3 반도체 칩(230)은 그의 활성면에 인접하도록 배치되는 제3 칩 패드들(231)을 포함할 수 있다. 제3 반도체 칩(230)과 제1 반도체 칩(210) 사이, 및 제3 반도체 칩(230)과 제2 반도체 칩(220) 사이에 접착층(240)이 개재될 수 있다. 제3 반도체 칩(230)의 제3 칩 패드들(231) 상에 범프 패턴들(150)이 배치될 수 있다.
도 3d를 참조하면, 제3 반도체 칩(230)을 덮는 제2 몰딩부(320)가 형성될 수 있다. 제2 몰딩부(320)는 일 예로, 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 제2 몰딩부(320)는 실리콘 필러와 같은 보강재를 추가로 포함할 수 있다. 제2 몰딩부(320)를 형성한 후, 그라인딩 공정이 추가적으로 수행될 수 있다. 이에 따라, 제2 몰딩부(320)의 상면은 평평해질 수 있다. 제2 몰딩부(320)의 상면은 범프 패턴들(150) 각각의 상면과 공면을 이룰 수 있다.
제1 몰딩부(310)와 제2 몰딩부(320)는 서로 상이한 에폭시계 폴리머를 포함할 수 있다. 또 다른 예로, 제1 몰딩부(310)와 제2 몰딩부(320)는 서로 동일한 에폭시계 폴리머를 포함하되, 실리콘 필러와 같은 보강재의 함량이 서로 상이할 수 있다. 즉, 제1 몰딩부(310)와 제2 몰딩부(320)의 물성이 서로 다를 수 있다. 예를 들어, 제1 몰딩부(310)와 제2 몰딩부(320) 각각의 열팽창 계수 및/또는 탄성계수가 서로 상이할 수 있다.
도 3e를 참조하면, 제2 몰딩부(320)를 패터닝하여 몰드 홀들(329)을 형성할 수 있다. 일 예로, 상기 패터닝 공정은 레이저 드릴링 공정일 수 있다. 몰드 홀(329)은 제2 몰딩부(320)를 관통하는 홀일 수 있다. 몰드 홀(329)에 의해 제1 칩 패드(211) 또는 제2 칩 패드(221) 중 어느 하나가 노출될 수 있다. 일 예로, 몰드 홀(329)의 폭은 그의 하부에서 상부로 갈수록 점점 커질 수 있다.
도 3f를 참조하면, 제2 몰딩부(320)의 상면, 몰드 홀(329)의 내측벽 및 하부면을 따라 제1 시드층(119)이 형성될 수 있다. 제1 시드층(119)은 제2 몰딩부(320)의 상면, 범프 패턴들(150) 각각의 상면, 몰드 홀(329)의 내측벽, 제1 칩 패드(211)의 상면 및 제2 칩 패드(221)의 상면을 컨포멀하게 덮을 수 있다. 제1 시드층(119)은 도전성 금속 물질을 포함할 수 있다. 일 예로, 제1 시드층(119)은 화학동(electroless copper)을 포함할 수 있다.
도 3g를 참조하면, 제1 시드층(119) 상에 제1 레지스트 패턴들(500)이 형성될 수 있다. 제1 레지스트 패턴(500)을 형성하는 것은 포토 레지스트 물질을 제1 시드층(119) 상에 도포한 후, 제1 레지스트 패턴(500)을 패터닝하여 제1 오프닝들을 형성하는 것을 포함할 수 있다. 제1 레지스트 패턴(500)의 패터닝은 노광 및 현상 공정에 의해 진행될 수 있다. 제1 오프닝들 각각은 제1 시드층(119)의 일부를 노출시킬 수 있다.
제1 도전층들(110M)이 제1 오프닝들 내에 각각 형성되어, 제1 시드층(119)을 덮을 수 있다. 제1 도전층들(110M)은 제1 오프닝들의 하부들을 각각 채울 수 있다. 예를 들어, 제1 도전층들(110M)은 제1 오프닝들을 각각 채우되, 제1 레지스트 패턴(500)의 상면 상으로 연장되지 않을 수 있다. 제1 도전층들(110M)은 제1 시드층(119)을 전극으로 사용한 전기 도금 공정을 실시하여 형성될 수 있다. 제1 도전층들(110M)의 형성 과정에서, 별도의 평탄화 공정이 수행되지 않을 수 있다. 제1 도전층들(110M) 각각은 도전성 금속 물질을 포함할 수 있다. 일 예로, 제1 도전층들(110M) 각각은 구리(Cu)를 포함할 수 있다. 제1 도전층들(110M) 및 제1 시드층(119)은 동일한 금속 물질을 포함할 수 있다. 제1 도전층(110M)의 금속 물질의 밀도는 제1 시드층(119)의 금속 물질의 밀도와 다를 수 있다. 예를 들어, 제1 시드층(119)의 금속 물질의 밀도는 제1 도전층(110M)의 금속 물질의 밀도보다 작을 수 있다.
도 3h를 참조하면, 제1 레지스트 패턴(500)이 제거되어, 제1 시드층(119)의 제1 부분의 상면을 노출시킬 수 있다. 제1 레지스트 패턴(500)의 제거는 스트립(strip) 공정에 의해 수행될 수 있다.
제1 시드층(119)의 노출된 제1 부분이 제거되어, 몰드 비아(160)의 시드 패턴(161) 및 제1 재배선 패턴(110)의 시드 패턴(111)이 형성될 수 있다. 제1 시드층(119)의 제1 부분의 제거는 식각 공정에 의해 수행될 수 있다. 상기 식각 공정은 습식 식각 공정일 수 있다. 상기 식각 공정에서 제1 도전층들(110M)은 제1 시드층(119)에 대해 식각 선택성을 가질 수 있다. 제1 시드층(119)의 제2 부분들은 제1 도전층들(110M)의 하부면 상에 배치되어, 상기 식각 공정에 노출되지 않을 수 있다. 상기 식각 공정이 완료된 후, 남아 있는 제1 시드층(119)의 제2 부분들은 몰드 비아(160)의 시드 패턴(161) 및 제1 재배선 패턴(110)의 시드 패턴(111)을 형성할 수 있다. 제1 도전층들(110M)은 몰드 비아(160)의 도전 패턴(163) 및 제1 재배선 패턴(110)의 도전 패턴(111)을 구성할 수 있다. 이에 따라, 제1 재배선 패턴들(110) 및 몰드 비아(160)가 형성될 수 있다. 제1 재배선 패턴(110) 및 몰드 비아(160)는 각각 시드 패턴(111, 161) 및 도전 패턴(113, 163)을 포함할 수 있다.
몰드 비아(160)는 비아 부분(160V) 및 배선 부분(160W)을 포함할 수 있다. 몰드 비아(160)의 비아 부분(160V)은 몰드 홀들(329) 중 어느 하나 내에 제공될 수 있다.
도 3i를 참조하면, 제1 절연층(101)이 제2 몰딩부(320) 상에 형성될 수 있다. 제1 절연층(101)은 제2 몰딩부(320)의 상면, 제1 재배선 패턴(110)의 상면 및 측벽, 그리고 몰드 비아(160)의 배선 부분(160W)의 상면 및 측벽을 덮을 수 있다. 제1 절연층(101)의 형성은 예를 들어, 스핀 코팅 또는 슬릿 코팅과 같은 코팅 공정에 의해 진행될 수 있다. 제1 절연층(101)은 예를 들어, 감광성 폴리머와 같은 유기 물질 또는 감광성 절연(Photo Imagable Dielectric: PID) 수지를 포함할 수 있다. 본 명세서에서, 감광성 폴리머는 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다.
제1 절연층(101)이 패터닝되어, 제1 홀(117)이 제1 절연층(101) 내에 형성될 수 있다. 제1 절연층(101)의 패터닝은 노광 공정 및 현상 공정에 의해 진행될 수 있다. 제1 홀(117)은 제1 재배선 패턴(110)과 몰드 비아(160) 중 어느 하나의 상면을 노출시킬 수 있다. 제1 홀(117)은 테이퍼진(tapered) 형상을 가질 수 있다. 예를 들어, 제1 홀(117)의 상부의 직경은 제1 홀(117)의 하부의 직경보다 더 클 수 있다. 제1 홀(117)의 상부의 너비는 제1 홀(117)의 하부의 너비보다 더 클 수 있다. 제1 홀(117)에 의해 제1 절연층(101)의 내측벽이 정의될 수 있다.
도 3j를 참조하면, 제1 절연층(101)의 상면, 제1 홀(117)의 내측벽 및 하부면을 따라 제2 배리어/시드층(미도시)이 형성될 수 있다. 제2 배리어/시드층은 제1 절연층(101)의 상면, 제1 절연층(101)의 내측벽, 제1 재배선 패턴(110)의 상면 및 몰드 비아(160)의 상면을 컨포멀하게 덮을 수 있다. 제2 배리어/시드층은 구리, 티타늄, 및/또는 이들의 합금과 같은 도전 물질을 포함할 수 있다. 일 예로, 제2 배리어/시드층은 티타늄/구리 합금을 포함할 수 있다.
제2 배리어/시드층 상에 제2 레지스트 패턴들(미도시)이 형성될 수 있다. 제2 레지스트 패턴을 형성하는 것은 포토 레지스트 물질을 제2 배리어/시드층 상에 도포한 후, 제2 레지스트 패턴을 패터닝하여 제2 오프닝들을 형성하는 것을 포함할 수 있다. 제2 레지스트 패턴의 패터닝은 노광 및 현상 공정에 의해 진행될 수 있다. 제2 오프닝들 각각은 제2 배리어/시드층의 일부를 노출시킬 수 있다.
제2 도전층들(미도시)이 제2 오프닝들 내에 각각 형성되어, 제2 배리어/시드층을 덮을 수 있다. 제2 도전층들은 제2 배리어/시드층을 전극으로 사용한 전기 도금 공정을 실시하여 형성될 수 있다. 제2 도전층들 각각은 도전성 금속 물질을 포함할 수 있다. 일 예로, 제2 도전층들 각각은 구리(Cu)를 포함할 수 있다.
제2 레지스트 패턴이 제거되어, 제2 배리어/시드층의 제1 부분의 상면을 노출시킬 수 있다. 제2 배리어/시드층의 노출된 제1 부분이 제거되어, 제2 재배선 패턴(120)의 배리어/시드 패턴(121)이 형성될 수 있다. 제2 배리어/시드층의 제1 부분의 제거는 식각 공정에 의해 수행될 수 있다. 상기 식각 공정은 습식 식각 공정일 수 있다. 상기 식각 공정에서 제2 도전층들은 제2 배리어/시드층에 대해 식각 선택성을 가질 수 있다. 제2 배리어/시드층의 제2 부분들은 제2 도전층들의 하부면 상에 배치되어, 상기 식각 공정에 노출되지 않을 수 있다. 상기 식각 공정이 완료된 후, 남아 있는 제2 배리어/시드층의 제2 부분들은 제2 재배선 패턴(120)의 배리어/시드 패턴(121)을 형성할 수 있다. 제2 도전층들은 제2 재배선 패턴(120)의 도전 패턴(123)을 구성할 수 있다.
제2 재배선 패턴(120)은 비아 부분(120V) 및 배선 부분(120W)을 포함할 수 있다. 제2 재배선 패턴(120)의 비아 부분(120V)은 제1 홀들(117) 중 어느 하나 내에 제공될 수 있다.
제2 재배선 패턴(120)을 덮는 제2 절연층(102)이 형성될 수 있다. 제2 절연층(102)은 제2 재배선 패턴(120)의 배선 부분(120W)의 상면 및 측벽을 덮을 수 있다. 제2 절연층(102)의 형성은 예를 들어, 스핀 코팅 또는 슬릿 코팅과 같은 코팅 공정에 의해 진행될 수 있다. 제2 절연층(101)은 제1 절연층(101)과 동일한 물질을 포함할 수 있다.
제2 재배선 패턴(120) 상에 제3 재배선 패턴(130)이 형성될 수 있다. 제3 재배선 패턴(130)을 형성하는 것은, 제2 재배선 패턴(120)을 형성하는 것과 실질적으로 동일한 공정을 통해 형성될 수 있다.
제3 재배선 패턴(130)을 덮는 제3 절연층(103)이 형성될 수 있다. 제3 재배선 패턴(130) 상에 본딩 패드(140)가 형성될 수 있다.
도 1을 다시 참조하면, 본딩 패드(140) 상에 연결 단자(400)가 형성될 수 있다. 연결 단자(400)를 형성하는 것은 본딩 패드(140) 상에 솔더 볼 부착 공정을 수행하는 것을 포함할 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 본 실시예에서는, 도 1, 도 2a 및 도 2b를 참조하여 설명한 것과 중복되는 내용은 생략하고 차이점에 대해 상세히 설명한다.
도 4를 참조하면, 제1 재배선 패턴(110)은 비아 부분(110V) 및 배선 부분(110W)을 포함할 수 있다. 제1 재배선 패턴(110)의 배선 부분(110W)은 제1 절연층(101) 내에 배치될 수 있다. 제1 재배선 패턴(110)의 배선 부분(110W)은 제2 몰딩부(320)의 상면 상에 배치될 수 있다. 제1 재배선 패턴(110)의 배선 부분(110W)은 제2 재배선 패턴(120)과 접촉할 수 있다. 제1 재배선 패턴(110)의 비아 부분(110V)은 범프 패턴(150) 상에 제공되고, 제1 재배선 패턴(110)의 배선 부분(110W)과 연결될 수 있다. 제1 재배선 패턴(110)의 비아 부분(110V)은 제1 재배선 패턴(110)의 배선 부분(110W)으로부터 재배선 기판(100)의 제1 면(100a)에 수직한 방향으로 연장되는 부분일 수 있다. 구체적으로, 제1 재배선 패턴(110)의 비아 부분(110V)은 제1 재배선 패턴(110)의 배선 부분(110W)으로부터 재배선 기판(100)의 제1 면(100a)에서 제2 면(100b)을 향하는 방향으로 연장되는 부분일 수 있다. 제1 재배선 패턴(110)의 배선 부분(110W)은 제1 재배선 패턴(110)의 비아 부분(110V)보다 더 큰 너비 또는 더 긴 길이를 가질 수 있다. 제1 재배선 패턴(110)의 비아 부분(110V)은 제2 몰딩부(320) 내에 제공될 수 있다. 제1 재배선 패턴(110)의 비아 부분(110V)은 제2 몰딩부(320)의 일부분을 관통하여 범프 패턴(150)과 접촉할 수 있다. 제2 몰딩부(320)의 상면(320a)은 범프 패턴들(150) 각각의 상면(150a)보다 높은 레벨에 위치할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 재배선 기판, 상기 재배선 기판은 서로 반대되는 제1 면 및 제2 면을 포함하고;
    상기 재배선 기판의 상기 제1 면 상에 제공되는 제1 반도체 칩;
    상기 제1 반도체 칩의 측벽 상에 제공되는 제1 몰딩부;
    상기 제1 반도체 칩과 상기 재배선 기판 사이에 제공되는 제2 반도체 칩;
    상기 재배선 기판과 상기 제1 몰딩부 사이에 개재되는 제2 몰딩부, 상기 제2 몰딩부는 상기 제2 반도체 칩의 측벽 상에 제공되고;
    상기 제2 반도체 칩과 상기 재배선 기판 사이에 개재되는 범프 패턴들; 및
    상기 제2 몰딩부를 관통하여 상기 제1 반도체 칩과 상기 재배선 기판을 전기적으로 연결하는 몰드 비아를 포함하되,
    상기 재배선 기판은 절연층, 및 상기 절연층 내에서 상기 재배선 기판의 상기 제1 면으로부터 상기 제2 면을 향하는 방향으로 순차적으로 제공되는 제1 재배선 패턴 및 제2 재배선 패턴을 포함하고,
    상기 몰드 비아는 상기 제2 재배선 패턴과 접촉하며, 상기 범프 패턴들은 상기 제1 재배선 패턴과 접촉하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 몰드 비아는:
    상기 제2 몰딩부 상에 제공되는 배선 부분; 및
    상기 제2 몰딩부를 관통하여 수직적으로 연장되는 비아 부분을 포함하되,
    상기 몰드 비아의 상기 비아 부분의 폭은 상기 제1 반도체 칩으로부터 상기 재배선 기판을 향하는 방향으로 갈수록 커지는 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1 몰딩부 내에 제공되며 상기 제1 반도체 칩과 이격되는 제3 반도체 칩을 더 포함하되,
    상기 제2 반도체 칩은 상기 제3 반도체 칩과 상기 재배선 기판 사이에 제공되는 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1 반도체 칩은 서로 반대되는 활성면 및 비활성면을 포함하되, 상기 제1 몰딩부는 상기 제1 반도체 칩의 상기 비활성면과 접촉하는 반도체 패키지.
  5. 제4항에 있어서,
    상기 제1 반도체 칩과 상기 제2 반도체 칩 사이의 접착층을 더 포함하되,
    상기 접착층은 상기 제1 반도체 칩의 상기 활성면과 접촉하고,
    상기 접착층의 하부면은 상기 제2 몰딩부의 하부면과 공면을 이루는 반도체 패키지.
  6. 제1항에 있어서,
    상기 제1 몰딩부와 상기 제2 몰딩부는 서로 다른 열팽창 계수를 갖는 반도체 패키지.
  7. 제1항에 있어서,
    상기 몰드 비아는 상기 제2 몰딩부와 접촉하는 시드 패턴 및 상기 시드 패턴 상에 제공되는 도전 패턴을 포함하되,
    상기 시드 패턴 및 상기 도전 패턴은 서로 동일한 금속을 포함하고, 상기 시드 패턴의 금속의 밀도는 상기 도전 패턴의 금속의 밀도와 다른 반도체 패키지.
  8. 제1항에 있어서,
    상기 제1 반도체 칩은 그의 내부에 상기 몰드 비아와 접촉하는 칩 패드를 포함하되,
    상기 칩 패드의 두께는 5μm 내지 15 μm 인 반도체 패키지.
  9. 제1항에 있어서,
    상기 재배선 기판의 상기 제2 면 상에 제공되는 연결 단자들을 더 포함하되,
    상기 연결 단자들 간의 피치는 상기 범프 패턴들 간의 피치보다 큰 반도체 패키지.
  10. 제1항에 있어서,
    상기 제2 몰딩부의 상면은 상기 범프 패턴들 각각의 상면보다 높은 레벨에 위치하는 반도체 패키지.

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