KR20230171535A - 반도체 패키지 - Google Patents

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KR20230171535A
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KR
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wire
metal layer
redistribution substrate
redistribution
semiconductor package
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KR1020220071704A
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심종보
박지용
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삼성전자주식회사
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Abstract

본 발명의 개념에 따른 반도체 패키지는 제1 재배선 기판, 상기 제1 재배선 기판 상의 반도체 칩, 및 상기 반도체 칩의 측면과 이격하여 배치되는 수직 도전 구조체들을 포함한다. 상기 수직 도전 구조체들의 각각은 와이어(wire) 및 상기 와이어의 측면을 덮는 금속층을 포함하고, 상기 와이어의 상면은 상기 금속층으로부터 노출된다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 향상 및 소형화를 위한 다양한 연구가 진행되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 일 과제는 신뢰성이 증가한 반도체 패키지의 구조를 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 다른 일 과제는 반도체 패키지를 구성하는 수직 도전 구조체의 형성 단계의 수를 줄이면서도, 수직 도전 구조체의 강성을 높이는 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 이상 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예들에 따른 반도체 패키지는 제1 재배선 기판, 상기 제1 재배선 기판 상의 반도체 칩, 및 상기 반도체 칩의 측면과 이격하여 배치되는 수직 도전 구조체들을 포함하고, 상기 수직 도전 구조체들의 각각은 와이어(wire), 및 상기 와이어의 측면을 덮는 금속층을 포함하고, 상기 와이어의 상면은 상기 금속층으로부터 노출될 수 있다.
본 발명의 다른 실시예들에 따른 반도체 패키지는 제1 재배선 기판, 상기 제1 재배선 기판 상의 반도체 칩, 및 상기 제1 재배선 기판 상에 배치되고, 상기 반도체 칩의 측면과 이격하는 수직 도전 구조체들을 포함하고, 상기 수직 도전 구조체들의 각각은 와이어(wire), 및 상기 와이어의 측면을 덮는 금속층을 포함하고, 상기 와이어의 상면의 레벨 및 상기 금속층의 상면의 레벨은 실질적으로 동일할 수 있다.
본 발명의 또 다른 실시예들에 따른 반도체 패키지는 제1 패키지, 및 상기 제1 패키지 상의 제2 패키지를 포함하고, 상기 제1 패키지는 제1 재배선 기판, 상기 제1 재배선 기판 상의 제1 반도체 칩 및 수직 도전 구조체들, 상기 수직 도전 구조체들의 각각은 와이어 및 상기 와이어의 측면을 덮는 금속층을 포함하고, 상기 제1 반도체 칩 및 상기 수직 도전 구조체들을 사이에 두고 상기 제1 재배선 기판과 이격하는 제2 재배선 기판, 및 상기 제1 재배선 기판 및 상기 제2 재배선 기판 사이에 배치되고, 상기 제1 반도체 칩의 상면 및 측면과 상기 금속층의 측면을 덮는 제1 몰딩 부재를 포함하고, 상기 제2 패키지는 패키지 기판, 상기 패키지 기판 상의 제2 반도체 칩, 및 상기 패키지 기판의 상면과 상기 제2 반도체 칩의 상면 및 측면을 덮는 제2 몰딩 부재를 포함하고, 상기 와이어는 제1 부분 및 상기 제1 부분의 일 단에 배치되는 제2 부분을 포함하고, 상기 제1 부분은 상기 제1 재배선 기판의 상면과 수직한 제1 방향을 따라서 폭이 일정한 라인 형상을 가지고, 상기 제2 부분은 상기 제1 방향을 따라서 폭이 감소하는 형상을 가지고, 제1 부분의 타 단은 상기 제2 재배선 기판과 접촉하고, 상기 제2 부분은 상기 제1 재배선 기판과 접촉할 수 있다.
본 발명의 개념에 따르면, 수직 도전 구조체는 와이어및 이의 측면을 덮는 금속층을 포함한다. 와이어는 공정상 길이 조절이 가능하고, 금속층은 와이어의 강성을 보강할 수 있다. 그 결과, 방열 특성을 향상시키기 위해서 패키지 내의 반도체 칩의 두께를 증가시키기는 경우, 수직 도전 구조체의 높이 증가가 용이하게 가능하고, 반도체 패키지의 신뢰성이 증가할 수 있다.
도 1 은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 2는 도 1의 I-I'선에 따른 단면도이다.
도 3의 도 2의 수직 도전 구조체의 상면을 나타낸 평면도이다.
도 4는 도 2의 aa의 확대도이다.
도 5는 도 2의 aa에 대응되는 확대도이다
도 6은 도 2의 aa에 대응되는 확대도이다.
도 7a 내지 도 7i는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 8은 일부 실시예들에 따른 반도체 패키지의 제조 과정을 나타내는 단면도이다.
도 9a 내지 도 9d는 일부 실시예들에 따른 반도체 패키지의 제조 과정을 나타내는 단면도들이다.
도 10a 및 도 10b는 일부 실시예들에 따른 반도체 패키지의 제조 과정을 나타내는 단면도들이다.
이하, 도면들을 참조하여 본 발명의 개념에 따른 반도체 패키지를 설명한다.
도 1 은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다. 도 2는 도 1의 I-I'선에 따른 단면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지 장치(1) 는 제1 반도체 패키지(PK1) 및 제1 반도체 패키지(PK1) 상의 제2 반도체 패키지(PK2)를 포함할 수 있다. 상기 반도체 패키지 장치(1)는 패키지 온 패키지(package on package) 구조를 가질 수 있다.
제1 반도체 패키지(PK1)는 제1 재배선 기판(1000), 제1 반도체 칩(700), 제2 재배선 기판(2000), 수직 도전 구조체들(300), 및 제1 몰딩 부재(950)를 포함할 수 있다.
제1 재배선 기판(1000)은 마주하는 제1 면(1000a) 및 제2 면(1000b)을 가질 수 있다. 제1 재배선 기판(1000)의 제1 면(1000a)에 평행한 방향은 제1 방향(D1)으로 정의한다. 상기 제1 면(1000a)에 평행하고, 상기 제1 방향(D1)과 수직한 방향은 제2 방향(D2)으로 정의한다. 제1 재배선 기판(1000)의 제1 면(1000a)에 수직한 방향은 제3 방향(D3)으로 정의된다.
제1 재배선 기판(1000)은 제1 재배선 패턴들(10) 및 제1 절연층들(20) 및 언더 범프 패턴들(70)을 포함할 수 있다. 제1 재배선 패턴들(10) 및 언더 범프 패턴들(70)은 제1 절연층들(20) 내에 배치될 수 있다. 제1 절연층들(20)은 도시된 바와 달리, 하나의 절연층으로 관찰될 수 있다. 제1 절연층(20)은 감광성 절연물질을 포함할 수 있다. 일 예로 제1 절연층(20)은 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다.
제1 재배선 기판(1000)의 제2면(1000b)에는 언더 범프 패턴들(70)이 배치될 수 있다. 언더 범프 패턴들(70)의 각각의 하면은 제1 절연층(20)으로부터 노출될 수 있다. 언더 범프 패턴들(70)은 구리 또는 알루미늄을 포함할 수 있다.
제1 재배선 패턴들(10)은 언더 범프 패턴들(70) 상에 적층되어 배치될 수 있다. 제1 재배선 패턴들(10)의 각각은 제1 도전 패턴(12) 및 제1 시드/배리어 패턴(14)을 포함할 수 있다. 일 예로, 제1 도전 패턴(12)은 구리를 포함할 수 있고, 제1 시드/배리어 패턴(14)은 구리/티타늄을 포함할 수 있다.
제1 시드/배리어 패턴(14)은 도전 패턴(12)의 하면에 국부적으로 제공될 수 있다. 제1 재배선 패턴들(10)의 각각은 일체형으로 연결되는 비아 부분(V1) 및 배선 부분(L1)을 포함할 수 있다. 제1 재배선 패턴(10)의 비아 부분(V1)은 제1 절연층(20)의 비아홀(VH)을 채우며, 그 아래에 있는 다른 제1 재배선 패턴(10)의 배선 부분(L1) 또는 언더 범프 패턴(20)과 연결될 수 있다.
제1 재배선 패턴들(10) 중 최상부의 제1 재배선 패턴들(10) 상에는 제1 상부 패드들(82) 및 제2 상부 패드들(84)이 제공될 수 있다. 제1 상부 패드들(82) 및 제2 상부 패드들(84)은 제1 재배선 패턴들(10)과 실질적으로 동일한 구성을 가질 수 있다. 즉, 제1상부 패드(82) 및 제2 상부 패드(84)는 각각 제1 도전 패턴(12) 및 제1 시드/배리어 패턴(14)을 포함할 수 있다.
제1 반도체 칩(700)이 제1 재배선 기판(1000) 상에 제공될 수 있다. 제1 반도체 칩(700)은 일 예로 로직 칩(logic chip) 또는 메모리 칩(memory chip)일 수 있다. 제1 반도체 칩(700)의 제1 칩 패드(705)가 제1 재배선 기판(1000)을 향하도록 제1 반도체 칩(700)이 제1 재배선 기판(1000) 상에 배치될 수 있다.
연결단자(708)가 제1 상부 패드(610) 및 제1 칩 패드(705)와 접촉하여, 제1 칩 패드(705) 및 제1 상부 패드(904)와 전기적으로 연결될 수 있다. 제1 반도체 칩(700)은 연결단자(708)를 통하여 제1 재배선 기판(1000)과 전기적으로 연결될 수 있다. 연결단자(708)는 솔더, 필라, 및 범프 중에서 적어도 하나를 포함할 수 있다. 연결단자(708)는 주석(Sn), 은(Ag) 등과 같은 도전 물질을 포함할 수 있다.
수직 도전 구조체들(300)은 제1 재배선 기판(1000)의 제1 면(1000a) 상에 배치되고, 제1 반도체 칩(700)의 측면과 이격하여 배치될 수 있다. 수직 도전 구조체들(300)은 제1 방향(D1) 및 제2 방향(D2)을 따라서 서로 이격하게 배열될 수 있다. 수직 도전 구조체들(300)에 관한 상세한 설명은 후술하도록 한다.
제2 재배선 기판(2000)이 제1 몰딩 부재(950)의 상면 및 수직 도전 구조체(300)의 상면 상에 배치될 수 있다.
제2 재배선 기판(2000)은 제2 절연층(40) 및 제2 재배선 패턴(30)을 포함할 수 있다. 수직 도전 구조체(300)는 제2 재배선 패턴(30)과 연결될 수 있다. 제2 절연층(40)은 제1 절연층(40)과 동일 유사한 감광성 절연층일 수 있다. 제2 재배선 패턴(30)은 제2 도전 패턴(32), 및 제2 시드/배리어 패턴(34)을 포함할 수 있다. 제2 도전 패턴(32) 및 제2 시드/배리어 패턴(34)은 각각 제1 도전 패턴(12) 및 제1 시드/배리어 패턴(14)과 동일, 유사한 물질을 포함할 수 있다. 제2 재배선 패턴(30)은 제1 재배선 패턴(10)과 같이 비아 부분(V1) 및 이와 연결되는 배선 부분(L1)을 가질 수 있다.
제2 반도체 패키지(PK2)는 제2 재배선 기판(2000) 상에 제공될 수 있다. 제2 반도체 패키지(PK2)는 패키지 기판(810), 제2 반도체 칩(800) 및 제2 몰딩 부재(850)를 포함할 수 있다. 패키지 기판(810)은 인쇄 회로 기판 또는 재배선 기판일 수 있다. 금속 패드(815, 817)가 패키지 기판(810)의 양 면 상에 제공될 수 있다. 제2 반도체 칩(800)은 일 예로 DRAM 또는 낸드 플래시와 같은 메모리 칩일 수 있다. 또는 제2 반도체 칩(800)은 로직 칩일 수 있다. 제2 반도체 칩(800)은 제1 반도체 칩(700)과 서로 다른 종류의 반도체 칩일 수 있다. 일 예로, 제2 반도체 칩(800)의 일면에 배치된 제2 칩 패드(805)는 와이어 본딩 방식으로 패키지 기판(810)의 금속 패드(815)와 연결될 수 있다.
패키지 접속 단자(808)가 제1 반도체 패키지(PK1) 및 제2 반도체 패키지(PK2) 사이에 배치될 수 있다. 패키지 접속 단자(808)는 제2 재배선 패턴들(30) 중 최상부의 제2 재배선 패턴(30) 및 금속 패드(817)와 접촉할 수 있다. 상기 패키지 접속 단자(808)는 제2 재배선 패턴(30) 및 금속 패드(817)와 전기적으로 연결될 수 있다. 이에 따라, 제2 반도체 패키지(PK2)가 제1 재배선 기판(2000), 패키지 접속 단자(808), 및 수직 도전 구조체(300)를 통해 제1 반도체 칩(700) 및 외부 접속 단자(908)와 전기적으로 연결될 수 있다.
제2 상부 패드들(84) 상에 수직 도전 구조체들(300)이 배치될 수 있다. 수직 도전 구조체들(300)의 각각은 제3 방향(D3)을 따라서 연장하는 와이어(310) 및 금속층(320)을 포함할 수 있다. 금속층(320)은 와이어(310)의 측면을 덮을 수 있다. 와이어(310) 및 금속층(320)은 각각 제1 금속 물질 및 제2 금속물질을 포함할 수 있다. 제1 금속 물질 및 제2 금속 물질은 서로 다른 금속 물질 또는 동일한 금속 물질일 수 있다. 일 예로, 제1 금속 물질은 금, 은, 및 알루미늄 중 적어도 하나를 포함할 수 있고, 제2 금속 물질은 구리를 포함할 수 있다. 다른 일 예로, 제1 금속 물질 및 제2 금속 물질은 구리를 포함할 수 있다. 와이어(310) 및 금속층(320)은 동일한 금속 물질을 포함하는 경우에도, 각 금속물질의 결정립의 크기 및 결정 방향은 서로 다를 수 있다. 이는 와이어(310)는 형성 과정에서 일 방향으로 신장 과정을 거치고, 후술할 바와 같이 금속층(320)은 전기 도금에 의해서 형성되기 때문일 수 있다.
와이어(310)는 제1 부분(311) 및 상기 제1 부분(311)의 일 단과 연결되는 제2 부분(312)을 포함할 수 있다 제1 부분(311)은 라인 형상을 가지고, 제2 부분(312)은 반구(hemi sphere) 또는 반구와 비슷한 형상을 가질 수 있다. 또는 제2 부분(312)은 제1 재배선 기판(1000)의 제1 면(1000a)으로부터 수직으로 멀어지는 제3 방향(D3)을 따라서, 그 폭이 감소하는 형상을 가질 수 있다. 제1 부분(311)은 제3 방향(D3)을 따라서 그 폭이 실질적으로 일정할 수 있다. 제2 부분(312)의 직경은 제1 부분(311)의 폭보다 클 수 있다.
도 3의 도 2의 수직 도전 구조체의 상면을 나타낸 평면도이다.
도 2 및 도 3을 참조하면, 수직 구조체(300)의 상면은 제1 몰딩 부재(950)의 상면(950a)으로부터 노출될 수 있다. 또한 와이어(310)의 상면(310a)은 금속층(320)의 상면(302a)으로부터 노출될 수 있다. 와이어(310)는 이를 이루는 물질(Au) 및 결정성의 이유로 금속층(320)보다 전기적 특성이 좋을 수 있다. 와이어(310)는 제1 재배선 패턴(10) 및 제2 재배선 패턴(30)과 직접 연결됨으로서 반도체 패키지의 전기적 특성이 향상될 수 있다. 제1 몰딩 부재(950)의 상면, 와이어(310)의 상면(31a) 및 금속층(320)의 상면(320a)은 공면을 이룰 수 있다. 와이어(310)의 상면(31a)의 레벨 및 금속층(320)의 상면(320a)의 레벨은 실질적으로 동일할 수 있다. 와이어(310)의 높이는 금속층(320)의 높이와 실질적으로 동일할 수 있다. 와이어(310)의 높이 및 금속층(320)의 높이는 상부 패드(84)의 상면을 기준으로 제3 방향(D3)으로의 길이들을 의미한다.
제1 몰딩 부재(950)로부터 노출된 수직 도전 구조체(300)의 상면은 원 또는 원에 가까운 형상을 가질 수 있다.노출된 와이어(310)의 상면(310a)은 원 또는 원에 가까운 형상을 가질 수 있다. 노출된 금속층(320)의 상면(320a)은 링의 형상을 가질 수 있다.
평면적 관점에서, 수직 도전 구조체(300)의 직경(R1)은 80μm 내지 120 μm일 수 있다. 평면적 관점에서, 와이어(310)의 직경(R2)은 40 μm 내지 60 μm일 수 있다. 와이어(310)의 직경(R2)은 와이어(310)의 제1 부분(311)의 폭에 대응된다.
평면적 관점에서, 금속층(320)의 폭 (T1)는 40 μm 내지 60 μm일 수 있다. 와이어(100)의 직경(R2) 및 금속층(320)의 폭 (T1)는 설계에 따라서, 자유롭게 조절될 수 있다.
도 4는 도 2의 aa의 확대도이다.
도 2 및 도 4를 참조하면, 와이어(310)의 제2 부분(312)은 제2 상부 패드(84)의 도전 패턴(120)과 접촉할 수 있다. 금속층(320) 또한 제2 상부 패드(84)의 도전 패턴(12)과 접촉할 수 있다. 금속층(320) 및 도전 패턴(12)은 동일한 금속 물질을 포함할 수 있다. 일 예로, 금속층(320) 및 도전 패턴(12)은 구리를 포함할 수 있다.
일부 실시예들에 따르면, 와이어(310)의 제2 부분(312), 및 금속층(320)과 제2 상부 패드(84)의 도전 패턴(120) 사이에 확산 방지, 및 접착력을 향상시키기는 금속 패턴이 추가로 개재될 수 있다(미도시). 상기 금속 패턴은 금 및 니켈 중 적어도 하나를 포함할 수 있다.
금속층(320)은 와이어(310)의 제1 부분(311)을 덮는 연장부(321), 및 와이어(310)의 제2 부분(312)을 덮는 돌출부(322)을 포함할 수 있다. 돌출부(322)는 연장부(321)의 일단에 배치되며, 연장부(321)보다 제1 방향(D1) 및 제2 방향(D2)을 따라서 돌출된 형상을 가질 수 있다.
일부 실시예들에 따르면, 돌출부(321)의 표면 및 연장부(322)의 표면은 각각 와이어(310)의 제1 부분(311)의 표면 및 제2 부분(312)의 표면과 유사한 프로파일(profile)을 가질 수 있다.
금속층(320)의 연장부(321)의 두께(U1)는 돌출부(322)의 두께(U2)보다 작거나, 같거나, 클 수 있다. 이에 반하여, 와이어(310)의 제1 부분(311)의 직경(X1)은 제2 부분(312)의 직경(X2)보다 항상 작을 수 있다. 금속층(320)의 연장부(322)의 두께(U1)와 돌출부(322)의 두께(U2)의 차이는 와이어(310)의 제1 부분(311)의 직경(X1)과 제2 부분(312)의 직경(X2)의 차이보다 작을 수 있다. 와이어(310)의 제1 부분(311)의 직경(X1)은 노출된 와이어(310)의 상면(310a)의 직경(R2)에 대응되고, 금속층(320)의 연장부(321)의 두께(U1)는 도 3의 노출된 금속층(320)의 상면(320a)의 폭(T1)에 대응된다.
도 5는 도 2의 aa에 대응되는 확대도이다
도 2 및 도 5를 참조하면, 와이어(310)의 제2 부분(312), 및 금속층(320)과 제2 상부 패드(84)의 도전 패턴(120) 사이에 시드 패턴(16)이 개재될 수 있다. 시드 패턴(16)은 구리를 포함할 수 있다. 와이어(310)의 제2 부분(312)의 하면 및 금속층(320)의 하면은 시드 패턴(16)의 상면과 접촉할 수 있다.
도 6은 도 2의 aa에 대응되는 확대도이다
도 2 및 도 6을 참조하면, 와이어(310)의 제2 부분(312)은 제2 상부 패드(84)의 도전 패턴(12)의 상면과 접촉할 수 있다. 금속층(320)과 제2 상부 패드(84)의 도전 패턴(120) 사이에는 시드 패턴(16)이 개재될 수 있다. 시드 패턴(16)은 와이어(310)의 제2 부분(312)의 측면과 접촉할 수 있다. 와이어(310)의 최하부는 시드 패턴(16)의 최상부보다 아래에 배치될 수 있다.
다시 도 2를 참조하면, 반도체 패키지(1) 또는 제1 반도체 패키지(PK1)의 방열 특성 향상을 위해서, 제1 반도체 칩(700)의 두께는 일정 크기 이상이 요구된다. 있다. 이 경우 수직 도전 구조체(300)는 제1 반도체 칩(700)의 두께보다 더 큰 높이로 형성되는 것이 요구된다.
본 발명은 수직 도전 구조체(300)가 와이어(310) 및 이의 측면을 덮는 금속층(320)을 포함한다. 와이어(300)는 와이어 제어 장비를 이용하여 긴 높이를 가지도록 길이 조절이 가능하고, 금속층(310)은 와이어(300)의 강성을 보강할 수 있다. 그 결과, 제1 반도체 칩(700)의 두께를 증가시키는 경우에, 수직 도전 구조체(300)의 높이를 용이하게 증가시키면서도, 강성은 증가됨으로써 반도체 패키지의 신뢰성이 증가할 수 있다.
도 7a 내지 도 7l는 본 발명의 개념에 따른 반도체 패키지의 제조 과정들을 도시한 단면도들이다. 앞서, 도 1 내지 도 6과 중복되는 설명은 생략된다.
도 7a를 참조하면, 접착층(AD)이 일면에 형성된 캐리어 기판(CR)이 제공될 수 있다. 시드/배리어 층(14a)이 캐리어 기판(CR) 상에 형성되어 접착층(AD)의 상면을 덮을 수 있다. 시드/ 배리어층(14a)은 증착 공정에 의해 형성될 수 있다. 일 예로, 시드/ 배리어층(14a)은 구리/티타늄(Cu/Ti)을 포함할 수 있다. 접착층(AD)은 시드/배리어 층(14a)을 캐리어 기판(CR)의 상면에 부착시킬 수 있다.
제1 포토 마스크 패턴(PM1)이 시드/ 배리어층(14a)의 상면 상에 형성될 수 있다. 제1 포토 마스크 패턴(PM1)은 언더 범프 패턴(70)이 형성될 공간을 정의하는 개구를 포함할 수 있다. 제1 포토 마스크 패턴(PM1)은 포토레지스트 층(photoresist layer)의 형성, 노광, 현상 형성을 거쳐서 형성될 수 있다. 제1 포토 마스크 패턴(PM1)에 의하여, 시드/배리어 층(14a)의 일부가 노출될 수 있다. 언더 범프 패턴(70)이 상기 개구 내에 시드/ 배리어 층(14a)을 전극으로 사용하는 전기 도금 공정을 실시하여 형성될 수 있다.
도 7b를 참조하면, 제1 포토 마스크 패턴(PM1)이 제거될 수 있다. 이어서 언더 범프 패턴(70)을 덮는 제1 절연층(20)이 형성될 수 있다. 제1 절연층(20)은 스핀 코팅과 같은 공정에 의해서 형성되고, 이후 노광 및 현상 공정에 의해서, 언더 범프 패턴(70)의 상면의 적어도 일부를 노출하는 개구를 가지도록 패터닝될 수 있다. 이어서, 제1 절연층(20)의 경화 공정이 진행될 수 있다. 제1 절연층(20) 상에 다시 시드/배리어 층(14a)이 형성될 수 있다. 시드/ 배리어 층(14a) 상에 개구들을 포함하는 제2 포토 마스크 패턴(PM2)이 형성될 수 있다. 이어서 시드/배리어 층(14a)을 전극으로 전기 도금 방식으로 제1 도전 패턴(12)이 시드/배리어 층(14a) 상에 형성될 수 있다.
도 7c를 참조하면, 제2 포토 마스크 패턴(PM2)이 제거될 수 있다. 이어서, 제1 도전 패턴(12)으로부터 노출되는 영역의 시드/배리어 층(14a)이 제거되어 제1 시드/배리어 패턴(14)이 형성될 수 있다. 도전 패턴(12) 및 제1 시드/배리어 패턴(14)을 포함하는 제1 재배선 패턴(10)이 형성될 수 있다.
도 7 d를 참조하면, 앞서 제1 절연층(20) 및 제1 재배선 패턴들(10)이 형성된 방법과 동일하게, 순차적으로 제1 절연층들(20) 및 제1 재배선 패턴들(10)이 적층될 수 있다. 제1 상부 패드들(82) 및 제2 상부 패드들(84)도 제1 재배선 패턴들(10)이 형성된 방법과 동일하게 형성될 수 있다.
도 7e 및 도 7f를 참조하면, 와이어 본딩(wire bondig) 공정이 진행될 수 있다. 도 7e와 같이, 제2 상부 패드들(84) 상에 와이어(wire)(310)가 배치될 수 있다. 와이어(310)는 길이 조절 및 이동이 가능한 와이어 제어 장비(400)를 통하여 제2 상부 패드(84) 상에 배치될 수 있다.
와이어 제어 장비(400)는 와이어 실패(wire spool), 와이어 인장 시스템(wire tensioner system), 와이어 클램프(wire clamp)(410), 캐필러리(capillary)(410) 및 EFO(Electric-Flame-Off)를 포함할 수 있다. 와이어 제어 장비(400)는 기존의 공지된 와이어 제어 장비(400)일 수 있다.
캐필러리(410)의 가운데로 와이어(310)를 통과시켜, 캐필러리(410)로부터 조금 나온 테일(tail)을 만들고, EFO에서 강한 스파크(Spark)를 주어서 와이어(310)의 일단에 볼 형상(310S)을 형성할 수 있다. 상기 볼 형상(310S)의 직경은 와이어(310)의 폭보다 클 수 있다.
도 7f과 같이, 와이어(310)의 볼 형상(310s) 부분이 제2 상부 패드(84)의 상면에 접착되고 외력이 가해질 수 있다. 볼 형상(310s)은 외력, 열, 및 초음파의 조합에 의해서 그 형상이 조절될 수 있다. 다시 캐필러리(410)를 이용하여 와이어(310)의 길이를 조정한 후에 와이어(310)를 끊어줄 수 있다. 그 결과 와이어(310)는 수직 방향으로 연장된 제1 부분(311) 및 상기 제1 부분(311)의 일단에 연결되는 제2 부분(312)이 형성될 수 있다.
도 7g를 참조하면, 제1 재배선 기판(1000a)의 상면 상에 배치된 제2 상부 패드들(84)의 각각의 상에 차례로 와이어 본딩이 진행될 수 있다. 와이어들(310) 상에 복수개의 홀들(HL)을 포함하는 전극 기판(EP)이 제공될 수 있다. 와이어들(310)의 각각의 상부는 상기 전극 기판(EP)의 홀들(HL) 내에 배치될 수 있고, 와이어들(310)은 전극 기판(EP)과 직접 접촉되거나 또는 전기적으로 연결될 수 있다.
도 7h를 참조하면, 상기 전극 기판(EP)을 전극으로 이용하여, 와이어(310)에 금속 물질을 전기 도금할 수 있다. 상기 금속 물질은 일 예로 구리일 수 있다. 그 결과, 와이어(310)의 측면을 덮는 금속층(320)이 형성될 수 있고, 와이어(310) 및 금속층(320)을 포함하는 수직 도전 구조체(300)가 형성될 수 있다. 금속층(320)은 와이어(310)의 측면 상에 균일하게 형성되나, 일부 실시예들에 따르면, 와이어(310)의 제1 부분(311) 및 제2 부분(312)에 따라서 그 두께가 다르게 형성될 수 있다. 와이어(310)의 상면(310a)은 금속층(320)으로부터 노출될 수도 있고, 노출되지 않을 수도 있다.
도 7i를 참조하면, 제1 반도체 칩(700)의 제1 칩 패드(705)가 제1 재배선 기판(1000)을 향하도록 제1 반도체 칩(700)이 제1 재배선 기판(1000) 상에 실장될 수 있다. 제1 반도체 칩(700)이 제1 재배선 기판(1000) 상에 배치되는 과정을 열 압착 공정일 수 있다.
도 7j를 참조하면, 제1 재배선 기판(1000)의 상면, 제1 반도체 칩(700)의 상면 및 측면을 덮고, 제1 반도체 칩(700)의 하면과 제1 재배선 기판(1000a) 사이를 채우는 제1 몰딩 부재(950)가 형성될 수 있다. 제1 몰딩 부재(950)는 와이어(310)의 상면(310a), 및 금속층(320)의 상면(320a)을 덮도록 형성될 수 있다.
도 7k를 참조하면 제1 몰딩 부재(950) 상에 평탄화 공정이 진행될 수 있다. 평탄화 공정은 와이어(310)의 상면(31a) 및 금속층(320)의 상면(320a)의 노출될 때까지 진행될 수 있다. 평탄화 공정 결과, 제1 몰딩 부재(950)의 상면, 와이어(310)의 상면(31a) 및 금속층(320)의 상면(320a)은 공면을 이룰 수 있다.
도 7l을 참조하면, 제1 몰딩 부재(950), 수직 도전 구조체(300) 상에 제2 재배선 기판(2000)이 형성될 수 있다. 제2 재배선 기판(2000)의 형성은 앞서 제1 재배선 기판(1000)의 형성과 실질적으로 동일 유사한 방법으로 형성될 수 있다. 제2 재배선 패턴(30)은 수직 도전 구조체(300)와 연결되도록 형성될 수 있다. 제3 방향(D3)으로, 쏘잉 라인(Sawing line)(SL)을 따라서, 싱귤레이션 공정이 이루어지고, 제1 반도체 패키지(PK1)가 형성될 수 있다. 이어서 캐리어 기판(CR), 접착층(AD), 및 시드/ 배리어 층(14a)이 제거될 수 있다. 시드/배리어 층(14a)의 제거는 식각 공정일 수 있다. 시드/배리어 층(14a)이 제거됨으로써, 언더 범프 패턴들(10)이 노출될 수 있다.
도 2를 다시 참조하면, 노출된 언더 범프 패턴들(70) 상에 외부 접속 단자(908)가 형성됨으로써 제1 반도체 패키지(PK1)가 형성될 수 있다. 이어서 제2 반도체 패키지(PK2)가 제1 반도체 패키지(PK1) 상에 실장될 수 있다.
도 8은 일부 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도이다.
도 7h 및 도 8을 참조하면, 전기 도금을 하는 경우, 콘택 방법에 따라서 금속층(320)은 와이어(310)의 상면(310a)을 덮을 수 있다. 이후의 공정은 동일하며, 앞서 설명과 동일하며, 도 7k의 평탄화 공정은 와이어(310)의 상면(310a)이 노출될 때까지 진행될 수 있다.
도 9a 내지 9d는 일부 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 7d 및 도 9a를 참조하면, 제1 재배선 기판(1000)의 상면(1000a) 상에 시드 층(16a)이 형성될 수 있다. 시드 층(16a)은 제1 재배선 기판(1000)의 상면(1000a), 제1 상부 패드들(82)의 상면 및 측면, 제2 상부 패드들(84)의 상면 및 측면을 덮을 수 있다. 이어서, 제2 상부 패드들(84)의 상면을 노출시키는 개구(OP)를 포함하는 제3 포토 마스크 패턴(PM3)이 형성될 수 있다. 제3 포토 마스크 패턴(PM3)은 제1 상부 패드들(82) 및 제2 상부 패드들(84)과 수직으로 중첩하지 않는 시드 층(16a)을 덮을 수 있다. 제3 포토 마스크 패턴(PM3)의 두께는 제1 상부 패드들(82)의 상면을 덮을 수 있을 정도의 두께 정도면 충분하다.
도 9b를 참조하면, 제2 상부 패드들(84)의 상면 상의 시드 층(16a) 상에 와이어 본딩이 이루어질 수 있다. 와이어(310)의 제2 부분(312)은 시드 층(16a)과 접촉할 수 있다.
도 9c를 참조하면, 시드 층(14a)을 전극으로 이용하여, 와이어(310)의 상면 및 측면을 덮는 금속층(320)이 형성될 수 있다. 금속층(320)은 와이어(310)의 상면 및 측면 상에 국부적이고 선택적으로 형성될 수 있다.
도 9d를 참조하면, 제3 마스크 패턴(PM3)이 제거될 수 있다. 식각 공정 등을 통하여, 시드/배리어 층(14a)이 제거되고, 시드 패턴(16)이 형성될 수 있다(도 6 참조). 이어서 도 7j 내지 도 7l, 및 도 3과 같은 공정이 진행되어, 반도체 패키지가 형성될 수 있다.
도 10a 및 도 10b는 일부 실시예들에 따른 반도체 패키지의 제조방법을 나타내는 단면도들이다.
도 7d 및 도 10a를 참조하면, 제2 상부 패드(84) 상에 와이어 본딩이 직접 이루어질 수 있다. 이어서 시드 층(16a)이 제1 재배선 기판(1000)의 상면(1000a), 와이어(310)로부터 노출된 제2 상부 패드들(84)의 상면의 일부 및 측면, 제1 상부 패드들(82)의 상면 및 측면을 덮을 수 있다. 이어서, 제2 상부 패드들(84)과 수직으로 중첩된 시드 층(14a)의 상면을 노출시키는 개구(OP)를 포함하는 제3 포토 마스크 패턴(PM3)이 형성될 수 있다.
도 10b를 참조하면, 시드 층(14a)을 전극으로 이용하여, 와이어(310)의 상면 및 측면을 덮는 금속층(320)이 형성될 수 있다. 제3 마스크 패턴(PM3)이 제거되고, 식각 공정 등을 통하여, 시드 층(16a)이 제거되고, 시드 패턴(16)이 형성될 수 있다(도 6 참조). 이어서 도 7j 내지 도 7l과 같은 공정이 진행되어, 반도체 패키지가 형성될 수 있다.
기존 공정의 경우, 수직 도전 구조체를 형성 시에 그 높이를 증가하는 것이 어려웠다. 일 예로, 와이어가 없이, 전기 도금을 이용하여 수직 도전 구조체를 형성하는 경우, 수직 도전 구조체의 형성 공간을 정의하는 마스크 패턴으로 두꺼운 포토레지스트 층을 사용하였다. 또는 1차 마스크 패턴 형성, 1차 수직 도전 구조체 형성, 상기 1차 수직 도전 구조체를 노출시키는 제2 마스크 패턴 형성, 상기 제1 수직 도전 구조체를 노출시키는 제2차 마스크 패턴 형성 등으로 몇 차례 포토 레지스트 층을 사용하는 공정으로 수직 도전 구조체의 높이를 증가시켰다. 이러한 공정의 경우 수직 도전 구조체의 형성 시간이 오래 걸리고, 원가 상승 등의 문제가 있었다.
이에 반하여 본 발명의 개념에 따르면, 와이어를 이용하여 수직 도전 구조체의 높이를 공정상 용이하게 증가시키고, 금속층을 이용하여 강성을 보강하였다. 금속층의 형성 과정 또한 와이어를 전기 도금 방식으로 이용하는 경우 포토레지스트를 사용하지 않아도 된다. 시드 층을 이용하는 경우에도, 와이어가 시드 층과 연결되어 전극 역할을 하기 때문에, 형성하고자 하는 높이까지 포토레지스트를 두껍게 사용하지 않고 얇은 두께의 포토레지스트로도 금속층의 형성이 가능하다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
300: 수직 도전 구조체
310: 와이어
320: 금속층

Claims (20)

  1. 제1 재배선 기판;
    상기 제1 재배선 기판 상의 반도체 칩; 및
    상기 반도체 칩의 측면과 이격하여 배치되는 수직 도전 구조체들을 포함하고,
    상기 수직 도전 구조체들의 각각은:
    와이어(wire); 및
    상기 와이어의 측면을 덮는 금속층을 포함하고,
    상기 와이어의 상면은 상기 금속층으로부터 노출되는 반도체 패키지.
  2. 제1항에 있어서,
    상기 와이어 및 상기 금속층은 서로 다른 금속 물질을 포함하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 와이어는 은, 금, 및 알루미늄 중에서 적어도 하나를 포함하고, 상기 금속층은 구리를 포함하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 와이어는 제1 금속 물질을 포함하고,
    상기 금속층은 제2 금속 물질을 포함하고,
    상기 제1 금속 물질 및 상기 제2 금속 물질은 동일하되,
    상기 제1 금속 물질의 결정립의 크기 및 결정 방향은 상기 제2 금속 물질의 결정립의 크기및 결정 방향과 다른 반도체 패키지.
  5. 제1항에 있어서,
    상기 와이어는 제1 부분 및 상기 제1 부분의 일 단에 배치되는 반구 형상의 제2 부분을 포함하고,
    상기 반구의 직경은 상기 제1 부분의 폭보다 큰 반도체 패키지.
  6. 제1항에 있어서,
    상기 제1 재배선 기판은 상면에 배치되는 상부 패드를 포함하고,
    상기 와이어 및 상기 금속층은 상기 상부 패드와 접촉하고,
    상기 금속층 및 상기 상부 패드는 동일한 금속 물질을 포함하는 반도체 패키지.
  7. 제1항에 있어서,
    시드 패턴을 더 포함하고,
    상기 시드 패턴은 상기 와이어의 하면 및 상기 금속층의 하면과 접촉하는 반도체 패키지.
  8. 제1항에 있어서,
    시드 패턴을 더 포함하고,
    상기 시드 패턴은 상기 금속층의 하면 및 상기 와이어의 하부의 측면과 접촉하되, 상기 와이어의 하면과 이격하는 반도체 패키지.
  9. 제1항에 있어서,
    상기 반도체 칩의 상면 및 측면과 상기 금속층의 측면을 덮는 몰딩 부재를 더 포함하고,
    상기 몰딩 부재는 상기 와이어와 이격하는 반도체 패키지.
  10. 제9항에 있어서,
    상기 몰딩 부재 상의 제2 재배선 기판을 포함하고,
    상기 제1 재배선 기판은 제1 절연층 및 상기 제1 절연층 내의 제1 재배선 패턴을 포함하고,
    상기 제2 재배선 기판은 제2 절연층 및 상기 제2 절연층 내의 제2 재배선 패턴을 포함하고,
    상기 수직 도전 구조체는 상기 제1 재배선 패턴 및 상기 제2 재배선 패턴과 연결되는 반도체 패키지.
  11. 제1항에 있어서,
    상기 반도체 칩의 상면 및 측면과 상기 수직 도전 구조체의 측면을 덮는 몰딩 부재를 더 포함하고,
    상기 수직 도전 구조체의 상면은 상기 몰딩 부재로부터 노출되는 반도체 패키지.
  12. 제1 재배선 기판;
    상기 제1 재배선 기판 상의 반도체 칩; 및
    상기 제1 재배선 기판 상에 배치되고, 상기 반도체 칩의 측면과 이격하는 수직 도전 구조체들을 포함하고,
    상기 수직 도전 구조체들의 각각은:
    와이어(wire); 및
    상기 와이어의 측면을 덮는 금속층을 포함하고,
    상기 와이어의 상면의 레벨 및 상기 금속층의 상면의 레벨은 실질적으로 동일한 반도체 패키지.
  13. 제12항에 있어서,
    상기 반도체 칩을 사이에 두고 상기 제1 재배선 기판과 수직으로 이격하는 제2 재배선 기판을 더 포함하고,
    상기 와이어는 라인 형상으로 연장되는 제1 부분 및 상기 제1 부분의 일 단에 배치되고, 반구 형상을 가지는 제2 부분을 포함하고,
    상기 제1 부분은 상기 제2 재배선 기판과 연결되고, 상기 제2 부분은 상기 제1 재배선 기판과 연결되는 반도체 패키지.
  14. 제12항에 있어서,
    상기 와이어의 높이는 상기 금속층의 높이와 동일한 반도체 패키지.
  15. 제12항에 있어서,
    상기 제1 재배선 기판은 상부 패드를 포함하고,
    상기 와이어 및 상기 금속층은 상기 상부 패드와 접촉하고,
    상기 금속층 및 상기 상부 패드는 동일한 금속 물질을 포함하는 반도체 패키지.
  16. 제12항에 있어서,
    시드 패턴을 더 포함하고,
    상기 제1 재배선 기판은 상부 패드를 포함하고,
    상기 와이어 및 상기 금속층은 상기 시드 패턴을 사이에 두고 상기 상부 패드와 이격하는 반도체 패키지.
  17. 제12항에 있어서,
    시드 패턴을 더 포함하고,
    상기 제1 재배선 기판은 상부 패드를 포함하고,
    상기 금속층은 상기 시드 패턴을 사이에 두고 상기 상부 패드와 이격하고,
    상기 와이어의 최하부는 상기 시드 패턴의 최상부보다 아래에 배치되는 반도체 패키지.
  18. 제1 패키지; 및
    상기 제1 패키지 상의 제2 패키지를 포함하고,
    상기 제1 패키지는:
    제1 재배선 기판;
    상기 제1 재배선 기판 상의 제1 반도체 칩 및 수직 도전 구조체들, 상기 수직 도전 구조체들의 각각은 와이어 및 상기 와이어의 측면을 덮는 금속층을 포함하고;
    상기 제1 반도체 칩 및 상기 수직 도전 구조체들을 사이에 두고 상기 제1 재배선 기판과 이격하는 제2 재배선 기판; 및
    상기 제1 재배선 기판 및 상기 제2 재배선 기판 사이에 배치되고, 상기 제1 반도체 칩의 상면 및 측면과 상기 금속층의 측면을 덮는 제1 몰딩 부재를 포함하고,
    상기 제2 패키지는:
    패키지 기판;
    상기 패키지 기판 상의 제2 반도체 칩; 및
    상기 패키지 기판의 상면과 상기 제2 반도체 칩의 상면 및 측면을 덮는 제2 몰딩 부재를 포함하고,
    상기 와이어는 제1 부분 및 상기 제1 부분의 일 단에 배치되는 제2 부분을 포함하고,
    상기 제1 부분은 상기 제1 재배선 기판의 상면과 수직한 제1 방향을 따라서 폭이 일정한 라인 형상을 가지고, 상기 제2 부분은 상기 제1 방향을 따라서 폭이 감소하는 형상을 가지고,
    제1 부분의 타 단은 상기 제2 재배선 기판과 접촉하고, 상기 제2 부분은 상기 제1 재배선 기판과 접촉하는 반도체 패키지.
  19. 제18항에 있어서,
    상기 제2 부분의 직경은 상기 제1 부분의 폭보다 큰 반도체 패키지.
  20. 제18항에 있어서,
    상기 와이어는 은, 금, 및 알루미늄 중에서 적어도 하나를 포함하고, 상기 금속층은 구리를 포함하는 반도체 패키지.
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