KR20230076151A - 반도체 패키지 - Google Patents

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bonding
width
layer
conductive
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Abstract

본 발명의 실시예들에 따르면, 반도체 패키지는 상부 보호층 및 상부 본딩 패드들을 포함하는 기판; 상기 기판 상에 제공된 반도체칩; 및 상기 반도체칩 및 상기 상부 본딩 패드들과 연결된 본딩 와이어들을 포함하고, 상기 상부 본딩 패드들 각각은: 제1 도전 패턴; 상기 제1 도전 패턴의 상면 및 측벽을 덮고, 상기 제1 도전 패턴과 동일한 금속 원소를 포함하는 제2 도전 패턴; 및 상기 제2 도전 패턴 상의 본딩층을 포함하고, 상기 제1 도전 패턴의 상면의 너비는 상기 제1 도전 패턴의 하면의 너비보다 더 작고, 상기 상부 보호층은 상기 제2 도전 패턴의 측벽들을 덮을 수 있다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지, 보다 구체적으로 본딩 패드들을 포함하는 기판에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 패키지 기판 상에 반도체 칩을 실장하고 본딩 와이어 또는 범프를 이용하여 이들을 전기적으로 연결하여, 반도체 패키지가 제조될 수 있다. 일 예로, 인쇄회로기판(PCB)이 패키지 기판으로 사용될 수 있다. 전자 산업의 발달로 반도체 패키지의 신뢰성 향상, 전기적 특성 향상, 고집적화, 및 소형화를 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 일 과제는 소형화된 반도체 패키지를 제공하는 것에 있다.
본 발명이 해결하고자 하는 다른 과제는 전기적 특성 및 신뢰성이 향상된 반도체 패키지를 제공하는 것에 있다.
본 발명은 반도체 패키지에 관한 것이다. 본 발명의 실시예들에 따르면, 반도체 패키지는 상부 보호층 및 상부 본딩 패드들을 포함하는 기판; 상기 기판 상에 제공된 반도체칩; 및 상기 반도체칩 및 상기 상부 본딩 패드들과 연결된 본딩 와이어들을 포함하고, 상기 상부 본딩 패드들 각각은: 제1 도전 패턴; 상기 제1 도전 패턴의 상면 및 측벽을 덮고, 상기 제1 도전 패턴과 동일한 금속 원소를 포함하는 제2 도전 패턴; 및 상기 제2 도전 패턴 상의 본딩층을 포함하고, 상기 제1 도전 패턴의 상면의 너비는 상기 제1 도전 패턴의 하면의 너비보다 더 작고, 상기 상부 보호층은 상기 제2 도전 패턴의 측벽들을 덮을 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 상부 보호층 및 상부 본딩 패드를 포함하는 기판을 포함하고, 상기 상부 본딩 패드는: 제1 도전 패턴; 상기 제1 도전 패턴 상의 제2 도전 패턴; 및 상기 제2 도전 패턴 상의 본딩층을 포함하고, 상기 제1 도전 패턴의 상면의 너비는 상기 제1 도전 패턴의 하면의 너비보다 더 작고, 상기 제2 도전 패턴은 상기 제1 도전 패턴의 측벽 및 상기 상면을 덮고, 상기 제2 도전 패턴의 상면의 너비는 상기 제1 도전 패턴의 상기 하면의 너비의 90% 내지 110%이고, 상기 상부 보호층은 상기 제2 도전 패턴의 측벽들을 덮을 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 기판, 상기 기판은: 적층된 절연층들을 포함하는 절연 구조체; 상기 절연층들 사이에 제공된 배선; 상기 절연 구조체의 하면 상에 제공되고, 상기 배선과 전기적으로 연결된 하부 패드; 상기 절연 구조체의 상면 상에 제공되고, 상기 배선과 전기적으로 연결된 상부 본딩 패드; 및 상기 절연 구조체의 상기 상면 상에 제공된 상부 보호층을 포함하고; 상기 하부 패드의 하면 상에 제공된 솔더볼; 상기 기판의 상면 상에 제공된 반도체칩; 상기 반도체칩 및 상기 상부 본딩 패드와 연결된 본딩 와이어; 및 상기 기판 상에 제공되고, 상기 반도체칩 및 상기 본딩 와이어를 덮는 몰딩막을 포함하고, 상기 상부 본딩 패드는: 제1 도전 패턴; 상기 제1 도전 패턴의 상면 상에 제공되고, 상기 제1 도전 패턴과 동일한 제1 금속 원소를 포함하는 제2 도전 패턴; 상기 제2 본딩 패드의 상면 상에 제공되고, 상기 제1 금속 원소와 다른 제2 금속 원소를 포함하는 중간층; 및 상기 중간층의 상면 상에 제공되고, 상기 제1 금속 원소 및 상기 제2 금속 원소와 다른 제3 금속 원소를 포함하는 본딩층을 포함하고, 상기 제1 도전 패턴의 상기 상면의 너비는 상기 제1 도전 패턴의 하면의 너비보다 더 작고, 상기 상부 보호층은 상기 제2 도전 패턴의 측벽을 덮을 수 있다.
본 발명에 따르면, 상부 본딩 패드들은 제1 도전 패턴, 제2 도전 패턴, 중간층, 및 본딩층을 포함할 수 있다. 제2 도전 패턴이 제공되므로, 상부 본딩 패드들이 보다 미세한 피치를 가질 수 있다. 상부 보호층이 제2 도전 패턴의 측벽을 덮어, 상부 본딩 패드들 사이의 전기적 쇼트의 발생이 방지될 수 있다. 본딩 와이어들 사이의 전기적 쇼트가 방지되고, 본딩 와이어들 각각은 대응되는 본딩층과 양호하게 본딩될 수 있다.
도 1은 실시예들에 따른 반도체 패키지를 도시한 평면도이다.
도 2a는 실시예들에 따른 기판을 설명하기 위한 도면이다.
도 2b는 도 2a의 Ⅲ 영역을 확대 도시한 도면이다.
도 2c는 실시예들에 따른 상부 본딩 패드들을 설명하기 위한 도면이다.
도 2d는 실시예들에 따른 상부 본딩 패드들 및 상부 보호층을 설명하기 위한 도면이다.
도 2e는 실시예들에 따른 상부 본딩 패드들 및 상부 보호층을 설명하기 위한 도면이다.
도 3a는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 1의 Ⅰ-Ⅰ'선을 따라 자른 단면이다.
도 3b는 도 1의 Ⅱ-Ⅱ'선을 따라 자른 단면이다.
도 4a 내지 도 4g는 실시예들에 따른 기판의 제조 방법을 설명하기 위한 도면들이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 이하, 본 발명의 개념에 따른 기판 및 이를 포함하는 반도체 패키지, 및 기판의 제조 방법을 설명한다.
도 1은 실시예들에 따른 반도체 패키지를 도시한 평면도이다.
도 1을 참조하면, 반도체 패키지(10)는 기판(100), 반도체칩(200), 및 본딩 와이어들(300)을 포함할 수 있다. 기판(100)은 인쇄회로기판(PCB)일 수 있으나, 이에 제약되지 않는다. 기판(100)은 평면적 관점에서 센터 영역 및 엣지 영역을 가질 수 있다. 기판(100)의 엣지 영역은 기판(100)의 센터 영역 및 기판(100)의 측면 사이에 제공될 수 있다. 기판(100)은 상부 본딩 패드들(150) 및 상부 보호층(111)을 포함할 수 있다. 상부 본딩 패드들(150)은 평면적 관점에서 기판(100)의 엣지 영역과 중첩될 수 있다. 상부 본딩 패드들(150)의 상면들은 상부 보호층(111)에 의해 노출될 수 있다. 상부 본딩 패드들(150)은 제1 방향(D1)을 따라 정렬되고, 서로 제1 방향(D1)으로 이격될 수 있다. 제1 방향(D1)은 상부 보호층(111)의 상면과 평행할 수 있다. 제2 방향(D2)은 상부 보호층(111)의 상면과 평행하되, 제1 방향(D1)과 실질적으로 수직할 수 있다. 제3 방향(D3)은 상부 보호층(111)의 상면과 실질적으로 수직하고, 제1 방향(D1) 및 제2 방향(D2)과 실질적으로 수직할 수 있다. 기판(100)의 상면은 상부 본딩 패드들(150)의 상면들 및 상부 보호층(111)의 상면을 포함할 수 있다.
반도체칩(200)이 기판(100)의 상면 상에 실장될 수 있다. 일 예로, 반도체칩(200)은 평면적 관점에서 기판(100)의 센터 영역과 오버랩될 수 있다. 반도체칩(200)은 일 예로, 디램(DRAM), 에스램(SRAM), 또는 낸드 플래시와 같은 메모리칩일 수 있다. 반도체칩(200)은 칩 패드들(250)을 포함할 수 있다. 칩 패드들(250)은 반도체칩(200)의 상면 상에 제공될 수 있다. 칩 패드들(250)은 반도체칩(200)의 직접 회로들과 전기적으로 연결될 수 있다. 어떤 구성 요소가 반도체칩(200)과 전기적으로 연결된다는 것은 반도체칩(200)의 칩 패드들(250)을 통해 집적 회로들과 전기적으로 연결되는 것을 의미할 수 있다. 두 구성 요소들이 서로 전기적으로 연결되는 것은 직접적인 연결 또는 다른 구성 요소를 통한 간접적인 연결을 포함할 수 있다. 칩 패드들(250)은 금속과 같은 도전 물질을 포함할 수 있다.
본딩 와이어들(300)이 반도체칩(200) 및 기판(100) 상에 제공될 수 있다. 본딩 와이어들(300)은 칩 패드들(250) 및 상부 본딩 패드들(150)과 전기적으로 연결될 수 있다. 반도체칩(200)은 본딩 와이어들(300)을 통해 기판(100)과 전기적으로 연결될 수 있다. 본딩 와이어들(300)은 예를 들어, 금(Au)과 같은 금속을 포함할 수 있다.
이하, 기판에 대해여 보다 상세하게 설명한다.
도 2a는 실시예들에 따른 기판을 설명하기 위한 도면으로, 도 1에 도시된 기판을 Ⅰ-Ⅰ'선을 따라 자른 단면에 대응된다. 도 2b는 도 2a의 Ⅲ 영역을 확대 도시한 도면이다.
도 1, 도 2a, 및 도 2b를 참조하면, 기판(100)은 절연 구조체, 배선들(131), 제1 도전 비아들(135), 제2 도전 비아들(136), 상부 보호층(111), 상부 본딩 패드들(150), 하부 보호층(112), 및 하부 패드들(160)을 포함할 수 있다. 절연 구조체는 복수의 적층된 절연층들(110)을 포함할 수 있다. 절연층들(110)은 예를 들어, 프리프레그(prepreg)를 포함할 수 있다. 배선들(131)은 절연층들(110) 사이에 제공될 수 있다. 배선들(131)은 구리와 같은 금속을 포함할 수 있다. 제1 및 제2 도전 비아들(136)은 절연층들(110)을 관통할 수 있다. 제1 도전 비아들(135)은 배선들(131)의 상면들 상에 제공될 수 있다. 제2 도전 비아들(136)은 배선들(131)의 하면들 상에 제공될 수 있다. 제1 및 제2 도전 비아들(135, 136)은 구리와 같은 금속을 포함할 수 있다.
상부 보호층(111)은 절연층들(110) 중 최상부 절연층(110)의 상면 상에 제공될 수 있다. 최상부 절연층(110)의 상면은 절연 구조체의 상면일 수 있다. 상부 보호층(111)은 그 내부를 관통하는 제1 홀들(119)을 가질 수 있다. 제1 홀들(119)은 제1 도전 비아들(135)을 노출시킬 수 있다. 상부 보호층(111)은 예를 들어, 솔더 레지스트 물질과 같은 유기 절연 물질을 포함할 수 있다.
상부 본딩 패드들(150)은 최상부 절연층(110)의 상면 상에 제공될 수 있다. 상부 본딩 패드들(150)은 제1 홀들(119) 내에 각각 제공될 수 있다. 상부 본딩 패드들(150) 각각은 제1 도전 패턴(151), 제2 도전 패턴(152), 중간층(155), 및 본딩층(157)을 포함할 수 있다. 제1 도전 패턴(151)은 대응되는 제1 도전 비아(135) 및 최상부 절연층(110) 상에 제공될 수 있다. 도 2b와 같이, 제1 도전 패턴(151)은 그 하면에서 제1 너비(W1)를 가질 수 있다. 제1 너비(W1)는 17 μm 내지 30 μm일 수 있다. 제1 너비(W1)가 30 μm 이하이므로, 상부 본딩 패드들(150) 사이의 전기적 쇼트가 방지될 수 있다. 제1 도전 패턴(151)은 사다리꼴 형상을 가질 수 있다. 예를 들어, 제1 도전 패턴(151)의 상면의 너비(W11)는 제1 너비(W1)보다 더 작을 수 있다. 제1 도전 패턴(151)의 측벽은 하면에 대해 기울어질 수 있다. 제1 도전 패턴(151)은 제1 금속 원소를 포함할 수 있다. 제1 금속 원소를 예를 들어, 구리를 포함할 수 있다.
제2 도전 패턴(152)은 제1 도전 패턴(151) 상에 제공될 수 있다. 예를 들어, 제2 도전 패턴(152)은 제1 도전 패턴(151)의 상면 및 측벽을 덮을 수 있다. 제2 도전 패턴(152)의 너비는 균일할 수 있다. 제2 도전 패턴(152)은 제2 너비(W2)를 가질 수 있다. 제2 너비(W2)는 제2 도전 패턴(152)의 상면(152u)에서의 너비일 수 있다. 제2 도전 패턴(152)의 측벽은 실질적으로 수직할 수 있다. 예를 들어, 제2 도전 패턴(152)의 측벽 및 상부 보호층(110)의 하면 사이의 각도는 실질적으로 직각일 수 있다. 본 명세서에서 “수직”은 제3 방향(D3)과 나란한 것을 의미할 수 있다.
제2 너비(W2)는 제1 너비(W1)와 동일 또는 유사할 수 있다. 제2 너비(W2)는 제1 너비(W1)의 90% 내지 110%일 수 있다. 제2 너비(W2)는 예를 들어, 17 μm 내지 30 μm일 수 있다. 제2 도전 패턴(152)의 상면(152u)은 상부 보호층(111)의 상면(111u)과 실질적으로 동일한 레벨에 제공될 수 있으나, 이에 제약되지 않는다. 어떤 구성요소들의 너비들, 높이들, 및 레벨들이 서로 동일하다는 것은 공정상 발생할 수 있는 오차 범위의 동일성을 의미할 수 있다. 어떤 구성 요소의 레벨은 수직적 레벨을 의미할 수 있다.
제2 도전 패턴(152)의 측벽은 상부 보호층(111)에 의해 덮여있을 수 있다. 예를 들어, 제2 도전 패턴(152)의 측벽은 상부 보호층(111)과 직접 접촉할 수 있다.
제2 도전 패턴(152)은 제1 도전 패턴(151)과 동일한 제1 금속 원소를 포함할 수 있다. 일 실시예에 따르면, 제2 도전 패턴(152)은 제1 도전 패턴(151)과 다른 그레인(grain)을 가질 수 있다. 일 예로, 제2 도전 패턴(152)의 그레인(grain)의 사이즈는 제1 도전 패턴(151)의 그레인의 사이즈와 다를 수 있다. 다른 예로, 제2 도전 패턴(152)의 그레인의 형상은 제1 도전 패턴(151)의 그레인의 형상과 다를 수 있다. 또 다른 예로, 제2 도전 패턴(152)의 그레인의 결정 구조는 제1 도전 패턴(151)의 그레인 결정 구조와 다를 수 있다. 다른 실시예에 따르면, 제2 도전 패턴(152)은 제1 도전 패턴(151)과 동일한 그레인을 가질 수 있다.
중간층(155)이 제2 도전 패턴(152)의 상면(152u) 상에 제공될 수 있다. 일 예로, 중간층(155)은 제2 도전 패턴(152)의 상면(152u)을 덮을 수 있다. 중간층(155)은 제2 금속 원소를 포함할 수 있다. 제2 금속 원소는 제1 금속 원소와 다를 수 있다. 제2 금속 원소는 예를 들어, 니켈을 포함할 수 있다.
본딩층(157)이 중간층(155) 상에 제공될 수 있다. 본딩층(157)은 중간층(155)의 상면 및 측벽들을 덮을 수 있다. 본딩층(157)의 상면은 대응되는 본딩 와이어(도 1 및 도 2a에서 300)가 본딩되는 면일 수 있다. 본딩층(157)은 제3 너비(W3)를 가질 수 있다. 제3 너비(W3)는 본딩층(157)의 상면에서의 너비일 수 있다. 제3 너비(W3)는 20 μm 내지 33 μm 일 수 있다. 제3 너비(W3)가 20μm보다 작으면, 본딩 와이어(300)가 본딩층(157)에 본딩되기 어려울 수 있다. 실시예들에 따르면, 제3 너비(W3)는 20μm 이상이므로, 본딩 와이어(300)의 형성 공정에서 공정상 오차가 발생하더라도 본딩 와이어(300)가 본딩층(157)과 양호하게 본딩될 수 있다. 제3 너비(W3)가 33μm보다 크면, 상부 본딩 패드들(150)의 피치(P1)가 증가될 수 있다. 실시예들에 다르면, 제3 너비(W3)는 33μm 이하이므로, 상부 본딩 패드들(150)의 피치(P1)가 감소될 수 있다. 이에 따라, 반도체 패키지(10)가 고집적화 및 소형화될 수 있다.
제3 너비(W3)는 제2 너비(W2)와 동일하거나 더 클 수 있다. 예를 들어, 제3 너비(W3)는 제2 너비(W2)의 100% 내지 120%일 수 있다. 제3 너비(W3)가 제2 너비(W2) 보다 작으면, 제2 도전 패턴(152)이 외부에 노출되어 손상될 수 있다. 실시예들에 따르면, 제3 너비(W3)는 제2 너비(W2)의 100% 이상이므로, 제2 도전 패턴(152)의 상면(152u)을 완전히 덮을 수 있다. 이에 따라, 제2 도전 패턴(152)의 손상이 방지될 수 있다. 제3 너비(W3)는 제2 너비(W2)의 120% 이하이므로, 상부 본딩 패드들(150)이 미세한 피치(P1)를 가질 수 있다.
본딩층(157)의 두께(T)는 2μm 내지 5 μm 일 수 있다. 본딩층(157)의 두께(T)가 2μm 이상이므로, 본딩 와이어(300)가 본딩층(157)에 양호하게 결합될 수 있다. 본딩층(157) 및 본딩 와이어(300)의 본딩 신뢰성이 개선될 수 있다. 본딩층(157)의 두께(T)가 5μm 이하이므로, 상부 본딩 패드들(150) 사이의 간격(D)이 감소하고, 상부 본딩 패드들(150)이 미세한 피치(P1)를 가질 수 있다. 본딩층(157)은 실질적으로 균일한 두께(T)를 가질 수 있다. 예를 들어, 중간층(155)의 상면 상에서 본딩층(157)의 두께(T)는 중간층(155)의 측벽들 상에서 본딩층(157)이 두께(T)와 실질적으로 동일할 수 있다. 본딩층(157)의 두께(T)의 편차는 1.5 μm 이하일 수 있다. 이에 따라, 상부 본딩 패드들(150) 사이의 전기적 쇼트의 발생이 방지될 수 있다.
본딩층(157)은 제3 금속 원소를 포함할 수 있다. 제3 금속 원소는 제1 금속 원소 및 제2 금속 원소와 다를 수 있다. 일 예로, 제3 금속 원소는 금(Au)을 포함할 수 있다. 본딩층(157)의 형성 공정에서, 중간층(155)은 본딩층(157)이 도금되는 것을 도와줄 수 있다. 중간층(155)은 금속 접착막으로 기능하여, 본딩층(157)은 중간층(155)에 의해 제2 도전 패턴(152)에 양호하게 부착될 수 있다. 본딩층(157)은 보호막으로 더 기능할 수 있다. 예를 들어, 본딩층(157)은 보호막의 손상(예를 들어, 산화)를 방지할 수 있다.
복수의 상부 본딩 패드들(150)의 피치(P1)는 미세 피치일 수 있다. 예를 들어, 상부 본딩 패드들(150)의 피치(P1)는 40 μm 내지 60 μm 일 수 있다. 상부 본딩 패드들(150)의 피치(P1)가 40 μm 이상이므로, 상부 본딩 패드들(150) 사이의 전기적 쇼트 또는 복수의 본딩 와이어들(300) 사이의 전기적 쇼트의 발생이 방지될 수 있다. 상부 본딩 패드들(150)의 피치(P1)가 60 μm 이하이므로, 반도체 패키지(10)가 소형화 및 고집적화될 수 있다.
상부 본딩 패드들(150) 사이의 간격(D)은 10 μm 내지 20 μm 일 수 있다. 상부 본딩 패드들(150) 사이의 간격(D)은 상부 본딩 패드들(150)의 대응되는 복수의 본딩층들(157) 사이의 간격에 해당할 수 있다. 상부 본딩 패드들(150) 사이의 간격(D)이 10 μm 이상이므로, 상부 본딩 패드들(150) 사이의 전기적 쇼트 또는 복수의 본딩 와이어들(300) 사이의 전기적 쇼트의 발생이 방지될 수 있다. 상부 본딩 패드들(150) 사이의 간격(D)이 20 μm 이상이므로, 반도체 패키지(10)가 소형화 및 고집적화될 수 있다.
어느 하나의 상부 본딩 패드(150)에 포함된 제1 및 제2 도전 패턴들(151, 152)이 대응되는 제1 홀(119) 내에 제공되므로, 인접한 복수의 제2 도전 패턴들(152)은 상부 보호층(111)에 의해 서로 옆으로 이격 배치될 수 있다. 이에 따라, 상기 인접한 복수의 제2 도전 패턴들(152) 사이의 전기적 쇼트의 발생이 방지될 수 있다.
상부 본딩 패드들(150)이 제2 도전 패턴들(152)을 포함하지 않는 경우, 본딩층(157)의 제3 너비(W3)가 20 μm 내지 33 μm의 조건을 만족하기 위해, 제1 도전 패턴(151)의 크기가 증가될 것이 요구될 수 있다. 이 경우, 제1 도전 패턴(151)의 하면의 너비가 증가하여, 상부 본딩 패드들(150) 사이에 전기적 쇼트가 발생할 수 있다. 또는 상부 본딩 패드들(150)의 피치(P1) 증가될 수 있다. 실시예들에 따르면, 상부 본딩 패드들(150)이 제2 도전 패턴들(152)을 포함하므로, 제1 도전 패턴(151)의 크기가 감소하고, 제2 너비(W2)는 비교적 작을 수 있다. 이에 따라, 상부 본딩 패드들(150) 사이의 전기적 쇼트의 발생이 방지되고, 상부 본딩 패드들(150) 사이의 간격(D)이 감소될 수 있다. 이에 따라, 상부 본딩 패드들(150)의 피치(P1)가 감소할 수 있다. 이하, 간소화를 위해 단수의 제2 도전 패턴(152)에 관하여 기술한다.
다시 도 2a를 참조하면, 하부 보호층(112)은 절연층들(110) 중 최하부 절연층(110)의 하면 상에 제공될 수 있다. 최하부 절연층(110)의 상면은 절연 구조체의 하면일 수 있다. 하부 보호층(112)은 그 내부를 관통하는 제2 홀들(129)을 가질 수 있다. 제2 홀들(129)은 제2 도전 비아들(136)을 노출시킬 수 있다. 하부 보호층(112)은 예를 들어, 솔더 레지스트 물질과 같은 유기 절연 물질을 포함할 수 있다.
하부 패드들(160)은 최하부 절연층(110)의 상면 상에 제공될 수 있다. 하부 패드들(160)은 제2 홀들(129) 내에 제공될 수 있다. 하부 패드들(160) 각각은 하부 도전 패턴(161), 하부 중간층(165), 및 하부 본딩층(167)을 포함할 수 있다. 하부 도전 패턴(161)은 대응되는 제2 도전 비아(165)의 하면 및 최하부 절연층(110)의 하면 상에 제공될 수 있다. 제2 도전 패턴(152)의 형상은 다양하게 변형될 수 있다. 제2 도전 패턴(152)은 제1 금속 원소를 포함할 수 있다.
하부 중간층(165)이 하부 도전 패턴(161)의 하면에 제공될 수 있다. 하부 중간층(165)의 너비는 하부 도전 패턴(161)의 너비보다 동일하거나 더 작을 수 있다. 하부 중간층(165)은 제2 금속 원소를 포함할 수 있다.
하부 본딩층(167)이 하부 중간층(165)의 하면 상에 제공될 수 있다. 하부 본딩층(167)의 하면은 솔더볼(도 2a에서 600)가 본딩되는 면일 수 있다. 하부 본딩층(167)은 제3 금속 원소를 포함할 수 있다. 하부 도전 패턴(161)의 측벽, 하부 중간층(165)의 측벽, 및 하부 본딩층(167)의 측벽은 하부 보호층(112)에 의해 덮일 수 있다.
하부 패드들(160)의 피치(P2)는 상부 본딩 패드들(150)의 피치들(P1)보다 더 클 수 있다.
다른 예로, 하부 패드들(165) 각각은 중간층(165) 및 하부 본딩층(167)을 포함하지 않을 수 있다. 이 경우, 솔더볼들(600) 각각은 대응되는 하부 도전 패턴(161)의 하면 상에 직접 배치될 수 있다.
하부 패드들(160)은 제2 도전 비아들(136), 배선들(131), 및 제1 도전 비아들(135)을 통해 상부 본딩 패드들(150)과 전기적으로 연결될 수 있다.
도 2c는 실시예들에 따른 상부 본딩 패드들을 설명하기 위한 도면으로, 도 2a의 Ⅲ영역을 확대 도시한 도면에 대응된다.
도 2c를 참조하면, 상부 본딩 패드들(150) 각각은 제1 도전 패턴(151), 제2 도전 패턴(152), 중간층(155), 및 본딩층(157)에 더하여 씨드 패턴(153)을 포함할 수 있다. 씨드 패턴(153)은 제1 도전 패턴(151) 및 제2 도전 패턴(152) 사이에 개재될 수 있다. 씨드 패턴(153)은 제1 도전 패턴(151)의 상면 및 측벽을 덮을 수 있다. 씨드 패턴(153)을 전극으로 사용한 도금 공정에 의해 제2 도전 패턴(152)이 형성될 수 있다. 씨드 패턴(153)은 제1 금속 원소와 동일한 금속을 포함할 수 있다. 다른 예로, 씨드 패턴(153)은 제1 금속 원소와 다른 금속을 포함할 수 있다. 일 예로, 씨드 패턴(153)은 티타늄, 구리, 또는 이들의 합금을 포함활 수 있다.
도 2d 및 도 2e는 각각 실시예들에 따른 상부 본딩 패드들 및 상부 보호층을 설명하기 위한 도면들로, 도 2a의 Ⅲ영역을 확대 도시한 도면들에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 2d를 참조하면, 제2 도전 패턴(152)의 상면(152u)은 상부 보호층(111)의 상면(111u)과 다른 레벨에 제공될 수 있다. 예를 들어, 제2 도전 패턴(152)의 상면(152u)은 상부 보호층(111)의 상면(111u)보다 낮은 레벨에 제공될 수 있다. 중간층(155)은 제2 홀(129)의 상부 내에 제공될 수 있다.
도 2e를 참조하면, 제2 도전 패턴(152)의 상면(152u)은 상부 보호층(111)의 상면(111u)보다 더 높은 레벨에 제공될 수 있다.
이하, 실시예들에 따른 반도체 패키지를 설명한다.
도 3a는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 1의 Ⅰ-Ⅰ'선을 따라 자른 단면이다. 도 3b는 도 1의 Ⅱ-Ⅱ'선을 따라 자른 단면이다.
도 1, 도 3a, 및 도 3b를 참조하면, 반도체 패키지(10)는 기판(100), 솔더볼들(600), 반도체칩(200), 본딩 와이어들(300), 및 몰딩막(400)을 포함할 수 있다. 기판(100)은 앞서 도 2a 내지 도 2e의 예들에서 설명한 바와 실질적으로 동일할 수 있다.
솔더볼들(600)은 기판(100)의 하면 상에 제공될 수 있다. 예를 들어, 솔더볼들(600)은 하부 패드들(160)의 하면들 상에 각각 제공될 수 있다. 솔더볼들(600)은 솔더 물질과 같은 금속을 포함할 수 있다. 솔더 물질은 주석(Sn), 은(Ag), 아연(Zn), 및/또는 이들의 합금을 포함할 수 있다. 기판(100)은 솔더볼들(600)을 통해 외부 장치와 전기적으로 연결될 수 있다.
도 1 및 도 3b와 같이, 반도체칩(200)이 기판(100)의 상면 상에 실장될 수 있다. 칩 패드들(250)이 반도체칩(200)의 상면 상에 제공될 수 있다.
실시예들에 따르면, 본딩 와이어들(300)이 반도체칩(200)의 상면 상에 제공되어, 칩 패드들(250)과 전기적으로 연결될 수 있다. 본딩 와이어들(300)은 상부 본딩 패드들(150)의 상면들과 본딩될 수 있다. 예를 들어, 본딩 와이어들(300) 각각은 대응되는 본딩층(157)과 결합될 수 있다. 앞서 설명한 바와 같이, 제3 너비(W3)는 20μm 이상이므로, 본딩 와이어(300)의 형성 공정에서 공정상 오차가 발생하더라도 본딩 와이어(300)가 본딩층(157)과 양호하게 본딩될 수 있다.
본딩 와이어들(300)이 반도체칩(200)의 양 측벽들 상에 제공된 것으로 도시되었으나, 이와 달리, 본딩 와이어들(300)은 반도체칩(200)의 어느 하나의 측벽 상에 제공될 수 있다. 다른 예로, 본딩 와이어들(300)은 반도체칩(200)의 적어도 3개의 측벽들 상에 제공될 수 있다.
접착층(미도시)이 반도체칩(200) 및 기판(100) 사이에 더 개재될 수 있다. 접착층은 다이 어태치 필름(DAF)을 포함할 수 있다.
몰딩막(400)이 기판(100)의 상면 상에 제공되어, 반도체칩(200) 및 본딩 와이어들(300)을 덮을 수 있다. 몰딩막(400)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
이하 실시예들에 따른 기판의 제조 방법을 설명한다.
도 4a 내지 도 4g는 실시예들에 따른 기판의 제조 방법을 설명하기 위한 도면들로, 도 1에 도시된 기판을 Ⅰ-Ⅰ'선을 따라 자른 단면들에 대응된다.
도 4a를 참조하면, 임시 기판(900)이 제공될 수 있다. 임시 기판(900)은 분리 가능한 코어(detach core)를 포함할 수 있다. 임시 기판(900)은 서로 대향하는 상면 및 하면을 가질 수 있다.
제2 도전층들(161Z)이 임시 기판(900)의 상면 및 하면 상에 각각 형성될 수 있다. 절연층들(110)이 제2 도전층들(161Z) 상에 각각 형성되어, 제2 도전층들(161Z)을 덮을 수 있다. 상기 절연층들(110)은 제1 절연층들(110A)일 수 있다. 제2 도전 비아들(136)이 제1 절연층들(110A) 내에 형성되어, 제2 도전층들(161Z)과 전기적으로 연결될 수 있다. 배선들(131)이 제2 도전 비아들(136) 및 제1 절연층들(110A) 상에 각각 형성될 수 있다. 배선들(131)은 서로 이격될 수 있다. 배선들(131)은 제2 도전 비아들(136)과 각각 접속할 수 있다.
도 4b를 참조하면, 절연층들(110)의 형성 공정이 반복하여 수행되어, 제2 절연층들(110B)을 형성할 수 있다. 제2 절연층들(110B)은 제1 절연층들(110A) 및 배선들(131) 상에 형성되어, 제1 절연층들(110A) 및 배선들(131)을 덮을 수 있다. 제2 도전 비아들(136)이 제2 절연층들(110B) 및 배선들(131) 상에 내에 형성될 수 있다. 제2 도전 비아들(136)은 배선들(131)과 전기적으로 연결될 수 있다.
제1 도전층들(151Z)이 제2 절연층들(110B) 및 제2 도전 비아들(136) 상에 형성될 수 있다. 제1 도전층들(151Z)을 형성하는 것은 도금 공정을 수행하는 것을 포함할 수 있다. 도금 공정은 전기 도금 공정 또는 화학 도금 공정을 포함할 수 있다. 화학 도금 공정은 무전해 도금 공정을 포함할 수 있다. 제1 도전층들(151Z)은 제2 도전 비아들(136)과 접속할 수 있다. 이에 따라, 예비 기판들(20)이 제조될 수 있다. 예비 기판들(20)은 임시 기판(900)의 상면 및 하면 상에 각각 형성될 수 있다. 예비 기판들(20) 각각은 대응되는 제1 절연층(110A), 대응되는 제2 절연층(110B), 대응되는 제2 도전층(161Z), 제1 도전 비아들(135), 대응되는 제1 도전층(151Z), 및 제2 도전 비아들(136)을 포함할 수 있다.
도 4a 및 도 4b의 설명과 달리, 제1 도전층들(151Z)이 임시 기판(900)의 상면 및 하면 상에 각각 형성될 수 있다. 이후, 복수의 제2 절연층들(110B), 제1 도전 비아들(135), 복수의 제1 절연층들(110A), 제2 도전 비아들(136), 복수의 제1 절연층들(110A), 및 복수의 제2 도전층들(161Z)이 제1 도전층들(151Z) 상에 차례로 형성되어, 임시 기판들(20)을 형성할 수 있다.
도 4c를 참조하면, 예비 기판들(20)이 임시 기판(900)으로부터 분리될 수 있다.
도 4d를 참조하면, 분리된 예비 기판들(20) 중 어느 하나가 준비될 수 있다.
도 4e를 참조하면, 제1 도전층(151Z)의 패터닝 공정 및 제2 도전층(161Z)의 패터닝 공정이 수행될 수 있다. 제1 도전층(151Z)의 패터닝 공정은 제2 도전층(161Z)의 패터닝 공정과 단일 공정 또는 별도의 공정에 의해 수행될 수 있다.
제1 도전층(151Z)이 패터닝되어, 복수의 제1 도전 패턴들(151)을 형성할 수 있다. 제1 도전층(151Z)의 패터닝 공정은 식각 공정을 포함할 수 있다. 제1 도전층(151Z)의 패터닝 공정은 노광 및 현상 공정을 더 포함할 수 있다. 상기 식각 공정은 습식 식각 공정을 포함할 수 있다. 제1 도전 패턴들(151) 각각의 상부는 하부보다 식각 공정에 먼저 노출되어, 제1 도전 패턴들(151) 각각은 사다리꼴 형상을 가질 수 있다. 이에 따라, 제1 도전 패턴들(151) 각각의 상면의 너비(W11)은 하면의 제1 너비(W1)보다 더 작을 수 있다. 제1 도전 패턴들(151)은 제1 도전 비아들(135)과 각각 접속할 수 있다. 제1 도전 패턴들(151)은 서로 옆으로 이격되고, 전기적으로 분리될 수 있다.
제2 도전층(161Z)이 패터닝되어, 복수의 하부 도전 패턴들(161)을 형성할 수 있다. 제2 도전층(161Z)의 패터닝 공정은 식각 공정을 포함할 수 있다. 제2 도전층(161Z)의 패터닝 공정은 노광 및 현상 공정을 더 포함할 수 있다. 상기 식각 공정은 습식 식각 공정을 포함할 수 있다. 도시된 바와 달리, 하부 도전 패턴들(161) 각각의 상면의 너비는 하면의 너비보다 더 클 수 있다. 하부 도전 패턴들(161)은 제2 도전 비아들(136)과 각각 접속할 수 있다. 하부 도전 패턴들(161)은 서로 옆으로 이격되고, 전기적으로 분리될 수 있다.
도 4f를 참조하면, 상부 보호층(111)이 최상부 절연층(110)의 상면 상에 형성될 수 있다. 상부 보호층(111)을 형성하는 것은 솔더 레지스트 물질을 도포하는 것을 포함할 수 있다. 상부 보호층(111) 내에 제1 홀들(119)이 형성되어, 제1 도전 패턴들(151)을 노출시킬 수 있다.
하부 보호층(112)이 최하부 절연층(110)의 하면 상에 형성될 수 있다. 하부 보호층(112)을 형성하는 것은 솔더 레지스트 물질을 도포하는 것을 포함할 수 있다. 하부 보호층(112) 내에 제2 홀들(129)이 형성되어, 하부 도전 패턴들(161)을 노출시킬 수 있다.
도 4g를 참조하면, 제1 도전 패턴들(151) 상에 도금 공정이 수행되어, 복수의 제2 도전 패턴들(152)이 형성될 수 있다. 제2 도전 패턴들(152)은 제1 도전 패턴들(151)의 상면들 및 측면들을 덮으며, 제1 홀들(119)을 채울 수 있다. 상기 도금 공정은 전기 도금 공정 또는 화학 도금 공정을 포함할 수 있다.
상기 도금 공정에 하부 도전 패턴들(161)은 노출되지 않을 수 있다. 다른 예로, 하부 도전 패턴들(161) 상에 도금 공정이 더 수행될 수 있다. 이 경우, 하부 도전 패턴들(161)의 하면들 상에 추가 하부 도전 패턴들(미도시)이 더 형성될 수 있다.
다시 도 2a를 참조하면, 제2 도전 패턴들(152) 상에 복수의 중간층들(155)이 각각 형성될 수 있다. 중간층들(155)은 서로 옆으로 이격될 수 있다. 중간층들(155) 상에 복수의 본딩층들(157)이 형성되어, 중간층들(155)의 상면 및 측벽을 덮을 수 있다. 본딩층들(157)의 형성은 도금 공정에 의해 수행될 수 있다. 본딩층들(157)은 서로 옆으로 이격 배치될 수 있다. 이에 따라, 상부 본딩 패드들(150)이 제조될 수 있다. 상부 본딩 패드들(150)은 제1 도전 패턴들(151), 제2 도전 패턴들(152), 중간층들(155), 및 본딩층들(157)을 포함할 수 있다.
복수의 하부 중간층들(165)이 하부 도전 패턴들(161) 상에 및 제2 홀들(129) 내에 형성될 수 있다. 하부 중간층들(165)은 중간층들(155)과 단일 공정 또는 별도의 공정에 의해 형성될 수 있다. 복수의 하부 본딩층들(167)이 하부 중간층들(165) 상에 및 제2 홀들(129) 내에 형성될 수 있다. 하부 본딩층들(167)은 본딩층들(157)과 단일 공정 또는 별도의 공정에 의해 형성될 수 있다. 이에 따라, 하부 패드들(160)이 제조될 수 있다. 하부 패드들(160)은 하부 도전 패턴들(161), 하부 중간층들(165), 및 하부 본딩층들(167)을 포함할 수 있다. 지금까지 설명한 예들에 의해 기판(100)의 제조가 완성될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 상부 보호층 및 상부 본딩 패드들을 포함하는 기판;
    상기 기판 상에 제공된 반도체칩; 및
    상기 반도체칩 및 상기 상부 본딩 패드들과 연결된 본딩 와이어들을 포함하고,
    상기 상부 본딩 패드들 각각은:
    제1 도전 패턴;
    상기 제1 도전 패턴의 상면 및 측벽을 덮고, 상기 제1 도전 패턴과 동일한 금속 원소를 포함하는 제2 도전 패턴; 및
    상기 제2 도전 패턴 상의 본딩층을 포함하고,
    상기 제1 도전 패턴의 상면의 너비는 상기 제1 도전 패턴의 하면의 너비보다 더 작고,
    상기 상부 보호층은 상기 제2 도전 패턴의 측벽들을 덮는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 제2 도전 패턴의 상면의 너비는 상기 제1 도전 패턴의 상기 하면의 너비의 90% 내지 110%인 반도체 패키지.
  3. 제 1항에 있어서,
    상기 상부 본딩 패드들 각각은:
    상기 제2 도전 패턴 및 상기 본딩층 사이에 제공된 중간층을 더 포함하고,
    상기 중간층은 상기 제2 도전 패턴 및 상기 본딩층과 다른 금속을 포함하는 반도체 패키지.
  4. 제 3항에 있어서,
    상기 본딩층은 상기 중간층의 상면 및 측벽을 덮는 반도체 패키지.
  5. 제 1항에 있어서,
    상기 본딩층의 너비는 상기 제2 도전 패턴의 상기 상면의 너비와 동일하거나 더 큰 반도체 패키지.
  6. 제 5항에 있어서,
    상기 상부 본딩 패드들의 피치는 40 μm 내지 60 μm 이고,
    상기 본딩층의 상기 너비는 20 μm 내지 33 μm 인 반도체 패키지.
  7. 제 1항에 있어서,
    상기 본딩층은 상기 상부 보호층의 상면 상으로 더 연장된 반도체 패키지.
  8. 제 1항에 있어서,
    상기 제2 도전 패턴의 그레인(grain) 사이즈는 상기 제1 도전 패턴의 그레인 사이즈와 다른 반도체 패키지.
  9. 제 1항에 있어서,
    상기 본딩층은 상기 제1 도전 패턴 및 상기 제2 도전 패턴과 다른 금속을 포함하는 반도체 패키지.
  10. 제 1항에 있어서,
    상기 제1 도전 패턴 및 상기 제2 도전 패턴은 구리를 포함하고,
    상기 중간층은 니켈을 포함하고,
    상기 본딩층은 금(Au)을 포함하고,
    상기 상부 보호층은 솔더 레지스트 물질을 포함하는 반도체 패키지.
  11. 상부 보호층 및 상부 본딩 패드를 포함하는 기판을 포함하고,
    상기 상부 본딩 패드는:
    제1 도전 패턴;
    상기 제1 도전 패턴 상의 제2 도전 패턴; 및
    상기 제2 도전 패턴 상의 본딩층을 포함하고,
    상기 제1 도전 패턴의 상면의 너비는 상기 제1 도전 패턴의 하면의 너비보다 더 작고,
    상기 제2 도전 패턴은 상기 제1 도전 패턴의 측벽 및 상기 상면을 덮고,
    상기 제2 도전 패턴의 상면의 너비는 상기 제1 도전 패턴의 상기 하면의 너비의 90% 내지 110%이고,
    상기 상부 보호층은 상기 제2 도전 패턴의 측벽들을 덮는 반도체 패키지.
  12. 제 11항에 있어서,
    상기 본딩층의 너비는 상기 제2 도전 패턴의 상기 상면의 너비의 100% 내지 120%인 반도체 패키지.
  13. 제 11항에 있어서,
    상기 기판의 상면 상에 제공되고, 칩 패드를 포함하는 반도체칩; 및
    상기 칩 패드 및 상기 상부 본딩 패드와 전기적으로 연결된 본딩 와이어를 더 포함하고,
    상기 본딩 와이어는 상기 본딩층과 직접 접촉하는 반도체 패키지.
  14. 제 11항에 있어서,
    상기 상부 본딩 패드는 상기 제1 도전 패턴 상의 중간층을 더 포함하고,
    상기 본딩층은 상기 중간층의 상면 및 측벽을 덮는 반도체 패키지.
  15. 제 14항에 있어서,
    상기 제2 도전 패턴은 상기 제1 도전 패턴과 동일한 금속 원소를 포함하고,
    상기 중간층은 상기 제2 도전 패턴 및 상기 본딩층과 다른 금속 원소를 포함하는 반도체 패키지.
  16. 기판, 상기 기판은:
    적층된 절연층들을 포함하는 절연 구조체;
    상기 절연층들 사이에 제공된 배선;
    상기 절연 구조체의 하면 상에 제공되고, 상기 배선과 전기적으로 연결된 하부 패드;
    상기 절연 구조체의 상면 상에 제공되고, 상기 배선과 전기적으로 연결된 상부 본딩 패드; 및
    상기 절연 구조체의 상기 상면 상에 제공된 상부 보호층을 포함하고;
    상기 하부 패드의 하면 상에 제공된 솔더볼;
    상기 기판의 상면 상에 제공된 반도체칩;
    상기 반도체칩 및 상기 상부 본딩 패드와 연결된 본딩 와이어; 및
    상기 기판 상에 제공되고, 상기 반도체칩 및 상기 본딩 와이어를 덮는 몰딩막을 포함하고,
    상기 상부 본딩 패드는:
    제1 도전 패턴;
    상기 제1 도전 패턴의 상면 상에 제공되고, 상기 제1 도전 패턴과 동일한 제1 금속 원소를 포함하는 제2 도전 패턴;
    상기 제2 본딩 패드의 상면 상에 제공되고, 상기 제1 금속 원소와 다른 제2 금속 원소를 포함하는 중간층; 및
    상기 중간층의 상면 상에 제공되고, 상기 제1 금속 원소 및 상기 제2 금속 원소와 다른 제3 금속 원소를 포함하는 본딩층을 포함하고,
    상기 제1 도전 패턴의 상기 상면의 너비는 상기 제1 도전 패턴의 하면의 너비보다 더 작고,
    상기 상부 보호층은 상기 제2 도전 패턴의 측벽을 덮는 반도체 패키지.
  17. 제 16항에 있어서,
    상기 제2 도전 패턴은 상기 제1 도전 패턴의 측벽을 덮는 반도체 패키지.
  18. 제 16항에 있어서,
    상기 제2 도전 패턴의 상면의 너비는 상기 제1 도전 패턴의 상기 하면의 너비의 90% 내지 110%이고,
    상기 본딩층의 너비는 상기 제2 도전 패턴의 상기 상면의 너비와 동일하거나 더 큰 반도체 패키지.
  19. 제 16항에 있어서,
    상기 상부 본딩 패드는 서로 옆으로 이격된 복수의 본딩 패드들 중 어느 하나이고,
    상기 상부 본딩 패드들 사이의 간격은 10 μm 내지 20 μm 이고,
    상기 제1 도전 패턴의 상기 하면의 상기 너비는 17 μm 내지 30 μm이고,
    상기 본딩층의 너비는 20 μm 내지 33 μm인 반도체 패키지.
  20. 제 16항에 있어서,
    상기 본딩층은 상기 중간층의 상면 및 측벽을 덮는 반도체 패키지.
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