CN113284862A - 半导体封装 - Google Patents

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Abstract

公开了一种半导体封装，包括：芯构件，具有彼此相对的第一表面和第二表面、以及在第一表面与第二表面之间的外侧表面，芯构件具有将第一表面与第二表面连接的通孔，通孔具有从外侧表面突出的突出部分并且具有0.5μm或以上的表面粗糙度Ra；再分布衬底，在芯构件的第一表面上，并且包括再分布层；半导体芯片，在再分布衬底上在所述通孔中，并具有电连接至再分布层的接触焊盘；以及密封物，在再分布衬底上并且覆盖半导体芯片和芯构件，芯构件的突出部分具有暴露于密封物的侧表面的表面。

Description

半导体封装
相关申请的交叉引用
于2020年2月20日在韩国知识产权局提交的题为“半导体封装(SemiconductorPackage)”的韩国专利申请No.10-2020-0021231通过引用整体并入本文中。
技术领域
实施例涉及一种半导体封装。
背景技术
近来，随着半导体芯片的高性能，对具有提高的刚性和散热特性的半导体封装的关注增加。
发明内容
实施例涉及一种半导体封装，包括：芯构件，具有彼此相对的第一表面和第二表面、以及在所述第一表面与所述第二表面之间的外侧表面，所述芯构件具有将第一表面与第二表面连接的通孔，具有从所述外侧表面突出的突出部分并且具有0.5μm或以上的表面粗糙度(Ra)；再分布衬底，在芯构件的第一表面上，并且包括再分布层；半导体芯片，在所述再分布衬底上在所述通孔中，并具有电连接至再分布层的接触焊盘；以及密封物，在再分布衬底上并且覆盖所述半导体芯片和芯构件，芯构件的突出部分具有暴露于密封物的侧表面的表面。
示例实施例还涉及一种半导体封装，该半导体封装包括：再分布衬底，具有再分布层；半导体芯片，在所述再分布衬底上，并具有电连接至所述再分布层的接触焊盘；芯构件，在所述再分布衬底上，芯构件具有从外侧表面突出的突出部分并具有容纳所述半导体芯片的通孔，其中，由外侧表面限定的面积小于再分布衬底的面积；以及密封物，在再分布衬底上，覆盖半导体芯片和芯构件并且具有暴露突出部分的表面的侧表面。
示例实施例还涉及一种半导体封装，包括：再分布衬底，具有彼此相对的第一表面和第二表面并且包括绝缘构件和在绝缘构件上的再分布层，再分布层具有分别设置在绝缘构件的多个水平上的再分布图案并且具有分别连接至多个再分布图案的多个再分布过孔；芯构件，在再分布衬底的第一表面上，芯构件具有金属框架，金属框架包括通孔、和具有突出部分的外侧表面，并且所述芯构件具有在金属框架的表面上具有0.5μm或以上的表面粗糙度Ra的镀覆层，芯构件的由芯构件的外侧表面围绕的面积小于再分布衬底的面积；半导体芯片，在所述再分布衬底的第一表面上在所述通孔中，并且具有通过再分布过孔而电连接至所述再分布层的接触焊盘，所述接触焊盘与所述再分布衬底的第一表面相邻；密封物，在再分布衬底的第一表面上，覆盖半导体芯片和芯构件，密封物包括与绝缘构件的绝缘树脂不同的绝缘树脂，并且具有暴露突出部分的表面的侧表面；以及下凸块金属，在再分布衬底的第二表面上，并电连接至再分布层。突出部分可以具有从芯构件的上表面延伸的平坦的上表面、和从芯构件的下表面凹进的下表面。
附图说明
通过参考附图详细描述示例实施例，特征对于本领域技术人员将变得显而易见，在附图中：
图1是示出根据示例实施例的半导体封装的平面图；
图2A至图2B是分别沿截面I1-I1’和I2-I2’的图1的半导体封装的侧截面图；
图3是示出图1的半导体封装的外侧表面视图；
图4A、图5A、图6A和图7A是用于描述根据示例实施例的制造半导体封装的方法中的形成芯构件的工艺的主要工艺的平面图；
图4B、图5B、图6B和图7B分别是图4A、图5A、图6A和图7A的金属框架(或框架阵列)沿截面II1-II1’的截面图；
图4C、图5C、图6C和图7C分别是图4A、图5A、图6A和图7A的金属框架(或框架阵列)沿截面II2-II2’的截面图；
图8A至图8D是根据示例实施例的制造半导体封装的方法中的阶段的截面图；
图9是示出根据示例实施例的可以在半导体封装中采用的框架阵列的平面图；
图10是示出根据示例实施例的可以在半导体封装中采用的框架阵列的平面图；
图11是示出图10的半导体封装的外侧表面视图；以及
图12A至图12B分别是示出根据示例实施例的半导体封装的侧截面图。
具体实施方式
图1是示出根据示例实施例的半导体封装的平面图，并且图2A至图2B是分别沿截面I1-I1’和I2-I2’的图1的半导体封装的侧截面图。
参照图1、图2A和图2B，根据本示例实施例的半导体封装100可以包括：芯构件110，具有彼此相对定位的第一表面110A和第二表面110B、以及形成第一和第二表面之间的侧面的外侧表面110ES。半导体封装100可以进一步包括：再分布衬底140，设置在芯构件110的第一表面110A上；半导体芯片120，设置在再分布衬底140上的通孔110H中；以及密封物130，设置在再分布衬底140上，并覆盖半导体芯片120和芯构件110。
再分布衬底140可以包括绝缘构件141和设置在绝缘构件141上的再分布层142。设置在再分布衬底140上的半导体芯片120可以包括电连接到再分布层142的接触焊盘120P。
在本示例实施例中，绝缘构件141可以包括多个(例如，三个)绝缘层，再分布层142可以包括：分别设置在多个绝缘层上的多个(例如，三个)再分布层142，以及穿过多个绝缘层并且将相邻的再分布层142连接的再分布过孔143。在一些示例实施例中，再分布衬底140的结构可以由不同的层形成。
在本示例实施例中，构成绝缘构件141的多个绝缘层可以包括诸如环氧树脂等热固性树脂、诸如聚酰亚胺等热塑性树脂等。在示例实施例中，多个绝缘层可以使用光可成像介电(PID)树脂。再分布层142可以用于重新分配半导体芯片120的接触焊盘120P。再分布层142可以包括例如导电材料，例如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或其合金。再分布过孔143可以是填充式过孔或共形式过孔，其中导电材料形成为沿孔的壁表面共形。在示例实施例中，再分布过孔143可以在彼此相同的方向上具有锥形形状，例如，具有基于截面的上部宽度大于下部宽度的锥形形状。当通过相同的镀覆工艺形成时，再分布过孔143可以与再分布层142整体地形成。
在本示例实施例中，芯构件110可以包括金属框架111和在金属框架111的表面上的镀覆层115。
芯构件110的主体可以由金属框架111组成，相对于由有机材料组成的常规芯构件(例如，印刷电路板(PCB))，金属框架111可以提供较高的热传递系数(CTE)和优异的刚性。因此，可以大大提高半导体封装100的散热性能，并且可以有利地减小其翘曲。另外，与由PCB形成的芯构件相比，芯构件110可以以相对简化的工艺来制造。
镀覆层115可以具有预定的表面粗糙度。在示例实施例中，镀覆层115的表面粗糙度(Ra)可以是0.5μm或更大。芯构件110可以具有从镀覆层115起的粗糙表面，因此对密封物130的粘附可以增强。作为异质材料的芯构件110和密封物的表面粗糙度可以有效地减少由于热膨胀系数的差而引起的剥离问题。在示例实施例中，芯构件110和密封物130的剥离强度可以是0.4kgf/cm或更大。在示例实施例中，金属框架111可以包括诸如铜(Cu)或Fe-Ni合金等金属。镀覆层115可以包括铜镀覆层。
芯构件110可以包括具有表面110ES的突出部分110E，该表面110ES在密封物130的侧表面130S处暴露。如图1和图2A所示，突出部分110E可以具有从芯构件110的至少一个外侧表面110S突出的结构。在形成多个金属框架111的工艺中，突出部分110E可以是由将相邻的金属框架111彼此连接的连接线CL的其余部分形成的结构，该突出部分110E在诸如切割工艺等分割工艺中形成(见图8D)。
在示例实施例中，一个或多个突出部分110E可以沿芯构件110的外侧表面110S中的每个外侧表面110S设置。在示例实施例中，半导体封装100可以具有从平面图看成直角的矩形形状，并且芯构件110可以具有四个外侧表面110S。突出部分110E可以在四个外侧表面110S的每一个上设置多个。如图1和图3所示，本示例性实施方式中的突出部分110E可以以规则的间隔设置在四个外侧表面110S中的每一个上。
图3是示出图1的半导体封装100的外侧表面视图。
参照图2A和图3，突出部分110E的暴露表面110ES可以是通过分割工艺获得的表面。如图2A所示，暴露表面110ES可以与密封物130的侧表面130S基本共面。镀覆层115可以不设置在暴露表面110ES上，该暴露表面110ES可以由金属框架111的表面提供。在本示例实施例中，镀覆层115可以设置在金属框架111的除了暴露表面110ES之外的表面上。因此，镀覆层115也可以设置在通孔110H的内侧表面、和除了暴露表面110ES之外的外侧表面上。在示例实施例中，突出部分的暴露表面可以具有当在分割工艺之后没有额外的镀覆工艺的这样的表面。
如图2A所示，突出部分110E可以具有从芯构件110的第二表面110B延伸的平坦的上表面。突出部分110E可以具有从芯构件110的第一表面110A凹进的下表面110R。在示例实施例中，与形成通孔110H的工艺不同，可以通过仅施加到第一表面110A而不蚀刻第二表面110B的蚀刻工艺来形成突出部分110E的形状(见图5B)。突出部分110E的凹进的下表面110R可以具有凹入的弯曲表面。
如上所述，芯构件110包括金属框架111。因此，可以提高半导体封装100的散热性能和翘曲。芯构件110还可以包括镀覆层115，该镀覆层115具有预定的表面粗糙度并且位于与密封物接触的表面上，这极大地提高了剥离强度。芯构件110可以具有比半导体芯片120的厚度大的厚度。
在本示例实施例中采用的半导体芯片120可以包括：处理器芯片，例如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、现场可编程门阵列(FPGA)、数字信号处理器、密码处理器、微处理器、微控制器等；例如，应用处理器(AP)。半导体芯片120可以包括：存储芯片，例如易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存等；或逻辑芯片，例如模数转换器、专用IC(ASIC)等；或电源管理IC(PMIC)。
密封物130可以保护设置在芯构件110的通孔110H中的半导体芯片120。密封物可以设置在再分布衬底140上以围绕芯构件110和半导体芯片120中的每一个的至少一部分。如图2A和图2B所示，密封物130可以覆盖芯构件110、和半导体芯片120的非活性(inactive)表面(未形成有接触焊盘120P的表面)，并且可以填充通孔110H的至少一部分。
在示例实施例中，密封物130可以包括诸如环氧树脂等热固性树脂、或诸如聚酰亚胺等热塑性树脂。在示例实施例中，密封物130可以包括可固化树脂，例如味之素堆积膜(ABF)、FR-4、BT或光敏绝缘(PIE)树脂。
根据本示例实施例的半导体封装100可以包括钝化层150、凸块金属层160和电连接金属170。
钝化层150可以保护再分布衬底140免受外部物理和化学损害。钝化层150可以包括上述绝缘材料。在示例实施例中，钝化层150可以包括ABF、FR-4、BT、阻焊剂或PID。钝化层150可以具有用于暴露最外面的再分布层142的一部分(例如，接触焊盘)的开口。
可以通过在钝化层150的开口中使用合适的导电材料(例如金属)通过合适的金属化方法来形成凸块下金属层160。可以根据设计细节来修改电连接金属170的数量、间隔、设置形式等。电连接金属170可以将半导体封装100物理连接和/或电连接到外部设备(例如电子设备的主板)。电连接金属170可以包括低熔点金属，例如，诸如锡(Sn)-铝(Al)-铜(Cu)等焊料。电连接金属170可以是多层或单层。
在本示例实施例中，电连接金属170以球形状示出，但是可以是另一种结构，例如，具有恒定高度的结构，例如焊盘或引脚。
电连接金属170中的至少一个可以设置在扇出区域中，即，在与半导体芯片120重叠的区域外部的区域中。扇出封装在可靠性方面可能优于扇入封装，并且可以利用多个I/O端子来实现。
尽管在图1至图3中未示出，但是可以将执行相同或不同功能的其他半导体芯片另外设置在通孔110H中。在示例实施例中，可以在通孔110H中设置诸如电感器、电容器等的单独的无源部件。另外，在另一示例实施例中，可以形成多个通孔110H，并且可以在每个通孔110H中设置半导体芯片120和/或无源部件。
图4A、图5A、图6A和图7A是用于描述根据示例实施例的制造半导体封装的方法中的芯构件形成工艺的主要工艺的平面图。图4B、图5B、图6B和图7B分别是图4A、图5A、图6A和图7A的金属框架(或框架阵列)沿截面II1-II1’的截面图。图4C、图5C、图6C和图7C分别是图4A、图5A、图6A和图7A的金属框架(或框架阵列)沿截面II2-II2’的截面图。
参照图4A、图4B和图4C，可以提供具有彼此相对定位的第一表面111A和第二表面111B的金属板111”，并且第一掩模图案P1和第二掩模图案P2可以形成在金属板111”的第一表面111A和第二表面111B上。
金属板111”可以是提供多个金属框架(图1中的111)的金属或合金材料的板。在示例实施例中，金属板111”可以包括诸如铜(Cu)或Fe-Ni合金等金属。
在本示例实施例中采用的第一掩模图案P1和第二掩模图案P2可以被配置为通过双面蚀刻提供完全去除(穿透)或通过单面蚀刻提供部分去除。
在本示例实施例中，第一掩模图案P1和第二掩模图案P2具有在平面图中限定金属框架(图1的111)的形状的多个框架区域P1a和P2a。第一掩模图案P1和第二掩模图案P2的框架区域P1a和P2a设置在彼此重叠的区域中。如图4A至图4C所示，多个框架区域P1a和P2a可以分别具有与通孔(图1中的110H)相对应的第一开口OA1和OA2，并且多个框架区域P1a、P2a可以设置成彼此具有恒定距离。由于该距离，第一掩模图案P1和第二掩模图案P2具有第二下开口OB1和第二上开口OB2。
在本示例实施例中，第二下部开口OB1可以设置在两个相邻的框架区域P1a之间，并且第二上部开口OB2可以由两个相邻的连接区域P2a围绕。第二掩模图案P2的第二上开口OB2可以具有被将两个相邻的框架区域P2a连接的连接区域P2b分开的多个开口，而第一掩模图案P1的第二下开口OB1可以具有一个开口而没有连接区域。在本示例实施例中，可以配置连接区域P2b，使得相邻的框架区域P2a分别通过三个连接区域P2b连接。
如上所述，用于形成通孔(图1中的110H)的区域可以通过第一开口OA1和OA2暴露在第一表面111A和第二表面111B上，并且在通过第二下开口OB1和第二上开口OB2暴露的框架区域P1a和P2a的间隔区域中。第一表面111A和第二表面111B可以通过仅设置在第二表面111B上的连接区域P2b而不同地设置。因此，在第一表面111A的第二下开口OB1中，可以暴露所有间隔区域，而在第二表面111B的第二上开口OB2中，可以仅暴露除了连接区域P2b之外的间隔区域。
可以改变第一掩模图案P1和第二掩模图案P2。例如，在示例实施例中，第一掩模图案P1可以包括连接区域，而第二掩模图案P2可以不包括连接区域。另外，连接区域P2b可以具有各种其他布置(参见图9和图10)。
接下来，参考图5A、图5B和图5C，可以使用第一掩模图案P1和第二掩模图案P2来选择性地蚀刻金属板111”，以形成包括由连接线CL连接的多个金属框架111在内的框架阵列111’。
例如，通孔110H与单独金属框架111之间的分离区域GP可以通过蚀刻工艺形成在金属板111”中。可以通过在两个表面(即，第一表面111A和第二表面111B)中蚀刻通过第一开口OA1和OA2暴露的区域来形成通孔110H。这样获得的框架阵列111’可以包括通过连接线CL连接的多个金属框架111。
可以通过在第一表面111A和第二表面111B上蚀刻通过第二开口OB1和OB2暴露的区域来形成分离区域GP。在用于分离区域GP的蚀刻工艺中，可以在第一表面111A上蚀刻与第二掩模图案P2的连接区域P2b相对应的部分，而可以不在第二表面111B上蚀刻该部分。
结果，如图5A和图5B所示，与连接区域P2b相对应的部分可以具有在蚀刻工艺之后从第一表面被部分蚀刻且允许被保留(例如，作为连接线CL)的区域。如图5A和图5C所示，与通孔110H类似，与第一掩模图案P1的第二开口OB1相对应的部分可以形成被双面蚀刻以被穿透的分离区域GP。
如上所述，可以使用图4A至图4B所示的第一掩模图案P1和第二掩模图案P2，使用双面蚀刻来形成通孔110H和分离区域GP，第一掩模图案P1可以另外采用连接区域P2b，并且与连接区域P2b相对应的部分可以用于通过单面(例如，第一表面111A)蚀刻的部分去除的连接线CL。
蚀刻工艺可以例如通过湿法蚀刻来执行。为了通过部分蚀刻形成连接线CL，除了第一掩模图案P1和第二掩模图案P2的配置之外，可以控制蚀刻工艺条件。在示例实施例中，蚀刻工艺条件可以被设置为使得单面蚀刻的深度大于金属板111”的厚度的一半并且小于金属板111”的总厚度(例如，80％或以下)。
参照图5B，连接线CL的下侧表面111S1可以具有弓形弯曲表面。在通过随后的切割工艺获得的单独半导体封装中(参见图8D)，弧形连接线CL可以提供突出部分(图8D中的110E)，并且弧形弯曲表面可以提供作为凸出部分的凹入弯曲表面的下表面。由分离区域GP获得的金属框架111的侧表面111S1可以具有如图5C所示的相对垂直的表面，即使侧表面111S2根据蚀刻工艺条件可以具有稍微不规则的表面。
接下来，参考图6A、图6B和图6C，可以去除第一掩模图案P1和第二掩模图案P2，以提供由连接线CL连接的多个金属框架111。
多个金属框架111中的每一个可以具有通孔110H，并且可以通过分离区域GP被分离成单独的单元。位于分离区域GP中的连接线CL可以形成为具有相对薄的厚度。因此，在随后的切割工艺中(参见图8D)，可以容易地进行切割，同时使金属框架111的变形最小化。
接下来，参考图7A、图7B和图7C，可以在金属框架111的表面上形成具有预定表面粗糙度的镀覆层115。因此，在随后的工艺中(参见图8D)，能够确保密封物130对金属框架111具有高粘附性。
图8A至图8D是根据示例实施例的制造半导体封装的方法中的阶段的截面图。如图8A至图8D所示的半导体封装的制造工艺是使用分别由图7A、图7B和图7C所示的连接线CL相互支撑的框架阵列111’的工艺，可以参考图7A中的区域“B”的截面I2-I2′来理解。
参照图8A，芯构件110的第一表面110A可以附接到第一粘合支撑膜210，并且半导体芯片120可以设置在芯构件110的通孔110H中。
在示例实施例中，第一粘合支撑膜210可以包括热固性粘合带或紫外线可固化粘合带。半导体芯片120可以附接到第一粘合支撑膜210在通孔110H中的区域。可以以向下面对的方式设置半导体芯片120，使得有源表面(设置有接触焊盘120P的有源表面)面对并附接到第一粘合支撑膜210。
接下来，参考图8B，可以使用密封物130来密封半导体芯片120。
密封物130可以被设置为密封设置在通孔110H中的半导体芯片120。在本示例实施例中，密封物130可以覆盖芯构件110的第二表面110B和半导体芯片120的非活性表面，并且可以填充通孔110H中的空间的至少一部分。可以通过合适的方法来形成密封物130，例如，通过层压密封物130的前驱物然后对其进行固化。在示例实施例中，可以施加用于密封物130的液态树脂然后固化，以便将半导体芯片120密封在第一粘合支撑膜210上，从而形成密封物130。
可以将在本工艺中形成的密封物130施加在芯构件110的具有粗糙表面的镀覆层115上。因此，能够增强密封物130与芯构件110之间的粘附力。镀覆层115的表面粗糙度(Ra)可以是例如0.5μm以上。芯构件110和密封物130可以由异质材料形成。芯构件110的表面粗糙度可以有效地减少由于热膨胀系数的差引起的剥离。在示例实施例中，芯构件110和密封物130的剥离强度可以是0.4kgf/cm或更大。
接下来，参考图8C，在将第二粘合支撑膜220附接到密封物130的上表面并且去除第一粘合支撑膜210之后，可以形成再分布衬底140。
第二粘合支撑膜220可以与第一粘合支撑膜210相同或相似。根据类型，可以在通过使用热处理或照射紫外线来减弱粘合强度之后，通过剥离来执行对第一粘合支撑膜210的去除。
具有再分布层142的再分布衬底140可以形成在芯构件110的从其去除了第二粘合支撑膜210的第一表面110A、和半导体芯片120的有源表面上。绝缘构件141可以形成在芯构件110的第一表面110A和半导体芯片120的有源表面上，在绝缘构件141上暴露接触焊盘120P(或再分布层142)的至少一部分的开口可以通过将形成再分布层142的工艺重复所需的层数来形成。在示例实施例中，绝缘构件141可以包括诸如环氧树脂等热固性树脂、和诸如聚酰亚胺等热塑性树脂。在特定示例中，绝缘构件141可以包括味之素堆积膜(ABF)、FR-4、BT或光敏电介质(PID)。可以通过形成种子层然后在种子层上形成诸如Cu等镀覆材料层来形成再分布层142和再分布过孔143。
接下来，参考图8D，可以在再分布衬底140的下表面上形成钝化层150，并且可以执行以下工艺：形成连接到再分布层142的电连接金属170和下凸块金属(UBM)层160，然后执行将它们切割成单独的半导体封装。
可以通过层压前驱物然后对其进行固化、或者通过施加液态树脂然后对其进行固化，形成钝化层150。在钝化层150中，可以形成使最外部的再分布层142的一部分暴露的开口。可以使用金属化方法来形成UBM层160，以将其连接到暴露区域，并且可以在UBM层160上形成电连接金属170。可以在大型面板单元中执行上述处理。
在完成上述工艺之后，可以执行诸如分割工艺等锯切工艺。在分割工艺中，可以切割相对细的连接线CL以将结构分割成多个半导体封装100。在切割连接线CL的工艺中，考虑到工艺裕度，可以允许保留连接线CL的与芯构件110相邻的部分，以便不损坏芯构件110。其余的连接线CL的部分可以分别对应于突出部分110E。如先前工艺中所述(参见图5B)，可以通过单面蚀刻(即，相对于第一表面111A进行蚀刻)来获得提供突出部分110E的连接线CL。因此，弧形连接线CL可以提供突出部分110E。
如图2A所示，突出部分110E可以具有从芯构件110的第二表面110B延伸的平坦的表面。突出部分110E的下表面可以具有从芯构件110的第一表面110A凹入的下表面110R。凹进的下表面110R可以具有凹入的弯曲表面。另外，在锯切工艺之后，突出部分110E的暴露表面110ES可以位于与密封物130的侧表面基本相同的平面上。
根据本示例实施例的半导体封装可以以各种形式实现。在示例实施例中，金属框架111的制造工艺和芯构件110的突出部分110E的布置可以被不同地改变。
图9是示出根据示例实施例的可以在半导体封装中采用的框架阵列的平面图。
除了根据本示例实施例的框架阵列111_A具有包括多个相交的连接线的结构之外，图9中示出的半导体封装可以被理解为与图6A中示出的结构相似。除非另有说明，否则对本示例实施例的部件的描述可以参考图6A所示的框架阵列111’的相同或相似的部件的描述。
根据本示例实施例的框架阵列111_A可以包括多个金属框架111，并且可以包括将多个金属框架111连接的第一连接线CL1、和将第一连接线CL1连接的第二连接线CL2。
类似于先前示例实施例的连接线CL，第一连接线CL1可以被配置成使得相邻的金属框架111通过多个(例如，三个)第一连接线CL1连接。此外，第二连接线CL2可以被布置为沿分离区域GP与第一连接线CL1相交。
另外，第二连接线CL2可以限定在分割工艺中使用的切割线。可以在切割工艺中去除第二连接线CL2。因此，如图3所示，最终半导体封装的外侧表面可以具有其中三个突出部分110E分别暴露于密封物130的侧表面的形状。
图10是示出根据示例实施例的可以在半导体封装中采用的框架阵列的平面图。
参照图10，根据本示例实施例的框架阵列111_B可以被理解为与图6A所示的结构相似，除了两个相邻的金属框架通过一个(单个)连接线CL’连接之外。除非另有说明，否则对本示例实施例的部件的描述可以参考图6A所示的框架阵列111’的相同或相似的部件的描述。
类似于图1至图3所示的示例实施例，根据本示例实施例的框架阵列111_B可以具有多个金属框架111、和将多个金属框架111连接的连接线CL’。然而，本示例实施例中采用的连接线CL’可以被配置为使得相邻的金属框架111通过一个连接线CL’连接。例如，单个连接线CL’可以大体位于相邻金属框架111的中心。另外，为了稳定支撑，连接线CL’可以具有比具有多个连接线的其他示例实施例大的宽度。
图11是示出图10的半导体封装的外侧视图，并且可以被理解为与图3所示的外侧视图相对应的侧表面视图。
参照图11，根据本示例实施例的半导体封装100A可以具有从平面图看呈直角的矩形形状，并且芯构件110可以具有四个外侧表面110S。如图11所示，本示例性实施方式中的突出部分110E可以在四个外侧表面110S中的每一个上设置多个。
如上所述，突出部分110E可以以各种数量设置在相应的外侧表面110S上。
在另一示例实施例中，突出部分可以分别以不同数量布置在外侧表面上。例如，在半导体封装的俯视图中为矩形形状的情况下，设置在长边的外侧表面上的突出部的数量可以大于设置在短边的外侧表面上的突出部的数量。在另一示例实施例中，一些表面在外侧表面上可以不具有突出部分。例如，在由位于框架阵列中的边缘处的金属框架制造的半导体封装的情况下，可以不在与该边缘相对应的外侧表面上设置突出部分。
图12A至图12B分别是示出根据示例实施例的半导体封装的侧截面视图。
参照图12A和图12B，可以理解的是，根据本示例实施例的半导体封装100B类似于图1至图3所示的结构，除了将表面粗糙度直接应用于金属框架的表面之外。除非另有说明，否则本示例实施例的部件的描述可以参考图1至图3所示的半导体封装100的相同或相似的部件的描述。
根据本示例实施例的半导体封装100B可以包括具有通孔110H的金属框架111。金属框架111可以具有突出部分111E，该突出部分111E的表面暴露在密封物130的侧表面上，类似于图2A所示的示例实施例。突出部分111E可以具有平坦的上表面，作为金属框架111的上表面，而突出部分111E的下表面111R可以具有凹进的凹入弯曲表面。
在本示例实施例中采用的金属框架111不具有单独的镀覆层作为芯构件，并且可以形成为具有不平坦的表面111P和不平坦的外部侧表面111S以向金属框架111本身的表面赋予预定的表面粗糙度。在示例实施例中，不平坦表面111P的表面粗糙度(Ra)可以是0.5μm或更大。
金属框架111和密封物130的粗糙表面可以是异质材料，并且可以有效地减少由于系数热膨胀的差引起的剥离问题。在示例实施例中，金属框架111和密封物130的剥离强度可以是0.4kgf/cm或更大。
通过总结和回顾，为了提高半导体封装的刚性，可以在封装内部嵌入单独的结构(例如，印刷电路板)。但是，制造过程和成本可能增加。此外，在处理单独的结构的工艺中可能会生成细小的异物，这可能导致封装的良率降低。
如上所述，根据示例实施例的半导体封装可以包括通过处理单个金属框架和垂直连接导体而形成的芯构件。半导体封装可以表现出优异的刚性，并且可以提供提高的翘曲特性和散热特性。
本文已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅用于且应被解释为一般的描述性意义，而不是为了限制的目的。在一些情况下，如提交本申请的本领域普通技术人员应认识到，除非另有明确说明，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或与其他实施例描述的特征、特性和/或元件相结合使用。因此，本领域技术人员将理解，在不脱离如所附权利要求中阐述的本发明的精神和范围的前提下，可以进行形式和细节上的各种改变。

Claims (20)

1.一种半导体封装，包括：
芯构件，具有彼此相对的第一表面和第二表面、以及在所述第一表面与所述第二表面之间的外侧表面，所述芯构件具有将所述第一表面与所述第二表面连接的通孔，具有从所述外侧表面突出的突出部分，并且具有0.5μm或以上的表面粗糙度(Ra)；
再分布衬底，在所述芯构件的所述第一表面上，并且包括再分布层；
半导体芯片，在所述再分布衬底上在所述通孔中，并具有电连接至所述再分布层的接触焊盘；以及
密封物，在所述再分布衬底上并且覆盖所述半导体芯片和所述芯构件，所述芯构件的所述突出部分具有暴露于所述密封物的侧表面的表面。
2.根据权利要求1所述的半导体封装，其中，所述突出部分的暴露表面与所述密封物的侧表面基本上共面。
3.根据权利要求1所述的半导体封装，其中，所述芯构件的所述外侧表面包括四个外侧表面，并且
所述突出部分包括多个突出部分，所述多个突出部分中的一个或多个设置在所述四个外侧表面中的每一个上。
4.根据权利要求3所述的半导体封装，其中，所述多个突出部分在所述四个外侧表面中的每一个上按间隔设置两个或更多个。
5.根据权利要求1所述的半导体封装，其中，所述突出部分具有从所述芯构件的第二表面延伸的平坦的上表面，并且所述芯构件的下表面具有从所述第一表面凹进的表面。
6.根据权利要求5所述的半导体封装，其中，所述突出部分的下表面具有凹入的弯曲表面。
7.根据权利要求1所述的半导体封装，其中，所述芯构件包括金属框架和镀覆层，所述镀覆层在所述金属框架的除了所述突出部分的暴露表面之外的表面上，并且所述表面粗糙度由所述镀覆层提供。
8.根据权利要求7所述的半导体封装，其中，所述金属框架包括Fe-Ni合金，并且所述镀覆层包括铜镀覆层。
9.根据权利要求1所述的半导体封装，其中，所述芯构件的厚度大于所述半导体芯片的厚度。
10.一种半导体封装，包括：
再分布衬底，包括再分布层；
半导体芯片，在所述再分布衬底上，并具有电连接至所述再分布层的接触焊盘；
芯构件，在所述再分布衬底上，所述芯构件具有从外侧表面突出的突出部分并具有容纳所述半导体芯片的通孔，其中，由所述外侧表面限定的面积小于所述再分布衬底的面积；以及
密封物，在所述再分布衬底上，覆盖所述半导体芯片和所述芯构件并且具有暴露所述突出部分的表面的侧表面。
11.根据权利要求10所述的半导体封装，其中，所述突出部分的暴露表面与所述密封物的侧表面基本上共面。
12.根据权利要求10所述的半导体封装，其中，所述芯构件包括：
金属框架，具有所述突出部分，并且
镀覆层，在所述金属框架的表面上并且具有0.5μm或以上的表面粗糙度(Ra)。
13.根据权利要求12所述的半导体封装，其中，所述镀覆层在所述金属框架的除了暴露表面之外的整个表面上。
14.根据权利要求12所述的半导体封装，其中，所述芯构件和所述密封物具有0.4kgf/cm或以上的剥离强度。
15.根据权利要求10所述的半导体封装，其中，
所述芯构件的外侧表面具有多个外侧表面，并且
所述突出部分包括多个突出部分，所述多个突出部分在所述多个外侧表面中的每一个上设置成一个或多个。
16.根据权利要求15所述的半导体封装，其中，所述多个突出部分各自具有从所述芯构件的上表面延伸的平坦的上表面。
17.根据权利要求15所述的半导体封装，其中，所述多个突出部分的下表面分别具有从所述芯构件的下表面凹入的弯曲表面。
18.一种半导体封装，包括：
再分布衬底，具有彼此相对的第一表面和第二表面并且包括绝缘构件和在所述绝缘构件上的再分布层，所述再分布层具有分别设置在所述绝缘构件的多个水平上的再分布图案并且具有分别连接至所述多个再分布图案的多个再分布过孔；
芯构件，在所述再分布衬底的第一表面上，所述芯构件具有金属框架，所述金属框架包括通孔、和具有突出部分的外侧表面，并且所述芯构件具有在所述金属框架的表面上具有0.5μm或以上的表面粗糙度(Ra)的镀覆层，所述芯构件的由所述芯构件的外侧表面围绕的面积小于所述再分布衬底的面积；
半导体芯片，在所述再分布衬底的所述第一表面上在所述通孔中，并且具有通过再分布过孔而电连接至所述再分布层的接触焊盘，所述接触焊盘与所述再分布衬底的第一表面相邻；
密封物，在所述再分布衬底的第一表面上，覆盖所述半导体芯片和所述芯构件，所述密封物包括与所述绝缘构件的绝缘树脂不同的绝缘树脂，并且具有暴露所述突出部分的表面的侧表面；以及
下凸块金属，在所述再分布衬底的第二表面上，并电连接至所述再分布层，
其中，所述突出部分具有从所述芯构件的上表面延伸的平坦的上表面、和从所述芯构件的下表面凹进的下表面。
19.根据权利要求18所述的半导体封装，其中，所述芯构件和所述密封物具有0.4kgf/cm或以上的剥离强度。
20.根据权利要求18所述的半导体封装，其中，所述突出部分的暴露表面与所述密封物的侧表面基本上共面，并且所述镀覆层在所述金属框架的除了所述暴露表面之外的表面上。
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