JP2024035037A - プリント回路基板 - Google Patents

Abstract

【課題】フリップチップ及びワイヤボンディングのための外部接続パッドの厚さを選択的に制御して、接続信頼性などを改善することができるプリント回路基板を提供する。【解決手段】本発明によるプリント回路基板は、絶縁層と、前記絶縁層の上面にそれぞれ配置される第１パッド及び第２パッドと、前記絶縁層の上面に配置され、前記第１及び第２パッドのそれぞれの少なくとも一部を露出させる第１開口及び第２開口を有する半田レジスト層と、を有し、前記半田レジスト層は、前記第１パッドの側面と接触し、前記半田レジスト層は、前記第２パッドと接触しない。【選択図】図１

Description

本発明は、プリント回路基板に関し、特に、接続信頼性などを改善することができるプリント回路基板に関する。

メモリ用基板の薄板化により半田レジスト層と外部接続パッドとの高さの差が減少することで、外部接続パッドの表面汚染による組立段階の歩留まり及び信頼性に関する問題が重要となっている。
特に、ハイブリッドプリント回路基板においてフリップチップ及びワイヤボンディングの信頼性が確保されるように基板を設計、作製する研究が続けられている。

特開平９－４６０１５号公報

本発明は上記従来のプリント回路基板における問題に鑑みてなされたものであって、本発明の目的は、フリップチップ及びワイヤボンディングのための外部接続パッドの厚さを選択的に制御して、接続信頼性などを改善することができるプリント回路基板を提供することにある。

上記目的を達成するためになされた本発明によるプリント回路基板は、絶縁層と、前記絶縁層の上面にそれぞれ配置される第１パッド及び第２パッドと、前記絶縁層の上面に配置され、前記第１及び第２パッドのそれぞれの少なくとも一部を露出させる第１開口及び第２開口を有する半田レジスト層と、を有し、前記半田レジスト層は、前記第１パッドの側面と接触し、前記半田レジスト層は、前記第２パッドと接触しないことを特徴とする。

また、上記目的を達成するためになされた本発明によるプリント回路基板は、絶縁層と、前記絶縁層の上面の第１接続領域上に配置される複数の第１パッドと、前記絶縁層の上面の第２接続領域上に配置される複数の第２パッドと、を有し、前記複数の第１パッドのそれぞれの厚さは、前記複数の第２パッドのそれぞれの厚さより厚いことを特徴とする。

本発明に係るプリント回路基板によれば、フリップチップ及びワイヤボンディングのための外部接続パッドの厚さを選択的に制御して、フリップチップ及びワイヤボンディングの信頼性を改善することができる。

本発明の一実施形態によるプリント回路基板の断面を概略的に示す断面図である。 図１のプリント回路基板のＡ部分を拡大して示す概略的な断面図である。 本発明の一実施形態によるプリント回路基板と半導体チップとが結合してなるプリント回路基板を概略的に示す断面図である。

次に、本発明に係るプリント回路基板を実施するための形態の具体例を図面を参照しながら説明する。

本発明の実施形態は、様々な他の形態に変更することができ、当業界における平均的な知識を有する者にさらに完全に説明するために提供されるものである。
したがって、図面における要素の形状及び大きさなどは、明確な説明のために誇張することができ、図面上の同じ符号で示される要素は同じ要素を指す。

本発明において、「連結（接続）」の意味は、「直接連結（接続）されたこと」だけでなく、他の構成を介して「間接的に連結（接続）されたこと」を含む概念である。
また、場合によっては「電気的に連結（接続）されたこと」を全て含む概念である。
本発明において、「第１」、「第２」などの表現は、ある構成要素と他の構成要素とを区分するために使用されるものであって、当該構成要素の順序及び／又は重要度などを限定しない。
場合によっては、権利範囲を逸脱しない範囲内で、第１構成要素は第２構成要素と命名されてもよく、同様に、第２構成要素は第１構成要素と命名されてもよい。
本発明で使用する用語は、単に一例を説明するために使用されたものであって、本発明を限定しようとする意図ではない。
このとき、単数の表現は、文脈上明らかに異なる意味ではない限り、複数の表現を含む。

＜プリント回路基板＞
図１は、本発明の一実施形態によるプリント回路基板の断面を概略的に示す断面図である。
図１を参照すると、本発明の一実施形態によるプリント回路基板１は、絶縁層１０、絶縁層ｄの上面にそれぞれ配置される第１パッド１００及び第２パッド２００、並びに絶縁層１０の上面に配置され、第１パッド１００及び第２パッド２００のそれぞれの少なくとも一部を露出させる第１開口４１及び第２開口４２を有する第１半田レジスト層４０を含む。

第１半田レジスト層４０は、第１パッド１００の側面と接触し、第１半田レジスト層４０は、第２パッド２００と接触しない。
すなわち、第１半田レジスト層４０の第１開口４１の長さは、第１パッド１００の長さより短いため、第１半田レジスト層４０は、第１パッド１００の側面と接触する。
また、第１半田レジスト層４０の第２開口４２の長さは、第２パッド２００の長さより長いため、第１半田レジスト層４０は第２パッド２００と接触しない。
言い換えれば、半田レジスト層のオープニング領域（Ｓｏｌｄｅｒ Ｒｅｓｉｓｔ Ｏｐｅｎｉｎｇ：ＳＲＯ）が形成されるときに、第１パッド１００の場合、第１半田レジスト層４０と接触する方式でオープニング領域が形成され、第２パッド２００の場合、第１半田レジスト層４０と接触しない方式でオープニング領域が形成される。

また、本発明の一実施形態によるプリント回路基板１は、第２パッド２００の上面及び側面を覆う表面処理層２５０をさらに含む。
第２パッド２００の上面及び側面に表面処理層２５０を塗布することにより、ワイヤボンディング時に電子部品との接続信頼性が向上できる。

一方、以下で後述するように、表面処理層２５０は、第２パッド２００と接するニッケル（Ｎｉ）を含む第１金属層２５１、及び第１金属層２５１と接して金（Ａｕ）を含む第２金属層２５２を含む。

また、本発明の一実施形態によるプリント回路基板１は、第１開口４１上に配置され、第１パッド１００とフリップチップボンディングされる第１半導体チップ２、及び第１半田レジスト層４０の上面に配置され、第２パッド２００とワイヤボンディングされる第２半導体チップ３をさらに含む。
以下、半導体チップとフリップチップ方式で接続するパッドを便宜上「フリップチップパッド」と記載し、半導体チップとワイヤボンディング方式で接続するパッドを便宜上「ワイヤボンディングパッド」と記載する。

一方、第１パッド１００及び第２パッド２００は、上記絶縁層１０の上面に突出する。
すなわち、第１パッド１００及び第２パッド２００は、上記絶縁層１０の上面にそれぞれ配置され、絶縁層１０に埋め込まれない。
また、第１半田レジスト層４０の第１開口４１は、電子部品との電気的接続のために、第１パッド１００の上面の少なくとも一部を露出させる。
第１パッド１００の上面は、第１半田レジスト層４０の上面より下部に位置する。
すなわち、第１パッド１００の一部は、第１開口４１の内部に配置される。
これにより、第１半田レジスト層４０は、第１パッド１００の上面の少なくとも一部を覆う。

一方、第２開口４２は、電子部品との電気的接続のために第２パッド２００の上面及び側面を露出させる。
第２パッド２００の上面は、第２開口４２内に位置する。
第２開口４２は、絶縁層１０の上面の少なくとも一部を露出させる。

また、第１パッド１００の上面は、第２パッド２００の上面より上部に位置する。
これは、後述するように、第１パッド１００及び第２パッド２００が絶縁層１０の上面にそれぞれ配置され、第１パッド１００の厚さが第２パッド２００の厚さより大きいことによる結果である。
一方、第１パッド及び第２パッド（１００、２００）は、絶縁層１００の上面にそれぞれ複数個配置されてもよい。

また、複数の第１パッド及び複数の第２パッド（１００、２００）は、それぞれ絶縁層１００の上面の第１接続領域Ｆ及び第２接続領域Ｗとして定義された各接続領域に配置される。
すなわち、複数の第１パッド１００は、絶縁層１００の上面の第１接続領域Ｆに配置され、複数の第２パッド２００は、絶縁層１００の上面の第２接続領域Ｗに配置される。
第１接続領域Ｆに配置された複数の第１パッド１００は、第１半導体チップ２とフリップチップボンディングされ、第２接続領域Ｗに配置された複数の第２パッド２００は、第２半導体チップ３とワイヤボンディングされるが、これに限定されるものではない。

一方、第１接続領域Ｆに配置された複数の第１パッド１００のそれぞれの厚さは、第２接続領域Ｗに配置された複数の第２パッド２００のそれぞれの厚さより厚い。
外部接続パッドを半導体チップとフリップチップ方式で連結する場合、リフロー（Ｒｅｆｌｏｗ）工程の進行によりフリップチップパッドにおいて「Ｃｕ ｃｏｎｓｕｍｐｔｉｏｎ」が発生するため、フリップチップパッドは、１０μｍ以上の厚さを有することが好ましい。
これに対し、外部接続パッドを半導体チップとワイヤボンディング方式で連結する場合、ワイヤボンディングパッドは、表面汚染を防止するために半田レジスト層の上面との段差形成、つまり、相対的に薄い厚さの実現が必要である。

したがって、フリップチップ実装方式及びワイヤボンディング実装方式の両方を有するハイブリッドプリント回路基板（Ｈｙｂｒｉｄ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）の場合、フリップチップパッドの厚さは、ワイヤボンディングパッドの厚さより大きくすることで、この場合、フリップチップ及びワイヤボンディングの信頼性が共に確保される。

一方、第１接続領域Ｆに配置される複数の第１パッド１００の厚さは、以下で後述する配線層（４０１、４０２、４０３）の厚さより厚く、第２接続領域Ｗに配置される複数の第２パッド２００の厚さは、配線層（４０１、４０２、４０３）の厚さより薄い。
また、第１接続領域Ｆに配置される複数の第１パッド１００は、互いに実質的に厚さが同一であり得、第２接続領域Ｗに配置される複数の第２パッド２００は、互いに実質的に厚さが同一であり得る。
なお、第１接続領域Ｆ及び第２接続領域Ｗは、重畳しない。

一方、複数の第１パッド１００及び複数の第２パッド２００間の間隔の内の最も小さいものは、複数の第１パッド１００間の間隔の内の最も小さいもの、及び複数の第２パッド２００間の間隔の内の最も小さいものより大きい。
これは、第１接続領域Ｆ及び第２接続領域Ｗが、それぞれ第１半導体チップ２及び第２半導体チップ３の接続のための領域となるため、第１接続領域Ｆ及び第２接続領域Ｗは、離隔による結果であり、第１半田レジスト層４０のオープニング領域が小さいバンプピッチ（ｂｕｍｐ ｐｉｔｃｈ）を満たすことによる結果である。

また、第１開口及び第２開口（４１、４２）は、それぞれ複数の第１パッド１００及び複数の第２パッド２００のそれぞれの少なくとも一部を露出させ、具体的には、第１半田レジスト層４０は、複数の第１パッド１００のそれぞれの少なくとも一部を露出させる複数個の第１開口４１を有する。
すなわち、上述したように、第１パッド及び第２パッド（１００、２００）は、絶縁層１００の上面にそれぞれ複数個配置されるため、これらを露出させるために、第１開口４１は、複数個形成される。
第２開口４２の場合、単一であってもよいが、これに制限されるものではない。

一方、複数の第１パッド１００には、第１半田レジスト層４０の一部が介在する。
これは、複数の第１パッド１００をそれぞれ露出させるための複数個の第１開口４１を、第１半田レジスト層４０が有することによる結果である。

また、第２開口４２は、複数の第２パッドの内の少なくとも２つ以上の第２パッド２００の側面及び上面を露出させる。
これは、２つ以上の第２パッド２００が第２開口４２内に配置されることによる結果である。

なお、第１半導体チップ２は、第１接続領域Ｆ上に配置され、複数の第１パッド１００とフリップチップボンディングされ、第２半導体チップ３は、第１半田レジスト層４０の上面上に配置され、複数の第２パッド２００とワイヤボンディングされる。

一方、本発明の一実施形態によるプリント回路基板１は、複数の絶縁層（１０、２０、３０）が積層されて構成され、第１パッド１００及び第２パッド２００は、プリント回路基板１の最外層の絶縁層１０上に形成され、外部の半導体チップと接続される。
すなわち、図１に示すように、本発明の一実施形態によるプリント回路基板１は、最外層の絶縁層１０の下部に複数の絶縁層（２０、３０）及び複数の回路層（４０２、４０３）が交互に積層され、絶縁層に形成されたビア（３０１、３０２、３０３）を介して回路層（４０１、４０２、４０３）及びパッド（１００、２００）が電気的に接続される。
具体的には、本発明の一実施形態によるプリント回路基板１は、コア絶縁層２０上に第１絶縁層１０及び第３絶縁層３０がビルドアップされた構造であり、第１絶縁層１０及び第３絶縁層３０は、それぞれ複数の絶縁層を含み得るが、これに限定されない。

また、本発明の一実施形態によるプリント回路基板１は、第１絶縁層１０上の第１半田レジスト層４０が配置された側の反対側に配置される第２半田レジスト層５０をさらに含み得る。
例えば、第２半田レジスト層５０は、第３絶縁層３０の下面に配置され、複数の配線層（４０１、４０２、４０３）の内の最下側に配置された配線層４０３の少なくとも一部を覆う。
これにより、プリント回路基板１の下側を保護することができる。

以下では、図面を参照して本発明の一実施形態によるプリント回路基板１の構成要素について、より詳細に説明する。
絶縁層（１０、２０、３０）は、絶縁物質を含む。
絶縁物質としては、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこれらの絶縁樹脂がシリカなどの無機フィラーと混合された材料、又は無機フィラーと共にガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、ＣＣＬ（Ｃｏｐｐｅｒ Ｃｌａｄ Ｌａｍｉｎａｔｅ）などが使用してもよいが、これらに限定されるものではない。

本発明の一実施形態によるプリント回路基板１がコア絶縁層を含む場合、コア絶縁層も絶縁物質を含むことができ、絶縁物質としては、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこれらの絶縁樹脂がシリカなどの無機フィラーと混合された材料、又は無機フィラーと共にガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、ＣＣＬ（Ｃｏｐｐｅｒ Ｃｌａｄ Ｌａｍｉｎａｔｅ）などが使用してもよいが、これらに限定されるものではない。
コア絶縁層は、ビルドアップ絶縁層のそれぞれより厚さがさらに厚くてもよいが、これに限定されるものではない。
厚さは、プリント回路基板の研磨又は切断断面を基準に走査顕微鏡又は光学顕微鏡、例えば、Ｏｌｙｍｐｕｓ社の光学顕微鏡（ｘ１０００）を用いて測定することができる。
厚さが一定でない場合には、任意の５点で測定した厚さの平均値で比較することができる。

半田レジスト層（４０、５０）は、絶縁物質を含み、絶縁物質としては、液状型又はフィルム型の半田レジスト（Ｓｏｌｄｅｒ Ｒｅｓｉｓｔ）が使用できる。
但し、これに限定されるものではなく、他の種類の材料を使用してもよい。
第１半田レジスト層４０は、複数の層で構成されてもよく、複数の層は互いに境界が明確であってもよく、一体化して境界が曖昧であってもよい。
半田レジスト層は、半田又はバンプなどの接続手段が結合して電気的接続通路となるオープニング領域（Ｓｏｌｄｅｒ Ｒｅｓｉｓｔ Ｏｐｅｎｉｎｇ：ＳＲＯ）が形成され、具体的には、第１半田レジスト層４０は、第１及び第２開口（４１、４２）を含む。

第１パッド１００及び第２パッド２００は、パッケージの形成時に、半導体チップと電気的に接続される外部接続パッドであって、電解めっき、化学めっき、又はスパッタリングの方法により形成された伝導性金属層であり得、銅（Ｃｕ）で形成されてもよいが、これらに限定されるものではない。
第１パッド１００は、パッケージの形成時に、半導体チップとフリップチップ方式で電気的に接続され、第２パッド２００は、パッケージの形成時に半導体チップとワイヤボンディング方式で電気的に接続され得るが、これに限定されるものではない。

配線層（４０１、４０２、４０３）は、それぞれ金属物質を含む。
金属物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、錫（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などを使用することができる。
配線層（４０１、４０２、４０３）は、それぞれ無電解めっき層（又は化学銅）と電解めっき層（又は電気銅）とを含み得るが、これらに限定されるものではなく、無電解めっき層として、化学銅の代わりにスパッタ層が形成されてもよい。
必要に応じて、銅箔をさらに含むことができる。
配線層（４０１、４０２、４０３）は、それぞれ当該層の設計デザインに応じて様々な機能を行う。
例えば、グランドパターン、パワーパターン、信号パターンなどを含む。
ここで、信号パターンは、グランドパターン、パワーパターンなどを除く各種の信号、例えば、データ信号などを含む。
これらのパターンは、それぞれライン（ｌｉｎｅ）パターン、プレーン（Ｐｌａｎｅ）パターン、及び／又はパッド（Ｐａｄ）パターンを含み得る。

複数のビア（３０１、３０２、３０３）の材料としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、錫（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの金属物質を用いることができる。
複数のビア（３０１、３０２、３０３）は、それぞれ無電解めっき層（又は化学銅）と電解めっき層（又は電気銅）とを含み得るが、これらに限定されるものではない。
無電解めっき層として、化学銅の代わりにスパッタ層が形成されてもよい。
ビルドアップビア（３０１、３０３）は、当該層の設計デザインに応じて、様々な機能を行う。
例えば、グランドビア、パワービア、信号ビアなどを含む。
ここで、信号ビアは、グランドビア、パワービアなどを除く各種の信号、例えば、データ信号などを伝達するためのビアを含む。

本発明の一実施形態によるプリント回路基板１がコア絶縁層を含む場合、コアビアを含み、コアビアは、コア絶縁層を貫通する貫通ビアを含む。
貫通ビアは、貫通孔の壁面に形成された金属層と、金属層を充填するプラグとを含む。
金属層は、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、錫（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの金属物質を含み得る。
プラグは、絶縁材質のインクを含む。
金属層は、無電解めっき層（又は化学銅）と電解めっき層（又は電気銅）とを含み得るが、これらに限定されるものではない。
無電解めっき層として、化学銅の代わりにスパッタ層が形成されてもよい。
コアビアは、設計デザインに応じて、様々な機能を行う。
例えば、グランドビア、パワービア、信号ビアなどを含む。
ここで、信号ビアは、グランドビア、パワービアなどを除く各種の信号、例えば、データ信号などを伝達するためのビアを含む。

図２は、図１のプリント回路基板のＡ部分を拡大して示す概略的な断面図である。
図２を参照すると、表面処理層２５０は、第２パッド２００と接するニッケル（Ｎｉ）を含む第１金属層２５１、及び第１金属層２５１と接して金（Ａｕ）を含む第２金属層２５２を含む。
第１金属層２５１は、絶縁層１０の第２パッド２００と電気的接続が可能な金属層であれば、特に制限されない。
また、第２金属層２５２は、パッケージの形成時に、第２パッド２００が半導体チップと電気的に接続されるのに有利であるように、金（Ａｕ）でめっきして形成された金属層であり得るが、これに限定されない。

図３は、本発明の一実施形態によるプリント回路基板と半導体チップとが結合してなるプリント回路基板を概略的に示す断面図である。
図３を参照すると、本発明の一実施形態によるプリント回路基板５は、第１半導体チップ２及び第２半導体チップ３と電気的に接続されている。
具体的には、第１パッド１００は、第１半導体チップ２と半田を介してフリップチップ方式で接続結されており、第２パッド２００は、第２半導体チップ３とワイヤを介してワイヤボンディング方式で接続されているが、これに限定されるものではない。

半導体チップ（２、３）は、数百～数百万個以上の素子が一つのチップ内に集積化された集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）ダイ（Ｄｉｅ）を含む。
このとき、集積回路は、例えば、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラ、アプリケーションプロセッサ（例えば、ＡＰ）、アナログ－デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ－ｓｐｅｃｉｆｉｃ ＩＣ）などのロジックチップであってもよいが、これらに限定されるものではなく、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリ、ＨＢＭ（Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）などのメモリチップ、又はＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ）のような他の種類であってもよいことは言うまでもない。

半導体チップ（２、３）は、アクティブウエハに基づいて形成されたものであり得、この場合、それぞれの本体をなす母材としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）などを使用してもよい。
本体には様々な回路が形成され得る。
それぞれの本体には接続パッドが形成され得、接続パッドは、アルミニウム（Ａｌ）、銅（Ｃｕ）などの導電性物質を含む。
半導体チップ（２、３）は、ベアダイ（ｂａｒｅ ｄｉｅ）であってもよく、この場合、接続パッド上には金属バンプが配置される。
半導体チップ（２、３）は、パッケージダイ（ｐａｃｋａｇｅｄ ｄｉｅ）であってもよく、この場合、接続パッド上にさらに再配線層が形成され、再配線層上に金属バンプが配置され得る。

半田は、半導体チップ２をプリント回路基板５に実装させる。
半田は、低融点の金属、例えば、錫（Ｓｎ）－アルミニウム（Ａｌ）－銅（Ｃｕ）などで形成され、バンプ又はボール型であり得る。
但し、これは一例に過ぎず、半導体チップ２が必ずしも半田を介して実装される必要はない。

尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。

１、５ プリント回路基板
２、３ 半導体チップ
１０、３０ （第１、第３）絶縁層
２０ （コア）絶縁層
４０、５０ （第１、第２）半田レジスト層
４１、４２ （第１、第２）開口
１００、２００ （第１、第２）パッド
２５０ 表面処理層
２５１、２５２ （第１、第２）金属層
３０１、３０２、３０３ ビア
４０１、４０２、４０３ 配線層
Ｆ 第１接続領域
Ｗ 第２接続領域

Claims (16)

1. 絶縁層と、
   前記絶縁層の上面にそれぞれ配置される第１パッド及び第２パッドと、
   前記絶縁層の上面に配置され、前記第１及び第２パッドのそれぞれの少なくとも一部を露出させる第１開口及び第２開口を有する半田レジスト層と、を有し、
   前記半田レジスト層は、前記第１パッドの側面と接触し、
   前記半田レジスト層は、前記第２パッドと接触しないことを特徴とするプリント回路基板。
2. 前記第１パッド及び第２パッドは、前記絶縁層の上面に突出することを特徴とする請求項１に記載のプリント回路基板。
3. 前記半田レジスト層は、前記第１パッドの上面の少なくとも一部を覆い、
   前記第１開口は、前記第１パッドの上面の少なくとも一部を露出させることを特徴とする請求項２に記載のプリント回路基板。
4. 前記第２開口は、前記第２パッドの上面及び側面を露出させることを特徴とする請求項２に記載のプリント回路基板。
5. 前記第２開口は、前記絶縁層の上面の少なくとも一部を露出させることを特徴とする請求項４に記載のプリント回路基板。
6. 前記第１パッドの上面は、第２パッドの上面より上部に位置することを特徴とする請求項２に記載のプリント回路基板。
7. 前記第２パッドの上面及び側面を覆う表面処理層をさらに有することを特徴とする請求項１に記載のプリント回路基板。
8. 前記表面処理層は、前記第２パッドと接するニッケル（Ｎｉ）を含む第１金属層と、前記第１金属層と接して金（Ａｕ）を含む第２金属層と、を含むことを特徴とする請求項７に記載のプリント回路基板。
9. 前記第１開口上に配置され、前記第１パッドとフリップチップボンディングされる第１半導体チップと、
   前記半田レジスト層の上面に配置され、前記第２パッドとワイヤボンディングされる第２半導体チップと、をさらに有することを特徴とする請求項１に記載のプリント回路基板。
10. 絶縁層と、
    前記絶縁層の上面の第１接続領域上に配置される複数の第１パッドと、
    前記絶縁層の上面の第２接続領域上に配置される複数の第２パッドと、を有し、
    前記複数の第１パッドのそれぞれの厚さは、前記複数の第２パッドのそれぞれの厚さより厚いことを特徴とするプリント回路基板。
11. 前記複数の第１パッドは、互いに実質的に厚さが同一であり、
    前記複数の第２パッドは、互いに実質的に厚さが同一であることを特徴とする請求項１０に記載のプリント回路基板。
12. 前記複数の第１パッド及び前記複数の第２パッド間の間隔の内の最も小さいものは、前記複数の第１パッド間の間隔の内の最も小さいもの、及び前記複数の第２パッド間の間隔の内の最も小さいものより大きいことを特徴とする請求項１０に記載のプリント回路基板。
13. 前記絶縁層の上面上に配置される半田レジスト層をさらに有し、
    前記半田レジスト層は、前記複数の第１パッドのそれぞれの少なくとも一部を露出させる複数の第１開口を有することを特徴とする請求項１０に記載のプリント回路基板。
14. 前記複数の第１パッドの間には、前記半田レジスト層の一部が介在することを特徴とする請求項１３に記載のプリント回路基板。
15. 前記半田レジスト層は、第２開口をさらに有し、
    前記第２開口は、前記複数の第２パッドの内の少なくとも２つ以上の前記第２パッドの側面及び上面を露出させることを特徴とする請求項１３に記載のプリント回路基板。
16. 前記第１接続領域上に配置され、前記複数の第１パッドとフリップチップボンディングされる第１半導体チップと、
    前記半田レジスト層の上面上に配置され、前記複数の第２パッドとワイヤボンディングされる第２半導体チップと、をさらに有することを特徴とする請求項１３に記載のプリント回路基板。
    
    
    

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