KR20220026308A - 반도체 패키지 - Google Patents

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KR20220026308A
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redistribution
layer
vertical connection
connection structure
disposed
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KR1020200107176A
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문경돈
강명삼
고영찬
권이억
김정석
이공제
조봉주
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삼성전자주식회사
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L2225/1094—Thermal management, e.g. cooling
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
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Abstract

본 발명의 일 실시예는, 제1 재배선층을 포함하는 재배선 기판, 제1 재배선층과 전기적으로 연결된 반도체 칩, 반도체 칩의 주변에 배치되며, 제1 재배선층과 전기적으로 연결된 수직 연결 구조, 수직 연결 구조를 덮는 봉합재를 포함하고, 상기 수직 연결 구조는 상기 재배선 기판에 대향하는 하면, 상기 하면의 반대에 위치한 상면과, 상기 하면과 상기 상면 사이에 위치한 측면을 갖는 금속 필라(pillar) 및 상기 금속 필라의 상기 하면과, 상기 상면과, 상기 측면 각각의 적어도 일부를 덮으며, 표면 거칠기를 갖는 도금층을 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
최근 반도체 칩의 소형화 및 고성능화에 따라서, 강성과 방열 특성이 향상된 반도체 패키지와 복수의 패키지를 결합한 패키지 온 패키지(POP) 구조에 대한 관심이 높아지고 있다. 패키지 내부에 도전성 구조체를 도입하여 POP 구조를 구현하면서, 강성과 방열 특성이 향상된 반도체 패키지의 개발이 요구된다.
본 발명이 해결하고자 하는 과제 중 하나는, 금속 필라와 주변 절연 물질과의 밀착성이 향상된 반도체 패키지를 제공하는 것이다.
전술한 과제의 해결 수단으로서, 본 발명의 일 실시예는, 제1 재배선층을 포함하는 재배선 기판, 상기 재배선 기판 상에 배치되며, 상기 제1 재배선층과 전기적으로 연결된 반도체 칩, 상기 재배선 기판 상에서 상기 반도체 칩의 주변에 배치되며, 상기 제1 재배선층과 전기적으로 연결된 수직 연결 구조, 상기 재배선 기판 상에 배치되며, 상기 반도체 칩 및 상기 수직 연결 구조를 덮는 봉합재, 상기 봉합재 상에 배치되며, 상기 수직 연결 구조와 전기적으로 연결된 제2 재배선층을 포함하는 재배선 구조, 및 상기 반도체 칩과 반대의 상기 재배선 기판 상에 배치되며, 상기 제1 재배선층과 전기적으로 연결된 연결 범프를 포함하고, 상기 수직 연결 구조는 상기 재배선 기판에 대향하는 하면, 상기 하면의 반대에 위치한 상면과, 상기 하면과 상기 상면 사이에 위치한 측면을 갖는 금속 필라(pillar) 및 상기 금속 필라의 상기 하면과, 상기 상면과, 상기 측면 각각의 적어도 일부를 덮으며, 표면 거칠기를 갖는 도금층을 포함하는 반도체 패키지를 제공한다.
또한, 제1 재배선층을 포함하는 재배선 기판, 상기 재배선 기판 상에 배치되며, 제1 관통홀 및 상기 제1 관통홀 주변의 적어도 하나 이상의 제2 관통홀을 갖는 코어 구조, 상기 코어 구조의 상기 제1 관통홀 내에 배치되며, 상기 제1 재배선층과 전기적으로 연결된 반도체 칩, 상기 코어 구조의 상기 적어도 하나 이상의 제2 관통홀 내에 배치되며, 상기 제1 재배선층과 전기적으로 연결된 적어도 하나 이상의 수직 연결 구조, 상기 재배선 기판 상에 배치되며, 상기 반도체 칩, 상기 코어 구조, 및 상기 적어도 하나 이상의 수직 연결 구조를 덮는 봉합재, 및 상기 봉합재 상에 배치되며, 상기 적어도 하나 이상의 수직 연결 구조와 전기적으로 연결된 제2 재배선층을 포함하는 재배선 구조를 포함하고, 상기 적어도 하나 이상의 수직 연결 구조는 수직 방향으로 연장된 금속 필라 및 상기 금속 필라의 표면을 덮는 제1 도금층을 포함하고, 상기 코어 구조는 상기 반도체 칩과 상기 적어도 하나 이상의 수직 연결 구조를 둘러싸는 금속 프레임 및 상기 금속 프레임의 표면을 덮는 제2 도금층을 포함하고, 상기 제1 및 제2 도금층은 각각 표면 거칠기를 갖는 반도체 패키지를 제공한다.
또한, 재배선층을 포함하는 재배선 기판, 상기 재배선 기판 상에 배치되며, 상기 재배선층과 전기적으로 연결된 반도체 칩, 상기 재배선 기판 상에 배치되며, 상기 재배선층과 전기적으로 연결되고, 표면 거칠기(Ra)가 0.5㎛ 이상인 수직 연결 구조, 및 상기 재배선 기판 상에 배치되며, 상기 반도체 칩 및 상기 수직 연결 구조를 덮는 봉합재를 포함하는 반도체 패키지를 제공한다.
본 발명의 실시예들에 따르면, 금속 필라의 표면에 조도를 형성함으로써, 금속 필라와 주변 절연 물질과의 밀착성이 향상된 반도체 패키지를 제공할 수 있다.
또한, 하나의 금속 플레이트를 가공하여 형성된 코어 구조와 수직 연결 구조를 도입함으로써, 강성이 우수하고 방열 특성이 향상된 반도체 패키지를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2a는 도 1의 I-I' 절단면을 나타낸 평면도이다.
도 2b는 도 2a의 반도체 패키지에서 일부 구성요소의 변형예를 나타낸 평면도이다.
도 3a 내지 3f는 은 도 1의 반도체 패키지의 제조 방법을 개략적으로 나타낸 단면도들이다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 5는 도 4의 II-II' 절단면을 나타낸 평면도이다.
도 6a 및 6b는 도 4의 반도체 패키지의 제조 방법의 일부를 개략적으로 나타낸 단면도들이다.
도 7a는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 7b는 도 7a의 반도체 패키지에서 일부 구성요소의 변형예를 나타낸 부분 확대도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지(100A)를 나타낸 단면도이고, 도 2a는 도 1의 I-I' 절단면을 나타낸 평면도이고, 도 2b는 도 2a의 반도체 패키지(100A)에서 일부 구성요소의 변형예를 나타낸 평면도이다. 도 2b는 도 2a의 금속 필라(111a)의 변형예를 도시한다.
도 1, 및 2a를 참조하면, 반도체 패키지(100A)는 수직 연결 구조(110), 반도체 칩(120), 봉합재(130), 및 재배선 기판(140)을 포함할 수 있다. 또한, 반도체 패키지(100A)는 재배선 구조(150), 패시베이션층(160), 언더 범프 금속(170), 또는/및 연결 범프(180)를 더 포함할 수 있다.
수직 연결 구조(110)는 재배선 기판(140) 상에 배치되며 제1 재배선층(142)과 전기적으로 연결될 수 있다. 수직 연결 구조(110)는 제1 재배선 층(142)과 제2 재배선층(152)을 연결하는 전기적 경로를 제공할 수 있다. 수직 연결 구조(110)는 재배선 기판(140) 상에서 반도체 칩(120)의 주변에 배치될 수 있다. 복수의 수직 연결 구조들(110)은 반도체 칩(120)을 둘러싸도록 배치될 수 있다. 수직 연결 구조(110)는 0.5㎛ 이상의 표면 거칠기(Ra)를 가질 수 있다. 따라서, 봉합재(130) 및 재배선 기판(140)의 절연층(141)과 수직 연결 구조(110) 사이의 계면 박리를 방지할 수 있다. 실시예에서, 수직 연결 구조(110)는 금속 필라(pillar)(111) 및 제1 도금층(112)을 포함할 수 있고, 수직 연결 구조(110)의 표면 거칠기는 금속 필라(111)의 표면을 덮는 제1 도금층(112)에 의해 제공될 수 있다.
금속 필라(111)는 재배선 기판(140)의 상면에 수직한 방향으로 연장되고 재배선 기판(140)에 인접한 하부 폭이 상부 폭 보다 큰 테이퍼(taper) 형상을 가질 수 있다. 금속 필라(111)는 재배선 기판(140)에 대향하는 하면(111B), 하면(111B)의 반대에 위치한 상면(111T)과, 하면(111B)과 상면(111T) 사이에 위치한 측면(111S)가질 수 있다. 금속 필라(111)는 재배선 기판(140)의 상면에 수직한 방향을 기준으로 원형 또는 다각형의 수평 단면 형상을 가질 수 있다. 예를 들어, 도 2a에 도시된 바와 같이, 금속 필라(111a)는 사각형 단면 형상을 가질 수 있다. 금속 필라(111a)는 에칭 공정에 의해 형성되므로, 그 단면 형상의 코너 부분은 만곡(curved)될 수 있다. 도 2b를 참조하면, 변형예에서, 금속 필라(111b)는 원형 단면 형상을 가질 수 있다. 도 2a 및 2b에 도시된 바와 같이, 도금층(112)은 금속 필라(111a, 111b)의 수평 단면 형상의 테두리 또는 측면(111S)을 연속적으로 둘러싸도록 형성될 수 있다. 금속 필라(111)는 구리(Cu) 또는 구리를 포함하는 합금을 포함할 수 있으나, 이에 한정되는 것은 아니며, 예를 들어, 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금과 같은 금속 물질을 포함할 수도 있다. 금속 필라(111)는 금속 플레이트를 에칭하여 형성될 수 있다. 금속 필라(111)의 표면이 봉합재(130) 등의 절연 물질과 직접 접하는 경우 그 계면에서 박리 현상이 발생할 수 있다. 일 실시예에서, 금속 필라(111)의 표면을 감싸는 도금층(112)의 표면 거칠기는 이종 물질간의 계면 박리 현상을 억제할 수 있다.
도금층(112)은 금속 필라(111)의 전면(entire surface)을 덮고, 0.5㎛ 이상의 표면 거칠기를 가질 수 있다. 예를 들어, 도금층(112)은 금속 필라(111)의 하면(111B)과, 상면(111T)과, 측면(111S) 각각의 적어도 일부를 덮을 수 있다. 따라서, 도금층(112)은 금속 필라(111)의 하면(111B)을 덮는 하부 도금층(112B)과, 금속 필라(111)의 상면(111T)을 덮는 상부 도금층(112T)과, 금속 필라(111)의 측면(111S)을 덮는 측부 도금층(112S)을 포함할 수 있다. 도금층(112)의 표면 거칠기는 봉합재(130) 및 재배선 기판(140)의 절연층(141)과의 밀착력을 강화시킬 수 있다. 따라서, 측부 도금층(112S)과 상부 도금층(112T)의 일부는 봉합재(130)와 직접 접할 수 있다. 또한, 하부 도금층(112B)의 일부는 재배선 기판(140)의 절연층(141)과 직접 접할 수 있다. 도금층(112)은 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금과 같은 금속 물질을 포함할 수도 있다. 도금층(112)은 금속 필라(111)와 동일하거나 유사한 금속 물질을 포함할 수 있으나, 이에 한정되지 않는다. 도금층(112)은 도금 공정에 의해 금속 필라(111)의 표면 상에 소정의 표면 거칠기를 갖도록 형성될 수 있다.
반도체 칩(120)은 재배선 기판(140) 상에 배치되며, 제1 재배선층(142)과 전기적으로 연결된 접속 패드(120P)를 포함할 수 있다. 반도체 칩(120)은 별도의 범프나 배선층이 형성되지 않은 베어(Bare) 상태의 집적회로(Intergrated Circuit: IC)일 수 있으나, 이에 한정되는 것은 아니며, 패키지드(packaged) 타입의 집적회로일 수도 있다. 반도체 칩(120)은 중앙 처리 장치(central processing unit, CPU), 그래픽 처리 장치 (graphics processing unit, GPU), 필드 프로그램어블 게이트 어레이(field programmable gate array, FPGA), 디지털 신호 처리 장치(digital signal processor, DSP), 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러, 아날로그-디지털 컨버터, 주문형 반도체(application-specific integrated circuit, ASIC)와 같은 로직 칩이거나, DRAM(dynamic RAM), SRAM(static RAM) 등과 같은 휘발성 메모리 칩 또는 PRAM(phase change RAM), MRAM(magnetic RAM), RRAM(Resistive RAM), 플래시 메모리와 같은 비휘발성 메모리 칩을 포함할 수 있다. 접속 패드(120P)는 예를 들어, 알루미늄(Al)을 포함할 수 있으나, 이에 제한되는 것은 아니며 다른 종류의 도전성 물질을 포함할 수 있다.
봉합재(130)는 재배선 기판(140) 상에 배치되며, 반도체 칩(120) 및 수직 연결 구조(110)를 덮을 수 있다. 봉합재(130)는 절연물질을 포함할 수 있다. 예를 들어, 봉합재(130)는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), EMC(Epoxy Molding Compound) 등을 포함할 수 있다. 또한, PID(Photoimageable Dielectric)와 같은 감광성 수지가 사용될 수도 있다. 봉합재(130)와 수직 연결 구조(110)의 계면에서는 이종 물질의 열 팽창 계수 차이 등을 원인으로 박리 현상이 발생할 수 있다. 일 실시예에서는, 수직 연결 구조(110)의 상면 및 측면에 표면 거칠기를 형성하여 봉합재(130)의 박리 현상을 억제할 수 있다.
재배선 기판(140)은 제1 절연층(141), 제1 절연층(141) 상의 제1 재배선층(142), 및 제1 절연층(141)을 관통하여 제1 재배선층(142)과 연결된 제1 재배선 비아(143)를 포함할 수 있다. 재배선 기판(140)은 반도체 칩(120)의 접속 패드(120P)를 재배선할 수 있다. 제1 절연층(141), 제1 재배선층(142), 및 제1 재배선 비아(143)는 각각 복수의 층(예, 3층)으로 구성될 수 있다. 재배선 기판(140)은 도면에 도시된 것 보다 많거나 적은 수의 제1 절연층(141), 제1 재배선층(142), 및 제1 재배선 비아(143)를 포함할 수 있다.
제1 절연층(141)은 제1 재배선층(142)과 반도체 칩(120) 및 수직 연결 구조(110)의 사이에 배치되며, 적어도 한층 이상의 절연층을 포함할 수 있다. 제1 절연층(141)은 수직 연결 구조(110)의 하부 도금층(112B)과 밀착될 수 있다. 하부 도금층(112B)의 표면거칠기는 제1 절연층(141)과의 밀착력을 강화시킬 수 있다. 제1 절연층(141)은 절연물질을 포함할 수 있다. 예를 들어, PID와 같은 감광성 절연물질을 포함할 수 있다. 제1 절연층(141)의 서로 다른 레벨에 배치된 복수의 절연층들(141)을 포함할 수 있다. 복수의 절연층들(141) 중 최상측 절연층(141)은 하부 도금층(112B)과 밀착될 수 있다.
제1 재배선층(142)은 금속 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함할 수 있다. 제1 재배선층(142)은 설계에 따라서 다양한 기능을 수행할 수 있다. 예를 들어, 그라운드(Ground, GND) 패턴, 파워(Power, PWR) 패턴, 신호(Signal, S) 패턴을 포함할 수 있다. 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴을 제외한 각종 신호, 예를 들면, 데이터 신호를 전달할 수 있다.
제1 재배선 비아(143)는 제1 절연층(141)을 관통하여 제1 재배선층(142)을 수직 연결 구조(110) 또는 반도체 칩(120)의 접속 패드(120P)에 연결시키거나, 서로 다른 레벨에 위치한 제1 재배선층들(142)을 서로 연결시킬 수 있다. 제1 재배선 비아(143)는 금속 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함할 수 있다. 제1 재배선 비아(143)는 금속 물질로 완전히 충전된 필드(filled) 비아일 수 있고, 금속 물질이 비아 홀의 벽면을 따라 배치된 컨퍼멀(conformal) 비아일 수도 있다. 동일한 도금 공정에 의해 형성될 경우에, 제1 재배선 비아(143)는 제1 재배선층(142)과 일체화될 수 있다.
재배선 구조(150)는 봉합재(130) 상에 배치된 제2 재배선층(152), 제2 재배선층(152)과 수직 연결 구조(110)를 전기적으로 연결하는 제2 재배선 비아(153)를 포함할 수 있다. 일 실시예에서, 제2 재배선층(152)은 봉합재(130) 상에 직접 배치되며, 수직 연결 구조(110)의 상부를 덮는 봉합재(130)의 일부를 관통하는 제2 재배선 비아(153)를 통해서 수직 연결 구조(110)와 연결될 수 있다. 제2 재배선 비아(153)은 금속 필라(111)의 상면(111T)을 덮는 상부 도금층(112T)에 직접 접촉할 수 있다.
제2 재배선층(152)은 패키지(100A)의 상부에서 적어도 일부가 노출되며, 패키지(100A)의 외부에서 제공되는 다른 전자 부품과 물리적 및 전기적으로 결합할 수 있다. 제2 재배선층(152)은 금속 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함할 수 있다.
제2 재배선 비아(153)는 제2 재배선층(152)을 수직 연결 구조(110)에 전기적으로 연결할 수 있다. 제2 재배선 비아(153)는 제2 재배선층(152)과 유사한 금속 물질을 포함할 수 있다. 제2 재배선 비아(153)는 필드(filled) 비아 또는 컨퍼멀(conformal) 비아일 수 있다.
패시베이션층(160)은 재배선 기판(140) 상에 배치된 제1 패시베이션층(160a)과 재배선 구조(150) 상에 배치된 제2 패시베이션층(160b)을 포함할 수 있다. 제1 및 제2 패시베이션층(160a, 160b)은 각각 제1 재배선층(142) 및 제2 재배선층(152)의 일부를 노출시키는 개구부(h1, h2)를 가질 수 있다. 제1 및 제2 패시베이션층(160a, 160b)은 절연물질, 예를 들어, ABF를 포함할 수 있으나, 이에 한정되는 것은 아니며 다른 종류의 절연물질(예, 솔더 레지스트)을 포함할 수 있다.
언더 범프 금속(170)은 제1 패시베이션층(160a)의 개구부(h1) 내에 배치되며 제1 재배선층(142)과 전기적으로 연결될 수 있다. 언더 범프 금속(170)은 연결 범프(180)의 접속 신뢰성과 패키지(100A)의 보드 레벨 신뢰성을 개선할 수 있다. 언더 범프 금속(170)은 제1 재배선층(142)과 유사한 금속 물질을 포함할 수 있다.
연결 범프(180)는 반도체 칩(120)과 반대의 재배선 기판(140) 상에 배치되며, 제1 패시베이션층(160a)의 개구부(h1)를 통해서 노출되는 제1 재배선층(142)과 전기적으로 연결될 수 있다. 연결 범프(180)는 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시킬 수 있다. 연결 범프(180)는 저융점 금속, 예를 들면, 주석(Sn)이나 주석(Sn)을 포함하는 합금(Sn-Ag-Cu)을 포함할 수 있다. 연결 범프(180)는 랜드(land), 볼(ball), 또는 핀(pin)일 수 있다. 복수의 연결 범프들(180) 중 적어도 일부는 팬-아웃 영역에 배치될 수 있다. 팬-아웃 영역이란 재배선 기판(140)의 상면 또는 하면에 수직한 방향으로 반도체 칩(120)과 중첩되지 않는 영역을 의미한다.
도 3a 내지 3f는 은 도 1의 반도체 패키지(100A)의 제조 방법을 개략적으로 나타낸 단면도들이다.
도 3a를 참조하면, 표면 도금층(112')이 형성된 금속 플레이트(110')를 준비하고, 이를 테이프 캐리어(C1)에 부착할 수 있다. 표면 도금층(112')은 일정 수준의 표면 거칠기를 제공할 수 있다. 예를 들어, 표면 도금층(112')는 0.5㎛ 이상의 표면 거칠기를 가질 수 있다. 금속 플레이트(110')와 표면 도금층(112')은 금속 물질을 포함할 수 있다. 예를 들어, 금속 플레이트(110')와 표면 도금층(112')은 구리 또는 구리를 포함하는 합금 등의 금속 물질을 포함할 수 있다. 테이프 캐리어(C1)는 캐리어 바디(Ca)와 접착층(Cb)을 포함할 수 있다. 캐리어 바디(Ca)와 접착층(Cb)은 유기 물질을 포함하는 구조체일 수 있으나, 캐리어 바디(Ca)와 접착층(Cb)의 재료가 특별히 한정되는 것은 아니다.
도 3b를 참조하면, 표면 도금층(112') 상에 패터닝된 에칭 레지스트(PR)(예, 포토 레지스트)를 형성할 수 있다. 에칭 레지스트(PR)는 후술하는 수직 연결 구조(110)에 대응하도록 패터닝될 수 있다.
도 3c를 참조하면, 표면 도금층(112')과 금속 플레이트(111')를 에칭하여 금속 필라(111)와 상부 도금층(112T) 및 하부 도금층(112B)을 형성할 수 있다. 에칭 공정에 의해 형성된 금속 필라(111)는 하부 폭이 상부 폭 보다 큰 테이퍼 형상을 가질 수 있다. 표면 도금층(112')과 금속 플레이트(111')는 염화 구리(Copper chloride) 용액 또는 알칼리(alkali) 용액에 의해 에칭될 수 있으나, 이에 한정되는 것은 아니며, 표면 도금층(112')과 금속 플레이트(111')에 포함된 금속 물질의 종류에 따라 다양하게 선택될 수 있다.
도 3d를 참조하면, 도 3c에서 노출된 금속 필라(111)의 측면 상에 측부 도금층(112S)을 형성할 수 있다. 측부 도금층(112S) 역시 0.5㎛ 이상의 표면 거칠기를 갖도록 형성될 수 있다. 측부 도금층(112S)의 형성 과정에서 상부 도금층(112T) 상에 기존의 표면 도금층(112')과 구분되는 도금층이 더 형성될 수도 있으나, 이하에서는 금속 필라(111) 상부의 도금층을 상부 도금층(112T)으로 통칭한다. 도 3c와 3d의 공정을 통해서, 테이퍼 형상의 금속 필라(111)와 금속 필라(111)의 하면, 상면, 및 측면을 감싸는 도금층(112)을 포함하는 수직 연결 구조(110)를 형성할 수 있다. 따라서, 표면 거칠기를 갖는 도금층(112)은 후술하는 봉합재(130) 및 재배선 기판(140)의 절연층(141)과 접촉하며, 이종 물질 사이의 계면 밀착력을 강화시킬 수 있다.
도 3e를 참조하면, 도 3d에서 에칭 공정에 의해 노출된 접착층(Cb) 상에 반도체 칩(120)을 부착하고, 반도체 칩(120)과 수직 연결 구조(110)를 덮는 봉합재(130)를 형성할 수 있다. 반도체 칩(120)은 접속 패드(120P)가 배치된 활성면이 접착층(Cb)을 향하도록 배치될 수 있다. 봉합재(130)는 예를 들어, ABF를 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 3f를 참조하면, 도 3e의 테이프 캐리어(C1)를 제거하여 노출된 반도체 칩(120)의 접속 패드(120P) 및 수직 연결 구조(110) 상에 재배선 기판(140)를 형성하고, 재배선 기판(140)과 반대 위치에 재배선 구조(150)를 형성할 수 있다. 재배선 기판(140)과 재배선 구조(150)의 제조 순서는 특별히 제한되지 않는다. 재배선 기판(140)은 제1 절연층(141), 제1 재배선층(142), 및 제1 재배선 비아(143)를 포함할 수 있다. 제1 절연층(141)은 PID를 포함할 수 있다. 제1 재배선층(142)과 제1 재배선 비아(143)는 에칭 공정 및 도금 공정에 의해 형성될 수 있다. 제1 재배선 비아(143)가 형성되는 비아홀은 포토 리소그라피 공정에 의해 형성될 수 있다. 재배선 구조(150)는 제2 재배선층(152)과 제2 재배선 비아(153)를 포함할 수 있고, 제2 재배선층(152)은 제1 재배선층(142)과 같이 에칭 및 도금 공정을 통해 형성될 수 있다. 제2 재배선 비아(153)가 형성되는 비아홀을 레이저 드릴에 의해 봉합재(130)의 일부를 제거하여 형성될 수 있다. 제1 재배선층(142)과 제2 재배선층(152) 상에는 각각 제1 및 제2 패시베이션층(160a, 160b)이 형성될 수 있다. 제1 및 제2 패시베이션층(160a, 160b)은 각각 제1 재배선층(142)과 제2 재배선층(152)의 일부를 오픈하는 제1 및 제2 개구부(h1, h2)를 포함할 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지(100B)를 나타낸 단면도이고, 도 5는 도 4의 II-II' 절단면을 나타낸 평면도이고, 도 6a 및 6b는 도 4의 반도체 패키지(100B)의 제조 방법의 일부를 개략적으로 나타낸 단면도들이다.
먼저, 도 4 및 5를 참조하면, 반도체 패키지(100B)는 반도체 칩(120)을 수용하는 제1 관통홀(110CH1)과 적어도 하나 이상의 수직 연결 구조(110V)를 수용하는 적어도 하나 이상의 제2 관통홀(110CH2)을 갖는 코어 구조(110C)를 더 포함할 수 있다. 코어 구조(110C)는 반도체 칩(120)과 수직 연결 구조(110V) 각각의 측면을 둘러싸며, 패키지(100B)의 강성 및 방열 특성을 향상시킬 수 있다.
코어 구조(110C)는 금속 프레임(111C)과 금속 프레임(111C)의 표면을 덮는 제2 도금층(112C)을 포함할 수 있다. 금속 프레임(111C)은 반도체 칩(120)과 수직 연결 구조(110V)를 연속적으로 또는 불연속적으로 둘러싸도록 형성될 수 있다. 제2 도금층(112C)은 금속 프레임(111C)의 하면, 상면, 및 측면을 덮도록 형성될 수 있다. 제2 도금층(112C)는 0.5㎛ 이상의 표면 거칠기를 가질 수 있다. 일 실시예에서, 제2 도금층(112C)은 금속 프레임(111C)의 상면 및 하면에도 형성되므로, 봉합재(130)뿐만 아니라 재배선 기판(140)의 절연층(141)과 직접 접하며 수직 연결 구조(110V)와 절연 물질의 밀착력을 향상시킬 수 있다.
코어 구조(110C)는 수직 연결 구조(110V)와 동일한 금속 플레이트를 에칭하여 형성되므로(도 6a 및 6b 참조), 서로 유사한 금속 물질을 포함할 수 있다. 예를 들어, 금속 필라(111V)와 금속 프레임(111C)은 서로 동일한 제1 금속 물질을 포함하고, 제1 도금층(112V) 및 제2 도금층(112C)은 서로 동일한 제2 금속 물질을 포함할 수 있다. 제1 금속 물질 및 제2 금속 물질은 구리(Cu) 또는 구리를 포함하는 합금을 포함할 수 있으나, 이에 한정되는 것은 아니며, 예를 들어, 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금과 같은 금속 물질을 포함할 수도 있다. 또한, 코어 구조(110C)는 수직 연결 구조(110V)와 동일한 에칭 공정에 의해 동시에 형성되므로, 서로 유사한 단면 형상을 가질 수 있다. 코어 구조(110C)와 수직 연결 구조(110V)는 각각 재배선 기판(140)에 인접한 하부 폭이 상부 폭 보다 큰 테이퍼 형상을 가질 수 있다.
코어 구조(110C)는 수직 연결 구조(110V)와 전기적으로 절연될 수 있다. 코어 구조(110C)는 반도체 칩(120)을 위한 접지 영역로 사용될 수 있고, 또는 더미(Dummy) 패턴으로 사용될 수도 있다. 예를 들어, 제1 재배선층(142)은 그라운드 패턴, 신호 패턴, 및 파워 패턴을 포함하고, 코어 구조(110C)는 제1 재배선층(142)의 그라운드 패턴과 전기적으로 연결될 수 있다.
일 실시예에서, 반도체 칩(120)은 코어 구조(110C)의 제1 관통홀(110CH1) 내에 배치되며, 적어도 하나 이상의 수직 연결 구조(110V)는 적어도 하나 이상의 제2 관통홀(110CH2) 내에 각각 배치될 수 있다. 봉합재(130)는 반도체 칩(120), 코어 구조(110C), 및 적어도 하나 이상의 수직 연결 구조(110V)를 덮으며, 제1 관통홀(110CH1)과 반도체 칩(120) 사이의 공간 및 적어도 하나의 제2 관통홀(110CH2)과 적어도 하나의 수직 연결 구조(110V) 사이의 공간을 채울 수 있다. 표면 거칠기를 갖는 제1 및 제2 도금층(112V, 112C)은 상기 공간들을 채우는 봉합재(130)와 직접 접촉할 수 있다.
이하, 도 6a 및 6b를 참조하여, 코어 구조(110C)와 수직 연결 구조(110V)의 형성 과정을 설명한다.
도 6a를 참조하면, 도 3a와 동일하게, 표면 도금층(112')이 형성된 금속 플레이트(110')를 준비하고, 표면 도금층(112') 상에 패터닝된 에칭 레지스트(PR)를 형성할 수 있다. 도 3b와 달리, 에칭 레지스트(PR)는 수직 연결 구조(110V)뿐만 아니라 코어 구조(110C)에도 대응하도록 패터닝된다.
도 6b를 참조하면, 도 3c 및 3d와 유사하게, 금속 플레이트(110')를 에칭하여 상면 및 하면에 도금층이 형성된 금속 필라(111V) 및 금속 프레임(111C)를 형성할 수 있다. 다음, 금속 필라(111V) 및 금속 프레임(111C)의 측면을 덮는 도금층을 추가 형성하여, 테이퍼 형상의 금속 필라(111V)와 금속 필라(111V)의 하면, 상면, 및 측면을 감싸는 제1 도금층(112V)을 포함하는 수직 연결 구조(110V), 및 테이퍼 형상의 금속 프레임(111C)과 금속 프레임(111C)의 하면, 상면, 및 측면을 감싸는 제2 도금층(112C)을 포함하는 코어 구조(110C)를 형성할 수 있다. 따라서, 표면 거칠기를 갖는 제1, 제2 도금층(112V, 112C)은 봉합재(130) 및 재배선 기판(140)의 절연층(141)과 접촉하여, 이종 물질 사이의 계면 밀착력을 강화시킬 수 있다.
도 7a는 본 발명의 일 실시예에 따른 반도체 패키지(100C)를 나타낸 단면도이고, 도 7b는 도 7a의 반도체 패키지(100C)에서 일부 구성요소의 변형예를 나타낸 부분 확대도이다. 도 7b는 도 7a의 “A” 영역에 대응하는 부분확대도이며, 도 7a의 재배선 구조(150a)의 변형예를 도시한다.
도 7a를 참조하면, 반도체 패키지(100C)는 제2 재배선층(152)과 봉합재(130) 사이에 배치된 제2 절연층(151)을 포함하는 재배선 구조(150a)를 포함할 수 있다. 예를 들어, 재배선 구조(150a)는 제2 재배선층(152)과 봉합재(130) 사이에 배치된 제2 절연층(151), 및 제2 절연층(151)과 봉합재(130)를 관통하여 제2 재배선층(152)과 수직 연결 구조(110)를 연결하는 제2 재배선 비아(153)를 포함할 수 있다. 일 실시예에서, 제2 재배선 비아(153)가 형성된 비아홀(153Ha)은 봉합재(130)와 제2 절연층(151)을 모두 관통하며, 제2 재배선 비아(153)의 측면은 봉합재(130) 및 제2 절연층(151)과 각각 접할 수 있다. 봉합재(130)와 제2 절연층(151)은 동일한 절연 물질을 포함할 수 있다. 예를 들어, 봉합재(130)와 제2 절연층(151)은 ABF를 포함할 수 있고, 레이저 드릴을 이용하여 비아홀(153Ha)을 형성할 수 있다.
도 7b를 참조하면, 변형예에서, 재배선 구조(150b)는 수직 연결 구조(110)의 상면의 적어도 일부를 노출시키는 제1 비아홀(130H)를 채우는 제2 절연층(151), 제1 비아홀(130H) 내의 제2 절연층(151)을 관통하여 제2 재배선층(152)과 수직 연결 구조(110)를 연결하는 제2 재배선 비아(153)를 포함할 수 있다. 예를 들어, 봉합재(130)는 수직 연결 구조(110)의 일부를 노출시키는 제1 비아홀(130H)의 내벽과 제2 재배선 비아(153)의 측면은 제1 비아홀(130H)를 채우는 제2 절연층(151)에 의해 이격될 수 있다. 봉합재(130)와 제2 절연층(151)은 서로 다른 절연 물질을 포함할 수 있다. 예를 들어, 봉합재(130)는 ABF를 포함하고, 제2 절연층(151)은 PID를 포함할 수 있다. 따라서, 제1 비아홀(130H)과 제2 비아홀(153Hb)은 서로 다른 공정에 의해 형성될 수 있다. 예를 들어, 제1 비아홀(130H)은 레이저 드릴을 이용하여 형성될 수 있고, 제2 비아홀(153Hb)은 포토 리소그라피 공정을 이용하여 형성될 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지(100D)를 나타낸 단면도이다.
도 8을 참조하면, 반도체 패키지(100D)는 표면 거칠기가 금속 필라(111)의 표면에 직접 적용된 수직 연결 구조(110)를 포함할 수 있다. 예를 들어, 수직 연결 구조(110) 또는 금속 필라(111)는 재배선 기판(140)에 대향하는 하면(111B), 하면(111B)의 반대에 위치한 상면(111T)과, 하면(111B)과 상면(111T) 사이에 위치한 측면(111S)을 가지며, 수직 연결 구조(110) 또는 금속 필라(111)의 하면(111B), 상면(111T), 및 측면(111S)은 각각 0.5㎛ 이상의 표면 거칠기를 가질 수 있다. 일 실시예에서, 표면 거칠기는 금속 필라(111)의 표면을 직접 에칭하여 제공될 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 패키지(1000)를 나타낸 단면도이다.
도 9를 참조하면, 반도체 패키지(1000)는 제1 반도체 패키지(100)와 제2 반도체 패키지(200)가 결합된 패키지 온 패키지 구조를 가질 수 있다. 제1 반도체 패키지(100)는 도 1 등에 도시된 반도체 패키지(100A 내지 100D)를 포함할 수 있다. 제2 반도체 패키지(200)는 제2 패키지(200)는 제2 재배선 기판(210), 제2 반도체 칩(220), 및 제2 봉합재(230)를 포함할 수 있다.
제2 재배선 기판(210)은 하면과 상면에 각각 외부와 전기적으로 연결될 수 있는 재배선 패드들(211a, 211b)을 포함할 수 있고, 내부에 상기 재배선 패드들(211a, 211b)과 연결되는 재배선 회로(212)를 포함할 수 있다. 재배선 회로(212)는 제2 반도체 칩(220)의 접속 패드(220P)를 팬-아웃 영역으로 재배선할 수 있다.
제2 반도체 칩(220)은 내부의 집적 회로와 연결된 접속 패드(220P)을 포함하며, 접속 패드(220P)는 금속 범프(21)에 의해서 제2 재배선 기판(210)과 전기적으로 연결될 수 있다. 금속 범프(21)는 언더필 물질(22)에 의해 둘러싸일 수 있다. 언더필 물질(22)은 에폭시 수지 등을 포함하는 절연성 물질일 수 있다. 금속 범프(21)는 솔더볼(Solder ball), 또는 구리 필라(Copper pillar)를 포함할 수 있다. 변형예에서, 제2 반도체 칩(220)의 접속 패드(220P)가 제2 재배선 기판(210)의 상면에 직접 접촉하고, 제2 재배선 기판(210) 내부의 비아를 통해서 재배선 회로(212)에 전기적으로 연결될 수도 있다. 또한, 변형예에서, 제2 반도체 칩(220)은 와이어 본딩 공정에 의해 제2 재배선 기판(210)에 실장될 수도 있다.
제2 봉합재(230)는 제1 반도체 패키지(100)의 제1 봉합재(130)와 동일하거나 유사한 재료를 포함할 수 있다. 제2 패키지(200)는 연결 범프(240)에 의해서 제1 반도체 패키지(100)와 물리적 및 전기적으로 연결될 수 있다. 연결 범프(240)는 제2 재배선 기판(210) 하면의 재배선 패드(211a)를 통하여 제2 재배선 기판(210) 내부의 재배선 회로(212)와 전기적으로 연결될 수 있다. 연결 범프(240)는 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금으로 구성될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (10)

  1. 제1 재배선층을 포함하는 재배선 기판;
    상기 재배선 기판 상에 배치되며, 상기 제1 재배선층과 전기적으로 연결된 반도체 칩;
    상기 재배선 기판 상에서 상기 반도체 칩의 주변에 배치되며, 상기 제1 재배선층과 전기적으로 연결된 수직 연결 구조;
    상기 재배선 기판 상에 배치되며, 상기 반도체 칩 및 상기 수직 연결 구조를 덮는 봉합재;
    상기 봉합재 상에 배치되며, 상기 수직 연결 구조와 전기적으로 연결된 제2 재배선층을 포함하는 재배선 구조; 및
    상기 반도체 칩과 반대의 상기 재배선 기판 상에 배치되며, 상기 제1 재배선층과 전기적으로 연결된 연결 범프를 포함하고,
    상기 수직 연결 구조는 상기 재배선 기판에 대향하는 하면, 상기 하면의 반대에 위치한 상면과, 상기 하면과 상기 상면 사이에 위치한 측면을 갖는 금속 필라(pillar) 및 상기 금속 필라의 상기 하면과, 상기 상면과, 상기 측면 각각의 적어도 일부를 덮으며, 표면 거칠기를 갖는 도금층을 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 도금층은 표면 거칠기(Ra)가 0.5㎛ 이상인 반도체 패키지.
  3. 제1 항에 있어서,
    상기 도금층은 상기 봉합재와 직접 접하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 재배선 기판은 상기 제1 재배선층과 상기 반도체 칩 및 상기 수직 연결 구조의 사이에 배치된 적어도 한층 이상의 제1 절연층을 더 포함하고,
    상기 도금층 중 상기 금속 필라의 상기 하면을 덮는 하부 도금층은 상기 재배선 기판의 상기 적어도 한층 이상의 제1 절연층에 밀착된 반도체 패키지.
  5. 제1 항에 있어서,
    상기 금속 필라는 상기 재배선 기판에 인접한 하부 폭이 상부 폭 보다 큰 테이퍼(taper) 형상을 갖는 반도체 패키지.
  6. 제1 재배선층을 포함하는 재배선 기판;
    상기 재배선 기판 상에 배치되며, 제1 관통홀 및 상기 제1 관통홀 주변의 적어도 하나 이상의 제2 관통홀을 갖는 코어 구조;
    상기 코어 구조의 상기 제1 관통홀 내에 배치되며, 상기 제1 재배선층과 전기적으로 연결된 반도체 칩;
    상기 코어 구조의 상기 적어도 하나 이상의 제2 관통홀 내에 배치되며, 상기 제1 재배선층과 전기적으로 연결된 적어도 하나 이상의 수직 연결 구조;
    상기 재배선 기판 상에 배치되며, 상기 반도체 칩, 상기 코어 구조, 및 상기 적어도 하나 이상의 수직 연결 구조를 덮는 봉합재; 및
    상기 봉합재 상에 배치되며, 상기 적어도 하나 이상의 수직 연결 구조와 전기적으로 연결된 제2 재배선층을 포함하는 재배선 구조를 포함하고,
    상기 적어도 하나 이상의 수직 연결 구조는 수직 방향으로 연장된 금속 필라 및 상기 금속 필라의 표면을 덮는 제1 도금층을 포함하고,
    상기 코어 구조는 상기 반도체 칩과 상기 적어도 하나 이상의 수직 연결 구조를 둘러싸는 금속 프레임 및 상기 금속 프레임의 표면을 덮는 제2 도금층을 포함하고,
    상기 제1 및 제2 도금층은 각각 표면 거칠기를 갖는 반도체 패키지.
  7. 제6 항에 있어서,
    상기 금속 필라 및 상기 금속 프레임 각각의 상기 표면은 상기 금속 필라 및 상기 금속 프레임 각각의 상면 및 하면을 포함하는 반도체 패키지.
  8. 제6 항에 있어서,
    상기 제1 및 제2 도금층 각각의 표면 거칠기는 0.5㎛ 이상인 반도체 패키지.
  9. 재배선층을 포함하는 재배선 기판;
    상기 재배선 기판 상에 배치되며, 상기 재배선층과 전기적으로 연결된 반도체 칩;
    상기 재배선 기판 상에 배치되며, 상기 재배선층과 전기적으로 연결되고, 표면 거칠기(Ra)가 0.5㎛ 이상인 수직 연결 구조; 및
    상기 재배선 기판 상에 배치되며, 상기 반도체 칩 및 상기 수직 연결 구조를 덮는 봉합재를 포함하는 반도체 패키지.
  10. 제9 항에 있어서,
    상기 수직 연결 구조는 상기 재배선 기판에 대향하는 하면, 상기 하면의 반대에 위치한 상면과, 상기 하면과 상기 상면 사이에 위치한 측면을 가지며,
    상기 수직 연결 구조의 상기 하면, 상기 상면, 및 상기 측면은 각각 상기 표면 거칠기를 갖는 반도체 패키지.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11894293B2 (en) * 2021-07-23 2024-02-06 Advanced Semiconductor Engineering, Inc. Circuit structure and electronic structure
JP2023128759A (ja) * 2022-03-04 2023-09-14 キオクシア株式会社 半導体装置、電子機器、及び半導体装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8980696B2 (en) 2011-11-09 2015-03-17 Freescale Semiconductor, Inc. Method of packaging semiconductor die
US8810024B2 (en) * 2012-03-23 2014-08-19 Stats Chippac Ltd. Semiconductor method and device of forming a fan-out PoP device with PWB vertical interconnect units
US9000589B2 (en) 2012-05-30 2015-04-07 Freescale Semiconductor, Inc. Semiconductor device with redistributed contacts
US9406552B2 (en) * 2012-12-20 2016-08-02 Advanced Semiconductor Engineering, Inc. Semiconductor device having conductive via and manufacturing process
JP6266907B2 (ja) * 2013-07-03 2018-01-24 新光電気工業株式会社 配線基板及び配線基板の製造方法
KR101672640B1 (ko) 2015-06-23 2016-11-03 앰코 테크놀로지 코리아 주식회사 반도체 디바이스
JP2017041500A (ja) 2015-08-18 2017-02-23 イビデン株式会社 プリント配線板および半導体パッケージ
US9508664B1 (en) 2015-12-16 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure comprising a plurality of metal oxide fibers and method for forming the same
KR101799668B1 (ko) 2016-04-07 2017-11-20 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
US11056436B2 (en) 2016-06-07 2021-07-06 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out structure with rugged interconnect
US10636730B2 (en) 2016-11-10 2020-04-28 Advanced Semiconductor Engineering, Inc. Semiconductor package and semiconductor manufacturing process
US11502024B2 (en) * 2020-01-21 2022-11-15 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same

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