KR20240032287A - 반도체 패키지 - Google Patents

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KR20240032287A
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KR
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semiconductor chip
cavity
substrate
layer
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최규현
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    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13118—Zinc [Zn] as principal constituent
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
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Abstract

본 발명의 일 실시예는, 하부 배선층을 포함하는 하부 기판; 상기 하부 기판 상에 배치되고, 상기 하부 기판을 향하는 바닥면을 갖는 캐비티, 및 상부 배선층을 포함하는 상부 기판; 상기 캐비티의 상기 바닥면에 배치된 접착층; 상기 하부 배선층에 전기적으로 연결된 접속 패드들이 배치된 제1 면, 및 상기 제1 면의 반대에 위치되고 상기 접착층에 부착된 제2 면을 갖는 반도체 칩; 상기 하부 기판과 상기 상부 기판의 사이에 배치되고, 상기 하부 배선층 및 상기 상부 배선층을 전기적으로 연결하는 연결 구조체; 상기 반도체 칩 및 상기 연결 구조체 각각의 적어도 일부를 봉합하는 봉합재; 및 상기 하부 기판의 아래에 배치되고, 상기 하부 배선층에 전기적으로 연결된 연결 범프들을 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지 {SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
최근 전자 장치의 고성능화 및 소형화 추세에 따라서 인터포저 기판을 이용한 패키지 온 패키지(PoP) 기술이 개발되고 있다. 인터포저 기판이 결합된 반도체 패키지의 경우, 제조 과정에서 열 처리 공정이 반복되므로 신뢰성 및 수율이 저하될 수 있다.
본 발명이 해결하고자 하는 과제 중 하나는, 신뢰성이 개선된 반도체 패키지를 제공하는 것이다.
전술한 과제의 해결 수단으로서, 본 발명의 일 실시예는, 하부 배선층을 포함하는 하부 기판; 상기 하부 기판 상에 배치되고, 상기 하부 기판을 향하는 바닥면을 갖는 캐비티, 및 상부 배선층을 포함하는 상부 기판; 상기 캐비티의 상기 바닥면에 배치된 접착층; 상기 하부 배선층에 전기적으로 연결된 접속 패드들이 배치된 제1 면, 및 상기 제1 면의 반대에 위치되고 상기 접착층에 부착된 제2 면을 갖는 반도체 칩; 상기 하부 기판과 상기 상부 기판의 사이에 배치되고, 상기 하부 배선층 및 상기 상부 배선층을 전기적으로 연결하는 연결 구조체; 상기 반도체 칩 및 상기 연결 구조체 각각의 적어도 일부를 봉합하는 봉합재; 및 상기 하부 기판의 아래에 배치되고, 상기 하부 배선층에 전기적으로 연결된 연결 범프들을 포함하는 반도체 패키지를 제공한다.
또한, 하부 배선층을 포함하는 하부 기판; 상기 하부 기판 상에 배치되고, 상부 배선층, 및 상기 상부 배선층의 적어도 일부를 덮고, 상기 하부 기판을 향하는 캐비티를 갖는 보호층을 포함하는 상부 기판; 상기 상부 기판의 상기 캐비티 내에 부착된 접착층; 제1 접속 패드들이 배치된 제1 면, 및 상기 제1 면의 반대에 위치되고 상기 접착층에 부착된 제2 면을 갖는 반도체 칩; 및 상기 하부 기판과 상기 상부 기판의 사이에 배치되고, 상기 하부 배선층 및 상기 상부 배선층을 전기적으로 연결하는 연결 구조체를 포함하는 반도체 패키지를 제공한다.
또한, 하부 배선층을 포함하는 하부 기판; 상기 하부 기판 상에 배치되고, 상기 하부 기판을 향하는 바닥면을 갖는 캐비티, 및 상부 배선층을 포함하는 상부 기판; 상기 캐비티의 상기 바닥면에 배치된 접착층; 접속 패드들이 배치된 제1 면, 및 상기 제1 면의 반대에 위치되고 상기 접착층에 부착된 제2 면을 갖는 반도체 칩; 상기 반도체 칩의 아래에 배치되고, 상기 접속 패드들을 상기 하부 배선층에 전기적으로 연결하는 범프 구조물; 및 상기 하부 기판과 상기 상부 기판의 사이에 배치되고, 상기 하부 배선층 및 상기 상부 배선층을 전기적으로 연결하는 연결 구조체를 포함하고, 상기 범프 구조물 및 상기 연결 구조체는 저융점 금속을 포함하는 반도체 패키지를 제공한다.
본 발명의 실시예들에 따르면, 반도체 칩과 상부 기판 사이에 접착층을 도입함으로써, 신뢰성이 개선된 반도체 패키지를 제공할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이고, 도 1b는 도 1a의 상부 기판의 하면을 도시하는 저면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 9a 내지 9e는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 과정을 개략적으로 도시하는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지(100A)를 도시하는 단면도이고, 도 1b는 도 1a의 상부 기판(130)의 하면(130LS)을 도시하는 저면도이다.
도 1a 및 1b를 참조하면, 일 실시예의 반도체 패키지(100A)는 하부 기판(110), 반도체 칩(120), 접착층(125), 상부 기판(130), 및 연결 구조체(140)를 포함할 수 있다. 또한, 반도체 패키지(100A)는 봉합재(150), 및/또는 연결 범프들(160)을 더 포함할 수 있다.
범프 구조물(122)과 연결 구조체(140)는 저융점 금속을 포함할 수 있다. 범프 구조물(122)을 형성하기 위한 열 처리 공정(예를 들어, 리플로우 공정)이 완료된 후, 연결 구조체(140)를 형성하는 열 처리 공정(예를 들어, 열압착 공정)이 진행되는 경우, 이미 형성된 범프 구조물(122)의 솔더 부분(이하, 제2 부분(122b))에 비젖음(non-wet), 크랙 등의 불량이 발생될 수 있다. 본 발명은 상부 기판(130)의 캐비티(130CV)에 부착되는 접착층(125)을 이용하여, 상부 기판(130)의 하부에 반도체 칩(120)을 부착함으로써, 반도체 칩(120)을 실장하기 위한 열 처리 공정(예를 들어, 리플로우 공정)과 상부 기판(130)과 하부 기판(110)의 결합을 위한 열 처리 공정(예를 들어, 열압착 공정)을 동시에 진행할 수 있다. 따라서, 열 처리 공정이 반복됨으로써, 발생할 수 있는 비젖음(non-wet), 크랙 등의 불량을 방지하고 반도체 패키지(100A)의 신뢰성을 향상시킬 수 있다. 이하, 도면을 참조하여, 각각의 구성요소들에 대하여 상세히 설명한다.
하부 기판(110)은 반도체 칩(120)이 실장되는 지지 기판으로서, 반도체 칩(120)을 재배선하는 하부 배선층(112)을 포함하는 패키지용 기판일 수 있다. 패키지용 기판은 인쇄회로 기판(PCB), 세라믹 기판, 유리 기판, 테이프 배선 기판 등을 포함할 수 있다. 예를 들어, 하부 기판(110)은 절연층(111), 하부 배선층(112), 하부 배선비아(113), 및 보호층(114)을 포함할 수 있다.
절연층(111)은 절연성 수지를 포함할 수 있다. 절연성 수지는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지에 무기필러 또는/및 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric)가 함침된 수지, 예를 들어, 프리프레그(prepreg), ABF, FR-4, BT, 또는 PID(Photo-Imageable Dielectric)와 같은 감광성 수지를 포함할 수 있다. 절연층(111)은 수직 방향(Z축 방향)으로 적층된 복수의 절연층들(111)을 포함할 수 있다. 공정에 따라서 복수의 절연층들(111) 사이의 경계가 불분명할 수도 있다. 또한, 설명의 편의를 위해서, 도면에는 3층의 절연층들(111)만이 도시되었으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 일례로, 복수의 절연층들(111) 중 가운데에 위치한 코어 절연층(111)은 그 상부 및 하부에 적층된 절연층들(111)보다 두꺼울 수 있다. 코어 절연층(111)은 기판의 강성을 향상시켜 기판의 휨을 억제할 수 있다. 코어 절연층(111)은 예를 들어, 동박적층판(Copper Clad Laminate; CCL), 언클레드 동박적층판(Unclad CCL), 유리기판이나 세라믹 기판 등을 이용하여 형성될 수 있다. 실시예에 따라서, 하부 기판(110)은 코어 절연층(111)을 포함하지 않을 수도 있다. 복수의 절연층들(111) 중 최상측 및/또는 최하측의 절연층(111) 상에는 배선층(112)을 외부의 물리적/화학적 손상으로부터 보호하는 보호층(114)이 배치될 수 있다. 보호층(114)은 솔더 레지스트 층일 수 있다. 솔더 레지스트 층은 절연 물질을 포함하며, 예를 들어, 포토솔더레지스트(Photo Solder Resist, PSR)를 이용하여 형성될 수 있다.
하부 배선층(112)은 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함하는 금속 물질을 포함할 수 있다. 하부 배선층(112)은 예를 들어, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴을 포함할 수 있다. 신호(S) 패턴은 각종 신호, 예를 들면, 데이터 신호 등이 송/수신되는 경로를 제공할 수 있다. 하부 배선층(112)은 복수의 절연층(111)들 상에 각각 배치되는 복수의 하부 배선층들(112)로 제공될 수 있다. 복수의 하부 배선층들(112)은, 배선 비아(113)를 통해 서로 전기적으로 연결될 수 있다. 하부 배선층(112)의 층수는 절연층(111)의 층수에 따라서 결정될 수 있으며, 도면에 도시된 것보다 많거나 적은 수의 층을 포함할 수 있다.
배선비아(113)는 하부 배선층(112)에 전기적으로 연결되며, 신호용 비아, 그라운드용 비아, 및 파워용 비아를 포함할 수 있다. 배선비아(113)는 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함하는 금속 물질을 포함할 수 있다. 배선비아(113)는 비아홀의 내부에 금속 물질이 충전된 필드(filled) 비아 또는 비아홀의 내벽을 따라 금속 물질이 형성된 컨포멀(conformal) 비아 형태를 가질 수 있다. 배선비아(113)는 하부 배선층(112)과 일체화된 형태일 수 있으나, 본 발명의 실시예들이 이에 한정되지는 않는다.
반도체 칩(120)은 실리콘(Si), 게르마늄(Ge), 또는 갈륨비소(GaAs)를 포함하며 다양한 종류의 집적회로가 형성될 수 있다. 집적회로는 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 어플리케이션 프로세서(AP), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서 칩일 수 있으나, 이에 한정되는 것은 아니며, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩이나, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM 및 플래시 메모리) 등의 메모리 칩일 수도 있다.
반도체 칩(120)은 접속 패드들(121)이 배치된 제1 면(S1), 및 제1 면(S1)의 반대에 위치되고 접착층(125)에 부착된 제2 면(S2)을 가질 수 있다. 반도체 칩(120)은 접착층(125)에 의해 상부 기판(130)에 부착된 상태로 하부 기판(110)에 실장될 수 있다. 반도체 칩(120)은 범프 구조물(122)을 통해 하부 배선층(112)에 연결될 수 있다.
범프 구조물(122)은 반도체 칩(120)의 아래에 배치되고, 접속 패드들(121)을 하부 배선층(112)에 전기적으로 연결할 수 있다. 범프 구조물(122)은 접속 패드들(121)에 접하는 제1 부분(122a) 및 제1 부분(122a)과 하부 배선층(112)을 연결하는 제2 부분(122b)을 포함할 수 있다. 예를 들어, 제1 부분(122a)은 금속 포스트 부분이고, 제2 부분(122b)은 저융점 금속을 포함하는 솔더 부분일 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라서, 범프 구조물(122)은 제2 부분(122b)만을 포함할 수도 있다. 저융점 금속은 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb) 또는 이들의 합금(예를 들어, Sn-Ag-Cu)을 포함할 수 있다.
접착층(125)은 캐비티(130CV)의 바닥면(BS)에 배치될 수 있다. 접착층(125)은 캐비티(130CV)의 바닥면(BS) 및 반도체 칩(120)의 제2 면(S2)에 직접 접촉될 수 있다. 접착층(125)은 열경화성 수지, 열가소성 수지, 또는 이들의 혼합 수지를 포함할 수 있다. 접착층(125)은 예를 들어, DAF(Die Attach Film), NCF(Non-Conductive Film) 등을 포함할 수 있다. 실시예에 따라서, 접착층(125)은 TIM(Thermal Interface Material)을 포함할 수 있다. 일 실시예에서, 접착층(125)은 소정의 두께(t)를 가질 수 있다. 접착층(125)의 두께(t)는 캐비티(130CV)의 높이(h)와 실질적으로 동일하거나 더 클 수 있다. 실시예에 따라서, 접착층(125)의 두께(t)는 캐비티(130CV)의 높이(h) 보다 작을 수도 있다(도 4의 실시예). 또한, 접착층(125)의 폭은 반도체 칩(120)의 폭과 실질적으로 동일하거나 더 클 수 있다. 캐비티(130CV) 내에서 접착층(125) 또는 반도체 칩(120)이 실장되는 영역(MR)은 바닥면(BS)의 면적보다 작을 수 있으나, 이에 한정되는 것은 아니다.
상부 기판(130)은 하부 기판(110) 및 반도체 칩(120) 상에 배치되어 반도체 패키지(100A)의 상부에 재배선 층을 제공하는 기판으로서, 패키지 온 패키지 구조에서 하부 패키지와 상부 패키지의 사이에 위치하는 인터포저 기판으로 언급될 수 있다. 상부 기판(130)은 절연층(131), 상부 배선층(132), 배선 비아(133), 및 보호층(134)을 포함할 수 있다. 절연층(131), 상부 배선층(132), 배선 비아(133), 및 보호층(134)은 상술한 하부 기판(110)의 절연층(111), 하부 배선층(112), 배선비아(113), 및 보호층(114)과 동일하거나 유사한 특징을 가지므로, 중복되는 설명은 생략한다.
상부 기판(130)은 하부 기판(110)을 향하는 바닥면(BS)을 갖는 캐비티(130CV)를 포함할 수 있다. 캐비티(130CV)는 상부 기판(130)의 하면(130LS)을 정의하는 보호층(134)에 형성될 수 있다. 예를 들어, 보호층(134)은 상부 배선층(132)의 적어도 일부를 덮고, 상부 기판(130)의 하면(130LS) 및 캐비티(130CV)의 측면(SS)과 바닥면(BS)을 정의할 수 있다. 캐비티(130CV)의 바닥면(BS)은 상부 기판(130)의 하면(130LS)보다 높은 레벨에 위치할 수 있다.
캐비티(130CV)의 높이(h)는 보호층(134)의 두께와 같거나 더 작을 수 있다. 실시예에 따라서, 캐비티(130CV)의 높이(h)는 보호층(134)의 두께보다 크고, 캐비티(130CV)의 바닥면(BS)은 절연층(131)에 의해 정의될 수도 있다. 캐비티(130CV)의 높이(h)는 캐비티(130CV)의 바닥면(BS)과 상부 기판(130)의 하면(130LS)의 단차의 높이(h)에 대응할 수 있다. 본 발명에 따르면, 상부 기판(130)의 하부에 캐비티(130CV)가 도입됨으로써, 반도체 칩(120)의 두께를 줄이지 않고, 접착층(125)의 두께를 충분히 확보할 수 있다. 그 결과 반도체 칩(120)은 접착층(125)에 안정적으로 지지 및 고정되고, 반도체 칩(120)의 활성면(이하, 제1 면(S1))과 하부 기판(110) 사이의 갭을 조절할 수 있다.
일 실시예에서, 바닥면(BS)에 수직한 방향(Z 방향)으로 접착층(125)의 두께(t)는 캐비티(130CV)의 높이(h)와 같거나 더 클 수 있다. 예를 들어, 접착층(125)의 두께(t)는 약 10㎛ 내지 약 100㎛, 약 30㎛ 내지 약 100㎛, 약 50㎛ 내지 약 100㎛, 약 50㎛ 내지 약 80㎛의 범위이고, 캐비티(130CV)의 높이(h)는 약 10㎛ 내지 약 50㎛, 약 10㎛ 내지 약 40㎛, 약 10㎛ 내지 약 30㎛, 약 20㎛ 내지 약 30㎛의 범위일 수 있다.
연결 구조체(140)는 하부 기판(110)과 상부 기판(130)의 사이에 배치되고, 하부 배선층(112) 및 상부 배선층(132)을 전기적으로 연결하는 수직 연결 경로를 제공할 수 있다. 연결 구조체(140)는 예를 들어, 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb)이나 이들을 포함하는 합금(예를 들어, Sn-Ag-Cu) 등의 저융점 금속으로 이루어진 구형 또는 볼 형상을 가질 수 있다.
봉합재(150)는 하부 기판(110)과 상부 기판(130)의 사이를 채우며, 반도체 칩(120) 및 연결 구조체(140) 각각의 적어도 일부를 봉합할 수 있다. 봉합재(150)는 예를 들어, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 무기필러 또는/및 유리섬유를 포함하는 프리프레그, ABF, FR-4, BT, EMC를 포함할 수 있다. 일 실시예에서, 봉합재(150)는 MUF(moled underfill) 방식으로 형성될 수 있으나, 이에 한정되는 것은 아니다.
연결 범프들(160)은 하부 기판(110)의 아래에 배치되고, 하부 배선층(112)에 전기적으로 연결될 수 있다. 연결 범프들(160)은 반도체 패키지(100A)를 외부 장치와 물리적 및/또는 전기적으로 연결할 수 있다. 연결 범프들(160)은 도전성 물질을 포함하며, 볼(ball), 핀(pin), 또는 리드(lead) 형태를 가질 수 있다. 예를 들어, 연결 범프들(160)은 솔더볼(solder ball)일 수 있다. 실시예에 따라서, 하부 기판(110)에는 LSC(Land-Side Capacitor), DSC(Die-Side Capacitor), 또는 임베디드 타입 커패시터와 같은 수동 소자들이 배치될 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지(100B)를 도시하는 단면도이다.
도 2를 참조하면, 일 실시예의 반도체 패키지(100B)는 접착층(125)의 폭(w1)이 반도체 칩(120)의 폭(w2)보다 큰 것을 제외하고, 도 1a 및 1b를 참조하여 설명한 것과 동일하거나 유사한 특징을 가질 수 있다. 예를 들어, 캐비티(130CV)의 바닥면(BS)에 평행한 방향(예, X 방향)으로 접착층(125)의 제1 폭(w1)은 반도체 칩(120)의 폭(w2)보다 클 수 있다. 일 실시예에서, 캐비티(130CV)는 바닥면(BS)을 둘러싸는 측면(SS)을 갖고, 접착층(125)은 캐비티(130CV)의 측면(SS)에 접촉될 수 있다. 실시예에 따라서, 접착층(125)은 상부 기판(130)의 하면(130LS)까지 연장되거나, 캐비티(130CV)의 측면(SS)과 접촉되지 않을 수 있다. 이와 같이, 접착층(125)의 폭(w1)은 특별히 제한되지 않지만, 봉합재(150)의 충진성을 고려하여 캐비티(130CV)의 측면(SS)에 접촉되도록 형성될 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지(100C)를 도시하는 단면도이다.
도 3을 참조하면, 일 실시예의 반도체 패키지(100C)는 접착층(125)이 반도체 칩(120)의 측면(120S)까지 연장된 것을 제외하고, 도 1a 내지 2를 참조하여 설명한 것과 동일하거나 유사한 특징을 가질 수 있다. 반도체 칩(120)은 제1 면(S1)과 제2 면(S2) 사이의 측면(120S)을 갖고, 접착층(125)은 반도체 칩(120)의 측면(120S)의 적어도 일부에 접촉될 수 있다. 접착층(125)은 반도체 칩(120)을 상부 기판(130)의 캐비티(130CV)에 부착하는 과정(도 9b 참조) 또는 범프 구조물(122)과 연결 구조체(140)를 형성하는 과정(도 9d 참조)에서 반도체 칩(120)의 측면(120S)까지 연장될 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지(100D)를 도시하는 단면도이다.
도 4를 참조하면, 일 실시예의 반도체 패키지(100D)는 접착층(125)의 두께(t)가 캐비티(130CV)의 높이(h)와 같거나 작은 것을 제외하고, 도 1a 내지 3을 참조하여 설명한 것과 동일하거나 유사한 특징을 가질 수 있다. 실시예에 따라서, 접착층(125)의 두께(t)가 줄어든 반면, 반도체 칩(120)의 두께가 증가될 수 있다. 반도체 칩(120)의 두께가 증가할수록 반도체 칩(120)의 열저항(Thermal Resistance, ℃/W) 특성이 개선될 수 있다. 이와 같이, 접착층(125)과 반도체 칩(120)의 두께를 조절하여 반도체 패키지(100D)의 전체 두께 및 반도체 칩(120)과 하부 기판(110) 사이의 갭을 조절할 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지(100E)를 도시하는 단면도이다.
도 5를 참조하면, 일 실시예의 반도체 패키지(100E)는 제1 보호층(134a) 및 제2 보호층(134b)을 포함하는 것을 제외하고, 도 1a 내지 4를 참조하여 설명한 것과 동일하거나 유사한 특징을 가질 수 있다. 상부 기판(130)의 하부에 배치된 보호층(134)은 상부 배선층(132)에 접하는 제1 보호층(134a) 및 제1 보호층(134a)의 아래에 배치되고 캐비티(130CV)의 측면(SS)을 제공하는 제2 보호층(134b)을 포함할 수 있다. 캐비티(130CV)의 높이(h)는 제2 보호층(134b)의 두께와 동일할 수 있다. 예를 들어, 캐비티(130CV)의 바닥면(BS)은 제1 보호층(134a)에 의해 정의되고, 캐비티(130CV)의 측면(SS)은 제2 보호층(134b)에 의해 정의될 수 있다. 실시예에 따라서, 캐비티(130CV)의 높이(h)는 제2 보호층(134b)의 두께보다 작거나 더 클 수도 있다. 이와 같이, 제2 보호층(134b)을 도입함으로써, 캐비티(130CV)의 높이(h)를 보다 쉽게 조절하고, 접착층(125)과 반도체 칩(120)의 두께를 충분히 확보할 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지(100F)를 도시하는 단면도이다.
도 6을 참조하면, 일 실시예의 반도체 패키지(100F)는 복수의 반도체 칩들(120A, 120B)을 포함하는 것을 제외하고, 도 1a 내지 5를 참조하여 설명한 것과 동일하거나 유사한 특징을 가질 수 있다. 반도체 패키지(100F)는 제1 반도체 칩(120A) 및 제2 반도체 칩(120B)을 포함할 수 있다. 제1 반도체 칩(120A) 및 제2 반도체 칩(120B)은 서로 다른 종류의 집적회로를 포함할 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 반도체 칩(120A)은 AP 칩을 포함하고, 제2 반도체 칩(120B)은 PMIC(Power Management IC) 칩을 포함할 수 있다.
반도체 패키지(100F)는 제1 접착층(125A), 제1 반도체 칩(120A), 제2 접착층(125B)(또는 '하부 접착층'), 및 제2 반도체 칩(120B)(또는 '하부 반도체 칩')을 포함할 수 있다. 제2 접착층(125B)은 제1 반도체 칩(120A)의 제1 면(S1)에 배치되고, 제1 접속 패드들(121)을 덮도록 형성될 수 있다. 제2 반도체 칩(120B)은 제2 접속 패드들(121)이 배치된 제3 면(S3) 및 하부 접착층(125B)에 부착된 제4 면(S4)을 가질 수 있다. 일 실시예에서, 제1 반도체 칩(120A)의 제1 접속 패드들(121)은 와이어 구조물(123)에 의해 상부 배선층(132)에 전기적으로 연결되고, 제2 반도체 칩(120B)의 제2 접속 패드들(121)은 범프 구조물(122)에 의해 하부 배선층(112)에 전기적으로 연결될 수 있다. 범프 구조물(122)은 제2 접속 패드들(121)에 접하는 제1 부분(122a) 및 제1 부분(122a)과 하부 배선층(112)을 연결하는 제2 부분(122b)을 포함할 수 있다. 제2 부분(122b)은 저융점 금속을 포함하는 솔더 부분일 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지(100G)를 도시하는 단면도이다.
도 7을 참조하면, 일 실시예의 반도체 패키지(100G)는 일 실시예의 반도체 패키지(100G)는 관통 비아(TSV)를 통해 연결된 복수의 반도체 칩들(120A, 120B)을 포함하는 것을 제외하고, 도 1a 내지 6을 참조하여 설명한 것과 동일하거나 유사한 특징을 가질 수 있다. 반도체 패키지(100G)는 제1 반도체 칩(120A) 및 제2 반도체 칩(120B)을 포함할 수 있다. 제1 반도체 칩(120A) 및 제2 반도체 칩(120B)은 서로 다른 종류의 집적회로를 포함할 수 있으나, 이에 한정되는 것은 아니다.
반도체 패키지(100G)는 접착층(125), 제1 반도체 칩(120A), 및 제2 반도체 칩(120B)(또는 '하부 반도체 칩')을 포함할 수 있다. 제2 반도체 칩(120B)은 제2 접속 패드들(121) 및 관통 비아들(TSV)을 포함할 수 있다. 일 실시예에서, 제1 반도체 칩(120A)의 제1 접속 패드들(121)은 제2 반도체 칩(120B)의 관통 비아들(TSV)을 통해 제1 반도체 칩(120A) 및 하부 기판(110)에 전기적으로 연결될 수 있다. 제2 반도체 칩(120B)의 제2 접속 패드들(121)은 범프 구조물(122)에 의해 하부 배선층(112)에 전기적으로 연결될 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지(1000)를 도시하는 단면도이다.
도 8을 참조하면, 일 실시예의 반도체 패키지(1000)는 제1 패키지(100) 및 제2 패키지(200)를 포함할 수 있다. 제1 패키지(100)는, 도 1a에 도시된 반도체 패키지(100A)와 동일하게 도시되었으나, 도 1a 내지 7을 참조하여 설명한 반도체 패키지들(100A, 100B, 100C, 100D, 100E, 100F, 100G)과 동일하거나 유사한 특징을 가지는 것으로 이해될 수 있다.
제2 패키지(200)는 배선 기판(210), 반도체 칩(220), 및 몰딩층(230)을 포함할 수 있다. 배선 기판(210)은 하면과 상면에 각각 하부 패드(211) 및 상부 패드(212)를 포함할 수 있다. 또한, 배선 기판(210)은 하부 패드(211) 및 상부 패드(212)를 전기적으로 연결하는 배선 회로(213)를 포함할 수 있다.
반도체 칩(220)은 배선 기판(210) 상에 와이어본딩 또는 플립칩 본딩 방식으로 실장될 수 있다. 예를 들어, 복수의 반도체 칩들(220)은 배선 기판(210)에 수직 방향으로 적층되고, 본딩 와이어(WB)에 의해 배선 기판(210)의 상부 패드(212)에 전기적으로 연결될 수 있다. 일 예에서, 제2 패키지(200)의 반도체 칩(220)은 메모리 칩을 포함하고, 제1 패키지(100)의 반도체 칩(120)은 AP칩을 포함할 수 있다.
몰딩층(230) 제1 패키지(100)의 봉합재(150)와 동일하거나 유사한 재료를 포함할 수 있다. 제2 패키지(200)는 금속 범프(260)에 의해서 제1 패키지(100)와 물리적 및 전기적으로 연결될 수 있다. 금속 범프(260)는 배선 기판(210)의 하부 패드(211)를 통하여 재배선 회로(213)와 전기적으로 연결될 수 있다. 금속 범프(260)는 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금을 포함할 수 있다.
도 9a 내지 9e는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 과정을 개략적으로 도시하는 단면도들이다. 도 9a 내지 9e에서, 설명의 편의를 위해서 하부 기판(110) 및 상부 기판(130)은 유닛 단위로 도시되었으나, 후술하는 제조 과정은 복수의 유닛 기판들을 포함하는 스트립 기판, 블록 기판 등의 단위로 수행될 수 있다.
도 9a를 참조하면, 절연층(131), 상부 배선층(132), 배선 비아(133), 및 보호층(134)을 포함하는 상부 기판(130)을 준비할 수 있다. 상부 기판(130)은 보호층(134)의 일면에 형성된 캐비티(130CV)를 포함할 수 있다. 캐비티(130CV)는 보호층(134)을 패터닝하여 형성될 수 있다. 보호층(134)은 솔더 레지스트 잉크(예를 들어, PSR 잉크)를 도포하고 노광 공정 및 현상 공정을 수행하여 패터닝될 수 있다. 상부 기판(130)은 보호층(134)에 의해 제공되는 하면130(LS)을 가질 수 있다.
도 9b를 참조하면, 상부 기판(130)의 하부에 접착층(125) 및 반도체 칩(120)을 부착할 수 있다. 접착층(125)은 캐비티(130CV)의 높이보다 두꺼울 수 있으나, 이에 한정되는 것은 아니다. 반도체 칩(120)은 제2 면(S2)이 접착층(125)에 접하도록 접착층(125) 상에 배치될 수 있다. 반도체 칩(120)의 접속 패드들(121) 상에는 필라 부분(122a) 및 솔더 부분(122b')을 갖는 예비 범프 구조물이 배치될 수 있다. 예를 들어, 솔더 부분(122b')은 솔더볼일 수 있다.
또한, 상부 기판(130)의 하부에 제1 예비 연결 구조체(140p1)가 배치될 수 있다. 제1 예비 연결 구조체(140p1)는 예를 들어, 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb)이나 이들을 포함하는 합금(예를 들어, Sn-Ag-Cu) 등의 저융점 금속으로 이루어진 구형 또는 볼 형상을 가질 수 있다.
도 9c를 참조하면, 제2 예비 연결 구조체(140p2)가 배치된 하부 기판(110)을 준비할 수 있다. 하부 기판(110)은 절연층(111), 하부 배선층(112), 배선 비아(113), 및 보호층(114)을 포함할 수 있다. 보호층(114)은 하부 배선층(112)의 제1 패드(112P1) 제2 패드(112P2)를 노출시키는 개구부들을 가질 수 있다. 제2 예비 연결 구조체(140p2)는 하부 배선층(112)의 제2 패드(112P2)에 연결되며, 제1 예비 연결 구조체(140p1)와 유사하게 저융점 금속으로 이루어진 구형 또는 볼 형상을 가질 수 있다.
상부 기판(130)은 제1 예비 연결 구조체(140p1) 및 예비 범프 구조물들이 각각 하부 기판(110)의 제2 예비 연결 구조체(140p2) 및 제1 패드들(112P1)과 수직 방향(Z축 방향)으로 중첩되도록 하부 기판(110) 상에 정렬될 수 있다. 제1 예비 연결 구조체(140p1) 및 제2 예비 연결 구조체(140p2)의 표면에는 플럭스 층(미도시)이 코팅될 수 있다.
도 9d를 참조하면, 열압축 본딩(thermal compression bonding) 공정을 수행하여, 연결 구조체(140) 및 범프 구조물들(122)을 형성할 수 있다. 연결 구조체(140)는 제1 예비 연결 구조체(140p1)와 제2 예비 연결 구조체(140p2)가 용융 및 융합되어 형성될 수 있다. 범프 구조물들(122)의 솔더 부분(122b)은 예비 솔더 부분(122b')이 용융되어 형성될 수 있다.
이와 같이, 반도체 칩(120)을 실장하기 위한 열 처리 공정(예를 들어, 리플로우 공정)과 상부 기판(130)과 하부 기판(110)의 결합을 위한 열 처리 공정(예를 들어, 열압착 공정)이 동시에 진행됨으로써, 범프 구조물들(122) 및/또는 연결 구조체(140)의 형성 과정에서 발생하는 비젖음(non-wet), 크랙 등의 불량을 방지할 수 있다. 이후, 하부 기판(110)과 상부 기판(130) 사이의 잔여 공간(SP)으로 세척액(예를 들어, 정제수)을 투입하여 플럭스 잔여물(미도시)을 제거할 수 있다.
도 9e를 참조하면, 하부 기판(110)과 상부 기판(130) 사이의 잔여 공간(SP)에 봉합 물질(150p)을 충진할 수 있다. 봉합 물질(150p)은 상부 기판(130)의 캐비티(130CV) 내부를 채우도록 형성될 수 있다. 이후, 하부 기판(110)의 아래에 연결 범프들을 형성하고, 스트립 기판을 유닛 패키지 단위로 절단하여 반도체 패키지가 완성될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (10)

  1. 하부 배선층을 포함하는 하부 기판;
    상기 하부 기판 상에 배치되고, 상기 하부 기판을 향하는 바닥면을 갖는 캐비티, 및 상부 배선층을 포함하는 상부 기판;
    상기 캐비티의 상기 바닥면에 배치된 접착층;
    상기 하부 배선층에 전기적으로 연결된 접속 패드들이 배치된 제1 면, 및 상기 제1 면의 반대에 위치되고 상기 접착층에 부착된 제2 면을 갖는 반도체 칩;
    상기 하부 기판과 상기 상부 기판의 사이에 배치되고, 상기 하부 배선층 및 상기 상부 배선층을 전기적으로 연결하는 연결 구조체;
    상기 반도체 칩과 상기 하부 기판의 사이를 채우고, 상기 반도체 칩 및 상기 연결 구조체 각각의 적어도 일부를 봉합하는 봉합재; 및
    상기 하부 기판의 아래에 배치되고, 상기 하부 배선층에 전기적으로 연결된 연결 범프들을 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 접착층은 상기 캐비티의 상기 바닥면 및 상기 반도체 칩의 상기 제2 면에 직접 접촉되는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 상부 기판은 상기 캐비티의 상기 바닥면과 단차를 갖는 하면을 갖고,
    상기 바닥면에 수직한 방향으로 상기 접착층의 두께는 상기 단차의 높이와 같거나 더 큰 반도체 패키지.
  4. 제1 항에 있어서,
    상기 바닥면에 평행한 방향으로 상기 접착층의 제1 폭은 상기 반도체 칩의 제2 폭과 같거나 더 큰 반도체 패키지.
  5. 제1 항에 있어서,
    상기 캐비티는 상기 바닥면을 둘러싸는 측면을 갖고,
    상기 접착층은 상기 캐비티의 상기 측면에 접촉되는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 반도체 칩은 상기 제1 면과 상기 제2 면 사이의 측면을 갖고,
    상기 접착층은 상기 반도체 칩의 상기 측면의 적어도 일부에 접촉되는 반도체 패키지.
  7. 하부 배선층을 포함하는 하부 기판;
    상기 하부 기판 상에 배치되고, 상부 배선층, 및 상기 상부 배선층의 적어도 일부를 덮고, 상기 하부 기판을 향하는 캐비티를 갖는 보호층을 포함하는 상부 기판;
    상기 상부 기판의 상기 캐비티 내에 부착된 접착층;
    제1 접속 패드들이 배치된 제1 면, 및 상기 제1 면의 반대에 위치되고 상기 접착층에 부착된 제2 면을 갖는 반도체 칩; 및
    상기 하부 기판과 상기 상부 기판의 사이에 배치되고, 상기 하부 배선층 및 상기 상부 배선층을 전기적으로 연결하는 연결 구조체를 포함하는 반도체 패키지.
  8. 제7 항에 있어서,
    상기 캐비티의 높이는 상기 보호층의 두께와 같거나 더 작은 반도체 패키지.
  9. 제7 항에 있어서,
    상기 보호층은 상기 상부 배선층에 접하는 제1 보호층, 및 상기 제1 보호층의 아래에 배치되고 상기 캐비티의 측면을 제공하는 제2 보호층을 포함하는 반도체 패키지.
  10. 하부 배선층을 포함하는 하부 기판;
    상기 하부 기판 상에 배치되고, 상기 하부 기판을 향하는 바닥면을 갖는 캐비티, 및 상부 배선층을 포함하는 상부 기판;
    상기 캐비티의 상기 바닥면에 배치된 접착층;
    접속 패드들이 배치된 제1 면, 및 상기 제1 면의 반대에 위치되고 상기 접착층에 부착된 제2 면을 갖는 반도체 칩;
    상기 반도체 칩의 아래에 배치되고, 상기 접속 패드들을 상기 하부 배선층에 전기적으로 연결하는 범프 구조물; 및
    상기 하부 기판과 상기 상부 기판의 사이에 배치되고, 상기 하부 배선층 및 상기 상부 배선층을 전기적으로 연결하는 연결 구조체를 포함하고,
    상기 범프 구조물 및 상기 연결 구조체는 저융점 금속을 포함하는 반도체 패키지.
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