TW202117949A - 半導體封裝 - Google Patents

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TW202117949A
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TW
Taiwan
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heat dissipation
layer
wiring layer
pattern
interconnect structure
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TW109132076A
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English (en)
Inventor
姜明杉
朴庸鎭
高永燦
Original Assignee
南韓商三星電子股份有限公司
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Abstract

一種半導體封裝包括：內連線結構，具有第一表面及與第一表面相對的第二表面，且包括重佈線圖案及垂直連接導體；第一半導體晶片，設置於內連線結構的第一表面上且具有面對第一表面的主動面；第二半導體晶片，設置於內連線結構的第一表面上且具有面對第一表面的非主動面；第一包封體，包封第一半導體晶片及第二半導體晶片；背側配線層，設置於第一包封體上；配線結構，將重佈線圖案連接至背側配線層；散熱構件，設置於第二表面上且連接至垂直連接導體。

Description

半導體封裝
本發明概念的示例性實施例是有關於半導體封裝。
近來，對要求複雜性及多功能性的系統封裝（system in package，SiP）半導體封裝的興趣已增加。當對多個被動組件與半導體組件一起進行表面安裝時，在減小組件之間的間隙方面可能存在限制，且可能難以散發由半導體晶片產生的熱量。
本發明概念的示例性實施例提供一種具有減小的大小且具有改善的散熱效能的半導體封裝。
根據本發明概念的示例性實施例，一種半導體封裝包括：內連線結構，具有第一表面、與所述第一表面相對的第二表面、重佈線圖案及垂直連接導體。第一半導體晶片位於所述內連線結構的所述第一表面上，且包括第一主動面、位於所述第一主動面上且連接至所述重佈線圖案的第一連接墊、以及與所述第一主動面相對的第一非主動面，其中所述第一主動面面對所述第一表面。第二半導體晶片位於所述內連線結構的所述第一表面上，且包括第二主動面、位於所述第二主動面上的第二連接墊及與所述第二非主動面相對的第二非主動面，其中所述第二非主動面面對所述第一表面且連接至所述垂直連接導體。第一包封體位於所述內連線結構的所述第一表面上且至少部分地包封所述第一半導體晶片及所述第二半導體晶片。背側配線層位於所述第一包封體上且連接至所述第二連接墊。配線結構位於所述內連線結構的所述第一表面上且將所述重佈線圖案電性連接至所述背側配線層。散熱構件位於所述內連線結構的所述第二表面上且連接至所述垂直連接導體。第二包封體位於所述內連線結構的所述第二表面上且至少部分地包封所述散熱構件。
根據本發明概念的示例性實施例，一種半導體封裝包括：內連線結構，具有第一表面、與所述第一表面相對的第二表面、及重佈線層。第一半導體晶片包括第一主動面、位於所述第一主動面上的第一連接墊、及與所述第一主動面相對的第一非主動面，其中所述第一主動面面對所述第一表面。第二半導體晶片包括第二主動面、位於所述第二主動面上的第二連接墊、及與所述第二主動面相對的第二非主動面，其中所述第二非主動面面對所述第一表面。第一包封體位於所述內連線結構的所述第一表面上且至少部分地包封所述第一半導體晶片及所述第二半導體晶片。被動組件位於所述內連線結構的所述第二表面上。散熱構件位於所述內連線結構的所述第二表面上。第二包封體位於所述內連線結構的所述第二表面上且至少部分地包封所述被動組件及所述散熱構件。外部屏蔽層位於所述第二包封體、所述內連線結構、及所述第一包封體中的每一者的外表面的至少一部分上。所述重佈線圖案包括重佈線圖案及散熱圖案，所述重佈線圖案將所述被動組件連接至所述第一連接墊，所述散熱圖案將所述散熱構件連接至所述第二非主動面。所述被動組件的上表面與所述外部屏蔽層間隔開，且所述散熱構件的上表面接觸所述外部屏蔽層。
根據本發明概念的示例性實施例，一種半導體封裝包括：內連線結構，具有第一表面及與所述第一表面相對的第二表面。所述內連線結構更包括在實體上彼此間隔開的重佈線圖案與散熱圖案。框架位於所述內連線結構的所述第一表面上，且包括第一貫穿孔、第二貫穿孔及連接至所述重佈線圖案的配線層。第一半導體晶片位於所述第一貫穿孔中，且包括第一主動面、位於所述第一主動面上且連接至所述重佈線圖案的第一連接墊、及與所述第一主動面相對的第一非主動面，其中所述第一主動面面對所述第一表面。第二半導體晶片位於所述第二貫穿孔中，且包括第二主動面、位於所述第二主動面上且電性連接至所述第一連接墊的第二連接墊、及連接至所述散熱圖案且與所述第二主動面相對的第二非主動面，其中所述第二非主動面面對所述第一表面。第一包封體位於所述內連線結構的所述第一表面上，且包封所述框架、所述第一半導體晶片、及所述第二半導體晶片中的每一者的至少一部分。背側配線層位於所述第一包封體上且連接至所述配線層或所述第二連接墊中的至少一者。被動組件位於所述內連線結構的所述第二表面上且連接至所述重佈線圖案。散熱構件位於所述內連線結構的所述第二表面上且連接至所述散熱圖案。第二包封體位於所述內連線結構的所述第二表面上且包封所述被動組件及所述散熱構件中的每一者的至少一部分。外部屏蔽層位於所述第二包封體、所述內連線結構、所述框架、及所述第一包封體中的每一者的外表面的至少一部分上，且接觸所述散熱構件的上表面。鈍化層位於所述第一包封體上且包括開口，所述開口暴露出所述背側配線層的至少一部分。電性連接件金屬位於所述鈍化層上且連接至所述背側配線層的被所述開口暴露出的所述至少一部分。
在下文中，將如下般參照附圖闡述本發明概念的實施例。
圖1是示出根據示例性實施例的半導體封裝100A的剖視圖。圖2A及圖2B是沿圖1中的線I-I’示出圖1中所示的半導體封裝的剖視平面圖。
參照圖1、圖2A及圖2B，半導體封裝100A可包括框架110、第一半導體晶片121、第二半導體晶片122、散熱構件127、第一包封體131、背側配線層132、第二包封體135及內連線結構140。在本文中使用第一、第二等用語來區分一個元件與另一元件。半導體封裝100A可更包括被動組件125、鈍化層150、電性連接件金屬160及外部屏蔽層170。
框架110可包括絕緣層111a及111b以及配線結構112a、112b、112c、113a及113b，且可包括其中設置有第一半導體晶片121的第一貫穿孔110H1及其中設置有第二半導體晶片122的第二貫穿孔110H2。配線結構112a、112b、112c、113a及113b可包括配線層112a、112b及112c以及配線通孔113a及113b。框架110可更包括與配線層112a、112b及112c在實體上間隔開且接觸外部屏蔽層170的接地配線層112G。
框架110可端視框架110的材料來改善半導體封裝100A的剛度，且可確保或以其他方式提供第一包封體131的厚度的均勻性。框架110可設置於內連線結構140的第一表面S1上，且框架110的至少一部分可被第一包封體131密封。
第一貫穿孔110H1及第二貫穿孔110H2可穿透框架110，且第一半導體晶片121及第二半導體晶片122可分別設置於第一貫穿孔110H1及第二貫穿孔110H2中。第一貫穿孔110H1及第二貫穿孔110H2中的每一者的壁可與半導體晶片121及122間隔開特定距離。半導體晶片121及122可被貫穿孔110H1及110H2的壁環繞。然而，示例性實施例並非僅限於此。在一些實施例中，可不提供框架110。舉例而言，當不提供框架110時，配線結構112P（在圖21中）（導電柱）可穿透第一包封體131且可電性連接至背側配線層132及內連線結構140的重佈線層142。
絕緣層111a及111b可包含絕緣材料。舉例而言，可使用熱固性樹脂（例如，環氧樹脂）、熱塑性樹脂（例如，聚醯亞胺樹脂）、其中熱固性樹脂或熱塑性樹脂浸入芯體材料（例如無機填料及/或玻璃纖維（或玻璃布或玻璃纖維布））中的絕緣材料（例如預浸體、味之素構成膜（Ajinomoto build-up film，ABF）、FR-4、雙馬來醯亞胺三嗪（bismaleimide triazine，BT）等）作為絕緣材料。
配線層112a、112b及112c可對第一半導體晶片121及第二半導體晶片122的連接墊121P及122P進行重佈線，且可為連接框架110的上部部分與下部部分的配線通孔113a及113b提供墊圖案（pad pattern）。可使用例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等金屬材料作為配線層112a、112b及112c的材料。配線層112a、112b及112c可包括設置於不同水平高度上的多個配線層112a、112b及112c，且所述多個配線通孔113a及113b可端視各個層的設計來執行各種功能。舉例而言，所述多個配線層112a、112b及112c可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。訊號（S）圖案可包括或者可被配置成傳導除由接地（GND）圖案、電源（PWR）圖案等傳導的訊號之外的各種訊號。舉例而言，訊號（S）圖案可被配置成傳導資料訊號等。
配線通孔113a及113b可將設置於不同水平高度上的配線層112a、112b及112c電性連接至彼此且可在框架110中形成電性路徑。配線通孔113a及113b可包含導電材料。舉例而言，配線通孔113a及113b中的每一者可被配置成完全被金屬材料填充的填充通孔，或者可被配置成其中沿通孔孔洞的壁形成有金屬材料的共形通孔。配線通孔113a及113b中的每一者的側表面可具有錐形形狀，且可應用眾所悉知的形狀（例如沙漏形狀、圓柱形狀等）作為側表面的形狀。配線通孔113a及113b可與配線層112a、112b及112c整合於一起（例如，藉由相同的製程形成及/或界定單一結構），但示例性實施例並非僅限於此。
舉例而言，示例性實施例中的框架110可包括：第一絕緣層111a，設置於內連線結構140的第一表面S1上；第一配線層112a，埋置於第一絕緣層111a中且具有與內連線結構140的第一表面S1接觸的至少一個部分；第二配線層112b，設置於與第一絕緣層111a的其中埋置有第一配線層112a的區相對的區上；第二絕緣層111b，設置於與第一絕緣層111a的其中埋置有第一配線層112a的區相對的區上且覆蓋第二配線層112b的至少一部分；第三配線層112c，設置於與第二絕緣層111b的其中埋置有第二配線層112b的區相對的區上；第一配線通孔113a，穿透第一絕緣層111a且將第一配線層112a與第二配線層112b電性連接至彼此；以及第二配線通孔113b，穿透第二絕緣層111b且將第二配線層112b與第三配線層112c電性連接至彼此。接地配線層112G可與第一配線層112a、第二配線層112b及第三配線層112c間隔開且可設置於框架110的外部區中，並且可與覆蓋框架110的表面的外部屏蔽層170接觸。
第一半導體晶片121可具有上面設置有第一連接墊121P的第一主動面A1及與第一主動面A1相對的第一非主動面I1，且第一主動面A1可被配置成與內連線結構140的第一表面S1相對或面對內連線結構140的第一表面S1。第一連接墊121P可連接至內連線結構140的重佈線圖案142P。
第二半導體晶片122可具有上面設置有第二連接墊122P的第二主動面A2以及與第二主動面A2相對的第二非主動面I2，且第二非主動面I2可被配置成與內連線結構140的第一表面S1相對或面對內連線結構140的第一表面S1。第二非主動面I2可連接至內連線結構140的垂直連接導體142HP及143HV。垂直連接導體142HP及143HV可包括散熱圖案142HP及散熱通孔143HV。
舉例而言，在示例性實施例中，第一半導體晶片121的第一主動面A1可被配置成與內連線結構140的第一表面S1相對或面對內連線結構140的第一表面S1，且第二半導體晶片122的第二非主動面I2被配置成與內連線結構140的第一表面S1相對或面對內連線結構140的第一表面S1。因此，設置於第一半導體晶片121的第一主動面A1上的第一連接墊121P可連接至重佈線圖案142P，且第二半導體晶片122的第二非主動面I2可連接至垂直連接導體142HP及143HV。由於第一連接墊121P連接至內連線結構140的重佈線圖案142P，因此可減少第一連接墊121P與被動組件125之間的連接路徑，且可減少被動組件125的安裝面積。當第二非主動面I2連接至垂直連接導體142HP及143HV時，可有效地散發由第二半導體晶片122產生的熱量。因此，第二半導體晶片122可被配置成散發更大量的熱量的邏輯晶片。舉例而言，第一半導體晶片121可被配置成電源管理積體電路（power management integrated circuit，PMIC），且第二半導體晶片122可被配置成射頻積體電路（radio-frequency integrated circuit，RFIC）。
第一半導體晶片121及第二半導體晶片122中的每一者可被配置成其中未形成凸塊或配線層的裸露狀態下的積體電路（integrated circuit，IC）。然而，示例性實施例並非僅限於此，且在一些實施例中，第一半導體晶片121及第二半導體晶片122可被配置成封裝型積體電路。可基於主動晶圓形成積體電路。在此種情形中，可使用矽（Si）、鍺（Ge）、砷化鎵（GaAs）等作為半導體晶片的本體的基礎材料。本體中可能形成各種電路。連接墊121P及122P被配置成將半導體晶片電性連接至其他組件，且可使用例如鋁（Al）等導電材料作為連接墊121P及122P的材料。積體電路可由例如以下處理器晶片實施：中央處理單元（central processing unit，CPU）、圖形處理器（graphic processor，GPU）、場域可程式閘陣列（field programmable gate array，FPGA）、應用處理器（application processor，AP）、數位訊號處理器、密碼處理器、微處理器、微控制器等，但示例性實施例並非僅限於此。作為另一種選擇，積體電路可由以下晶片實施：邏輯晶片，例如專用IC（application-specific IC，ASIC）等；記憶體晶片，例如揮發性記憶體（例如，動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如，唯讀記憶體（read only memory，ROM）及快閃記憶體）等，但示例性實施例並非僅限於此。另外，積體電路可由上述處理器或晶片的組合實施。
被動組件125可設置於內連線結構140的第二表面S2上，且可連接至重佈線圖案142P。被動組件125亦可設置於其中被動組件125不在垂直方向上與第一半導體晶片121交疊的區中。被動組件125可藉由導電凸塊連接至重佈線圖案142P。被動組件125可由例如以下裝置實施：多層陶瓷電容器（multilayer ceramic capacitor，MLCC）、低電感晶片電容器（low inductance chip capacitor，LICC）、電感器（例如功率電感器）、珠（bead）等。被動組件125的數目並不限於任何特定數目，且可大於或小於圖中所示的實例。被動組件125可具有不同的高度及寬度（大小）。被動組件125中的每一者亦可具有與半導體晶片121及122中的每一者的厚度不同的厚度。與圖1、圖2A及圖2B中所示的實例不同，所述多個被動組件125可具有不同的寬度W2。
散熱構件127可設置於內連線結構140的第二表面S2上，且可連接至垂直連接導體142HP及143HV。散熱構件127可藉由導電凸塊連接至垂直連接導體142HP及143HV。散熱構件127可設置於其中散熱構件127在垂直方向上與第二半導體晶片122交疊的區中。散熱構件127可發散由第二半導體晶片122產生的熱量。散熱構件127可包含導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。散熱構件127可具有不同的高度及寬度（大小）。當散熱構件127的寬度W1類似於被動組件125的寬度W2時，散熱構件127可在安裝被動組件125的製程中一起安裝，進而可減少固定製程的時間。然而，示例性實施例並非僅限於此。與圖2A及圖2B中所示的實例不同，散熱構件127的寬度W1可不同於被動組件125的寬度W2。
另外，散熱構件127的高度T1可大於被動組件125的高度T2及T3。舉例而言，散熱構件127的高度可為300微米至900微米。因此，散熱構件127的上表面可與外部屏蔽層170接觸，且被動組件125的上表面可與外部屏蔽層170間隔開。散熱構件127的上表面可例如藉由研磨製程而被形成為與第二包封體135的上表面實質上共面。因此，散熱構件127的上表面可自第二包封體135的上表面被暴露出。
第一包封體131可覆蓋內連線結構140的第一表面S1，且可包封框架110、第一半導體晶片121及第二半導體晶片122中的每一者的至少一部分。第一包封體131可填充第一貫穿孔110H1及第二貫穿孔110H2中的每一者的至少一部分。舉例而言，第一包封體131可包含絕緣材料，例如熱固性樹脂（例如環氧樹脂）、熱塑性樹脂（例如聚醯亞胺）、或者藉由向上述樹脂添加例如無機填料等增強物而形成的樹脂，例如ABF、FR-4、BT等。另外，可使用模製材料（例如環氧模製化合物（epoxy molding compound，EMC）或感光性材料（例如PIE）。在一些實施例中，可使用其中絕緣樹脂（例如熱固性樹脂或熱塑性樹脂）浸入芯體材料（例如無機填料及/或玻璃纖維）中的材料。
背側配線層132可設置於第一包封體131上，且可連接至第二連接墊122P。背側配線層132可藉由穿透第一包封體131的背側通孔133連接至配線層112a、112b、112c或第二連接墊122P中的至少一者。背側配線層132及背側通孔133中的每一者可包含導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。背側配線層132可包括訊號圖案、用於訊號的通孔墊等。另外，背側配線層132可連接至接地圖案且可用作接地。
第二包封體135可覆蓋內連線結構140的第二表面S2，且可包封被動組件125及散熱構件127中的每一者的至少一部分。舉例而言，第二包封體135可包含絕緣材料，例如熱固性樹脂（例如環氧樹脂）、熱塑性樹脂（例如聚醯亞胺）、或者藉由向上述樹脂添加例如無機填料等增強物而形成的樹脂，例如ABF、FR-4、BT等。另外，可使用模製材料（例如EMC或感光性材料（例如PIE）。在一些實施例中，可使用其中絕緣樹脂（例如熱固性樹脂或熱塑性樹脂）浸入芯體材料（例如無機填料及/或玻璃纖維）中的材料。
內連線結構140可具有第一表面S1及與第一表面S1相對的第二表面S2，且可包括絕緣層141、重佈線層142及重佈線通孔層143。舉例而言，內連線結構140可包括：框架110；一或多個絕緣層141，設置於第一主動面A1及第二非主動面I2上；一或多個重佈線層142，分別設置於所述一或多個絕緣層141上；以及一或多個重佈線通孔層143，分別穿透所述一或多個絕緣層141，且將所述一或多個重佈線層142連接至框架110的配線層112a、第一主動面A1上的第一連接墊121P、或第二非主動面I2中的至少一者。圖1示出三個絕緣層141、三個重佈線層142及三個重佈線通孔層143，但示例性實施例並非僅限於此。內連線結構140可包括較圖中所示實例多或少的絕緣層、重佈線層及重佈線通孔層。
可使用絕緣材料作為絕緣層141的材料。可使用感光性絕緣材料PID作為絕緣材料，且在此種情形中，可藉由光通孔（photo-via）引入精密節距，使得可有效地對半導體晶片121及122中所包括的幾十個至幾百萬個連接墊121P及122P進行重佈線。
重佈線層142可對第一半導體晶片121的第一連接墊121P進行重佈線且可將第一連接墊121P電性連接至被動組件125。重佈線層142可包含導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。重佈線層142亦可端視設計而執行各種功能。舉例而言，重佈線層142可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。
重佈線通孔層143可對設置於不同水平高度上的重佈線層142進行電性連接，且可將第一半導體晶片121的第一連接墊121P電性連接至重佈線層142。當第一半導體晶片121被配置成裸露晶粒時，重佈線通孔層143可在實體上接觸第一連接墊121P。重佈線通孔層143可包含導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。重佈線通孔層143的通孔可被配置成完全被金屬材料填充的填充通孔，或者可被配置成其中沿通孔孔洞的壁形成有金屬材料的共形通孔。重佈線通孔層143的側表面可具有錐形形狀，且可使用各種眾所悉知的形狀，例如沙漏形狀、圓柱形狀等。重佈線通孔層143可與重佈線層142整合於一起，但示例性實施例並非僅限於此。
重佈線層142可包括重佈線圖案142P及散熱圖案142HP，且重佈線通孔層143可包括重佈線通孔143V及散熱通孔143HV（在示例性實施例中，散熱圖案142HP及散熱通孔143HV可被稱為垂直連接導體）。重佈線圖案142P與散熱圖案142HP可例如在與通孔143V、143HV的垂直延伸方向不同的側向方向上在實體上彼此間隔開。重佈線圖案142P可將被動組件125連接至第一連接墊121P，且散熱圖案142HP可將散熱構件127連接至第二非主動面I2。散熱通孔143HV可設置於散熱圖案142HP與第二非主動面I2之間，且可將散熱圖案142HP連接至第二非主動面I2。
散熱圖案142HP及散熱通孔143HV可包括設置於不同水平高度上的多個散熱圖案142HP及多個散熱通孔143HV。直接連接至散熱構件127的所述多個散熱圖案142HP中的最上散熱圖案142HP可自內連線結構140的第二表面S2突出。因此，可更容易安裝散熱構件127。所述多個散熱通孔143HV中的最下散熱圖案143HV可直接連接至第二非主動面I2且可將由第二半導體晶片122產生的熱量傳遞至散熱構件127。如本文中所使用，當一個元件「直接」位於另一元件上、「直接」連接或「直接」接觸另一元件時，則不存在中間元件。
散熱圖案142HP及散熱通孔143HV可包括設置於同一水平高度上且彼此間隔開的所述多個散熱圖案142HP及連接至所述多個散熱圖案142HP的所述多個散熱通孔143HV。所述多個散熱通孔143HV可與所述多個散熱圖案142HP中的對應的散熱圖案142HP整合於一起。所述多個散熱通孔143HV可增大與第二非主動面I2的接觸面積，進而可改善散熱效率。
重佈線圖案142P及重佈線通孔143V可包括設置於不同水平高度上的多個重佈線圖案142P及多個重佈線通孔143V。類似於所述多個散熱圖案142HP，所述多個重佈線圖案142P中的最上重佈線圖案142P可自內連線結構140的第二表面S2突出。因此，可更容易安裝被動組件125，且可充分確保被動組件125與第二表面S2之間填充有第二包封體135的空間。
鈍化層150可設置於第一包封體131上，且可具有用於暴露出背側配線層132的至少一部分的開口h（在圖9中）。鈍化層150可保護背側配線層132免受外部物理損壞及/或化學損壞。鈍化層150可包含絕緣樹脂及無機填料。舉例而言，鈍化層150可被配置成ABF，但示例性實施例並非僅限於此。鈍化層150可被配置成PIE或阻焊劑。
電性連接件金屬160可設置於鈍化層150上且可連接至被開口h（在圖9中）暴露出的背側配線層132。電性連接件金屬160可將半導體封裝100A在實體上及/或電性連接至外部實體。舉例而言，半導體封裝100A可藉由電性連接件金屬160安裝於電子裝置的基板上。舉例而言，電性連接件金屬160可由低熔點金屬（例如錫（Sn）或包含錫（Sn）的合金）形成。作為實例，電性連接件金屬160可由焊料形成，但示例性實施例並非僅限於此。電性連接件金屬160可被配置成接腳、球、引腳等。電性連接件金屬160可包括多個層或單個層。當電性連接件金屬160包括多個層時，電性連接件金屬160可包含銅支柱及焊料。當電性連接件金屬160包括單個層時，電性連接件金屬160可包含錫銀焊料或銅，但示例性實施例並非僅限於此。電性連接件金屬160的數目、電性連接件金屬160之間的間隙以及電性連接件金屬160的佈置形式可不限於任何特定實例，且可在示例性實施例中變化。舉例而言，根據半導體晶片的連接墊的數目，電性連接件金屬160的數目可為幾十至幾千個，或者可較前述實例中闡述的多或少。
電性連接件金屬160中的至少一者可設置於扇出區中。扇出區可指不與其中設置有第一半導體晶片121或第二半導體晶片122的區交疊的區。扇出型封裝與扇入型封裝相比可具有改善的可靠性、可實施多個輸入/輸出端子，且在扇出型封裝中可更容易地執行三維（three dimensional，3D）內連。另外，與球柵陣列（ball grid array，BGA）封裝、接腳柵陣列（land grid array，LGA）等相比，扇出型封裝的厚度可減小，且可具有成本競爭力。
儘管圖中未示出，但在電性連接件金屬160與背側配線層132之間可設置有凸塊下金屬化層。凸塊下金屬化層可改善電性連接件金屬160的連接可靠性及封裝100A的板級（board-level）可靠性。凸塊下金屬化層可連接至框架110的配線層112c。可藉由使用金屬進行的金屬化方法形成凸塊下金屬化層，但示例性實施例並非僅限於此。
外部屏蔽層170可覆蓋第二包封體135、內連線結構140及第一包封體131中的每一者的外表面的至少一部分。外部屏蔽層170可連接至框架110的接地配線層112G且可接收接地訊號，但示例性實施例並非僅限於此。舉例而言，外部屏蔽層170可在圖中未示出的區中連接至重佈線層142。外部屏蔽層170可包含金屬材料，且金屬材料可為銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。外部屏蔽層170可改善電磁干擾（electromagnetic interference，EMI）屏蔽功能。另外，外部屏蔽層170的至少一部分可與散熱構件127的上表面直接接觸。因此，可藉由外部屏蔽層170自半導體封裝100A向外散發由第二半導體晶片122產生的熱量。外部屏蔽層170可包括多個層。舉例而言，外部屏蔽層170可被配置成包含SUS及銅的雙層，或者可被配置成包括自第二包封體135的外表面開始依次堆疊的包含SUS、銅及SUS的三個層等。
圖3至圖14是示出製造圖1中所示的半導體封裝100A的方法的剖視圖。
參照圖3，可將包括第一貫穿孔110H1及第二貫穿孔110H2的框架110貼合至黏合膜10（例如，普通膠帶）。可藉由以下方法來製造框架110：藉由使用覆銅箔層壓板（copper clad laminate，CCL）進行的通常使用的鍍覆製程（例如半加成製程（semi additive process，SAP）或改良半加成製程（modified SAP，MSAP））形成第一配線層112a，藉由通常使用的層壓方法在第一配線層112a上層壓前驅物並執行固化製程的方法或者藉由使用通常使用的塗佈方法來塗佈前驅物材料並執行固化製程的方法來形成第一絕緣層111a；使用微影方法、機械鑽孔及/或雷射鑽孔來形成第一配線通孔孔洞；以及例如使用上述鍍覆製程形成第一配線通孔113a及第二配線層112b。可使用機械鑽孔及/或雷射鑽孔形成第一貫穿孔110H1及第二貫穿孔110H2。然而，示例性實施例並非僅限於此，且亦可藉由噴砂方法（sand-blast method）、使用電漿的乾式蝕刻方法等形成第一貫穿孔110H1及第二貫穿孔110H2。可例如使用上述鍍覆製程在框架110的周邊上形成與配線層112a、112b及112c在實體上間隔開的多個接地配線層112G。可藉由熱處理可固化黏合膠帶或紅外線可固化黏合膠帶來實施黏合膜10，可藉由熱處理來減弱熱處理可固化黏合膠帶的黏合力，藉由照射紅外線來減弱紅外線可固化黏合膠帶的黏合力。
參照圖4，可在第一貫穿孔110H1中設置第一半導體晶片121，且可在第二貫穿孔110H2中設置第二半導體晶片122。可將第一半導體晶片121定向成將第一主動面A1（上面設置有第一連接墊121P）貼合至黏合膜10，且可將第二半導體晶片122定向成將第二非主動面I2（與上面設置有第二連接墊122P的第二主動面A2相對）貼合至黏合膜10。可將第一半導體晶片121設置於黏合膜10上且可將第一半導體晶片121定向為面朝下，且可將第二半導體晶片122設置於黏合膜10上且可將第二半導體晶片122定向為面朝上。
參照圖5，可在黏合膜10上設置覆蓋框架110、第一半導體晶片121及第二半導體晶片122中的每一者的至少一部分的第一包封體131。第一包封體131可填充第一貫穿孔110H1及第二貫穿孔110H2中的空間。可藉由通常使用的方法形成第一包封體131。舉例而言，可藉由層壓前驅物並執行固化製程，或者藉由利用第一包封體131塗佈黏合膜10並執行固化製程來形成第一包封體131。在層壓製程中，可使用以下方法：執行熱壓製程（在熱壓製程中，在相對高的溫度下對前驅物加壓達特定時間週期，對前驅物減壓，並將前驅物冷卻至室溫）；執行冷壓製程以冷卻前驅物；以及分離工作工具。在塗佈製程中，可用使用擠壓施加油墨的絲網印刷方法，或者將油墨霧化並施加的噴塗印刷方法。
參照圖6，可在框架110、第一主動面A1及第二非主動面I2上依次形成絕緣層141、重佈線層142及重佈線通孔層143。重佈線層142可包括連接至第一連接墊121P的重佈線圖案142P及連接至第二非主動面I2的散熱圖案142HP，且重佈線通孔層143可包括連接至重佈線圖案142P的重佈線通孔143V及連接至散熱圖案142HP的散熱通孔143HV。可藉由分離圖5中所示的黏合膜10、將第一包封體131貼合於載體膜20上、以及將封裝顛倒設置（與圖5相比，封裝被顛倒設置）來形成絕緣層141等。舉例而言，可藉由層壓方法形成絕緣層141。可藉由通常使用的鍍覆製程形成重佈線層142及重佈線通孔層143。可在重佈線層142及重佈線通孔層143下方設置通常使用的晶種層（例如Ti/Cu層）。
參照圖7，可在內連線結構140上形成最上絕緣層141及最上重佈線層142。最上絕緣層141可包括與設置於較最上絕緣層141低的水平高度上的絕緣層141的材料不同的材料。舉例而言，最上絕緣層141可被配置成ABF，且設置於較低水平高度上的絕緣層141可被配置成PIE。最上重佈線層142可包括最上重佈線圖案142P及最上散熱圖案142HP。最上重佈線圖案142P及最上散熱圖案142HP可自內連線結構140的第二表面S2突出且可藉由通常使用的鍍覆製程形成。
參照圖8，可移除圖7中所示的載體膜20，且可在第一包封體131上形成穿透第一包封體131的背側通孔133及背側配線層132。可使用通常使用的鍍覆製程形成第一包封體131。可例如，藉由鍍覆製程在使用雷射鑽孔形成的背側通孔孔洞中形成背側通孔133。
參照圖9，可在第一包封體131及背側配線層132上形成鈍化層150。可藉由層壓前驅物並執行固化製程，或者藉由施加用於形成鈍化層150的材料並執行固化製程的方法來形成鈍化層150。可在鈍化層150上形成用於暴露出背側配線層132的一部分的開口h。舉例而言，可使用雷射鑽孔來形成開口h。可由ABF實施用於形成鈍化層150的材料。
參照圖10，可在重佈線圖案142P上安裝被動組件125，且可在散熱圖案142HP上安裝散熱構件127。可藉由導電凸塊B來對被動組件125及散熱構件127進行表面安裝技術（Surface Mount Technology，SMT）安裝。舉例而言，導電凸塊B可包含導電材料，例如銅（Cu）及焊料，但導電材料的實例並非僅限於此。舉例而言，導電凸塊B可被配置成接腳、球或引腳。散熱構件127的寬度可類似於被動組件125的寬度，且可藉由相同的製程安裝被動組件125及散熱構件127。
參照圖11，可在內連線結構140的第二表面S2上形成用於對被動組件125及散熱構件127進行密封的第二包封體135。可藉由與上述形成第一包封體131相同的方法形成第二包封體135。第二包封體135可包含與第一包封體131的材料相同的材料，但示例性實施例並非僅限於此。第一包封體131與第二包封體135可包含不同的材料。
參照圖12，可使用研磨製程將第二包封體135的上部部分平坦化。可將第二包封體135的上表面配置成與散熱構件127的上表面共面。研磨製程可包括機械及/或化學研磨製程。藉由研磨製程，可將散熱構件127的上表面配置成自第二包封體135的上表面突出。
參照圖13，可在鈍化層150的開口中形成電性連接件金屬160。電性連接件金屬160可包含導電材料，且可藉由通常使用的方法形成。可藉由回流來固定電性連接件金屬160。當如圖中所示未提供凸塊下金屬層時，可將電性連接件金屬160的一部分埋置於鈍化層150中以增強固定力，且可將另一部分配置成暴露在外。
參照圖14，可形成對第二包封體135的上表面及側表面、內連線結構140的側表面、框架110的側表面、第一包封體131的側表面及鈍化層150的側表面進行密封的外部屏蔽層170。舉例而言，可藉由濺鍍製程形成外部屏蔽層170。
圖15是示出根據示例性實施例的半導體封裝100B的剖視圖。
參照圖15，半導體封裝100B可包括設置於不同水平高度上的多個散熱圖案142HPa、142HPb及142HPc以及多個散熱通孔143HVa、143HVb及143HVc。半導體封裝100B可更包括設置於不同水平高度上的多個重佈線圖案142Pa、142Pb、142Pc以及多個重佈線通孔143Va、143Vb及143Vc。
所述多個散熱圖案142HPa、142HPb及142HPc中直接連接至散熱構件127的最上散熱圖案142HPc的厚度可大於設置於較最上散熱圖案142HPc低的水平高度上的其他散熱圖案142HPb及142HPa中的每一者的厚度。
所述多個散熱通孔143HVa、143HVb及143HVc中連接至最上散熱圖案142HPc的最上散熱通孔143HVc的寬度可大於設置於較最上散熱通孔143HVc低的水平高度上的其他散熱通孔143HVb及143HVa中的每一者的寬度。所述多個散熱通孔143HVa、143HVb及143HVc中的每一者的寬度可被配置成所述多個散熱通孔143HVa、143HVb及143HVc的每一者的側壁之間的最大距離或平均距離。
所述多個散熱通孔143HVa、143HVb及143HVc可分別與所述多個散熱圖案142HPa、142HPb及142HPc對應。所述多個散熱通孔143HVa、143HVb及143HVc可分別與對應的散熱圖案142HPa、142HPb及142HPc整合於一起。藉由增大最上散熱圖案142HPc及最上散熱通孔143HVc中的每一者的厚度及寬度，可改善散熱效率。
圖15中及圖1中具有相同參考編號的元件是類似的元件，且因此將不再提供其詳細說明。
圖16是示出根據示例性實施例的半導體封裝100C的剖視圖。
參照圖16，示例性實施例中的半導體封裝100C可包括設置於不同水平高度上的多個散熱圖案142HPa、142HPb及142HPc以及多個散熱通孔143HVa、143HVb及143HVc。半導體封裝100C可更包括設置於不同水平高度上的多個重佈線圖案142Pa、142Pb、142Pc以及多個重佈線通孔143Va、143Vb及143Vc。
所述多個散熱圖案142HPa、142HPb及142HPc中的最上散熱圖案142HPc的厚度可大於其他散熱圖案142HPb及142HPa中的每一者的厚度。所述多個散熱通孔143HVa、143HVb及143HVc中的最上散熱通孔143HVc的寬度可大於設置於較低水平高度上的其他散熱通孔143HVb及143HVa中的每一者的寬度。所述多個散熱通孔143HVa、143HVb及143HVc中的每一者的寬度可被配置成所述多個散熱通孔143HVa、143HVb及143HVc的每一者的側壁之間的最大距離或平均距離。
因此，與單個最上散熱圖案142HPc整合於一起的最上散熱通孔143HVc的數目可小於與設置於較單個最上散熱圖案142HPc低的水平高度上的散熱圖案142HPb或散熱圖案142HPa整合於一起的散熱通孔143HVb或散熱通孔143HVa的數目。舉例而言，當最上散熱通孔143HVc的數目是一個或兩個時，設置於較低水平高度上的散熱圖案142HPb或142HPa的數目可為三個或更多個。
圖16中以及圖1及圖15中具有相同參考編號的元件是類似的元件，且因此將不再提供其詳細說明。
圖17是示出根據示例性實施例的半導體封裝100D的剖視圖。
參照圖17，示例性實施例中的半導體封裝100D可包括設置於同一水平高度上的多個散熱圖案142HP，且可包括分別與所述多個散熱圖案142HP對應的多個散熱構件127。所述多個散熱構件127的至少一部分或子集可設置於其中所述多個散熱構件127不在垂直方向上與第二半導體晶片122交疊的區中。散熱圖案142HP及散熱構件127可設置於內連線結構140的第二表面S2中未設置被動組件125的區中，藉此附加地確保散熱路徑。
圖17中及圖1中具有相同參考編號的元件是類似的元件，且因此將不再提供其詳細說明。
圖18是示出根據示例性實施例的半導體封裝100E的剖視圖。
參照圖18，示例性實施例中的半導體封裝100E可更包括設置於第一貫穿孔110H1及第二貫穿孔110H2的至少一部分的側壁上的內部屏蔽層115。
內部屏蔽層115可被配置成環繞半導體晶片121及122。內部屏蔽層115可改善半導體晶片121及122的EMI屏蔽效果及散熱效果。內部屏蔽層115可包含導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。內部屏蔽層115可藉由鍍覆製程形成，且可包括晶種層及導體層。內部屏蔽層115可用作接地，且在此種情形中，內部屏蔽層115可藉由背側通孔133電性連接至在背側配線層132中包括或界定的接地圖案或接地平面。
圖18中及圖1中具有相同參考編號的元件是類似的元件，且因此將不再提供其詳細說明。
圖19是示出根據示例性實施例的半導體封裝100F的剖視圖。
參照圖19，在示例性實施例中的半導體封裝100F中，第一配線層112a可凹陷至第一絕緣層111a中，且第一絕緣層111a的上表面與第一配線層112a的上表面之間可具有台階部分s。因此，當形成第一包封體131時，可減少或防止第一包封體131的材料滲出至第一配線層112a的上表面。另外，第一配線層112a可凹陷至第一絕緣層111a中，使得第一配線層112a的上表面可設置於較半導體晶片121及122的連接墊121P及122P的上表面低的水平高度上。此外，最下重佈線圖案142P與第一配線層112a之間的距離可大於最下重佈線圖案142P與半導體晶片121及122的連接墊121P及122P之間的距離。
圖19中及圖1中具有相同參考編號的元件是類似的元件，且因此將不再提供其詳細說明。
圖20是示出根據示例性實施例的半導體封裝100G的剖視圖。
參照圖20，在示例性實施例中的半導體封裝100G中，框架110可包括：絕緣層111a；第一配線層112a，設置於絕緣層111a的上表面上；第二配線層112b，設置於絕緣層111a的與上面設置有第一配線層112a的表面相對的下表面上；以及第一配線通孔113a，將第一配線層112a電性連接至第二配線層112b。在一些實施例中，第二絕緣層或第三絕緣層可進一步設置於第一配線層112a及第二配線層112b上。內連線結構140的重佈線層142可藉由半導體製程被配置成精密節距，以減小重佈線層142的厚度，且框架110的第一配線層112a及第二配線層112b中的每一者可藉由基板製程而具有相對大或較大的大小。
圖20中及圖1中具有相同參考編號的元件是類似的元件，且因此將不再提供其詳細說明。
圖21是示出根據示例性實施例的半導體封裝100H的剖視圖。
參照圖21，在示例性實施例中的半導體封裝100H中，配線結構112P可被配置成導電柱。配線結構112P可設置於內連線結構140的第一表面S1上、可穿透第一包封體131的至少一部分、且可將重佈線圖案142P電性連接至背側配線層132。配線結構112P可形成穿過第一包封體131的電性路徑。導電柱可包含導電材料。導電柱可完全被導電材料填充，且可具有例如圓柱形狀或多邊形支柱形狀。導電柱的形狀並不限於任何特定實例，且可具有各種形狀。在圖21中，配線結構112P可藉由重佈線通孔143V及背側通孔133連接至重佈線圖案142P及背側配線層132。與圖21中所示的實例不同，當藉由平坦化製程自第一包封體131的下表面暴露出配線結構112P的下表面時，可直接將配線結構112P連接至背側配線層132，即不存在中間背側通孔133。
圖21中及圖1中具有相同參考編號的元件是類似的元件，且因此將不再提供其詳細說明。
圖22是示出其中半導體封裝安裝於天線基板上的狀態的剖視圖。
參照圖22，示例性實施例中闡述的半導體封裝100A及連接件CON可設置於天線基板ANT的一個表面上。由於多個被動組件125以及半導體晶片121及122可分別設置於內連線結構140的兩個表面S1及S2上，因此可減小半導體封裝100A在天線基板ANT上的安裝面積。另外，可藉由連接至第二半導體晶片122的第二非主動面I2的散熱構件127及連接至散熱構件127的外部屏蔽層170有效地散發來自封裝100A的熱量。當天線基板ANT設置於其中安裝有封裝100A的組中時，連接件CON可連接至同軸電纜、可撓性印刷電路板（flexible PCB，FPCB）等，且連接件CON可提供與所述組中所設置的其他元件的實體及/或電性連接路徑。
根據前述示例性實施例，藉由在內連線結構的一個表面上設置多個半導體晶片，且在連接結構的另一表面上設置散熱構件，可提供具有減小的大小及改善的散熱效能的半導體封裝。
儘管以上已示出及闡述了示例性實施例，但是對於熟習此項技術者而言將顯而易見的是，在不背離由所附申請專利範圍所界定的本發明概念的範圍的條件下，可進行潤飾及變化。
10:黏合膜 20:載體膜 100A:半導體封裝/封裝 100B、100C、100D、100E、100F、100G、100H:半導體封裝 110:框架 110H1:貫穿孔/第一貫穿孔 110H2:貫穿孔/第二貫穿孔 111a:絕緣層/第一絕緣層 111b:絕緣層/第二絕緣層 112a:配線結構/配線層/第一配線層 112b:配線結構/配線層/第二配線層 112c:配線結構/配線層/第三配線層 112G:接地配線層 112P:配線結構 113a:配線結構/配線通孔/第一配線通孔 113b:配線結構/配線通孔/第二配線通孔 115:內部屏蔽層 121:半導體晶片/第一半導體晶片 121P:連接墊/第一連接墊 122:半導體晶片/第二半導體晶片 122P:連接墊/第二連接墊 125:被動組件 127:散熱構件 131:第一包封體 132:背側配線層 133:背側通孔 135:第二包封體 140:內連線結構 141:絕緣層/最上絕緣層 142:重佈線層/最上重佈線層 142HP:垂直連接導體/散熱圖案/最上散熱圖案 142HPa、142HPb:散熱圖案 142HPc:最上散熱圖案/散熱圖案 142P:重佈線圖案/最上重佈線圖案/最下重佈線圖案 142Pa、142Pb、142Pc:重佈線圖案 143:重佈線通孔層 143HV:垂直連接導體/散熱通孔/通孔/最下散熱通孔 143HVa、143HVb:散熱通孔 143HVc:散熱通孔/最上散熱通孔 143V:重佈線通孔/通孔 143Va、143Vb、143Vc:重佈線通孔 150:鈍化層 160:電性連接件金屬 170:外部屏蔽層 A1:第一主動面 A2:第二主動面 ANT:天線基板 B:導電凸塊 CON:連接件 h:開口 I-I’:線 I1:第一非主動面 I2:第二非主動面 s:台階部分 S1:表面/第一表面 S2:表面/第二表面 S3:上表面 T1、T2、T3:高度 W1、W2:寬度
藉由結合附圖根據以下詳細說明，將更清晰地理解本發明概念的以上及其他態樣、特徵及優點，在附圖中： 圖1是示出根據本發明概念示例性實施例的半導體封裝的剖視圖。 圖2A及圖2B是沿圖1中的線I-I’示出圖1中所示的半導體封裝的剖視平面圖。 圖3至圖14是示出製造圖1中所示半導體封裝的方法的剖視圖。 圖15是示出根據本發明概念示例性實施例的半導體封裝的剖視圖。 圖16是示出根據本發明概念示例性實施例的半導體封裝的剖視圖。 圖17是示出根據本發明概念示例性實施例的半導體封裝的剖視圖。 圖18是示出根據本發明概念示例性實施例的半導體封裝的剖視圖。 圖19是示出根據本發明概念示例性實施例的半導體封裝的剖視圖。 圖20是示出根據本發明概念示例性實施例的半導體封裝的剖視圖。 圖21是示出根據本發明概念示例性實施例的半導體封裝的剖視圖。 圖22是示出其中圖1中所示的半導體封裝被安裝於天線基板上的狀態的剖視圖。
100A:半導體封裝/封裝
110:框架
110H1:貫穿孔/第一貫穿孔
110H2:貫穿孔/第二貫穿孔
111a:絕緣層/第一絕緣層
111b:絕緣層/第二絕緣層
112a:配線結構/配線層/第一配線層
112b:配線結構/配線層/第二配線層
112c:配線結構/配線層/第三配線層
112G:接地配線層
113a:配線結構/配線通孔/第一配線通孔
113b:配線結構/配線通孔/第二配線通孔
121:半導體晶片/第一半導體晶片
121P:連接墊/第一連接墊
122:半導體晶片/第二半導體晶片
122P:連接墊/第二連接墊
125:被動組件
127:散熱構件
131:第一包封體
132:背側配線層
133:背側通孔
135:第二包封體
140:內連線結構
141:絕緣層/最上絕緣層
142:重佈線層/最上重佈線層
142HP:垂直連接導體/散熱圖案/最上散熱圖案
142P:重佈線圖案/最上重佈線圖案/最下重佈線圖案
143:重佈線通孔層
143HV:垂直連接導體/散熱通孔/通孔/最下散熱通孔
143V:重佈線通孔/通孔
150:鈍化層
160:電性連接件金屬
170:外部屏蔽層
A1:第一主動面
A2:第二主動面
I-I’:線
I1:第一非主動面
I2:第二非主動面
S1:表面/第一表面
S2:表面/第二表面
T1、T2、T3:高度

Claims (20)

  1. 一種半導體封裝，包括： 內連線結構，包括第一表面、與所述第一表面相對的第二表面、重佈線圖案及垂直連接導體； 第一半導體晶片，位於所述內連線結構的所述第一表面上，所述第一半導體晶片包括第一主動面、位於所述第一主動面上且連接至所述重佈線圖案的第一連接墊、以及與所述第一主動面相對的第一非主動面，其中所述第一主動面面對所述第一表面； 第二半導體晶片，位於所述內連線結構的所述第一表面上，所述第二半導體晶片包括第二主動面、位於所述第二主動面上的第二連接墊及與所述第二主動面相對的第二非主動面，其中所述第二非主動面面對所述第一表面且連接至所述垂直連接導體； 第一包封體，位於所述內連線結構的所述第一表面上且至少部分地包封所述第一半導體晶片及所述第二半導體晶片； 背側配線層，位於所述第一包封體上且連接至所述第二連接墊； 配線結構，位於所述內連線結構的所述第一表面上且將所述重佈線圖案電性連接至所述背側配線層； 散熱構件，位於所述內連線結構的所述第二表面上且連接至所述垂直連接導體；以及 第二包封體，位於所述內連線結構的所述第二表面上且至少部分地包封所述散熱構件。
  2. 如請求項1所述的半導體封裝，其中所述散熱構件的至少一部分在垂直方向上與所述第二半導體晶片交疊。
  3. 如請求項1所述的半導體封裝，其中所述散熱構件的上表面被所述第二包封體的上表面暴露出。
  4. 如請求項1所述的半導體封裝，更包括： 被動組件，位於所述內連線結構的所述第二表面上且連接至所述重佈線圖案， 其中相對於所述第二表面而言，所述散熱構件的高度大於所述被動組件的高度。
  5. 如請求項1所述的半導體封裝，其中所述散熱構件的高度為300微米至900微米。
  6. 如請求項1所述的半導體封裝，其中所述垂直連接導體包括設置於不同水平高度上的多個散熱圖案以及連接至所述多個散熱圖案的多個散熱通孔。
  7. 如請求項6所述的半導體封裝，其中所述多個散熱圖案中的最上散熱圖案直接連接至所述散熱構件且自所述內連線結構的所述第二表面突出。
  8. 如請求項6所述的半導體封裝，其中所述多個散熱圖案中的直接連接至所述散熱構件的最上散熱圖案的厚度大於所述多個散熱圖案中的位於較所述最上散熱圖案低的至少一個水平高度上的其他散熱圖案中的每一者的厚度。
  9. 如請求項6所述的半導體封裝，其中所述多個散熱通孔中的連接至所述多個散熱圖案中的最上散熱圖案的最上散熱通孔的寬度大於所述多個散熱通孔中的位於較所述最上散熱通孔低的至少一個水平高度上的其他散熱通孔中的每一者的寬度。
  10. 如請求項6所述的半導體封裝，其中所述多個散熱通孔中的最下散熱通孔直接連接至所述第二非主動面。
  11. 如請求項1所述的半導體封裝， 其中所述垂直連接導體包括位於同一水平高度上的多個散熱圖案、以及連接至所述多個散熱圖案的多個散熱通孔，且 其中所述多個散熱通孔分別與所述多個散熱圖案中的對應的散熱圖案整合於一起。
  12. 如請求項1所述的半導體封裝，更包括： 外部屏蔽層，位於所述第二包封體、所述內連線結構、及所述第一包封體中的每一者的外表面的至少一部分上， 其中所述散熱構件的上表面接觸所述外部屏蔽層。
  13. 如請求項12所述的半導體封裝，其中所述配線結構包括配線層及接地配線層，所述配線層將所述重佈線圖案電性連接至所述背側配線層，所述接地配線層在實體上與所述配線層間隔開且接觸所述外部屏蔽層。
  14. 如請求項1所述的半導體封裝，更包括： 框架，位於所述內連線結構與所述背側配線層之間，所述框架包括絕緣層、所述配線結構、第一貫穿孔及第二貫穿孔，所述第一半導體晶片設置於所述第一貫穿孔中，所述第二半導體晶片設置於所述第二貫穿孔中， 其中所述配線結構包括將所述內連線結構的所述重佈線圖案電性連接至所述背側配線層的配線層及配線通孔。
  15. 如請求項14所述的半導體封裝，其中所述框架的所述絕緣層、所述配線層及所述配線通孔包括： 第一絕緣層，位於所述內連線結構的所述第一表面上； 第一配線層，位於所述第一絕緣層中且包括與所述內連線結構的所述第一表面接觸的至少一個部分； 第二配線層，位於與所述第一絕緣層的其中設置有所述第一配線層的第一區相對的第二區上； 第二絕緣層，位於與所述第一絕緣層的其中設置有所述第一配線層的所述第一區相對的所述第二區上且覆蓋所述第二配線層的至少一部分； 第三配線層，位於所述第二絕緣層的與所述第二絕緣層的其中設置有所述第二配線層的第三區相對的第四區上； 第一配線通孔，穿透所述第一絕緣層且將所述第一配線層與所述第二配線層電性連接至彼此；以及 第二配線通孔，穿透所述第二絕緣層且將所述第二配線層與所述第三配線層電性連接至彼此。
  16. 一種半導體封裝，包括： 內連線結構，包括第一表面、與所述第一表面相對的第二表面、及重佈線層； 第一半導體晶片，包括第一主動面、位於所述第一主動面上的第一連接墊、及與所述第一主動面相對的第一非主動面，其中所述第一主動面面對所述第一表面； 第二半導體晶片，包括第二主動面、位於所述第二主動面上的第二連接墊、及與所述第二主動面相對的第二非主動面，其中所述第二非主動面面對所述第一表面； 第一包封體，位於所述內連線結構的所述第一表面上且至少部分地包封所述第一半導體晶片及所述第二半導體晶片； 被動組件，位於所述內連線結構的所述第二表面上； 散熱構件，位於所述內連線結構的所述第二表面上； 第二包封體，位於所述內連線結構的所述第二表面上且至少部分地包封所述被動組件及所述散熱構件；以及 外部屏蔽層，位於所述第二包封體、所述內連線結構、及所述第一包封體中的每一者的外表面的至少一部分上， 其中所述重佈線層包括重佈線圖案及散熱圖案，所述重佈線圖案將所述被動組件連接至所述第一連接墊，所述散熱圖案將所述散熱構件連接至所述第二非主動面， 其中所述被動組件的上表面與所述外部屏蔽層間隔開，且 其中所述散熱構件的上表面接觸所述外部屏蔽層。
  17. 如請求項16所述的半導體封裝，其中所述散熱構件的所述上表面與所述第二包封體的上表面共面。
  18. 如請求項16所述的半導體封裝，更包括： 散熱通孔，將所述散熱圖案連接至所述第二非主動面。
  19. 如請求項16所述的半導體封裝， 其中所述散熱圖案包括位於同一水平高度上的多個散熱圖案， 其中所述散熱構件包括分別與所述多個散熱圖案對應的多個散熱構件，且 其中所述多個散熱構件的子集在垂直方向上不與所述第二半導體晶片交疊。
  20. 一種半導體封裝，包括： 內連線結構，包括第一表面及與所述第一表面相對的第二表面，所述內連線結構更包括彼此間隔開的重佈線圖案與散熱圖案； 框架，位於所述內連線結構的所述第一表面上，所述框架包括第一貫穿孔、第二貫穿孔及連接至所述重佈線圖案的配線層； 第一半導體晶片，位於所述第一貫穿孔中，所述第一半導體晶片包括第一主動面、位於所述第一主動面上且連接至所述重佈線圖案的第一連接墊、及與所述第一主動面相對的第一非主動面，其中所述第一主動面面對所述第一表面； 第二半導體晶片，位於所述第二貫穿孔中，所述第二半導體晶片包括第二主動面、位於所述第二主動面上且電性連接至所述第一連接墊的第二連接墊、及連接至所述散熱圖案且與所述第二主動面相對的第二非主動面，其中所述第二非主動面面對所述第一表面； 第一包封體，位於所述內連線結構的所述第一表面上，且包封所述框架、所述第一半導體晶片、及所述第二半導體晶片中的每一者的至少一部分； 背側配線層，位於所述第一包封體上且連接至所述配線層或所述第二連接墊中的至少一者； 被動組件，位於所述內連線結構的所述第二表面上且連接至所述重佈線圖案； 散熱構件，位於所述內連線結構的所述第二表面上且連接至所述散熱圖案； 第二包封體，位於所述內連線結構的所述第二表面上且包封所述被動組件及所述散熱構件中的每一者的至少一部分； 外部屏蔽層，位於所述第二包封體、所述內連線結構、所述框架、及所述第一包封體中的每一者的外表面的至少一部分上，且接觸所述散熱構件的上表面； 鈍化層，位於所述第一包封體上且包括開口，所述開口暴露出所述背側配線層的至少一部分；以及 電性連接件金屬，位於所述鈍化層上且連接至所述背側配線層的被所述開口暴露出的所述至少一部分。
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