KR101872644B1 - 팬-아웃 반도체 장치 - Google Patents

팬-아웃 반도체 장치 Download PDF

Info

Publication number
KR101872644B1
KR101872644B1 KR1020170069756A KR20170069756A KR101872644B1 KR 101872644 B1 KR101872644 B1 KR 101872644B1 KR 1020170069756 A KR1020170069756 A KR 1020170069756A KR 20170069756 A KR20170069756 A KR 20170069756A KR 101872644 B1 KR101872644 B1 KR 101872644B1
Authority
KR
South Korea
Prior art keywords
fan
connection
layer
disposed
out semiconductor
Prior art date
Application number
KR1020170069756A
Other languages
English (en)
Inventor
황준오
김광윤
성기정
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020170069756A priority Critical patent/KR101872644B1/ko
Priority to US15/713,200 priority patent/US10396037B2/en
Priority to TW106133462A priority patent/TWI645526B/zh
Application granted granted Critical
Publication of KR101872644B1 publication Critical patent/KR101872644B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/073—Apertured devices mounted on one or more rods passed through the apertures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05024—Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13023—Disposition the whole bump connector protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16265—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2401—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24265—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2512—Layout
    • H01L2224/25171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/37—Effects of the manufacturing process
    • H01L2924/37001—Yield

Abstract

본 개시는 반도체칩이 배치된 팬-아웃 형태의 제1패키지와 수동부품이 배치된 팬-아웃 형태의 제2패키지가 반도체칩과 수동부품이 최대한 짧은 경로를 통하여 전기적으로 연결되도록 상하로 적층된, 팬-아웃 반도체 장치에 관한 것이다.

Description

팬-아웃 반도체 장치{FAN-OUT SEMICONDUCTOR DEVICE}
본 개시는 반도체 장치, 예를 들면, 접속단자를 반도체칩이 배치된 영역 외로도 확장할 수 있는 팬-아웃 반도체 장치에 관한 것이다.
최근 플래그쉽 모바일 제품 등은 디스플레이 기능과 디자인이 중요시 되고 있으며, 디자인을 차별화하기 위해서 소형화가 요구되고 있다. 종래의 방식은 인쇄회로기판(PCB) 위에 반도체칩과 수동부품을 표면실장기술(SMT)로 실장하는 칩 온 보드(COB: Chip on Board)방식이 일반적이었으며, 이 경우 장치의 소형화(X-Y 면적 감소)를 위해서는 부품과 부품 사이의 간격을 감소시켜야 했는바, 한계가 있었다.
본 개시의 여러 목적 중 하나는 종래의 COB 대비 소형화가 가능하며 반도체칩과 수동부품 사이의 신호 경로를 최소화할 수 있는바 노이즈 감소 측면에서도 큰 장점을 갖는 새로운 구조의 반도체 장치를 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 반도체칩이 배치된 팬-아웃 반도체 패키지와 수동부품이 배치된 팬-아웃 부품 패키지를 반도체칩과 수동부품이 최대한 짧은 경로를 통하여 전기적으로 연결되도록 상하로 적층하여 팬-아웃 반도체 장치로 구현하는 것이다.
예를 들면, 본 개시에서 제안하는 일례에 따른 팬-아웃 반도체 장치는 제1관통홀을 갖는 제1연결부재, 제1관통홀에 배치되며 접속패드가 배치된 활성면과 활성면의 반대측인 비활성면을 갖는 반도체칩, 반도체칩의 적어도 일부를 봉합하는 제1봉합재, 및 제1연결부재 및 반도체칩의 활성면 상에 배치된 제2연결부재를 포함하며, 제1 및 제2연결부재는 접속패드와 전기적으로 연결된 재배선층을 각각 포함하는 팬-아웃 반도체 패키지; 및 제2관통홀을 갖는 제3연결부재, 제2관통홀에 배치된 제1수동부품, 제1수동부품의 적어도 일부를 봉합하는 제2봉합재, 및 제3연결부재 및 제1수동부품 상에 배치된 제4연결부재를 포함하며, 제3 및 제4연결부재는 접속패드와 전기적으로 연결된 재배선층을 각각 포함하는 팬-아웃 부품 패키지; 를 포함하며, 팬-아웃 반도체 패키지는 제2연결부재가 제4연결부재와 마주보도록 팬-아웃 부품 패키지 상에 적층되며, 접속패드는 제2 및 제4연결부재를 거쳐 제1수동부품과 전기적으로 연결된 것일 수 있다.
예를 들면, 본 개시에서 제안하는 다른 일례에 따른 팬-아웃 반도체 패키지는 제1관통홀을 갖는 제1연결부재, 제1관통홀에 배치되며 접속패드가 배치된 활성면과 활성면의 반대측인 비활성면을 갖는 반도체칩, 반도체칩의 적어도 일부를 봉합하는 제1봉합재, 및 제1연결부재 및 반도체칩의 활성면 상에 배치된 제2연결부재를 포함하며, 제1 및 제2연결부재는 접속패드와 전기적으로 연결된 재배선층을 각각 포함하는 팬-아웃 부품 패키지; 및 제2관통홀을 갖는 제3연결부재, 제3연결부재를 덮으며 제2관통홀의 일측을 막는 제2봉합재, 및 제3연결부재 상에 배치되며 제2관통홀의 타측에서 연장된 제3관통홀을 갖는 제4연결부재를 포함하며, 제3 및 제4연결부재는 접속패드와 전기적으로 연결된 재배선층을 각각 포함하는 팬-아웃 기판; 을 포함하며, 팬-아웃 반도체 패키지는 제2연결부재가 제4연결부재와 마주보도록 팬-아웃 기판 상에 적층되며, 제2 및 제3관통홀에는 제2연결부재와 전기적으로 연결되는 수동부품이 배치되며, 상기 수동부품은 제3 및 제4연결부재와는 물리적으로 이격된 것일 수 있다.
본 개시의 여러 효과 중 일 효과로서 종래의 COB 대비 소형화가 가능하며 반도체칩과 수동부품 사이의 신호 경로를 최소화할 수 있는바 노이즈 감소 측면에서도 큰 장점을 갖는 새로운 구조의 반도체 장치를 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 팬-아웃 반도체 장치의 일례를 대략 나타낸 단면도다.
도 10은 도 9의 팬-아웃 반도체 장치의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도 11은 도 9의 팬-아웃 반도체 장치의 개략적인 Ⅱ-Ⅱ' 절단 평면도다.
도 12는 팬-아웃 반도체 장치의 다른 일례를 대략 나타낸 단면도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 마더보드(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다. 이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결부재(2240)를 형성한다. 연결부재(2240)는 반도체칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결부재(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input/Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결부재(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결부재(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
반도체 장치
도 9는 팬-아웃 반도체 장치의 일례를 대략 나타낸 단면도다.
도 10은 도 9의 팬-아웃 반도체 장치의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도 11은 도 9의 팬-아웃 반도체 장치의 개략적인 Ⅱ-Ⅱ' 절단 평면도다.
도면을 참조하면, 일례에 따른 팬-아웃 반도체 장치(300A)는 팬-아웃 반도체 패키지(100A)와 팬-아웃 부품 패키지(200A)를 포함한다. 여기서, 팬-아웃 형태는 팬-아웃 반도체 패키지(100B)의 반도체칩(120)을 기준으로 판단한다. 팬-아웃 반도체 패키지(100A)는 제1관통홀(110H)을 갖는 제1연결부재(110), 제1관통홀(110H)에 배치되며 접속패드(122)가 배치된 활성면과 활성면의 반대측인 비활성면을 갖는 반도체칩(120), 반도체칩(120)의 적어도 일부를 봉합하는 제1봉합재(130), 및 제1연결부재(110) 및 반도체칩(120)의 활성면 상에 배치된 제2연결부재(140)를 포함한다. 제1 및 제2연결부재(110, 140)는 접속패드(122)와 전기적으로 연결된 재배선층(112a~112d, 142)을 각각 포함한다. 팬-아웃 부품 패키지(200A)는 제2관통홀(210H)을 갖는 제3연결부재(210), 제2관통홀(210H)에 배치된 제1수동부품(225), 제1수동부품(225)의 적어도 일부를 봉합하는 제2봉합재(230), 및 제3연결부재(210) 및 제1수동부품(225) 상에 배치된 제4연결부재(240)를 포함한다. 제3 및 제4연결부재(210, 240)는 접속패드(122)와 전기적으로 연결된 재배선층(212a~212b, 242)을 각각 포함한다. 팬-아웃 반도체 패키지(100A)는 제2연결부재(140)가 제4연결부재(240)와 마주보도록 팬-아웃 부품 패키지(200A) 상에 적층되며, 제1접속단자(170)를 통하여 전기적으로 연결된다.
일반적으로, 모바일 디바이스 등의 IT 기기의 메인보드 또는 서브보드에는 반도체칩과 수동부품이 각각 실장되어 COB(Chip on Board) 구조를 이룬다. 다만, 이 경우 보드 상에서 부품간 간격을 좁히는데 제한적이며, 반도체칩과 수동부품을 나란하게 배치하는바 반도체칩과 수동부품 사이의 전기적 경로가 상당할 수 있다. 또한, 서브보드로 이용되는 인터포저의 경우 비용이 상당하다. 이를 개선하기 위하여, 반도체칩을 팬-아웃 형태로 패키징하고, 이러한 팬-아웃 반도체 패키지의 하부에 수동부품을 표면실장기술(SMT)을 이용하여 실장하는 것을 고려해볼 수 있다. 그러나, 이 경우 솔더볼 등의 접속단자가 배치되는 영역이 감소하게 되는바 다수의 I/O 패드를 활용하는데 문제가 있으며, 또한 수동부품을 실장하는 과정에서 불량이 생기는 경우 패키지 자체를 폐기해야 하는 수율의 문제가 있다.
반면, 일례에 따른 팬-아웃 반도체 장치(300A)는 패키지 온 패키지(PoP: Package on Package) 구조를 가진다. 이때, 상부 패키지로 반도체칩이 패키징된 팬-아웃 반도체 패키지인 팬-아웃 반도체 패키지(100A)를 도입하며, 하부 패키지로 수동부품이 패키징된 팬-아웃 부품 패키지인 팬-아웃 부품 패키지(200A)를 도입한다. 즉, 3D 구조로 반도체칩(120)과 제1수동부품(225)을 하나의 장치에 도입하는바, 소형화(X-Y 면적 감소)가 가능하다. 또한, 적층 방향을 기준으로 투시할 때, 팬-아웃 반도체 패키지(100A)의 반도체칩(120)의 직하에 팬-아웃 부품 패키지(200A)의 제1수동부품(225)이 적어도 일부가 오버랩 되도록 배치되는바, 반도체칩(120)과 제1수동부품(225) 사이의 신호전달 경로를 최소화할 수 있다. 또한, 반도체칩(120)의 다수의 접속패드(122)가 팬-아웃 반도체 패키지(100A)의 제1 및 제2연결부재(110, 140)를 통하여 재배선 되고, 그 후 제1접속단자(170)를 통하여 팬-아웃 부품 패키지(200A)의 제3 및 제4연결부재(210, 240)와 연결되어 다시 재배선 되며, 나아가 팬-아웃 부품 패키지(200A)의 하부에 팬-인 및 팬-아웃 영역에 걸쳐 공간적 제약 없이 형성된 제2접속단자(270)를 통하여 인출될 수 있다. 따라서, 다수의 I/O 패드를 활용하는데 전혀 문제가 없다. 또한, 팬-아웃 반도체 패키지(100A)와 팬-아웃 부품 패키지(200A)는 별도로 제조되어 적층할 수 있는바, 팬-아웃 부품 패키지(200A) 제조 과정에서 발생하는 불량이 팬-아웃 반도체 패키지(100A)의 수율에 영향을 미치지 않는다.
한편, 일례에 따른 팬-아웃 반도체 패키지(300A)는 팬-아웃 반도체 패키지(100A)의 제1연결부재(110) 내에 제2수동부품(125)이 배치될 수 있다. 제2수동부품(125)은 제1연결부재(110)의 재배선층(112a~112d)과 제2연결부재(140)의 재배선층(142)을 통하여 반도체칩(120)의 접속패드(122)와 전기적으로 연결될 수 있다. 제2수동부품(125)은 제1수동부품(225) 대비 상대적으로 두께가 얇은 소형의 수동부품일 수 있다. 즉, 두께가 상대적으로 얇은 제2수동부품(125)은 제1연결부재(110) 내에 내장하고, 두께가 상대적으로 큰 제1수동부품(225)은 팬-아웃 부품 패키지(200A)로 도입함으로써 공간 활용을 극대화시킬 수 있으며, 나아가 제1수동부품(225) 및 제2수동부품(125)이 함께 봉합되는 경우에 발생할 수 있는 공정 불량 등의 문제를 회피할 수 있다.
이하, 일례에 따른 팬-아웃 반도체 장치(300A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
먼저, 팬-아웃 반도체 패키지(100A)는 제1관통홀(110H)을 갖는 제1연결부재(110), 제1관통홀(110H)에 배치되며 접속패드(122)가 배치된 활성면과 활성면의 반대측인 비활성면을 갖는 반도체칩(120), 반도체칩(120)의 적어도 일부를 봉합하는 제1봉합재(130), 및 제1연결부재(110) 및 반도체칩(120)의 활성면 상에 배치된 제2연결부재(140)를 포함한다. 또한, 기타 금속층(132), 비아(133), 패시베이션층(150), 언더범프금속층(160), 및/또는 제1접속단자(170를 포함한다.
제1연결부재(110)는 반도체칩(120)의 접속패드(122)를 재배선 시키는 재배선층(112a~112d)을 포함하는바 제2연결부재(140)의 층수를 감소시킬 수 있다. 필요에 따라서는, 구체적인 재료에 따라 팬-아웃 반도체 패키지(100A)의 강성을 보다 개선시킬 수 있으며, 제1봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 제1연결부재(110)에 의하여 팬-아웃 반도체 패키지(100A)가 POP 구조에 적용될 수 있다. 제1연결부재(110)는 제1관통홀(110H)을 가진다. 제1관통홀(110H)에는 반도체칩(120)이 제1연결부재(110)와 소정거리 이격 되도록 배치된다. 반도체칩(120)의 측면 주위는 제1연결부재(110)에 의하여 둘러싸일 수 있다. 다만, 이는 일례에 불과하며 이와 다른 다른 형태로 다양하게 변형될 수 있음은 물론이다.
제1연결부재(110)는 제2수동부품(125)이 배치된 제3관통홀(111aH)을 갖는 제1절연층(111a), 제1절연층(111a)의 양면에 배치된 제1재배선층(112a) 및 제2재배선층(112b), 제1절연층(111a) 상에 배치되어 제1재배선층(112a)을 덮는 제2절연층(111b), 제2절연층(111b) 상에 배치된 제3재배선층(112c), 제1절연층(111a) 상에 배치되어 제2재배선층(112b)을 덮는 제3절연층(111c), 및 제3절연층(111c) 상에 배치된 제4재배선층(112d)을 포함한다. 제1 및 제2재배선층(112a, 112b)은 제1절연층(111a)을 관통하는 제1비아(113a)를 통하여 전기적으로 연결된다. 제1 및 제3재배선층(112a, 112c)은 제2절연층(111b)을 관통하는 제2비아(113b)를 통하여, 그리고 제2 및 제4재배선층(112b, 112d)은 제3절연층(111c)을 관통하는 제3비아(113c)를 통하여 전기적으로 연결된다. 제2절연층(111b)은 제3관통홀(111aH)의 적어도 일부를 채우며, 제2수동부품(125)의 적어도 일부를 봉합할 수 있다. 제1연결부재(110)를 구성하는 절연층의 층수나 재배선층의 층수는 이보다 많을 수도 있으며, 이 보다 적을 수도 있음은 물론이다.
제1절연층(111a)은 제2절연층(111b) 보다 두께가 두꺼울 수 있다. 제1절연층(111a)은 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2절연층(111b)은 더 많은 수의 재배선층을 형성하기 위하여 도입된 것으로 상대적으로 두께가 얇을 수 있다. 유사한 관점에서, 제1절연층(111a)의 두께는 제3절연층(111c)의 제1절연층(111a)을 덮는 두께 보다 두꺼울 수 있다. 유사한 관점에서, 제1절연층(111a)을 관통하는 제1비아(113a)는 제2 및 제3비아(113b, 113c) 보다 높이가 높을 수 있으며, 도면에 도시된 바와 달리 직경이 상대적으로 더 클 수 있다.
제1연결부재(110)의 내부에 형성된 제1 및 제2재배선층(112a, 112b)은 반도체칩(120)의 활성면과 비활성면 사이에 위치할 수 있다. 제1연결부재(110)는 반도체칩(120)의 두께에 대응하게 형성할 수 있기 때문이다. 제1연결부재(110)의 재배선층(112a~112d)의 두께는 제2연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 제1연결부재(110)는 반도체칩(120) 이상의 두께를 가질 수 있는바, 재배선층(112a~112d) 역시 보다 큰 사이즈로 형성할 수 있다. 반면, 제2연결부재(140)의 재배선층(142)은 박형화를 위하여 이 상대적으로 작은 사이즈로 형성할 수 있다.
절연층(111a~111c)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러나 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 절연층(111a~111c)은 동일하거나 상이한 절연물질로 구성될 수 있으며, 동일한 절연물질로 구성되는 경우, 경화 후 경계가 불분명할 수 있다.
재배선층(112a~112d)은 반도체칩(120)의 접속패드(122)를 재배선하는 역할을 수행할 수 있다. 또한, 수동부품(125, 225)을 재배선하는 역할을 수행할 수도 있다. 재배선층(112a~112d)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(112a~112d)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 접지(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 접지(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드 등을 포함할 수 있다.
비아(113a~113c)는 서로 다른 층에 형성된 재배선층을 전기적으로 연결시키며, 그 결과 제1연결부재(110) 내에 전기적 경로를 형성시킨다. 비아(113a~113c)를 통하여 제2수동부품(125)이 제2연결부재(140)의 재배선층(142)과 전기적으로 연결될 수 있다. 비아(113a~113c) 역시 형성물질로는 도전성 물질을 사용할 수 있다. 비아(113a~113c)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 또한, 절연층의 두께나 재질에 따라서 원통형상, 모래시계 형상, 테이퍼 형상 등을 가질 수 있다.
반도체칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 이때 집적회로는, 예를 들면, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서칩이나, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩이나, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 일 수 있다. 또한, PMIC(Power Management IC) 등의 전력관리를 위한 집적회로일 수도 있다. 팬-아웃 반도체 패키지(100A) 내에는 도면에 도시한바 보다 많은 반도체칩이 내장될 수도 있다.
반도체칩(120)은 액티브 웨이퍼를 기반으로 형성된 집적회로(IC)일 수 있으며, 이 경우 바디(121)를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디(121)에는 다양한 회로가 형성되어 있을 수 있다. 접속패드(122)는 반도체칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 바디(121) 상에는 접속패드(122)를 오픈시키는 패시베이션막(123)이 형성될 수 있으며, 패시베이션막(123)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 패시베이션막(123)을 통하여 접속패드(122) 하면은 제1봉합재(130) 하면과 단차를 가질 수 있다. 기타 필요한 위치에 각각 절연막(미도시) 등이 더 배치될 수도 있다.
제2수동부품(125)은 각각 독립적으로 MLCC(Multi Layer Ceramic Capacitor), LICC(Low Inductance Chip Capacitor) 등의 커패시터일 수 있다. 다만, 이에 한정되는 것은 아니며, 인덕터 등일 수도 있다. 제2수동부품(125)은 도면에 도시한 바 보다 더 많은 수가 배치될 수도 있고, 더 적은 수가 배치될 수도 있으며, 이들은 서로 동일하거나 상이한 부품일 수 있다. 한편, 제2수동부품(125)은 제1절연층(111a)의 제3관통홀(111aH)에 배치되는바, 보다 안정적으로 실장될 수 있다.
제1봉합재(130)는 제1연결부재(110), 반도체칩(120) 등의 적어도 일부를 봉합하며, 이들을 보호할 수 있다. 봉합형태는 특별히 제한되지 않으며, 제1연결부재(110), 반도체칩(120) 등의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 제1봉합재(130)는 제1연결부재(110) 및 반도체칩(120)의 비활성면을 덮을 수 있으며, 제1관통홀(110H)의 벽면과 반도체칩(120)의 측면 사이의 공간의 적어도 일부를 채울 수 있다. 제1봉합재(130)가 제1관통홀(110H)을 채움으로써, 구체적인 물질에 따라 반도체칩(120)의 고정을 위한 접착제 역할을 수행할 수 있다. 또한, 반도체칩(120)의 버클링을 감소시킬 수 있다.
제1봉합재(130)는 절연물질을 포함한다. 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT, PID 수지 등이 사용될 수 있다. 또한, EMC 등의 공지의 몰딩 물질을 사용할 수도 있음은 물론이다. 워피지 제어를 위하여, 필요에 따라서는 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러 및 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 재료를 사용할 수도 있다.
제1봉합재(130) 상에는 필요에 따라서 금속층(132)이 배치될 수 있다. 금속층(132)은 반도체칩(120)의 비활성면의 상부 영역을 덮도록 형성될 수 있다. 금속층(132)은 제1봉합재(130)를 관통하는 비아(133)를 통하여 제1연결부재(110)의 제4재배선층(112d) 중 접지패턴과 전기적으로 연결될 수 있다. 즉, 금속층(132)은 접지패턴으로도 활용될 수 있다. 금속층(132)이 반도체칩(120)의 비활성면의 상부 영역을 덮음으로써 전자파 차폐의 효과를 가질 수 있으며, 방열 효과도 가질 수 있다. 필요에 따라서는, 제1관통홀(110H)의 벽면에 금속층(미도시)을 더 형성하여 금속층(132)과 연결할 수 있다. 이 경우 전자파 차폐 효과 및 방열 효과가 더욱 우수할 수 있다. 금속층(132)의 재료는 특별히 한정되지 않으며, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등일 수 있다. 한편, 금속층(132)이 패턴화되는 경우에는 백사이드 재배선층으로 활용될 수도 있다.
제2연결부재(140)는 수동부품(125, 225) 및/또는 반도체칩(120)의 접속패드(122)를 재배선할 수 있다. 제2연결부재(140)를 통하여 다양한 기능을 가지는 수십 수백의 반도체칩(120)의 접속패드(122)가 각각 재배선 될 수 있으며, 제1접속단자(170)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 또한, 제1연결부재(110)에 내장된 제2수동부품(125)이 제2연결부재(140)를 통하여 반도체칩(120)과 전기적으로 연결될 수 있다. 제2연결부재(140)는 절연층(141), 절연층(141) 상에 배치된 재배선층(142), 및 절연층(141)을 관통하며 재배선층(142)을 연결하는 비아(143)를 포함한다. 제2연결부재(140)가 단층으로 구성될 수도 있고, 도면에서 보다 많은 수의 복수 층으로 설계될 수도 있다.
절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 즉, 절연층(141)은 감광성 절연층일 수 있다. 절연층(141)이 감광성의 성질을 가지는 경우, 절연층(141)을 보다 얇게 형성할 수 있으며, 보다 용이하게 비아(143)의 파인 피치를 달성할 수 있다. 절연층(141)은 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다. 절연층(141)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(141)이 다층인 겨우, 이들은 공정에 따라 일체화 되어 경계가 불분명할 수도 있다.
재배선층(142)은 실질적으로 수동부품(125, 225) 및/또는 접속패드(122)를 재배선하는 역할을 수행할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 접지(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 접지(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 접속단자 패드 등을 포함할 수 있다.
비아(143)는 서로 다른 층에 형성된 재배선층(142), 접속패드(122) 등을 전기적으로 연결시키며, 그 결과 제2연결부재(140) 내에 전기적 경로를 형성시킨다. 비아(143)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아(143)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 형상이 테이퍼 형상, 원통형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다.
방열부(145)는 제2연결부재(140)에 형성될 수 있다. 방열부(145)는 반도체칩(120)의 활성면과 연결되어 반도체칩(120)으로부터 발생하는 열을 하부로 방출시킬 수 있다. 방열부(145)는 방열비아를 포함한다. 방열비아는 팬-아웃 반도체 패키지(100A) 내의 접지패턴과 전기적으로 연결될 수 있다. 예를 들면, 반도체칩(120)은 접속패드(122)로 접지용 접속패드와 신호용 접속패드를 포함할 수 있으며, 이때 접지용 접속패드는 방열부(145)의 방열비아와 전기적으로 연결될 수 있고, 신호용 접속패드는 방열부(145) 외의 제2연결부재(140) 내의 신호비아와 전기적으로 연결될 수 있다. 한편, 제1수동부품(225)은 방열비아를 통하여 접지용 접속패드와 전기적으로 연결된 제1전극(225a)과 신호비아를 통하여 신호용 접속패드와 전기적으로 연결된 제2전극(225b)을 포함할 수 있다. 접지용 접속패드는 반도체칩의 활성면의 중심부에 배치되어 적층 방향으로 투시할 때 방열비아와 적어도 일부가 오버랩 될 수 있으며, 신호용 접속패드는 반도체칩의 활성면의 외곽에 배치되어 적층 방향으로 투시할 때 신호비아와 적어도 일부가 오버랩 될 수 있다. 이러한 반도체칩(120)은 PMIC인 것이 바람직하고, 제1수동부품(225)은 커패시터인 것이 바람직하나, 반드시 이에 한정되는 것은 아니다.
제1패시베이션층(150)은 제2연결부재(140)를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 제1패시베이션층(150)은 제2연결부재(140)의 재배선층(142)의 적어도 일부를 오픈시키는 개구부를 가질 수 있다. 이러한 개구부는 제1패시베이션층(150)에 수십 내지 수천 개 형성될 수 있다. 제1패시베이션층(150)은 절연수지 및 무기필러를 포함하되, 유리섬유는 포함하지 않을 수 있다. 예를 들면, 제1패시베이션층(150)은 ABF일 수 있으나, 이에 한정되는 것은 아니다.
제1언더범프금속층(160) 제1접속단자(170)의 접속 신뢰성을 향상시킬 수 있다. 제1언더범프금속층(160)은 제1패시베이션층(150)의 개구부를 통하여 오픈된 제2연결부재(140)의 재배선층(142)과 연결된다. 제1언더범프금속층(160)은 제1패시베이션층(150)의 개구부에 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
제1접속단자(170)는 팬-아웃 반도체 패키지(100A)를 팬-아웃 부품 패키지(200A) 등과 전기적으로 연결시키기 위한 구성이다. 제1접속단자(170)는 도전성 물질, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 제1접속단자(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 제1접속단자(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다.
제1접속단자(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 제1접속단자(170)의 수는 접속패드(122)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 제1접속단자(170)는 제1언더범프금속층(160)의 제1패시베이션층(150)의 일면 상으로 연장되어 형성된 측면을 덮을 수 있으며, 접속 신뢰성이 더욱 우수할 수 있다.
제1접속단자(170) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다. 즉, 팬-아웃 반도체 패키지(100A)는 팬-아웃 반도체 패키지이다.
제1봉합재(130) 상에는 필요에 따라서 금속층(132)을 덮는 커버층(180)이 배치될 수 있다. 커버층(180)은 금속층(132) 등을 외부의 물리적 화확적 손상 등으로부터 보호할 수 있다. 커버층(180)은 절연수지 및 무기필러를 포함하되, 유리섬유는 포함하지 않을 수 있다. 예를 들면, 커버층(180)은 ABF일 수 있으나, 이에 한정되는 것은 아니다.
다음으로, 팬-아웃 부품 패키지(200A)는 제2관통홀(210H)을 갖는 제3연결부재(210), 제2관통홀(210H)에 배치된 제1수동부품(225), 제1수동부품(225)의 적어도 일부를 봉합하는 제2봉합재(230), 및 제3연결부재(210) 및 제1수동부품(225) 상에 배치된 제4연결부재(240)를 포함한다. 또한, 백사이드 재배선층(232), 백사이드 비아(233), 제2패시베이션층(250), 제2언더범프금속층(260), 제2접속단자(270), 및/또는 관통배선(280)을 포함한다.
제3연결부재(210)는 수동부품(125, 225) 및/또는 반도체칩(220)의 접속패드(122)를 재배선 시키는 재배선층(212a, 212b)을 포함하는바 제4연결부재(240)의 층수를 감소시킬 수 있다. 필요에 따라서는, 구체적인 재료에 따라 팬-아웃 부품 패키지(200A)의 강성을 보다 개선시킬 수 있으며, 제2봉합재(230)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 제3연결부재(210)에 의하여 팬-아웃 부품 패키지(200A)가 POP 구조에 적용될 수 있다. 제3연결부재(210)는 제2관통홀(210H)을 가진다. 제2관통홀(210H)에는 하나 이상의 제1수동부품(225)이 제3연결부재(210)와 소정거리 이격 되도록 배치된다. 제1수동부품(225)의 측면 주위는 제3연결부재(210)에 의하여 둘러싸일 수 있다. 다만, 이는 일례에 불과하며 이와 다른 다른 형태로 다양하게 변형될 수 있음은 물론이다. 제3연결부재(210)는 절연층(211) 및 절연층(211)의 양면에 형성된 제1 및 제2재배선층(212a, 212b)을 포함한다. 제1 및 제2재배선층(212a, 212b)은 절연층(211)을 관통하는 비아(213)를 통하여 전기적으로 연결된다. 제3연결부재(210)를 구성하는 절연층의 층수나 재배선층의 층수는 이보다 많을 수도 있으며, 이 보다 적을 수도 있음은 물론이다.
절연층(211)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러나 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다.
재배선층(212a, 212b)은 수동부품(125, 225) 및/또는 반도체칩(120)의 접속패드(122)를 재배선하는 역할을 수행할 수 있다. 재배선층(212a, 212b)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(212a, 212b)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 접지(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 접지(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드 등을 포함할 수 있다.
비아(213)는 서로 다른 층에 형성된 재배선층을 전기적으로 연결시키며, 그 결과 제3연결부재(210) 내에 전기적 경로를 형성시킨다. 비아(213) 역시 형성물질로는 도전성 물질을 사용할 수 있다. 비아(213)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 또한, 절연층의 두께나 재질에 따라서 원통형상, 모래시계 형상, 테이퍼 형상 등을 가질 수 있다.
제1수동부품(225)은 각각 독립적으로 MLCC(Multi Layer Ceramic Capacitor), LICC(Low Inductance Chip Capacitor) 등의 커패시터일 수 있다. 다만, 이에 한정되는 것은 아니며, 인덕터 등일 수도 있다. 제1수동부품(225)은 도면에 도시한 바 보다 더 많은 수가 배치될 수도 있고, 더 적은 수가 배치될 수도 있으며, 이들은 서로 동일하거나 상이한 부품일 수 있다. 제1수동부품(225)은 각각 상술한 바와 같은 제1전극(225a) 및 제2전극(225b)을 가질 수 있다. 한편, 제1수동부품(225)은 제3연결부재(210)의 제2관통홀(210H)에 배치되며, 제2봉합재(230)로 봉합되는바, 보다 안정적으로 실장될 수 있다. 제1수동부품(225)은 제2수동부품(125) 대비 두께가 상대적으로 두꺼우며, 크기가 상대적으로 클 수 있다.
제2봉합재(230)는 제3연결부재(210), 제1수동부품(225) 등의 적어도 일부를 봉합하며, 이들을 보호할 수 있다. 봉합형태는 특별히 제한되지 않으며, 제3연결부재(210), 제1수동부품(225) 등의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 제2봉합재(230)는 제3연결부재(210) 및 제1수동부품(225)을 덮을 수 있으며, 제2관통홀(210H)의 벽면과 제1수동부품(225)의 측면 사이의 공간의 적어도 일부를 채울 수 있다. 제2봉합재(230)가 제2관통홀(210H)을 채움으로써, 구체적인 물질에 따라 제1수동부품(225)의 고정을 위한 접착제 역할을 수행할 수 있다. 또한, 제1수동부품(225)의 버클링을 감소시킬 수 있다.
제2봉합재(230)는 절연물질을 포함한다. 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT, PID 수지 등이 사용될 수 있다. 또한, EMC 등의 공지의 몰딩 물질을 사용할 수도 있음은 물론이다. 워피지 제어를 위하여, 필요에 따라서는 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러 및 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 재료를 사용할 수도 있다.
백사이드 재배선층(232)은 팬-아웃 반도체 장치(300A) 내의 전기적인 경로를 외부와의 연결을 위한 제2접속단자(270)에 제공하는 역할을 수행할 수 있다. 백사이드 재배선층(232)은 반도체칩(120) 및/또는 제1수동부품(225)의 배치를 기준으로 팬-인 영역과 팬-아웃 영역 모두에 형성될 수 있다. 백사이드 재배선층(232) 역시 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질로 구성될 수 있다. 백사이드 재배선층(232)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 접지(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 접지(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 접속단자 패드 등을 포함할 수 있다.
백사이드 비아(233)는 제2봉합재(230)를 관통하며 제3연결부재(210)의 제2재배선층(212b)과 백사이드 재배선층(232)을 전기적으로 연결한다. 백사이드 비아(233)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 백사이드 비아(233)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 형상이 테이퍼 형상, 원통형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다.
제4연결부재(240)는 수동부품(125, 225) 및/또는 반도체칩(120)의 접속패드(122)를 재배선할 수 있다. 제2연결부재(140)와 제4연결부재(240)를 통하여 팬-아웃 반도체 패키지(100A)와 팬-아웃 부품 패키지(200A)가 용이하게 전기적으로 연결될 수 있다. 제4연결부재(240)는 절연층(241), 절연층(241) 상에 배치된 재배선층(242), 및 절연층(241)을 관통하며 재배선층(242)을 연결하는 비아(243)를 포함한다. 제4연결부재(240) 역시도 단층으로 구성될 수도 있고, 또는 도면에서 보다 많은 수의 복수 층으로 설계될 수도 있다.
절연층(241)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 즉, 절연층(241)은 감광성 절연층일 수 있다. 절연층(241)이 감광성의 성질을 가지는 경우, 절연층(241)을 보다 얇게 형성할 수 있으며, 보다 용이하게 비아(243)의 파인 피치를 달성할 수 있다. 절연층(241)은 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다. 절연층(241)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(241)이 다층인 겨우, 이들은 공정에 따라 일체화 되어 경계가 불분명할 수도 있다.
재배선층(242)은 실질적으로 수동부품(125, 225) 및/또는 접속패드(122)를 재배선하는 역할을 수행할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(242)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 접지(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 접지(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 접속단자 패드 등을 포함할 수 있다.
비아(243)는 서로 다른 층에 형성된 재배선층(212a 242) 등을 전기적으로 연결시키며, 그 결과 제4연결부재(240) 내에 전기적 경로를 형성시킨다. 비아(243)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아(243)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 형상이 테이퍼 형상, 원통형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다.
제2패시베이션층(250)은 백사이드 재배선층(232)을 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 제2패시베이션층(250)은 백사이드 재배선층(232)의 적어도 일부를 오픈시키는 개구부를 가질 수 있다. 이러한 개구부는 제2패시베이션층(250)에 수십 내지 수천 개 형성될 수 있다. 제2패시베이션층(250)은 절연수지 및 무기필러를 포함하되, 유리섬유는 포함하지 않을 수 있다. 예를 들면, 제2패시베이션층(250)은 ABF일 수 있으나, 이에 한정되는 것은 아니다.
제2언더범프금속층(260) 제2접속단자(270)의 접속 신뢰성을 향상시킬 수 있다. 제2언더범프금속층(260)은 제2패시베이션층(250)의 개구부를 통하여 오픈된 백사이드 재배선층(232)과 연결된다. 제2언더범프금속층(260)은 제2패시베이션층(250)의 개구부에 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
제2접속단자(270)는 팬-아웃 반도체 장치(300A)를 외부의 구성요소, 예를 들면 전자기기의 메인보드 등과 연결시키기 위한 구성이다. 제2접속단자(270)는 도전성 물질, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 제2접속단자(270)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 제2접속단자(270)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다.
제2접속단자(270)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 제2접속단자(270)의 수는 접속패드(122)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 제2접속단자(270)는 제2언더범프금속층(260)의 제2패시베이션층(250)의 일면 상으로 연장되어 형성된 측면을 덮을 수 있으며, 접속 신뢰성이 더욱 우수할 수 있다.
제2접속단자(270)는 반도체칩(120) 및/또는 제1수동부품(225)을 기준으로 팬-인 영역 및 팬-아웃 영역 모두에 배치될 수 있다. 따라서, 반도체칩(120)의 접속패드(122)가 다수인 경우에도 많은 수의 I/O 패드의 구현이 가능하다. 즉, 반도체칩(120)의 다수의 접속패드(122)가 팬-아웃 반도체 패키지(100A)의 제1 및 제2연결부재(110, 140)를 통하여 재배선 되고, 그 후 제1접속단자(170)를 통하여 팬-아웃 부품 패키지(200A)의 제3 및 제4연결부재(210, 240)와 연결되어 다시 재배선 되며, 나아가 팬-아웃 부품 패키지(200A)의 하부에 팬-인 및 팬-아웃 영역에 걸쳐 공간적 제약 없이 형성된 제2접속단자(270)를 통하여 인출될 수 있다. 따라서, 다수의 I/O 패드를 활용하는데 전혀 문제가 없다.
관통배선(280)은 복수의 제1수동부품(225) 사이의 제2봉합재(230) 및 제4연결부재(240)를 관통하며, 제4연결부재(240)의 재배선층(242)과 백사이드 재배선층(232)을 전기적으로 연결한다. 관통배선(280)을 통하여 보다 다양한 배선 설계가 가능해진다. 관통배선(280)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질로 구성될 수 있다. 관통배선(280)의 형상 역시 테이퍼 형상, 원통형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다.
도면에는 도시하지 않았으나, 필요에 따라서 제3연결부재(210)의 제2관통홀(210H)의 벽면에 금속층(미도시)이 형성될 수 있으며, 금속층(미도시)은 제3연결부재(210) 및/또는 제4연결부재(240)의 접지패턴과 전기적으로 연결될 수 있다.
일례에 따른 팬-아웃 반도체 장치(300A)는 팬-아웃 반도체 패키지(100A)와 팬-아웃 부품 패키지(200A)를 별도로 제조한 후, 팬-아웃 부품 패키지(200A) 상에 팬-아웃 반도체 패키지(100A)를 제1접속부재(170)를 이용하여 적층 및 연결하여 제조할 수 있다.
도 12는 팬-아웃 반도체 장치의 다른 일례를 대략 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 장치(300B)는 팬-아웃 반도체 패키지(100B)와 팬-아웃 기판(200B)을 포함한다. 여기서, 팬-아웃 형태는 팬-아웃 반도체 패키지(100B)의 반도체칩(120)을 기준으로 판단한다. 팬-아웃 반도체 패키지(100B)는 상술한 일례에 따른 팬-아웃 반도체 장치(300A)에서 설명한 바와 실질적으로 동일하다. 반면, 팬-아웃 기판(200B)은 제2관통홀(210H)을 갖는 제3연결부재(210), 제3연결부재(210)를 덮으며 제2관통홀(210H)의 일측을 막는 제2봉합재(230), 및 제3연결부재(210) 상에 배치되며 제2관통홀(210H)의 타측에서 연장된 제4관통홀(240H)을 갖는 제4연결부재(240)를 포함한다. 이때, 제1수동부품(225)은 제2봉합재(230)에 봉합된 형태가 아니다. 즉, 제1수동부품(225)은 제2관통홀(210H) 및 제4관통홀(240H)에 배치되기는 하나, 제2연결부재(140)와 연결될 뿐, 제3연결부재(210) 및 제4연결부재(240)와는 물리적으로 이격된다. 제1수동부품(225)과 제3연결부재(210) 및/또는 제4연결부재(240) 사이는 빈 공간일 수 있다. 제1수동부품(225)은 제1접속단자(170)를 통하여 팬-아웃 반도체 패키지(100B)의 제1언더범프금속층(160)과 연결될 수 있다. 다른 일례에 따른 팬-아웃 반도체 장치(300B)는 팬-아웃 반도체 패키지(100B)와 팬-아웃 기판(200B)을 별도로 제조한 후, 팬-아웃 반도체 패키지(100B)의 하부에 제1수동부품(225)을 표면실장기술(SMT)을 이용하여 부착한 후, 팬-아웃 기판(200B) 상에 팬-아웃 반도체 패키지(100B)를 제1접속부재(170)를 이용하여 적층 및 연결하여 제조할 수 있다. 그 외에 다른 구성요소는 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 팬-아웃 반도체 패키지의 실장 면을 향하는 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
1000: 전자기기 1010: 메인보드
1020: 칩 관련 부품 1030: 네트워크 관련 부품
1040: 기타 부품 1050: 카메라
1060: 안테나 1070: 디스플레이
1080: 배터리 1090: 신호 라인
1100: 스마트 폰 1101: 스마트 폰 바디
1110: 스마트 폰 메인보드 1111: 메인보드 절연층
1112: 메인보드 배선 1120: 부품
1130: 스마트 폰 카메라 2200: 팬-인 반도체 패키지
2220: 반도체칩 2221: 바디
2222: 접속패드 2223: 패시베이션막
2240: 연결부재 2241: 절연층
2242: 재배선층 2243: 비아
2250: 패시베이션층 2260: 언더범프금속층
2270: 솔더볼 2280: 언더필 수지
2290: 몰딩재 2500: 메인보드
2301: 인터포저 기판 2302: 인터포저기판
2100: 팬-아웃 반도체 패키지 2120: 반도체칩
2121: 바디 2122: 접속패드
2140: 연결부재 2141: 절연층
2142: 재배선층 2143: 비아
2150: 패시베이션층 2160: 언더범프금속층
2170: 솔더볼 100: 반도체 패키지
300A, 300B: 팬-아웃 반도체 장치 100A, 100B: 팬-아웃 반도체 패키지
200A, 200B: 팬-아웃 부품 패키지 (팬-아웃 기판)
110, 210: 연결부재 111, 111a, 111b, 111c: 절연층
112a, 112b, 112c, 112d: 재배선층 113, 113a, 113b, 113c: 비아
120: 반도체칩 121: 바디
122: 접속패드 123: 패시베이션막
125, 225: 수동부품 225a, 225b: 전극
130, 230: 봉합재 132: 금속층
133: 비아 232: 백사이드 재배선층
233: 백사이드 비아 140, 240: 연결부재
141, 241: 절연층 142, 242: 재배선층
143, 243: 비아 150, 250: 패시베이션층
160, 260: 언더범프금속층 170, 270: 접속단자
180: 커버층 280: 관통배선

Claims (16)

  1. 제1관통홀을 갖는 제1연결부재, 상기 제1관통홀에 배치되며 접속패드가 배치된 활성면과 활성면의 반대측인 비활성면을 갖는 반도체칩, 상기 반도체칩의 적어도 일부를 봉합하는 제1봉합재, 및 상기 제1연결부재 및 상기 반도체칩의 활성면 상에 배치된 제2연결부재를 포함하며, 상기 제1 및 제2연결부재는 상기 접속패드와 전기적으로 연결된 재배선층을 각각 포함하는, 팬-아웃 반도체 패키지; 및
    제2관통홀을 갖는 제3연결부재, 상기 제2관통홀에 배치된 제1수동부품, 상기 제1수동부품의 적어도 일부를 봉합하는 제2봉합재, 및 상기 제3연결부재 및 상기 제1수동부품 상에 배치된 제4연결부재를 포함하며, 상기 제3 및 제4연결부재는 상기 접속패드와 전기적으로 연결된 재배선층을 각각 포함하는, 팬-아웃 부품 패키지; 를 포함하며,
    상기 팬-아웃 반도체 패키지는 상기 제2연결부재가 상기 제4연결부재와 마주보도록 상기 팬-아웃 부품 패키지 상에 적층되며,
    상기 접속패드는 상기 제2 및 제4연결부재를 거쳐 상기 제1수동부품과 전기적으로 연결된,
    팬-아웃 반도체 장치.
  2. 제 1 항에 있어서,
    상기 적층 방향으로 투시할 때,
    상기 제1수동부품은 상기 반도체칩과 적어도 일부가 오버랩 되도록 배치된,
    팬-아웃 반도체 장치.
  3. 제 1 항에 있어서,
    상기 팬-아웃 반도체 패키지는 상기 제1연결부재의 내부에 배치되며 상기 접속패드와 전기적으로 연결된 제2수동부품을 더 포함하며,
    상기 제2수동부품은 상기 제1수동부품 보다 두께가 얇은,
    팬-아웃 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제1연결부재는 상기 제2수동부품이 배치된 제3관통홀을 갖는 제1절연층, 상기 제1절연층의 양면에 배치된 제1재배선층 및 제2재배선층, 상기 제1절연층 상에 배치되어 상기 제1재배선층을 덮는 제2절연층, 상기 제2절연층 상에 배치된 제3재배선층, 상기 제1절연층 상에 배치되어 상기 제2재배선층을 덮는 제3절연층, 및 상기 제3절연층 상에 배치된 제4재배선층을 포함하며,
    상기 제1 내지 제4재배선층은 상기 접속패드와 전기적으로 연결된,
    팬-아웃 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제1절연층은 상기 제2절연층 보다 두께가 두꺼운,
    팬-아웃 반도체 장치.
  6. 제 1 항에 있어서,
    상기 팬-아웃 반도체 패키지는 상기 제1봉합재 상에 배치되며 상기 반도체칩의 비활성면의 상부 영역을 덮는 금속층을 더 포함하며,
    상기 금속층은 상기 제1봉합재를 관통하는 비아를 통하여 상기 제1연결부재의 접지패턴과 전기적으로 연결된,
    팬-아웃 반도체 장치.
  7. 제 1 항에 있어서,
    상기 팬-아웃 반도체 패키지는 상기 제2연결부재 상에 배치되며 제2연결부재의 재배선층과 전기적으로 연결된 제1접속단자를 더 포함하며,
    상기 제1접속단자는 상기 제2 및 제4연결부재를 전기적으로 연결하는,
    팬-아웃 반도체 장치.
  8. 제 7 항에 있어서,
    상기 팬-아웃 반도체 패키지는 상기 제2연결부재 상에 배치되며 상기 제2연결부재의 재배선층의 적어도 일부를 오픈시키는 제1개구부를 갖는 제1패시베이션층, 및 상기 제1개구부에 형성되어 상기 오픈된 제2연결부재의 재배선층과 전기적으로 연결된 제1언더범프금속층을 더 포함하며,
    상기 제1접속단자는 상기 제1패시베이션층 상에 배치되며, 상기 제1언더범프금속층과 연결된,
    팬-아웃 반도체 장치.
  9. 제 1 항에 있어서,
    상기 팬-아웃 부품 패키지는 상기 제2봉합재 상에 배치되며 상기 제3연결부재의 재배선층과 전기적으로 연결된 백사이드 재배선층, 및 상기 제2봉합재 상에 배치되며 상기 백사이드 재배선층과 전기적으로 연결된 제2접속단자를 더 포함하며,
    상기 제2접속단자는 팬-인 영역 및 팬-아웃 영역 모두에 형성된,
    팬-아웃 반도체 장치.
  10. 제 9 항에 있어서,
    상기 팬-아웃 부품 패키지는 상기 제2봉합재 상에 배치되며 상기 백사이드 재배선층의 적어도 일부를 오픈시키는 제2개구부를 갖는 제2패시베이션층, 및 상기 제2개구부에 형성되어 상기 오픈된 백사이드 재배선층과 전기적으로 연결된 제2언더범프금속층을 더 포함하며,
    상기 제2접속단자는 상기 제2패시베이션층 상에 배치되며, 상기 제2언더범프금속층과 연결된,
    팬-아웃 반도체 장치.
  11. 제 9 항에 있어서,
    상기 제1수동부품은 복수개이며,
    상기 팬-아웃 부품 패키지는 상기 복수의 제1수동부품 사이의 상기 제2봉합재 및 상기 제4연결부재를 관통하며 상기 제4연결부재의 재배선층과 상기 백사이드 재배선층을 전기적으로 연결하는 관통배선을 더 포함하는,
    팬-아웃 반도체 장치.
  12. 제 1 항에 있어서,
    상기 반도체칩은 접지용 접속패드와 신호용 접속패드를 포함하며,
    상기 제1수동부품은 상기 제1연결부재에 형성된 방열비아를 통해 상기 접지용 접속패드와 전기적으로 연결된 제1전극 및 상기 제1연결부재에 형성된 신호비아를 통해 상기 신호용 접속패드와 전기적으로 연결된 제2전극을 포함하는,
    팬-아웃 반도체 장치.
  13. 제 12 항에 있어서,
    상기 반도체칩은 전력관리 집적회로를 포함하며,
    상기 제1수동부품은 커패시터를 포함하는,
    팬-아웃 반도체 장치.
  14. 제1관통홀을 갖는 제1연결부재, 상기 제1관통홀에 배치되며 접속패드가 배치된 활성면과 활성면의 반대측인 비활성면을 갖는 반도체칩, 상기 반도체칩의 적어도 일부를 봉합하는 제1봉합재, 및 상기 제1연결부재 및 상기 반도체칩의 활성면 상에 배치된 제2연결부재를 포함하며, 상기 제1 및 제2연결부재는 상기 접속패드와 전기적으로 연결된 재배선층을 각각 포함하는, 팬-아웃 반도체 패키지; 및
    제2관통홀을 갖는 제3연결부재, 상기 제3연결부재를 덮으며 상기 제2관통홀의 일측을 막는 제2봉합재, 및 상기 제3연결부재 상에 배치되며 상기 제2관통홀의 타측에서 연장된 제3관통홀을 갖는 제4연결부재를 포함하며, 상기 제3 및 제4연결부재는 상기 접속패드와 전기적으로 연결된 재배선층을 각각 포함하는, 팬-아웃 기판; 을 포함하며,
    상기 팬-아웃 반도체 패키지는 상기 제2연결부재가 상기 제4연결부재와 마주보도록 상기 팬-아웃 기판 상에 적층되며,
    상기 제2 및 제3관통홀에는 상기 제2연결부재와 전기적으로 연결된 수동부품이 배치되며,
    상기 수동부품은 상기 제3 및 제4연결부재와 물리적으로 이격된,
    팬-아웃 반도체 장치.
  15. 제 14 항에 있어서,
    상기 팬-아웃 반도체 패키지는 상기 제2연결부재 상에 배치되며 제2연결부재의 재배선층과 전기적으로 연결된 접속단자를 더 포함하며,
    상기 접속단자는 상기 제2 및 제4연결부재를 전기적으로 연결하며,
    상기 수동부품은 상기 접속단자와 연결된,
    팬-아웃 반도체 장치.
  16. 제 15 항에 있어서,
    상기 팬-아웃 반도체 패키지는 상기 제2연결부재 상에 배치되며 상기 제2연결부재의 재배선층의 적어도 일부를 오픈시키는 개구부를 갖는 패시베이션층, 및 상기 개구부에 형성되어 상기 오픈된 제2연결부재의 재배선층과 전기적으로 연결된 언더범프금속층을 더 포함하며,
    상기 접속단자는 상기 패시베이션층 상에 배치되어 상기 언더범프금속층과 연결된,
    팬-아웃 반도체 장치.
KR1020170069756A 2017-06-05 2017-06-05 팬-아웃 반도체 장치 KR101872644B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020170069756A KR101872644B1 (ko) 2017-06-05 2017-06-05 팬-아웃 반도체 장치
US15/713,200 US10396037B2 (en) 2017-06-05 2017-09-22 Fan-out semiconductor device
TW106133462A TWI645526B (zh) 2017-06-05 2017-09-28 扇出型半導體裝置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170069756A KR101872644B1 (ko) 2017-06-05 2017-06-05 팬-아웃 반도체 장치

Publications (1)

Publication Number Publication Date
KR101872644B1 true KR101872644B1 (ko) 2018-06-28

Family

ID=62780371

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170069756A KR101872644B1 (ko) 2017-06-05 2017-06-05 팬-아웃 반도체 장치

Country Status (3)

Country Link
US (1) US10396037B2 (ko)
KR (1) KR101872644B1 (ko)
TW (1) TWI645526B (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110739299A (zh) * 2018-07-20 2020-01-31 三星电子株式会社 半导体封装件
KR20200134012A (ko) * 2019-05-21 2020-12-01 삼성전자주식회사 기판 구조체 및 이를 포함하는 반도체 패키지
US10896884B2 (en) 2018-08-22 2021-01-19 Samsung Electronics Co., Ltd. Semiconductor package and antenna module including the same
KR102653212B1 (ko) * 2018-11-26 2024-04-01 삼성전기주식회사 반도체 패키지

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101963293B1 (ko) * 2017-11-01 2019-03-28 삼성전기주식회사 팬-아웃 반도체 패키지
US20200161206A1 (en) * 2018-11-20 2020-05-21 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and semiconductor manufacturing process
KR102624986B1 (ko) * 2018-12-14 2024-01-15 삼성전자주식회사 반도체 패키지
US11195823B2 (en) * 2019-02-01 2021-12-07 Nanya Technology Corporation Semiconductor package and manufacturing method thereof
KR102596759B1 (ko) * 2019-03-18 2023-11-02 삼성전자주식회사 반도체 패키지
KR102574415B1 (ko) * 2019-04-04 2023-09-04 삼성전기주식회사 안테나 모듈
US10903169B2 (en) * 2019-04-30 2021-01-26 Advanced Semiconductor Engineering, Inc. Conductive structure and wiring structure including the same
US11417631B2 (en) * 2019-05-13 2022-08-16 Samsung Electro-Mechanics Co., Ltd. Semiconductor package
KR102586072B1 (ko) * 2019-05-21 2023-10-05 삼성전기주식회사 반도체 패키지 및 이를 포함하는 안테나 모듈
US11296062B2 (en) * 2019-06-25 2022-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimension large system integration
KR20210047607A (ko) 2019-10-22 2021-04-30 삼성전자주식회사 반도체 패키지
KR20210157595A (ko) * 2020-06-22 2021-12-29 삼성전자주식회사 반도체 패키지
US11942386B2 (en) * 2020-08-24 2024-03-26 Texas Instruments Incorporated Electronic devices in semiconductor package cavities
KR20220033800A (ko) 2020-09-10 2022-03-17 삼성전자주식회사 반도체 패키지
US11652029B2 (en) * 2021-06-28 2023-05-16 Monolithic Power Systems, Inc. 3-D package structure for isolated power module and the method thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040107442A (ko) * 2003-06-13 2004-12-20 소니 가부시끼 가이샤 반도체 장치 및 그 실장 구조와, 그 제조 방법
KR20130077031A (ko) * 2011-12-29 2013-07-09 주식회사 네패스 반도체 패키지 및 그 제조 방법
KR20130124858A (ko) * 2012-05-07 2013-11-15 삼성전자주식회사 반도체 패키지
KR20160083388A (ko) * 2014-12-30 2016-07-12 주식회사 네패스 반도체 패키지 및 그 제조방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI245384B (en) 2004-12-10 2005-12-11 Phoenix Prec Technology Corp Package structure with embedded chip and method for fabricating the same
US8383457B2 (en) 2010-09-03 2013-02-26 Stats Chippac, Ltd. Semiconductor device and method of forming interposer frame over semiconductor die to provide vertical interconnect
KR101685501B1 (ko) 2010-03-31 2016-12-12 삼성전자 주식회사 패키지 온 패키지
US10141288B2 (en) 2015-07-31 2018-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Surface mount device/integrated passive device on package or device structure and methods of forming

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040107442A (ko) * 2003-06-13 2004-12-20 소니 가부시끼 가이샤 반도체 장치 및 그 실장 구조와, 그 제조 방법
KR20130077031A (ko) * 2011-12-29 2013-07-09 주식회사 네패스 반도체 패키지 및 그 제조 방법
KR20130124858A (ko) * 2012-05-07 2013-11-15 삼성전자주식회사 반도체 패키지
KR20160083388A (ko) * 2014-12-30 2016-07-12 주식회사 네패스 반도체 패키지 및 그 제조방법

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110739299A (zh) * 2018-07-20 2020-01-31 三星电子株式会社 半导体封装件
CN110739299B (zh) * 2018-07-20 2024-01-09 三星电子株式会社 半导体封装件
US10896884B2 (en) 2018-08-22 2021-01-19 Samsung Electronics Co., Ltd. Semiconductor package and antenna module including the same
TWI734962B (zh) * 2018-08-22 2021-08-01 南韓商三星電子股份有限公司 半導體封裝與包括其的天線模組
KR102653212B1 (ko) * 2018-11-26 2024-04-01 삼성전기주식회사 반도체 패키지
KR20200134012A (ko) * 2019-05-21 2020-12-01 삼성전자주식회사 기판 구조체 및 이를 포함하는 반도체 패키지
KR102613241B1 (ko) * 2019-05-21 2023-12-13 삼성전자주식회사 기판 구조체 및 이를 포함하는 반도체 패키지

Also Published As

Publication number Publication date
TW201904002A (zh) 2019-01-16
TWI645526B (zh) 2018-12-21
US10396037B2 (en) 2019-08-27
US20180350747A1 (en) 2018-12-06

Similar Documents

Publication Publication Date Title
KR101872644B1 (ko) 팬-아웃 반도체 장치
KR102086364B1 (ko) 반도체 패키지
KR101983188B1 (ko) 팬-아웃 반도체 패키지
KR101999608B1 (ko) 팬-아웃 반도체 패키지
KR101982049B1 (ko) 팬-아웃 반도체 패키지
KR101982044B1 (ko) 팬-아웃 반도체 패키지
KR102609138B1 (ko) 인쇄회로기판 어셈블리
KR101933421B1 (ko) 팬-아웃 반도체 패키지 모듈
KR101994748B1 (ko) 팬-아웃 반도체 패키지
KR101963282B1 (ko) 팬-아웃 반도체 패키지
KR101942727B1 (ko) 팬-아웃 반도체 패키지
KR20180037529A (ko) 팬-아웃 반도체 패키지
KR20180064743A (ko) 팬-아웃 반도체 패키지
KR20180055570A (ko) 팬-아웃 반도체 패키지
KR20170121666A (ko) 팬-아웃 반도체 패키지
KR101901712B1 (ko) 팬-아웃 반도체 패키지
KR101973431B1 (ko) 팬-아웃 반도체 패키지
KR20200114084A (ko) 반도체 패키지
KR20180096392A (ko) 팬-아웃 반도체 패키지
KR101982057B1 (ko) 팬-아웃 반도체 패키지
KR101892876B1 (ko) 팬-아웃 반도체 패키지
KR20180090666A (ko) 팬-아웃 반도체 패키지
KR20190013051A (ko) 팬-아웃 반도체 패키지
KR20190043913A (ko) 반도체 패키지
KR101883108B1 (ko) 팬-아웃 반도체 패키지

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant