KR20220033800A - 반도체 패키지 - Google Patents

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KR20220033800A
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connection pattern
bump
control layer
opening
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48235—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a via metallisation of the item
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
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Abstract

반도체 패키지가 제공된다. 이 반도체 패키지는 패키지 기판, 상기 패키지 기판의 하면 상의 제1 범프 및 제2 범프, 상기 패키지 기판의 상면 상의 반도체 칩, 상기 패키지 기판의 상면 상의 제1 연결 패턴 및 제2 연결 패턴, 상기 패키지 기판의 상면 상에 위치하며 상기 반도체 칩을 덮는 몰딩, 상기 몰딩 상의 휨 제어 층, 상기 휨 제어 층 상의 상부 절연 층, 상기 상부 절연 층을 관통하여 상기 휨 제어 층의 상면을 노출시키는 제1 개구, 평면적 관점에서 상기 제1 개구와 중첩되며 상기 휨 제어 층을 관통하여 상기 제1 연결 패턴을 노출시키는 제2 개구, 및 상기 상부 절연 층을 관통하여 상기 제2 연결 패턴을 노출시키는 제3 개구를 포함할 수 있다.

Description

반도체 패키지{Semiconductor package}
본 개시는 반도체 패키지에 관한 것이다. 보다 구체적으로는 휨 제어 층을 포함하는 반도체 패키지에 관한 것이다.
반도체 패키지 제조 공정 동안 반도체 패키지 내의 재료들은 가열 및 냉각될 수 있다. 재료들은 상이한 열 팽창 계수를 가지며, 이러한 열 팽창 계수 차이는 가열 및 냉각 시 패키지의 변형 또는 휨을 야기할 수 있다. 이러한 반도체 패키지의 휨을 제어하는 것이 필요하다.
본 개시가 해결하고자 하는 과제는 우수한 전기적 특성을 가지며, 휨이 감소되고, 제조가 용이한 반도체 패키지를 제공하는 것이다.
본 개시의 일 실시예에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판의 하면 상의 제1 범프 및 제2 범프, 상기 패키지 기판의 상면 상의 반도체 칩, 상기 패키지 기판의 상면 상의 제1 연결 패턴 및 제2 연결 패턴, 상기 패키지 기판의 상면 상에 위치하며 상기 반도체 칩을 덮는 몰딩, 상기 몰딩 상의 휨 제어 층, 상기 휨 제어 층 상의 상부 절연 층, 상기 상부 절연 층을 관통하여 상기 휨 제어 층의 상면을 노출시키는 제1 개구, 평면적 관점에서 상기 제1 개구와 중첩되며 상기 휨 제어 층을 관통하여 상기 제1 연결 패턴을 노출시키는 제2 개구, 및 상기 상부 절연 층을 관통하여 상기 제2 연결 패턴을 노출시키는 제3 개구를 포함할 수 있다.
본 개시의 일 실시예에 따른 반도체 패키지는 제1 서브 패키지, 및 상기 제1 서브 패키지 상의 제2 서브 패키지를 포함하고, 상기 제1 서브 패키지는, 제1 패키지 기판; 상기 제1 패키지 기판의 하면 상의 제1 접지 범프, 상기 제1 패키지 기판의 상면 상의 제1 반도체 칩, 상기 제1 패키지 기판의 상면 상에 위치하며 상기 제1 패키지 기판을 통해 상기 제1 접지 범프에 연결된 접지 연결 패턴, 상기 제1 패키지 기판의 상면 상에 위치하며 상기 제1 반도체 칩을 덮는 제1 몰딩, 상기 제1 몰딩 상의 휨 제어 층, 상기 휨 제어 층 상의 상부 절연 층을 포함하고, 상기 제2 서브 패키지는, 제2 패키지 기판, 상기 제2 패키지 기판의 하면 상의 제2 접지 범프, 상기 제2 패키지 기판의 상면 상의 제2 반도체 칩, 및 상기 제2 패키지 기판의 상면 상에 위치하며 상기 제2 반도체 칩을 덮는 제2 몰딩을 포함하고, 상기 제2 접지 범프는, 상기 상부 절연 층을 관통하는 제1 개구, 및 상기 휨 제어 층 및 상기 제1 몰딩을 관통하는 제2 개구를 통해 상기 휨 제어 층 및 상기 접지 연결 패턴과 접촉할 수 있다.
본 개시의 일 실시예에 따른 반도체 패키지는 제1 서브 패키지, 및 상기 제1 서브 패키지 상의 제2 서브 패키지를 포함하고, 상기 제1 서브 패키지는, 재배선 구조체, 상기 재배선 구조체의 하면 상의 제1 접지 범프 및 제1 신호 범프, 상기 재배선 구조체의 상면 상의 제1 반도체 칩, 상기 재배선 구조체의 상면 상에 위치하며, 상기 제1 접지 범프에 연결되는 접지 연결 패턴, 상기 제1 신호 범프에 연결되는 신호 연결 패턴, 및 상기 접지 연결 패턴 및 상기 신호 연결 패턴을 둘러싸는 절연 구조체를 포함하는 프레임, 상기 제1 반도체 칩 및 상기 프레임 상의 제1 몰딩, 상기 제1 몰딩 상의 휨 제어 층, 상기 휨 제어 층 상의 상부 절연 층을 포함하고, 상기 제2 서브 패키지는, 패키지 기판, 상기 패키지 기판의 하면 상의 제2 접지 범프 및 제2 신호 범프, 상기 패키지 기판의 상면 상의 제2 반도체 칩, 및 상기 패키지 기판의 상면 상에 위치하며 상기 제2 반도체 칩을 덮는 제2 몰딩을 포함하고, 상기 제2 접지 범프는 상부 절연 층을 관통하는 제1 개구 및 상기 휨 제어 층 및 상기 제1 몰딩을 관통하는 제2 개구를 통해 상기 휨 제어 층 및 상기 접지 연결 패턴과 접촉하고, 상기 제2 신호 범프는 상기 상부 절연 층 및 상기 제1 몰딩을 관통하는 제3 개구를 통해 상기 신호 연결 패턴과 접촉하고 상기 휨 제어 층으로부터 이격될 수 있다.
본 개시의 일 실시예에 따른 반도체 패키지는 재배선 구조체, 상기 재배선 구조체의 하면 상의 접지 범프 및 신호 범프, 상기 재배선 구조체의 상면 상에 위치하며 상기 접지 범프에 전기적으로 연결된 접지 연결 패턴 및 상기 신호 범프에 전기적으로 연결된 신호 연결 패턴을 포함하는 프레임, 상기 프레임을 관통하는 홀 내의 어플리케이션 프로세서(Application Processor, AP) 칩, 상기 재배선 구조체의 상면 상에 위치하며 상기 AP 칩 및 상기 프레임을 덮는 몰딩, 상기 몰딩 상의 Cu 층, 상기 Cu 층 상의 상부 절연 층, 상기 상부 절연 층을 관통하여 상기 Cu 층의 상면을 노출시키는 제1 개구, 평면적 관점에서 상기 제1 개구와 중첩되며 상기 Cu 층을 관통하여 상기 접지 연결 패턴을 노출시키는 제2 개구, 및 상기 상부 절연 층을 관통하여 상기 신호 연결 패턴을 노출시키는 제3 개구를 포함할 수 있다.
본 개시의 일 실시예에 따른 반도체 패키지는 제1 서브 패키지, 및 상기 제1 서브 패키지 상의 제2 서브 패키지를 포함하고, 상기 제1 서브 패키지는, 재배선 구조체, 상기 재배선 구조체의 하면 상의 제1 접지 범프, 상기 재배선 구조체의 상면 상의 로직 칩, 상기 재배선 구조체의 상면 상에 위치하며 상기 로직 칩을 둘러싸는 프레임, 상기 재배선 구조체의 상면 상에 위치하며 상기 로직 칩 및 상기 프레임을 덮는 제1 몰딩, 상기 제1 몰딩 상의 더미 Cu 층, 상기 더미 Cu 층 상의 상부 절연 층, 상기 상부 절연 층을 관통하여 상기 더미 Cu 층을 노출시키는 제1 개구, 및 평면적 관점에서 상기 제1 개구와 중첩되며 상기 더미 Cu 층을 관통하여 상기 프레임을 노출시키는 제2 개구를 포함하고, 상기 제2 서브 패키지는, 제2 패키지 기판, 상기 제2 패키지 기판의 하면 상의 제2 접지 범프, 상기 제2 패키지 기판의 상면 상의 메모리 칩, 및 상기 제2 패키지 기판의 상면 상에 위치하며 상기 메모리 칩을 덮는 제2 몰딩을 포함하고, 상기 제2 접지 범프는 상기 제1 개구 및 상기 제2 개구를 통해 상기 더미 Cu 층 및 상기 프레임과 접촉할 수 있다.
본 개시의 실시예들에 따르면, 휨 제어 층이 개구를 통해 노출되고 휨 제어 층은 개구 내의 범프를 통해 접지 연결 패턴에 연결될 수 있다. 휨 제어 층이 접지될 수 있으므로 반도체 패키지의 신호 특성 및 전력 특성이 향상될 수 있다. 또한 휨 제어 층을 접지시키기 위한 비아를 형성하지 않으므로 제조 공정을 단순화할 수 있다.
도 1a는 본 개시의 일 시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1b는 도 1a의 R 영역의 확대 평면도이다.
도 2는 본 개시의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 3은 본 개시의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 4는 본 개시의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 5는 본 개시의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 6은 본 개시의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 7은 본 개시의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 8a 내지 도 8f는 본 개시의 일 실시예에 따른 반도체 패키지 제조 방법을 나타낸 단면도들이다.
도 9a 내지 도 9g는 본 개시의 일 실시예에 따른 반도체 패키지 제조 방법을 나타낸 단면도들이다.
도 10a 내지 도 10e는 본 개시의 일 실시예에 따른 반도체 패키지 제조 방법을 나타낸 단면도들이다.
도 1a는 본 개시의 일 실시예에 따른 반도체 패키지(100)를 나타낸 단면도이다. 도 1b는 도 1a의 R 영역의 확대 평면도이다.
도 1a 및 도 1b를 참조하면, 본 개시의 일 실시예에 따른 반도체 패키지(100)는 제1 패키지 기판(130), 제1 접지 범프(180a), 제1 신호 범프(180b), 제1 반도체 칩(110), 접지 연결 패턴(120a), 신호 연결 패턴(120b), 제1 몰딩(140), 휨 제어 층(160), 상부 절연 층(170), 제1 개구(OP1), 제2 개구(OP2), 및 제3 개구(OP3)를 포함할 수 있다. 일부 실시예에서, 반도체 패키지(100)는 패널 레벨 패키지(panel level package, PLP)일 수 있다.
제1 패키지 기판(130)은 제1 반도체 칩(110)을 제1 접지 범프(180a)에 연결하고, 제1 반도체 칩(110)을 제1 신호 범프(180b)에 연결하고, 제1 반도체 칩(110)을 접지 연결 패턴(120a)에 연결하고, 제1 반도체 칩(110)을 신호 연결 패턴(120b)에 연결하고, 신호 연결 패턴(120b)을 제1 신호 범프(180b)에 연결하고, 접지 연결 패턴(120a)을 제1 접지 범프(180a)에 연결할 수 있다. 제1 패키지 기판(130)은 일부 실시예에서 재배선(redistirubition) 구조체일 수 있다. 다른 실시예에서, 제1 패키지 기판(130)은 인쇄 회로 기판(printed circuit board, PCB)일 수 있다.
제1 패키지 기판(130)은 제1 기판 절연 층(133), 제1 기판 절연 층(133)의 하면 상의 제1 기판 전도성 패턴(131), 및 제1 기판 절연 층(133)을 관통하여 제1 기판 전도성 패턴(131)과 접촉하는 제1 기판 전도성 비아(132), 및 제1 기판 전도성 패턴(131)의 하면 및 제1 기판 절연 층(133)의 하면을 덮는 제1 기판 보호 층(134)을 포함할 수 있다. 복수의 제1 기판 전도성 패턴(131)과 복수의 제1 기판 전도성 비아(132)는 전기적 경로를 형성할 수 있다. 예를 들어, 복수의 제1 기판 전도성 패턴(131)과 복수의 제1 기판 전도성 비아(132)는 제1 반도체 칩(110)을 제1 접지 범프(180a)에 연결하는 전기적 경로, 제1 반도체 칩(110)을 제1 신호 범프(180b)에 연결하는 전기적 경로, 제1 반도체 칩(110)을 접지 연결 패턴(120a)에 연결하는 전기적 경로, 제1 반도체 칩(110)을 신호 연결 패턴(120b)에 연결하는 전기적 경로, 신호 연결 패턴(120b)을 제1 신호 범프(180b)에 연결하는 전기적 경로, 및 접지 연결 패턴(120a)을 제1 접지 범프(180a)에 연결하는 전기적 경로를 형성할 수 있다.
제1 기판 절연 층(133)은 예를 들어 무기 절연 재료, 유기 절연 재료, 또는 이들의 조합을 포함할 수 있다. 상기 무기 절연 재료는 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있다. 상기 유기 절연 재료는 예를 들어 폴리이미드, 에폭시 수지, 또는 이들의 조합을 포함할 수 있다. 제1 기판 전도성 패턴(131) 및 제1 기판 전도성 비아(132)는 예를 들어 구리(Cu), 금(Au), 은(Ag), 니켈(Ni), 텅스텐(W), 알루미늄(Al), 또는 이들의 조합을 포함할 수 있는 전도성 재료를 포함할 수 있다. 일부 실시예에서, 제1 기판 전도성 패턴(131) 및 제1 기판 전도성 비아(132)는 상기 전도성 재료가 제1 기판 절연 층(133) 내로 확산하는 것을 방지하기 위한 배리어 재료를 더 포함할 수 있다. 상기 배리어 재료는 예를 들어 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 이들의 조합을 포함할 수 있다.
제1 기판 보호 층(134)은 물리적으로 및/또는 화학적으로 제1 패키지 기판(130)을 환경으로부터 보호할 수 있다. 일부 실시예에서, 제1 기판 보호 층(134)은 복합(composite) 재료를 포함할 수 있다. 즉, 제1 기판 보호 층(134)은 매트릭스 및 매트릭스 내의 충전제를 포함할 수 있다. 상기 매트릭스는 폴리머를 포함할 수 있으며, 상기 충전제는 실리카, 티타니아, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 제1 기판 보호 층(134)은 아지노모토 빌드업 필름(ajinomoto build-up film, ABF)와 같은 빌드업 필름을 사용하여 형성될 수 있다. 일부 실시예에 제1 기판 전도성 비아(132)의 하단의 직경은 제1 기판 전도성 비아(132)의 상단의 직경보다 클 수 있다.
제1 패키지 기판(130)은 제1 기판 보호 층(134) 상에 위치하며 제1 기판 전도성 패턴(131)과 접촉하는 언더 범프 메탈(UBM)을 더 포함할 수 있다. 언더 범프 메탈(UBM)은 일부 실시예에서 접착 층, 배리어 층, 젖음(wetting) 층, 및 산화 방지 층 중 적어도 하나를 포함할 수 있다. 상기 접착 층은 크롬(Cr), 티타늄(Ti), 니켈(Ni), 텅스텐(W), 또는 이들의 조합을 포함할 수 있다. 상기 배리어 층은 크롬(Cr), 텅스텐(W), 티타늄(Ti), 니켈(Ni)을 포함할 수 있다. 상기 젖음 층은 구리(Cu), 니켈(Ni), 백금(Pt), 팔라듐(Pd), 또는 이들의 조합을 포함할 수 있다. 상기 산화 방지 층은 금(Au)을 포함할 수 있다.
제1 접지 범프(180a)는 언더 범프 메탈(UBM)의 하면 상에 배치될 수 있다. 제1 접지 범프(180a)는 접지될 수 있다. 제1 접지 범프(180a)는 외부로부터 제1 반도체 칩(110) 및 접지 연결 패턴(120a)에 접지 신호를 제공할 수 있다. 제1 접지 범프(180a)는 예를 들어 주석(Sn), 납(Pb), 은(Ag), 구리(Cu), 또는 이들의 조합을 포함하는 전도성 재료를 포함할 수 있다. 제1 접지 범프(180a)는 예를 들어 솔더 볼을 사용하여 형성될 수 있다.
제1 신호 범프(180b)는 언더 범프 메탈(UBM)의 하면 상에 배치될 수 있다. 제1 신호 범프(180b)는 제1 반도체 칩(110) 및 신호 연결 패턴(120b)에 외부로부터의 신호를 제공하거나 제1 반도체 칩(110) 및 신호 연결 패턴(120b)으로부터 신호를 제공받을 수 있다. 제1 신호 범프(180b)는 예를 들어 주석(Sn), 납(Pb), 은(Ag), 구리(Cu), 또는 이들의 조합을 포함하는 전도성 재료를 포함할 수 있다. 제1 신호 범프(180b)는 예를 들어 솔더 볼을 사용하여 형성될 수 있다.
제1 반도체 칩(110)은 제1 패키지 기판(130)의 상면 상에 배치될 수 있다. 제1 반도체 칩(110)은 제1 바디(111) 및 제1 바디(111)의 하면 상의 제1 칩 패드(112)를 포함할 수 있다. 제1 바디(111)는 기판 및 기판 상의 집적 회로를 포함할 수 있다. 집적 회로가 형성된 제1 반도체 칩(110)의 면은 활성면으로 불리고, 활성면과 대향하는 제1 반도체 칩(110)의 면은 비활성면으로 불릴 수 있다. 도 1a에서, 제1 반도체 칩(110)의 활성면은 제1 반도체 칩(110)의 하면일 수 있고, 제1 반도체 칩(110)의 비활성면은 제1 반도체 칩(110)의 상면일 수 있다.
상기 기판은 반도체 물질, 예컨대 Ⅳ족 반도체 물질, Ⅲ-Ⅴ족 반도체 물질, Ⅱ-Ⅵ족 반도체 물질, 또는 이들의 조합을 포함할 수 있다. 상기 Ⅳ족 반도체 물질은 예를 들어 실리콘(Si), 게르마늄(Ge), 또는 이들의 조합을 포함할 수 있다. 상기 Ⅲ-Ⅴ족 반도체 물질은 예를 들어 갈륨비소(GaAs), 인듐인(InP), 갈륨인(GaP), 인듐비소(InAs), 인듐 안티몬(InSb), 인듐갈륨비소(InGaAs), 또는 이들의 조합을 포함할 수 있다. 상기 Ⅱ-Ⅵ족 반도체 물질은 예를 들어 텔루르화 아연(ZnTe), 황화카드뮴(CdS), 또는 이들의 조합을 포함할 수 있다.
상기 집적 회로는 메모리 회로, 로직 회로, 또는 이들의 조합을 포함하는 임의의 종류의 집적 회로일 수 있다. 상기 메모리 회로는 예를 들어 디램(dynamic random access memory, DRAM) 회로, 에스 램(static random access memory, SRAM) 회로, 플래시(flash) 메모리 회로, 이이피롬(electrically erasable and programmable read-only memory, EEPROM) 회로, 피램(phase-change random access memory, PRAM) 회로, 엠램(magnetic random access memory, MRAM) 회로, 알램(resistive random access memory, RRAM) 회로, 또는 이들의 조합을 포함할 수 있다. 상기 로직 회로는 예를 들어 중앙처리장치(central processing unit, CPU) 회로, 그래픽 처리 장치(graphic processing unit, GPU) 회로, 컨트롤러(controller) 회로, 주문형 반도체(application specific integrated circuit, ASIC) 회로, 어플리케이션 프로세서(application processor, AP) 회로, 또는 이들의 조합을 포함할 수 있다.
제1 칩 패드(112)는 제1 바디(111)의 집적 회로를 제1 패키지 기판(130)에 연결할 수 있다. 제1 칩 패드(112)는 예를 들어 구리(Cu), 금(Au), 은(Ag), 니켈(Ni), 텅스텐(W), 알루미늄(Al), 또는 이들의 조합을 포함할 수 있는 전도성 재료를 포함할 수 있다.
접지 연결 패턴(120a)은 제1 패키지 기판(130) 상에 배치되며, 제1 패키지 기판(130)을 통해 제1 접지 범프(180a)에 연결될 수 있다. 접지 연결 패턴(120a) 및 제1 접지 범프(180a)는 접지되도록 구성될 수 있다. 접지 연결 패턴(120a)은 복수의 전도성 패턴(121) 및 복수의 전도성 패턴(121) 사이의 복수의 전도성 비아(122)를 포함할 수 있다.
신호 연결 패턴(120b)은 제1 패키지 기판(130) 상에 배치되며, 제1 패키지 기판(130)을 통해 제1 신호 범프(180b)에 연결될 수 있다. 신호 연결 패턴(120b) 및 제1 신호 범프(180b)는 신호를 전달하도록 구성될 수 있다. 신호 연결 패턴(120b)은 복수의 전도성 패턴(121) 및 복수의 전도성 패턴(121) 사이의 복수의 전도성 비아(122)를 포함할 수 있다.
접지 연결 패턴(120a) 및 신호 연결 패턴(120b)은 절연 구조체(123)에 의해 둘러싸일 수 있다. 절연 구조체(123)는 복수의 절연 층을 포함할 수 있다. 접지 연결 패턴(120a), 신호 연결 패턴(120b), 및 절연 구조체(123)는 프레임(120)을 형성할 수 있다.
절연 구조체(123)는 절연물질을 포함할 수 있다. 상기 절연물질은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러 및/또는 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 절연물질, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 일 수 있다. 복수의 전도성 패턴(121) 및 복수의 전도성 비아(122)는 예를 들어 구리(Cu), 금(Au), 은(Ag), 니켈(Ni), 텅스텐(W), 알루미늄(Al), 또는 이들의 조합을 포함할 수 있는 전도성 재료를 포함할 수 있다. 일부 실시예에서, 복수의 전도성 패턴(121) 및 복수의 전도성 비아(122)는 상기 전도성 재료가 상기 절연 구조체(123) 내로 확산하는 것을 방지하기 위한 배리어 재료를 더 포함할 수 있다. 상기 배리어 재료는 예를 들어 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 이들의 조합을 포함할 수 있다.
제1 몰딩(140)은 제1 패키지 기판(130) 상에서 제1 반도체 칩(110)을 덮을 수 있다. 일부 실시예에서, 제1 몰딩(140)은 프레임(120)을 더 덮을 수 있다. 즉, 제1 몰딩(140)은 절연 구조체(123), 접지 연결 패턴(120a), 및 신호 연결 패턴(120b)을 더 덮을 수 있다. 제1 몰딩(140)은 절연 구조체(123)와 제1 반도체 칩(110) 사이를 더 채울 수 있다. 제1 몰딩(140)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기 필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT를 포함할 수 있다. 또한, 제1 몰딩(140)은 EMC(Epoxy mold compound)와 같은 몰딩 물질 또는 PIE(photo imageable encapsulant)와 같은 감광성 재료를 포함할 수 있다.
휨 제어 층(160)은 제1 몰딩(140) 상에 배치될 수 있다. 반도체 패키지(100)에 휨 제어 층(160)을 삽입함으로써 반도체 패키지(100)의 휨이 감소될 수 있다. 휨 제어 층(160)은 제1 기판 전도성 패턴(131) 및 제1 기판 전도성 비아(132)와 동일한 물질을 포함할 수 있다. 휨 제어 층(160)은 예를 들어 구리(Cu), 금(Au), 은(Ag), 니켈(Ni), 텅스텐(W), 알루미늄(Al), 또는 이들의 조합을 포함할 수 있는 전도성 재료를 포함할 수 있다. 휨 제어 층(160)은 접지 연결 패턴(120a) 및 신호 연결 패턴(120b)으로부터 떨어질 수 있다. 즉, 휨 제어 층(160)은 접지 연결 패턴(120a) 및 신호 연결 패턴(120b)에 바로 접촉하지 않을 수 있다.
휨 제어 층(160)의 두께(t)는 약 5μm 내지 약 15μm일 수 있다. 휨 제어 층(160)의 두께(t)가 약 5μm보다 작으면, 반도체 패키지(100)의 휨이 너무 커질 수 있다. 휨 제어 층(160)의 두께(t)가 약 15μm보다 크면, 반도체 패키지(100)가 너무 두꺼워질 수 있다.
상부 절연 층(170)은 휨 제어 층(160) 상에 배치될 수 있다. 일부 실시예에서, 상부 절연 층(170)은 복합 재료를 포함할 수 있다. 즉, 상부 절연 층(170)은 매트릭스 및 매트릭스 내의 충전제를 포함할 수 있다. 상기 매트릭스는 폴리머를 포함할 수 있으며, 상기 충전제는 실리카, 티타니아, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 상부 절연 층(170)은 ABF와 같은 빌드업 필름을 사용하여 형성될 수 있다.
제1 개구(OP1)는 상부 절연 층(170)을 관통하여 휨 제어 층(160)을 노출시킬 수 있다. 제2 개구(OP2)는 평면적 관점에서 제1 개구(OP1)와 중첩되며 휨 제어 층(160) 및 제1 몰딩(140)을 관통하여 접지 연결 패턴(120a)을 노출시킬 수 있다. 제3 개구(OP3)는 상부 절연 층(170) 및 제1 몰딩(140)을 관통하여 신호 연결 패턴(120b)을 노출시킬 수 있다. 휨 제어 층(160)은 제3 개구(OP3)로부터 떨어질 수 있다. 즉, 휨 제어 층(160)은 제3 개구(OP3)에 의해 노출되지 않을 수 있다. 휨 제어 층(160)의 상면에서, 제1 개구(OP1)의 직경(D1)은 제2 개구(OP2)의 직경보다 클 수 있다. 따라서, 제1 개구(OP1)는 휨 제어 층(160)의 상면을 노출시킬 수 있다.
도 1b의 평면도에 도시된 바와 같이, 평면적 관점에서, 제1 개구(OP1)를 통해 노출되는 휨 제어 층(160)의 부분은 제2 개구(OP2)를 둘러싸는 고리 형상일 수 있다. 평면적 관점에서, 제1 개구(OP1) 를 통해 노출되는 휨 제어 층(160)의 부분의 폭(W)은 약 5μm 내지 약 15μm일 수 있다. 노출되는 폭(W)이 약 5μm보다 작으면, 휨 제어 층(160)과 제2 접지 범프(280a, 도 5 참조) 사이의 접촉 면적이 너무 작아져 제2 접지 범프(280a, 도 5 참조)를 통해 휨 제어 층(160)을 접지 연결 패턴(120a)에 연결시키기 어려울 수 있다. 노출되는 폭(W)이 약 15μm보다 크면, 제1 개구(OP1)의 직경 (D1)이 너무 커져 반도체 패키지(100)의 집적도가 감소될 수 있다.
일부 실시예에서, 반도체 패키지(100)는 접지 연결 패턴(120a) 및 신호 연결 패턴(120b) 상의 웨팅(wetting) 패드(150)를 더 포함할 수 있다. 웨팅 패드(150)는 제2 개구(OP2) 내 및 제3 개구(OP3) 내에 위치할 수 있다. 웨팅 패드(150)는 예를 들어, 금(Au)을 포함할 수 있다.
도 2는 본 개시의 일 실시예에 따른 반도체 패키지(100a)를 나타낸 단면도이다. 이하에서는 도 1a 및 도 1b에 도시된 반도체 패키지(100)와 도 2에 도시된 반도체 패키지(100a) 사이의 차이점이 설명된다.
도 2를 참조하면, 반도체 패키지(100a)는 반도체 패키지(100)의 접지 연결 패턴(120a) 및 신호 연결 패턴(120b) 대신 접지 연결 패턴(120a-1) 및 신호 연결 패턴(120b-1)을 포함할 수 있다. 접지 연결 패턴(120a-1) 및 신호 연결 패턴(120a-2) 각각은 일체로 형성될 수 있다. 일부 실시예에서, 접지 연결 패턴(120a-1) 및 신호 연결 패턴(120a-2) 각각은 전도성 필라일 수 있다. 접지 연결 패턴(120a-1) 및 신호 연결 패턴(120a-2) 각각은 제1 몰딩(140)에 의해 둘러싸일 수 있다. 접지 연결 패턴(120a-1) 및 신호 연결 패턴(120a-2) 각각은 제1 몰딩(140)과 직접 접촉할 수 있다. 일부 실시예에서, 반도체 패키지(100a)는 웨이퍼 레벨 패키지(wafer level package, WLP)일 수 있다.
도 3은 본 개시의 일 실시예에 따른 반도체 패키지(100b)를 나타낸 단면도이다. 이하에서는 도 2에 도시된 반도체 패키지(100a)와 도 3에 도시된 반도체 패키지(100b) 사이의 차이점이 설명된다.
도 3을 참조하면, 반도체 패키지(100b)는 도 2에 도시된 제1 패키지 기판(130) 대신 제1 패키지 기판(130-1)을 포함한다. 제1 패키지 기판(130-1)은 제1 기판 절연 층(133-1), 제1 기판 절연 층(133-1)의 상면 상의 제1 기판 전도성 패턴(131-1), 제1 기판 절연 층(133-1)을 관통하여 제1 기판 전도성 패턴(131-1)과 접촉하는 제1 기판 전도성 비아(132-1), 제1 기판 절연 층(133-1)의 하면 상의 제1 기판 보호 층(134-1)을 포함할 수 있다. 제1 기판 전도성 비아(132-1)의 상단의 직경은 제1 기판 전도성 비아(132-1)의 하단의 직경보다 클 수 있다. 일부 실시예에서, 제1 패키지 기판(130-1)은 재배선 구조체일 수 있다.
반도체 패키지(100b)는 제1 반도체 칩(110)의 제1 칩 패드(112)와 제1 패키지 기판(130-1)의 제1 기판 전도성 패턴(131-1) 사이의 제1 칩 범프(190)를 더 포함할 수 있다. 제1 칩 범프(190)는 제1 반도체 칩(110)의 제1 칩 패드(112)를 제1 패키지 기판(130-1)의 제1 기판 전도성 패턴(131-1)에 연결할 수 있다. 제1 칩 범프(190)는 주석(Sn), 납(Pb), 은(Ag), 구리(Cu), 또는 이들의 조합을 포함하는 전도성 재료를 포함할 수 있다.
도 4는 본 개시의 일 실시예에 따른 반도체 패키지(100c)를 나타낸 단면도이다. 이하에서는 도 1a에 도시된 반도체 패키지(100)와 도 4에 도시된 반도체 패키지(100c) 사이의 차이점이 설명된다.
도 4를 참조하면, 반도체 패키지(100c)는 복수의 제1 반도체 칩(110-1, 110-2)을 포함할 수 있다. 복수의 제1 반도체 칩(110-1, 110-2)은 제1 패키지 기판(130-2) 상에 배치될 수 있다. 일부 실시예에서, 복수의 제1 반도체 칩(110-1, 110-2)은 서로 상이한 집적 회로를 가질 수 있다. 예를 들어, 하나의 제1 반도체 칩(110-1)은 메모리 칩이고 다른 하나의 제1 반도체 칩(110-2)은 로직 칩일 수 있다. 다른 실시예에서, 복수의 제1 반도체 칩(110-1, 110-2)은 동일한 집적 회로를 가질 수 있다. 복수의 제1 반도체 칩(110-1, 110-2)은 제1 패키지 기판(130-2)을 통해 서로 연결될 수 있다. 즉, 제1 패키지 기판(130-2)은 복수의 제1 반도체 칩(110-1, 110-2)을 서로 연결하는 전기적 경로를 더 포함할 수 있다.
도 5는 본 개시의 일 실시예에 따른 반도체 패키지(200)를 나타낸 단면도이다.
도 5를 참조하면, 반도체 패키지(200)는 제1 서브 패키지(P1) 및 제1 서브 패키지(P1) 상의 제2 서브 패키지(P2)를 포함할 수 있다. 즉, 반도체 패키지(200)는 패키지 온 패키지(package on package, POP) 타입일 수 있다. 제1 서브 패키지(P1)는 도 1a의 반도체 패키지(100), 도 2의 반도체 패키지(100a), 도 3의 반도체 패키지(100b), 및 도 4의 반도체 패키지(100c) 중 하나일 수 있다.
제2 서브 패키지(P2)는 제2 패키지 기판(230), 제2 반도체 칩(210-1), 제2 몰딩(240), 제2 접지 범프(280a), 및 제2 신호 범프(280b)를 포함할 수 있다. 제2 패키지 기판(230)은 예를 들어 제2 기판 절연 층(237), 제2 기판 절연 층(237)의 상면 상의 상부 전도성 패턴 층(235b), 제2 기판 절연 층(237)의 하면 상의 하부 전도성 패턴 층(235a), 및 제2 기판 절연 층(237)을 관통하여 상부 전도성 패턴 층(235b)과 하부 전도성 패턴 층(235a) 사이에 연장되어 상부 전도성 패턴 층(235b)과 하부 전도성 패턴 층(235a) 사이를 연결하는 기판 전도성 비아(236)를 포함할 수 있다. 일부 실시예에서, 제2 패키지 기판(230)은 인쇄 회로 기판일 수 있다.
제2 기판 절연 층(237)은 예를 들어, FR4(Flame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴리페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드, 또는 이들의 조합을 포함할 수 있다. 상부 전도성 패턴 층(235b), 하부 전도성 패턴 층(235a), 및 기판 전도성 비아(236)는 예를 들어 구리(Cu), 금(Au), 은(Ag), 니켈(Ni), 텅스텐(W), 알루미늄(Al), 또는 이들의 조합을 포함할 수 있는 전도성 재료를 포함할 수 있다.
제2 반도체 칩(210-1)은 제2 패키지 기판(230) 상에 배치될 수 있다. 제2 반도체 칩(210-1)은 제2 바디(211) 및 제2 바디(211)의 상면 상의 제2 칩 패드(212)를 포함할 수 있다. 제2 바디(211)는 기판 및 집적 회로를 포함할 수 있으며, 상기 집적 회로는 제2 반도체 칩(210-1)의 상면에 위치할 수 있다. 즉, 제2 반도체 칩(210-1)의 활성면은 제2 반도체 칩(210-1)의 상면일 수 있다.
제2 반도체 칩(210-1)의 제2 바디(211)의 집적 회로는 제1 반도체 칩(110)의 제1 바디(111)의 집적 회로와 동일하거나 상이할 수 있다. 일부 실시예에서, 제1 서브 패키지(P1)의 제1 반도체 칩(110)의 제1 바디(111)의 집적 회로는 로직 회로를 포함하고, 제2 서브 패키지(P2)의 제2 반도체 칩(210-1)의 제2 바디(211)의 집적 회로는 메모리 회로를 포함할 수 있다. 보다 구체적으로, 제1 서브 패키지(P1)의 제1 반도체 칩(110)의 제1 바디(111)의 집적 회로는 AP 회로를 포함하고, 제2 서브 패키지(P2)의 제2 반도체 칩(210-1)의 제2 바디(211)의 집적 회로는 DRAM 회로를 포함할 수 있다.
제2 반도체 칩(210-1)은 와이어(WR)를 통해 제2 패키지 기판(230)의 상부 전도성 패턴 층(235b)에 연결될 수 있다. 다른 실시예에서, 제2 반도체 칩(210-1)의 칩 패드(212)는 제2 반도체 칩(210-1)의 하면 상에 위치할 수 있고, 제2 반도체 칩(210-1)의 제2 바디(211)의 상기 집적 회로는 제2 반도체 칩(210-1)의 하면에 위치할 수 있다. 즉, 제2 반도체 칩(210-1)의 활성면은 제2 반도체 칩(210-1)의 하면일 수 있다. 제2 반도체 칩(210-1)은 범프 또는 필라(pillar)를 통해 제2 패키지 기판(230)의 상부 전도성 패턴 층(235b)에 연결될 수 있다.
일부 실시예에서, 제2 서브 패키지(P2)는 복수의 반도체 칩(210-1, 210-2)을 포함할 수 있다. 복수의 반도체 칩(210-1, 210-2)은 제2 패키지 기판(230) 상에 적층될 수 있다.
제2 몰딩(240)은 제2 패키지 기판(230) 상에 배치되며 제2 패키지 기판(230)및 제2 반도체 칩(210)을 덮을 수 있다. 제2 몰딩(240)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기 필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT를 포함할 수 있다. 또한, 제2 몰딩(240)은 EMC와 같은 몰딩 물질 또는 PIE와 같은 감광성 재료를 포함할 수 있다.
제2 접지 범프(280a)는 제2 패키지 기판(230)의 하부 전도성 패턴 층(235a) 상에 배치될 수 있다. 제2 접지 범프(280a)는 제1 서브 패키지(P1)의 제1 개구(OP1) 및 제2 개구(OP2)를 통해 휨 제어 층(160) 및 접지 연결 패턴(120a)과 접촉할 수 있다. 제2 접지 범프(280a)는 휨 제어 층(160)의 상면과 접촉할 수 있다. 일부 실시예에서, 제2 접지 범프(280a)는 제2 개구(OP2)를 통해 노출된 휨 제어 층(160)의 측면과 더 접촉할 수 있다. 휨 제어 층(160)은 제2 접지 범프(280a)를 통해 접지 연결 패턴(120a)에 전기적으로 연결될 수 있다. 즉, 휨 제어 층(160)은 제2 접지 범프(280a)를 통해 접지될 수 있다. 즉, 휨 제어 층(160)은 신호를 전달하지 않는 더미(dummy) 층일 수 있다. 휨 제어 층(160)이 접지될 수 있으므로 반도체 패키지(200)의 신호 특성 및 전력 특성이 향상될 수 있다. 또한 휨 제어 층(160)을 접지시키기 위한 비아를 형성하지 않으므로 반도체 패키지(200)의 제조 공정이 단순화될 수 있다. 제2 접지 범프(280a)는 예를 들어 주석(Sn), 납(Pb), 은(Ag), 구리(Cu), 또는 이들의 조합을 포함하는 전도성 재료를 포함할 수 있다. 제2 접지 범프(280a)는 예를 들어 솔더 볼을 사용하여 형성될 수 있다.
제2 신호 범프(280b)는 제2 패키지 기판(230)의 하부 전도성 패턴 층(235a) 상에 배치될 수 있다. 제2 신호 범프(280b)는 제1 서브 패키지(P1)의 제3 개구(OP3)를 통해 신호 연결 패턴(120b)과 접촉할 수 있다. 제2 신호 범프(280b)는 신호 연결 패턴(120b)에 신호를 전달할 수 있거나 신호 연결 패턴(120a)으로부터 신호를 수신할 수 있다. 휨 제어 층(160)이 제3 개구(OP3)에 의해 노출되지 않으므로 제2 신호 범프(280b)는 휨 제어 층(160)으로부터 떨어질 수 있다. 제2 신호 범프(280b)는 예를 들어 주석(Sn), 납(Pb), 은(Ag), 구리(Cu), 또는 이들의 조합을 포함하는 전도성 재료를 포함할 수 있다. 제2 신호 범프(280b)는 예를 들어 솔더 볼을 사용하여 형성될 수 있다.
도 6은 본 개시의 일 실시예에 따른 반도체 패키지(200a)를 나타낸 단면도이다. 이하에서는 도 5에 도시된 반도체 패키지(200)와 도 6에 도시된 반도체 패키지(200a) 사이의 차이점이 설명된다.
도 6을 참조하면, 반도체 패키지(200a)는 제1 서브 패키지(P1) 및 제1 서브 패키지(P1) 상의 제2 서브 패키지(P2-1)를 포함할 수 있다. 제2 서브 패키지(P2-1)는 제2 패키지 기판(230), 복수의 제2 반도체 칩(210-1, 210-2, 210-3, 210-4), 제2 칩 범프(290), 칩 접착 층(220), 제2 몰딩(240), 제2 접지 범프(280a) 및 제2 신호 범프(280b)를 포함할 수 있다.
복수의 제2 반도체 칩(210-1, 210-2, 210-3, 210-4)은 제2 패키지 기판(230) 상에 적층될 수 있다. 제2 패키지 기판(230) 상에 적층되는 제2 반도체 칩의 수는 4개로 제한되지 않으며, 이보다 더 적거나 더 많은 수의 제2 반도체 칩이 제2 패키지 기판(230) 상에 적층될 수 있다.
각각의 제2 반도체 칩(210-1, 210-2, 210-3, 210-4)은 제2 바디(211), 제2 바디(211)의 하면 상의 하부 칩 패드(212a), 제2 바디(211)의 상면 상의 상부 칩 패드(212b), 및 제2 바디(211)를 관통하는 기판 관통 비아(213)를 포함할 수 있다. 최상부 제2 반도체 칩(210-4)은 상부 칩 패드(212b) 및 기판 관통 비아(213)를 포함하지 않을 수 있다. 기판 관통 비아(213)는 상부 칩 패드(212b)와 하부 칩 패드(212a) 사이를 연결할 수 있다. 기판 관통 비아(213), 상부 칩 패드(212b), 및 하부 칩 패드(212a)는 구리(Cu), 알루미늄(Al), 은(Ag), 텅스텐(W), 또는 이들의 조합과 같은 전도성 재료를 포함할 수 있다.
제2 칩 범프(290)는 복수의 제2 반도체 칩(210-1, 210-2, 210-3, 210-4) 사이에 각각 배치될 수 있다. 복수의 제2 반도체 칩(210-1, 210-2, 210-3, 210-4)은 제2 칩 범프(290)를 통해 서로 전기적으로 연결될 수 있다. 제2 칩 범프(290)는 폭이 수 마이크로미터 내지 수백 마이크로미터인 마이크로 범프일 수 있다. 제2 칩 범프(290)는 예를 들어, 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 금(Au), 아연(Zn), 납(Pb), 또는 이들의 조합을 포함할 수 있다.
일부 실시예에서, 제2 칩 범프(290)와 하부 칩 패드(212a) 사이에 칩 필라가 더 배치될 수 있다. 상기 칩 필라는 예를 들어 니켈(Ni), 구리(Cu), 팔라듐(Pd), 백금(Pt), 및 금(Au) 중 적어도 하나를 포함할 수 있다. 일부 실시예에서, 상기 칩 필라와 상기 제2 칩 범프(290) 사이 및/또는 제2 칩 범프(290)와 상부 칩 패드(212b) 사이에 중간 층이 더 형성될 수 있다. 중간 층은 제2 칩 범프(290) 내의 금속 물질과 칩 필라 내의 금속 물질 또는 제2 칩 범프(290) 내의 금속 물질과 상부 칩 패드(212b) 내의 금속 물질이 반응하여 형성된 금속간 화합물을 포함할 수 있다.
칩 접착 층(220)은 복수의 제2 반도체 칩(210-1, 210-2, 210-3, 210-4) 사이에 각각 위치할 수 있다. 칩 접착 층(220)은 제2 칩 범프(290)를 감사며 복수의 제2 반도체 칩(210-1, 210-2, 210-3, 210-4) 사이의 공간을 채울 수 있다. 칩 접착 층(220)은 복수의 제2 반도체 칩(210-1, 210-2, 210-3, 210-4)을 서로 부착시키고 제2 칩 범프(290)를 보호할 수 있다. 칩 접착 층(220)은 필름 또는 페이스트 타입의 접착 제로부터 형성될 수 있다.
일부 실시예에서, 칩 접착 층(220)은 폴리머 수지를 포함하는 비도전 접착제(non conductive adhesive)를 포함할 수 있다. 다른 실시예에서, 칩 접착 층(220)은 도전성 입자와 폴리머 수지를 포함하는 이방성 도전 접착제(anisotropic conductive adhesive) 또는 등방성 도전 접착제(isotropic conductive adhesive)를 포함할 수 있다. 칩 접착 층(220)의 상기 폴리머 수지는 예를 들어 열경화성 수지, 열 가소성 수지, 또는 UV 경화성(UV curable) 수지를 포함할 수 있다. 상기 칩 접착 층(220)은 예를 들어 에폭시 수지, 우레탄 수지, 및 아크릴 수지 중 적어도 하나를 포함할 수 있다. 칩 접착 층(220)의 상기 도전성 입자는 예를 들어, 니켈(Ni), 금(Au), 은(Ag), 및 구리(Cu) 중 적어도 하나를 포함할 수 있다.
일부 실시예에서, 제2 서브 패키지(P2-1)는 제2 패키지 기판(230)과 최하부 제2 반도체 칩(210-1) 사이의 인터포저(미도시)를 더 포함할 수 있다.
도 7은 본 개시의 일 실시예에 따른 반도체 패키지(200b)를 나타낸 단면도이다. 이하에서는 도 5에 도시된 반도체 패키지(200)와 도 7에 도시된 반도체 패키지(200b) 사이의 차이점이 설명된다.
도 7을 참조하면, 반도체 패키지(200b)는 제1 서브 패키지(P2-1) 및 제1 서브 패키지(P2-1) 상의 제2 서브 패키지(P2-2)를 포함할 수 있다. 제2 서브 패키지(P2-2)는 제2 패키지 기판(230-1), 복수의 제2 반도체 칩(210-1, 210-2), 제2 몰딩(240), 제2 접지 범프(280a) 및 제2 신호 범프(280b)를 포함할 수 있다.
제2 패키지 기판(230-1)은 제2 기판 절연 층(233), 제2 기판 절연 층(233)의 하면 상의 제2 기판 전도성 패턴(231), 및 제2 기판 절연 층(233)을 관통하여 제2 기판 전도성 패턴(231)과 접촉하는 제2 기판 전도성 비아(232), 및 제2 기판 전도성 패턴(231) 및 제2 기판 절연 층(233)을 덮는 제2 기판 보호 층(234)을 포함할 수 있다.
제2 기판 전도성 패턴(231)과 제2 기판 전도성 비아(232)는 전기적 경로를 형성할 수 있다. 예를 들어, 제2 기판 전도성 패턴(231)과 제2 기판 전도성 비아(232)는 복수의 제2 반도체 칩(210-1, 210-2)을 제2 접지 범프(280a)에 연결하는 전기적 경로, 복수의 제2 반도체 칩(210-1, 210-2)을 제2 신호 범프(280b)에 연결하는 전기적 경로, 및 복수의 제2 반도체 칩(210-1, 210-2)을 서로 연결하는 전기적 경로를 형성할 수 있다.
제2 기판 절연 층(233)은 예를 들어 무기 절연 재료, 유기 절연 재료, 또는 이들의 조합을 포함할 수 있다. 상기 무기 절연 재료는 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있다. 상기 유기 절연 재료는 예를 들어 폴리이미드, 에폭시 수지, 또는 이들의 조합을 포함할 수 있다. 제2 기판 전도성 패턴(231) 및 제2 기판 전도성 비아(232)는 예를 들어 구리(Cu), 금(Au), 은(Ag), 니켈(Ni), 텅스텐(W), 알루미늄(Al), 또는 이들의 조합을 포함할 수 있는 전도성 재료를 포함할 수 있다. 일부 실시예에서, 제2 기판 전도성 패턴(231) 및 제2 기판 전도성 비아(232)는 상기 전도성 재료가 제2 기판 절연 층(233) 내로 확산하는 것을 방지하기 위한 배리어 재료를 더 포함할 수 있다. 상기 배리어 재료는 예를 들어 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 이들의 조합을 포함할 수 있다.
제2 기판 보호 층(234)은 물리적으로 및/또는 화학적으로 제2 패키지 기판(230-1)을 환경으로부터 보호할 수 있다. 일부 실시예에서, 보호 층(234)은 복합 재료를 포함할 수 있다. 즉, 제2 기판 보호 층(234)은 매트릭스 및 매트릭스 내의 충전제를 포함할 수 있다. 상기 매트릭스는 폴리머를 포함할 수 있으며, 상기 충전제는 실리카, 티타니아, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 보호 층(234)은 ABF와 같은 빌드업 필름을 사용하여 형성될 수 있다.
제2 패키지 기판(230)은 제2 기판 보호 층(234) 상에 위치하며 제2 기판 전도성 패턴(231)과 접촉하는 언더 범프 메탈(UBM)을 더 포함할 수 있다. 제2 접지 범프(280a) 및 제2 신호 범프(280b)는 언더 범프 메탈(UBM) 상에 배치될 수 있다. 언더 범프 메탈(UBM)은 일부 실시예에서 접착 층, 배리어 층, 젖음(wetting) 층, 및 산화 방지 층을 포함할 수 있다. 상기 접착 층은 크롬(Cr), 티타늄(Ti), 니켈(Ni), 텅스텐(W), 또는 이들의 조합을 포함할 수 있다. 상기 배리어 층은 크롬(Cr), 텅스텐(W), 티타늄(Ti), 니켈(Ni)을 포함할 수 있다. 젖음 층은 구리(Cu), 니켈(Ni), 백금(Pt), 팔라듐(Pd), 또는 이들의 조합을 포함할 수 있다. 상기 산화 방지 층은 금(Au)을 포함할 수 있다.
복수의 제2 반도체 칩(210-1, 120-2)은 제2 패키지 기판(230-1) 상에 나란히 배치될 수 있다. 복수의 제2 반도체 칩(210-1, 120-2)은 제2 패키지 기판(230-1)을 통해 서로 연결될 수 있다.
도 8a 내지 도 8f는 본 개시의 일 실시예에 따른 반도체 패키지(100, 도 1a 참조)의 제조 방법을 나타낸 단면도들이다.
도 8a를 참조하면, 프레임(120) 내에 프레임(120)을 관통하는 홀(120H)이 형성될 수 있다. 프레임(120)의 홀(120H)은 예를 들어 기계적 드릴링, 레이저 드릴링, 샌드 블라스트, 건식 식각, 및/또는 습식 식각에 의해 형성될 수 있다. 다음으로, 프레임(120)의 하면 상에 제1 지지 구조체(S1)가 부착될 수 있다. 제1 지지 구조체(S1)는 예를 들어 접착 필름과 같이 제1 지지 구조체(S1)를 고정할 수 있는 임의의 물질을 포함할 수 있다. 상기 접착 필름은 예를 들어 열처리에 의해 접착력이 약화되는 열 경화성 접착 필름 또는 자외선 조사에 의해 접착력이 약화되는 자외선 경화성 접착 필름일 수 있다. 다음으로, 제1 반도체 칩(110)의 제1 칩 패드(112)가 지지 구조체(S1)를 향하도록 프레임(120)의 홀(120H) 내에 제1 반도체 칩(110)을 놓아 제1 반도체 칩(110)을 제1 지지 구조체(S1)에 부착할 수 있다.
도 8b를 참조하면, 제1 반도체 칩(110) 및 프레임(120)을 덮는 제1 몰딩(140)이 형성될 수 있다. 제1 몰딩(140)은 공지의 방법에 의해 형성될 수 있다. 예를 들어, 밀봉 재료를 제1 반도체 칩(110)의 상면 및 프레임(120)의 상면 상에 라미네이트 한 후 밀봉 재료를 경화시킴으로써 제1 몰딩(140)을 형성할 수 있다. 대안적으로, 액체 상태의 밀봉 재료를 제1 지지 구조체(S1), 제1 반도체 칩(110), 및 프레임(120) 상에 도포한 후 밀봉 재료를 경화시킴으로써 제1 몰딩(140)을 형성할 수 있다.
도 8b 및 도 8c를 참조하면, 제1 지지 구조체(S1)가 제1 반도체 칩(110) 및 프레임(120)으로부터 제거될 수 있다. 다음으로, 프레임(120)의 하면 및 제1 반도체 칩(110)의 하면 상에 제1 패키지 기판(130)이 형성될 수 있다. 예를 들어, 프레임(120)의 하면 및 제1 반도체 칩(110)의 하면 상에 제1 기판 절연 층(133)을 형성하고, 제1 기판 절연 층(133) 상에 제1 기판 전도성 비아(132) 및 제1 기판 전도성 패턴(131)을 형성하고, 제1 기판 절연 층(133) 상에 제1 기판 보호 층(134)을 형성하고, 제1 기판 전도성 패턴(131) 상에 언더 범프 메탈(UBM)을 형성할 수 있다.
도 8a 내지 도 8c를 참조하여 설명한 바와 달리, 다른 실시예에서, 지지 구조체(미도시) 상에 제1 패키지 기판(130)을 먼저 형성하고, 이후 제1 패키지 기판(130) 상에 프레임(120) 및 제1 반도체 칩(110)을 부착시키고, 다음으로 제1 몰딩(140)을 형성할 수 있다.
도 8d를 참조하면, 휨 제어 층(160)이 제1 몰딩(140) 상에 형성될 수 있다. 휨 제어 층(160)은 예를 들어 전기 도금, 또는 스퍼터링에 의해 형성될 수 있다.
도 8e를 참조하면, 휨 제어 층(160) 상에 상부 절연 층(170)이 형성될 수 있다. 예를 들어, 빌드 업 필름을 휨 제어 층(160) 상에 부착시킴으로써 상부 절연 층(170)이 형성될 수 있다.
도 8f를 참조하면, 제1 개구(OP1), 제2 개구(OP2), 및 제3 개구(OP3)가 형성될 수 있다. 예를 들어, 제1 개구(OP1), 제2 개구(OP2), 및 제3 개구(OP3)는 레이저를 사용하여 형성될 수 있다. 제1 개구(OP1)는 상부 절연 층(170)을 관통하여 휨 제어 층(160)을 노출시키도록 형성될 수 있다. 제2 개구(OP2)는 휨 제어 층(160) 및 제1 몰딩(140)을 관통하여 접지 연결 패턴(120a)을 노출시키도록 형성될 수 있다. 제3 개구(OP3)는 상부 절연 층(170) 및 제1 몰딩(140)을 관통하여 신호 연결 패턴(120b)을 노출시키도록 형성될 수 있다. 일부 실시예에서, 제1 개구(OP1), 제2 개구(OP2), 및 제3 개구(OP3)는 순차적으로 형성될 수 있다.
다음으로, 제2 개구(OP2) 내 접지 연결 패턴(120a) 상에 웨팅 패드(150)가 형성될 수 있다. 또한, 제3 개구(OP3) 내 신호 연결 패턴(120b) 상에 웨팅 패드(150)가 형성될 수 있다.
도 1a를 참조하면, 제1 패키지 기판(130)의 언더 범프 메탈(UBM) 상에 제1 접지 범프(180a) 및 제1 신호 범프(180b)를 형성할 수 있다. 예를 들어, 솔더 볼들을 리플로우시킴으로써 제1 패키지 기판(130)의 언더 범프 메탈(UBM) 상에 부착된 제1 접지 범프(180a) 및 제1 신호 범프(180b)를 형성할 수 있다. 이로써 도 1a에 도시된 반도체 패키지(100)가 완성될 수 있다.
도 9a 내지 도 9g는 본 개시의 일 실시예에 따른 반도체 패키지(100a, 도 2 참조)의 제조 방법을 나타낸 단면도들이다.
도 6a를 참조하면, 제1 칩 패드(112)가 제1 지지 구조체(S1)를 향하도록 제1 지지 구조체(S1) 상에 제1 반도체 칩(110)이 부착될 수 있다.
도 9b를 참조하면, 제1 몰딩(140)이 제1 지지 구조체(S1) 상에 제1 반도체 칩(110)을 덮도록 형성될 수 있다.
도 9b 및 도 9c를 참조하면, 제1 지지 구조체(S1)가 제1 몰딩(140) 및 제1 반도체 칩(110)으로부터 제거될 수 있다. 제1 몰딩(140) 내에 접지 연결 패턴(120a-1) 및 신호 연결 패턴(120b-1)을 형성할 수 있다. 예를 들어, 제1 몰딩(140) 내에 홀들을 형성하고, 상기 홀들을 도전성 물질로 채움으로써 접지 연결 패턴(120a-1) 및 신호 연결 패턴(120b-1)을 형성할 수 있다.
도 9d를 참조하면, 프레임(120)의 하면 및 제1 반도체 칩(110)의 하면 상에 제1 패키지 기판(130)을 형성할 수 있다.
도 9e를 참조하면, 휨 제어 층(160)이 제1 몰딩(140) 상에 형성될 수 있다.
도 9f를 참조하면, 휨 제어 층(160) 상에 상부 절연 층(170)이 형성될 수 있다.
도 9g를 참조하면, 제1 개구(OP1), 제2 개구(OP2), 및 제3 개구(OP3)가 형성될 수 있다. 다음으로, 제2 개구(OP2) 내에 접지 연결 패턴(120a-1) 상에 웨팅 패드(150)가 형성될 수 있다. 또한, 제3 개구(OP3) 내에 신호 연결 패턴(120a-2) 상에 웨팅 패드(150)가 형성될 수 있다.
도 2를 참조하면, 제1 패키지 기판(130)의 언더 범프 메탈(UBM) 상에 제1 접지 범프(180a) 및 제1 신호 범프(180b)를 형성할 수 있다. 이로써 도 2에 도시된 반도체 패키지(100a)가 완성될 수 있다.
도 10a 내지 도 10e는 본 개시의 일 실시예에 따른 반도체 패키지(100b, 도 3 참조)의 제조 방법을 나타낸 단면도들이다.
도 10a를 참조하면, 제1 지지 구조체(S1) 상에 제1 패키지 기판(130-1)이 제조될 수 있다. 예를 들어, 제1 지지 구조체(S1) 상에 언더 범프 메탈(UBM)이 형성될 수 있다. 언더 범프 메탈(UBM) 및 제1 지지 구조체(S1) 상에 제1 기판 보호 층(134-1)이 형성될 수 있다. 제1 기판 보호 층(134-1) 상에 제1 기판 전도성 비아(132-1) 및 제1 기판 전도성 패턴(131-1)이 형성될 수 있다. 제1 기판 보호 층(134-1) 및 제1 기판 전도성 패턴(131-1) 상에 제1 기판 절연 층(133-1)이 형성될 수 있다.
도 10b를 참조하면, 제1 패키지 기판(130) 상에 칩 범프(190)를 사용하여 제1 반도체 칩(110)을 부착할 수 있다. 또한, 접지 연결 패턴(120a-1) 및 신호 연결 패턴(120b-1)이 제1 패키지 기판(130-1) 상에 놓일 수 있다. 다음으로, 제1 몰딩(140)이 제1 패키지 기판(130) 상에 제1 반도체 칩(110), 접지 연결 패턴(120a-1) 및 신호 연결 패턴(120b-1)을 덮도록 형성될 수 있다.
도 10c를 참조하면, 휨 제어 층(160)이 제1 몰딩(140) 상에 형성될 수 있다.
도 10d를 참조하면, 휨 제어 층(160) 상에 상부 절연 층(170)이 형성될 수 있다.
도 10e를 참조하면, 제1 개구(OP1), 제2 개구(OP2), 및 제3 개구(OP3)가 형성될 수 있다. 다음으로, 제2 개구(OP2) 내에 접지 연결 패턴(120a-1) 상에 웨팅 패드(150)가 형성될 수 있다. 또한, 제3 개구(OP3) 내에 신호 연결 패턴(120a-2) 상에 웨팅 패드(150)가 형성될 수 있다. 다음으로 제1 지지 구조체(S1)가 제1 패키지 기판(130-1)으로부터 제거될 수 있다.
도 3를 참조하면, 제1 패키지 기판(130-1)의 언더 범프 메탈(UBM) 상에 제1 접지 범프(180a) 및 제1 신호 범프(180b)를 형성할 수 있다. 이로써 도 3에 도시된 반도체 패키지(100b)가 완성될 수 있다.
도 5를 참조하면, 도 8a 내지 도 8f, 도 9a 내지 도 9g, 및 도10a 내지 도 10e를 참조하여 설명한 방법들 중 하나에 따라 제1 서브 패키지(P1)가 준비될 수 있다. 또한, 제2 서브 패키지(P2)가 준비될 수 있다. 예를 들어, 제2 패키지 기판(230) 상에 제2 반도체 칩(210-1, 210-2)을 부착시키고, 제2 패키지 기판(230) 및 제2 반도체 칩(210-1, 210-2)을 덮는 제2 몰딩(240)을 형성하고, 제2 패키지 기판(230) 상에 제2 접지 범프(280a) 및 제2 신호 범프(280b)가 형성될 수 있다. 다음으로, 제2 접지 범프(280a) 및 제2 신호 범프(280b) 상에 플럭스(flux)(미도시)를 도포할 수 있다. 다음으로, 제2 접지 범프(280a)가 휨 제어 층(160) 및 접지 연결 패턴(120a)와 접촉하고 제2 신호 범프(280b)가 신호 연결 패턴(120b)과 접촉하도록 제2 접지 범프(280a) 및 제2 신호 범프(280b)를 리플로우시킬 수 있다. 이로써 도 4에 도시된 반도체 패키지(200)가 완성될 수 있다.
본 개시에 개시된 실시예들은 본 개시의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다. 본 개시의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 개시의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100, 200: 반도체 패키지, 110: 제1 반도체 칩, 111: 제1 바디, 112: 제1 칩 패드, 120: 프레임, 120a: 접지 연결 패턴, 120b: 신호 연결 패턴, 121: 전도성 패턴, 122: 전도성 비아, 123: 절연 구조체, 130: 제1 패키지 기판, 131: 제1 기판 전도성 패턴, 132: 제1 기판 전도성 비아, 133: 제1 기판 절연 층, 134: 제1 기판 보호 층, 140: 제1 몰딩, 150: 웨팅 패드, 160: 휨 제어 층, 170: 상부 절연 층, 180a: 제1 접지 범프, 180b: 제1 신호 범프, 210-1 내지 210-4: 제2 반도체 칩, 230: 제2 패키지 기판, 240: 제2 몰딩, P1: 제1 서브 패키지, P2: 제2 서브 패키지, WR: 와이어

Claims (20)

  1. 패키지 기판;
    상기 패키지 기판의 하면 상의 제1 범프 및 제2 범프;
    상기 패키지 기판의 상면 상의 반도체 칩;
    상기 패키지 기판의 상면 상의 제1 연결 패턴 및 제2 연결 패턴;
    상기 패키지 기판의 상면 상에 위치하며 상기 반도체 칩을 덮는 몰딩;
    상기 몰딩 상의 휨 제어 층;
    상기 휨 제어 층 상의 상부 절연 층;
    상기 상부 절연 층을 관통하여 상기 휨 제어 층의 상면을 노출시키는 제1 개구;
    평면적 관점에서 상기 제1 개구와 중첩되며 상기 휨 제어 층을 관통하여 상기 제1 연결 패턴을 노출시키는 제2 개구; 및
    상기 상부 절연 층을 관통하여 상기 제2 연결 패턴을 노출시키는 제3 개구를 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 휨 제어 층은 상기 제3 개구로부터 떨어지는 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서,
    평면적 관점에서, 상기 제1 개구를 통해 노출되는 상기 휨 제어 층의 부분은 상기 제2 개구를 둘러싸는 고리 형상인 것을 특징으로 하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 제1 연결 패턴은 상기 패키지 기판을 통해 상기 제1 범프에 연결되고,
    상기 제1 연결 패턴 및 상기 제1 범프는 전기적으로 접지되도록 구성되고,
    상기 제2 연결 패턴은 상기 패키지 기판을 통해 상기 제2 범프에 연결되고,
    상기 제2 연결 패턴 및 상기 제2 범프는 신호를 전달하도록 구성되는 것을 특징으로 하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 패키지 기판은 재배선(redistribution) 구조체를 포함하는 것을 특징으로 하는 반도체 패키지
  6. 제1 항에 있어서,
    상기 몰딩은 상기 제1 연결 패턴 및 상기 제2 연결 패턴을 더 덮는 것을 특징으로 하는 반도체 패키지.
  7. 제6 항에 있어서,
    상기 제2 개구 및 상기 제3 개구는 상기 몰딩을 더 관통하는 것을 특징으로 하는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 휨 제어 층의 상면 상에서 상기 제1 개구의 직경은 상기 제2 개구의 직경보다 큰 것을 특징으로 하는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 휨 제어 층은 상기 제1 연결 패턴으로부터 떨어지는 것을 특징으로 하는 반도체 패키지.
  10. 제1 서브 패키지; 및
    상기 제1 서브 패키지 상의 제2 서브 패키지를 포함하고,
    상기 제1 서브 패키지는,
    제1 패키지 기판;
    상기 제1 패키지 기판의 하면 상의 제1 접지 범프;
    상기 제1 패키지 기판의 상면 상의 제1 반도체 칩;
    상기 제1 패키지 기판의 상면 상에 위치하며 상기 제1 패키지 기판을 통해 상기 제1 접지 범프에 연결된 접지 연결 패턴;
    상기 제1 패키지 기판의 상면 상에 위치하며 상기 제1 반도체 칩을 덮는 제1 몰딩;
    상기 제1 몰딩 상의 휨 제어 층;
    상기 휨 제어 층 상의 상부 절연 층을 포함하고,
    상기 제2 서브 패키지는,
    제2 패키지 기판;
    상기 제2 패키지 기판의 하면 상의 제2 접지 범프;
    상기 제2 패키지 기판의 상면 상의 제2 반도체 칩; 및
    상기 제2 패키지 기판의 상면 상에 위치하며 상기 제2 반도체 칩을 덮는 제2 몰딩을 포함하고,
    상기 제2 접지 범프는, 상기 상부 절연 층을 관통하는 제1 개구, 및 상기 휨 제어 층 및 상기 제1 몰딩을 관통하는 제2 개구를 통해 상기 휨 제어 층 및 상기 접지 연결 패턴과 접촉하는 것을 특징으로 하는 반도체 패키지.
  11. 제10 항에 있어서,
    상기 제2 접지 범프와 상기 접지 연결 패턴 사이의 웨팅(wetting) 패드를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 제10 항에 있어서,
    상기 접지 연결 패턴을 둘러싸는 절연 구조체를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  13. 제12 항에 있어서,
    상기 제1 몰딩은 상기 휨 제어 층과 상기 절연 구조체 사이에 더 연장되는 것을 특징으로 하는 반도체 패키지.
  14. 제10 항에 있어서,
    상기 연결 패턴은 복수의 전도성 패턴 및 상기 복수의 전도성 패턴 사이의 복수의 전도성 비아를 포함하는 것을 특징으로 하는 반도체 패키지.
  15. 제10 항에 있어서,
    상기 제2 접지 범프는 상기 휨 제어 층의 상면과 접촉하는 것을 특징으로 하는 반도체 패키지.
  16. 제15 항에 있어서,
    상기 제2 접지 범프는 상기 제2 개구를 통해 상기 휨 제어 층의 측면과 더 접촉하는 것을 특징으로 하는 반도체 패키지.
  17. 제1 서브 패키지; 및
    상기 제1 서브 패키지 상의 제2 서브 패키지를 포함하고,
    상기 제1 서브 패키지는,
    재배선 구조체;
    상기 재배선 구조체의 하면 상의 제1 접지 범프 및 제1 신호 범프;
    상기 재배선 구조체의 상면 상의 제1 반도체 칩;
    상기 재배선 구조체의 상면 상에 위치하며, 상기 제1 접지 범프에 연결되는 접지 연결 패턴, 상기 제1 신호 범프에 연결되는 신호 연결 패턴, 및 상기 접지 연결 패턴 및 상기 신호 연결 패턴을 둘러싸는 절연 구조체를 포함하는 프레임;
    상기 제1 반도체 칩 및 상기 프레임 상의 제1 몰딩;
    상기 제1 몰딩 상의 휨 제어 층;
    상기 휨 제어 층 상의 상부 절연 층을 포함하고,
    상기 제2 서브 패키지는,
    패키지 기판;
    상기 패키지 기판의 하면 상의 제2 접지 범프 및 제2 신호 범프;
    상기 패키지 기판의 상면 상의 제2 반도체 칩; 및
    상기 패키지 기판의 상면 상에 위치하며 상기 제2 반도체 칩을 덮는 제2 몰딩을 포함하고,
    상기 제2 접지 범프는 상부 절연 층을 관통하는 제1 개구 및 상기 휨 제어 층 및 상기 제1 몰딩을 관통하는 제2 개구를 통해 상기 휨 제어 층 및 상기 접지 연결 패턴과 접촉하고,
    상기 제2 신호 범프는 상기 상부 절연 층 및 상기 제1 몰딩을 관통하는 제3 개구를 통해 상기 신호 연결 패턴과 접촉하고 상기 휨 제어 층으로부터 이격되는 것을 특징으로 하는 반도체 패키지.
  18. 제17 항에 있어서,
    상기 휨 제어 층의 두께는 5μm 내지 15μm인 것을 특징으로 하는 반도체 패키지.
  19. 제17 항에 있어서,
    상기 휨 제어 층의 상기 상부 절연 층에 의해 덮이지 않는 부분은 고리 형상을 가지며,
    상기 고리의 폭은 5μm 내지 15μm인 것을 특징으로 하는 반도체 패키지.
  20. 제17 항에 있어서,
    상기 휨 제어 층은 구리(Cu)를 포함하는 것을 특징으로 하는 반도체 패키지.
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