KR20220147738A - 반도체 패키지 및 그 제조 방법 - Google Patents

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KR20220147738A
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Abstract

본 발명의 일 실시예는, 제1 면과 상기 제1 면의 반대에 위치한 제2 면을 갖는 패드가 배치된 하면 및 상기 하면의 반대에 위치한 상면을 가지며, 상기 패드에 전기적으로 연결된 재배선층을 포함하는 재배선 기판, 상기 재배선 기판의 상기 상면 상에 배치되며, 상기 재배선층에 전기적으로 연결된 반도체 칩, 상기 반도체 칩의 적어도 일부를 봉합하는 봉합재, 및 상기 재배선 기판의 상기 하면 상에 배치되며, 상기 제1 면의 적어도 일부를 노출시키는 개구를 갖는 보호층을 포함하고, 상기 개구를 통해서 노출되는 상기 제1 면의 적어도 일부는, 규칙적인 요철을 포함하고 상기 제2 면을 향해서 함몰된 리세스(recess) 면, 및 불규칙적인 요철을 포함하고 상기 리세스 면과 단차를 갖는 에지(edge) 면을 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 패키지 및 그 제조방법에 관한 것이다.
반도체 패키지는 다양한 형태의 연결 범프(예, 솔더볼)를 통해서 기판(예, 메인 보드 등)에 실장된다. 반도체 패키지와 기판의 접속 신뢰성은 연결 범프와 반도체 패키지의 재배선층 사이의 접촉 상태에 영향을 받는다. 반도체 패키지의 신뢰성을 개선하기 위해서, 연결 범프와 재배선층(또는 패드) 사이의 스미어(smear)를 제거하는 공정이 요구된다.
본 발명이 해결하고자 하는 과제 중 하나는, 신뢰성이 우수한 반도체 패키지 및 그 제조방법을 제공하는 것이다.
전술한 과제의 해결 수단으로서, 본 발명의 일 실시예는, 제1 면과 상기 제1 면의 반대에 위치한 제2 면을 갖는 패드가 배치된 하면 및 상기 하면의 반대에 위치한 상면을 가지며, 상기 패드에 전기적으로 연결된 재배선층을 포함하는 재배선 기판, 상기 재배선 기판의 상기 상면 상에 배치되며, 상기 재배선층에 전기적으로 연결된 반도체 칩, 상기 반도체 칩의 적어도 일부를 봉합하는 봉합재, 및 상기 재배선 기판의 상기 하면 상에 배치되며, 상기 제1 면의 적어도 일부를 노출시키는 개구를 갖는 보호층을 포함하고, 상기 개구를 통해서 노출되는 상기 제1 면의 적어도 일부는, 규칙적인 요철을 포함하고 상기 제2 면을 향해서 함몰된 리세스(recess) 면, 및 불규칙적인 요철을 포함하고 상기 리세스 면과 단차를 갖는 에지(edge) 면을 포함하는 반도체 패키지를 제공한다.
또한, 절연층, 상기 절연층 상에 배치된 재배선층, 및 상기 재배선층과 반대의 상기 절연층 상에 배치되고, 규칙적인 요철이 포함된 리세스(recess) 면과 상기 리세스 면의 주변을 둘러싸며 불규칙적인 요철이 포함된 에지(edge) 면을 갖는 패드를 포함하는 재배선 기판, 상기 재배선 기판 상에 배치되며, 상기 재배선층에 전기적으로 연결된 반도체 칩, 및 상기 반도체 칩과 반대의 상기 재배선 기판 상에 배치되며, 적어도 상기 리세스 면을 노출시키는 개구를 갖는 보호층을 포함하는 반도체 패키지를 제공한다.
또한, 절연층, 상기 절연층 상에 배치된 재배선층, 및 상기 재배선층과 반대의 상기 절연층 상에 배치되고, 리세스(recess) 면과 상기 리세스 면을 둘러싸는 에지(edge) 면을 갖는 패드를 포함하는 재배선 기판, 상기 재배선 기판 상에 배치되며, 상기 재배선층에 전기적으로 연결된 반도체 칩, 상기 반도체 칩의 적어도 일부를 봉합하는 봉합재, 및 상기 반도체 칩과 반대의 상기 재배선 기판 상에 배치되며, 상기 리세스 면 및 적어도 일부의 상기 에지 면을 노출시키는 개구를 갖는 보호층을 포함하고, 상기 에지 면과 상기 패드의 상면 사이의 간격은 상기 리세스 면과 상기 패드의 상기 상면 사이의 간격보다 크고, 상기 리세스 면의 표면 조도(Ra)는 상기 에지 면의 표면 조도(Ra)보다 작은 반도체 패키지를 제공한다.
또한, 재배선층과, 불규칙적인 요철이 형성된 제1 면 및 상기 제1 면의 반대에 위치한 제2 면을 가지며 상기 재배선층에 전기적으로 연결된 패드와, 상기 패드의 상기 제1 면을 덮는 보호층을 포함하는 재배선 기판을 형성하는 단계, 상기 보호층과 반대의 상기 재배선 기판 상에 반도체 칩을 실장하는 단계, 상기 반도체 칩을 봉합하는 봉합재를 형성하는 단계, 및 상기 보호층에 피코(pico)초 이하의 펄스폭을 갖는 레이저 빔을 조사하여, 상기 제1 면의 적어도 일부를 노출시키는 개구를 형성하는 단계를 포함하고, 상기 개구를 형성하는 단계에서, 상기 적어도 일부의 상기 제1 면 상에는, 규칙적인 요철을 포함하고 상기 제2 면을 향해 함몰된 리세스 면, 및 상기 불규칙적인 요철을 포함하고 상기 리세스 면을 둘러싸는 에지 면이 형성되는 반도체 패키지의 제조방법을 제공한다.
본 발명의 실시예들에 따르면, 범프와 접촉하는 패드를 가공함으로써, 신뢰성이 우수한 반도체 패키지 및 그 제조방법을 제공할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1b는 도 1a의 부분 확대 영역을 수직 방향에서 나타낸 평면도이고, 도 1c는 도 1a의 부분 확대 영역의 변형예를 나타낸 단면도이다.
도 2는 도 1a의 반도체 패키지의 제조방법을 설명하기 위한 공정 흐름도이다.
도 3a 및 3b는 도 2에 따른 반도체 패키지의 제조방법을 개략적으로 나타낸 단면도들이고, 도 3c는 도 3b의 'A1' 영역의 제조 공정을 나타낸 부분 확대 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 6a 및 6b는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 7a 및 7b는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 8a 및 8b는 도 7의 반도체 패키지에서 'A2' 영역의 제조 공정을 개략적으로 나타낸 단면도들이다.
도 9a 및 9b는 도 7의 반도체 패키지에서 'A3' 영역의 제조 공정을 개략적으로 나타낸 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지(100A)를 나타낸 단면도이고, 도 1b는 도 1a의 부분 확대 영역을 수직 방향(Z축 방향)에서 나타낸 평면도이고, 도 1c는 도 1a의 부분 확대 영역의 변형예를 나타낸 단면도이다. 도 1c는 도 1a의 패드(114)보다 리세스 면(Sr')의 폭(D2')이 확장된 패드(114')를 도시한다.
도 1a 및 1b를 참조하면, 반도체 패키지(100A)는 재배선 기판(110), 반도체 칩(120), 보호층(140)을 포함할 수 있다. 또한, 봉합재(130) 및/또는 연결 범프(150)를 더 포함할 수 있다.
재배선 기판(110)은 절연층(111), 재배선층(112), 재배선 비아(113), 및 패드(114)를 포함할 수 있다. 재배선 기판(110)은 반도체 칩(120)이 실장되는 상면(110S2) 및 패드(114)가 배치되는 하면(110S1)을 가지며, 패드(114)는 재배선층(112)을 통해서 반도체 칩(120)과 전기적으로 연결될 수 있다. 도 1a에서, 재배선 기판(110)은 연결 범프(150)와 인접한 패드(114)가 먼저 형성되고 그 상부에 재배선층(112)이 적층된 형태로 구성되나, 본 발명에 적용 가능한 재배선 기판(110)의 형태가 이에 제한되는 것은 아니다. 예를 들어, 재배선 기판(110)은 패드(114)가 마지막에 형성된 형태 또는 코어층의 양면에 재배선층들이 적층된 형태로 구성될 수도 있다.
절연층(111)은 수직 방향(Z 방향)으로 적층된 복수의 절연층들(111)을 포함할 수 있다. 절연층(111)은 절연성 수지를 포함할 수 있다. 절연성 수지는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지에 무기필러 또는/및 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric)가 함침된 수지, 예를 들어, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine)를 포함할 수 있다. 특히, 절연층(111)은 PID(Photoimageable Dielectric) 수지와 같은 감광성 수지를 포함할 수 있다. 이 경우, 절연층(111)을 보다 얇게 형성할 수 있으며, 미세 피치(pitch)의 재배선층(112) 및 재배선 비아(113)를 형성할 수 있다. 공정에 따라서 서로 다른 레벨의 절연층들(111) 간의 경계가 불분명할 수도 있다.
재배선층(112)은 절연층(111) 상에 배치될 수 있다. 예를 들어, 재배선층(112)은 서로 다른 레벨의 복수의 재배선층들(112)을 포함할 수 있고, 절연층(111)을 관통하는 재배선 비아(113)를 통해서 서로 전기적으로 연결될 수 있다. 복수의 재배선층들(112) 중 재배선 기판(110)의 상면(110S2) 상에 배치된 재배선층(112)은 반도체 칩(120)과 연결되는 패드부분을 포함할 수 있다. 도면에서, 재배선 기판(110)의 상면(110S2) 상에는 패드부분만 도시되었으나, 패드부분은 재배선 기판(110)의 상면(110S2) 상에서 연장되는 재배선층(112)의 일단에 연결된 상태일 수 있다. 재배선층(112)은 반도체 칩(120)의 접속 패드(120P)를 재배선할 수 있다. 재배선층(112)은, 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함하는 금속 물질을 포함할 수 있다. 재배선층(112)은 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들어, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴을 포함할 수 있다. 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등의 전달 경로를 제공할 수 있다.
재배선 비아(113)는 절연층(111)을 관통하여 서로 다른 레벨에 위치한 복수의 재배선층들(112)을 전기적으로 연결할 수 있다. 재배선 비아(113)는 신호용 비아, 그라운드용 비아, 파워용 비아를 포함할 수 있다. 재배선 비아(113)는 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함하는 금속 물질을 포함할 수 있다. 재배선 비아(113)는 비아홀의 내부에 금속 물질이 충전된 필드(filled) 비아 또는 비아홀의 내벽을 따라 금속 물질이 형성된 컨포멀(conformal) 비아 형태를 가질 수 있다.
패드(114)는 재배선 기판(110)의 하면(110S1) 상에 배치되며, 제1 면(114S1)과 제1 면(114S1)의 반대에 위치한 제2 면(114S2)을 가질 수 있다. 패드(114)는 반도체 칩(120)과 반대의 절연층(111) 상에 배치되며, 절연층(111)과 접하는 패드(114)의 제2 면(114S2)와 달리, 패드(114)의 제1 면(114S1)은 절연층(111)으로부터 노출될 수 있다. 패드(114)는 후술하는 보호층(140)에 의해 덮이고, 패드(114)의 제1 면(114S1)은 보호층(140)의 개구(140h)를 통해서 연결 범프(150)와 연결될 수 있다. 따라서, 패드(114)의 제1 면(114S1)은, 개구(140h)를 통해서 노출되는 제1 영역(S1-1) 및 보호층(140)과 접하는 제2 영역(S1-2)을 포함할 수 있다. 패드(114)의 제2 면(114S2)은 절연층(111)을 관통하는 재배선 비아(113)와 접하여 재배선층(112) 및 반도체 칩(120)과 전기적으로 연결될 수 있다. 패드(114)의 제1 면 (114S1)는 보호층(140)과 밀착력 향상을 위해서 조도처리(예, CZ 처리)될 수 있다. 예를 들어, 패드(114)의 제1 면(114S1)은 불규칙적인 형상의 요철들이 포함될 수 있다. 도면에서, 재배선 기판(110)의 하면(110S1) 상에는 패드(114)만 도시되었으나, 패드(114)는 재배선 기판(110)의 하면(110S1) 상에서 연장되는 재배선층(112)의 일단에 연결된 상태일 수 있다.
본 발명은 특정 조건의 레이저 빔을 이용하여 보호층(140)의 개구(140h)를 형성함으로써, 개구(140h)를 형성하는 동시에 개구(140h)의 내벽 및 패드(114) 상에 남아있는 스미어(smear)를 제거할 수 있다. 이 경우, 공정 조건에 따라서 스미어와 함께 패드(114)의 일부가 함께 제거될 수 있으며, 패드(114)가 제거된 영역에는 규칙적인 형상의 요철들이 형성될 수 있다. 따라서, 본 발명의 일 실시예에서, 패드(114)의 제1 면(114S1)의 적어도 일부 영역(상술한 "제1 영역")(S1-1)은, 규칙적인 요철을 포함하고 제2 면(114S2)을 향해서 함몰된 리세스(recess) 영역(또는 '면')(Sr), 및 불규칙적인 요철을 포함하고 리세스 영역(Sr)의 주변을 둘러싸는 에지(edge) 영역(또는 '면')(Se)을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 개구(140h)를 통해서 노출되는 리세스 영역(Sr) 및 에지 영역(Se) 내의 스미어를 제거함으로써, 패드(114)와 연결 범프(150)의 접속 신뢰성을 향상시킬 수 있다. 또한, 화학적인 디스미어(desmear) 공정을 생략함으로써, 화학액에 의한 문제(예, 봉합재의 변색, 보호층의 박리 등)를 방지하고, 패키지 제조 공정을 간소화할 수 있다.
일 실시예에서, 패드(114)의 제1 영역(S1-1)은 개구(140h)의 내벽과 인접한 부분에 패드(114)의 일부가 제거되지 않은 에지 면(Se)을 포함할 수 있다. 예를 들어, 에지 면(Se)과 패드(114)의 상면(114S2) 사이의 간격(114H1)은 리세스 면(Sr)과 패드(114)의 상면(114S2) 사이의 간격(114H2)보다 클 수 있다. 또한, 리세스 면(Sr)과 에지 면(Se)은 동일한 방향을 향하고, 서로 다른 레벨에 위치할 수 있다. 예를 들어, 리세스 면(Sr)은 패드(114)의 제2 면(114S2)과 제1 면(114S1)(또는 에지 면(Se)) 사이의 레벨에 위치할 수 있다. 일 실시예에서, 레이저 빔을 이용한 개구(140h)의 형성 조건을 조절하여, 에지 면(Se)의 스미어를 제거하면서 에지 면(Se)의 레벨을 개구(140h) 형성 전의 레벨(제2 영역(S1-2)과 실질적으로 동일한 레벨)로 유지할 수 있다. 이를 통해, 패드(114), 보호층(140), 및 연결 범프(150)가 모두 접하는 3중 점에서 발생할 수 있는 보호층(140)의 들뜸 현상을 억제할 수 있다. 도 1b에 도시된 것과 같이, XY 평면 상에서, 리세스 면(Sr)은 개구(140h)의 중심부에 위치하고, 에지 면(Se)은 리세스 면(Sr)을 둘러싸도록 상기 중심부의 주변에 위치할 수 있다. 도 1c를 참조하면, 변형예에서, 제1 영역(S1-1)의 대부분은 리세스 면(Sr)으로 구성될 수 있다. 예를 들어, 제1 영역(S1-1)의 직경(D1)은 리세스 면(Sr')의 직경(D2')과 실질적으로 동일할 수 있다. 이 경우, 스미어 제거 효과를 극대화하여, 패드(114')와 연결 범프(150)의 접속 신뢰성을 더 향상시킬 수 있다.
본 발명에서, 에지 면(Se)과 리세스 면(Sr)의 크기가 특별히 제한되는 것은 아니지만, 스미어 제거 관점에서 에지 면(Se)보다 리세스 면(Sr)을 더 확보하는 것이 유리하므로, 제1 영역(S1-1) 내에서 리세스 면(Sr)은 약 90% 이상의 면적을 차지할 수 있다. 또한, 보호층(140)의 들뜸 방지 관점에서 에지 면(Se)을 일정 수준으로 확보하는 것이 유리하므로, 제1 영역(S1-1) 내에서 리세스 면(Sr)의 점유 면적은 약 98% 이하로 제한될 수 있다. 예를 들어, 제1 영역(S1-1)의 직경(D1)에 대한 리세스 면(Sr)의 직경(D2)는 약 1: 0.98 내지 0.9의 비율을 가질 수 있다. 일 예로, 제1 영역(S1-1)의 직경(D1)이 약 155㎛일 때, 리세스 면(Sr)의 직경(D2)는 약 148㎛일 수 있다.
리세스 면(Sr)은 스미어와 함께 패드(114)을 일부가 제거되면서 규칙적인 형태의 요철들을 포함할 수 있고, 리세스 면(Sr)의 표면 조도(Ra)는 제1 면(114S1)의 불규칙한 요철을 그대로 포함하는 에지 면(Se)의 표면 조도(Ra)보다 작을 수 있다. 예를 들어, 리세스 면(Sr)은 약 0.2㎛ 이하의 표면 조도(Ra)를 가질 수 있고, 에지 면(Se)은 약 0.8㎛ 이상, 예를 들어, 약 0.9㎛ 내지 약 1.6㎛ 범위의 표면 조도(Ra)를 가질 수 있다. 리세스 면(Sr)의 규칙적인 요철들은, 제1 면(114S1)에 평행한 평면 상에서, 상대적으로 작은 크기의 링이 상대적으로 큰 크기의 링 내에 위치하도록 구성된 복수의 링 형상으로 연장되는 복수의 홈들(grooves)(R1, R2, R3, R4, R5, R6)을 포함할 수 있다. 예를 들어, 복수의 홈들(R1, R2, R3, R4, R5, R6)은 약 50nm 내지 약 150nm 범위의 깊이(Rh)를 가지며, XY 평면 상에서 서로 이격된 복수의 동심원들 무늬를 형성할 수 있다. 복수의 홈들(grooves)(R1, R2, R3, R4, R5, R6)은 일정한 간격으로 이격될 수 있다. 예를 들어, 레이저 빔의 스팟 사이즈가 약 10㎛ 내지 약 30㎛ 범위인 경우, 복수의 홈들(grooves)(R1, R2, R3, R4, R5, R6)은 약 5㎛ 내지 약 15㎛ 범위의 이격 거리(d)를 갖도록 형성될 수 있다.
반도체 칩(120)은 재배선 기판(110)의 상면(110S2) 상에 배치되며, 재배선층(112)과 전기적으로 연결된 접속 패드(120P)를 포함할 수 있다. 반도체 칩(120)은 플립-칩 본딩(flip-chip bonding) 방식으로 재배선 기판(110) 상에 실장될 수 있다. 예를 들어, 반도체 칩(120)은 접속 패드(120P)가 배치된 활성면이 재배선 기판(110)의 상면(110S2)을 향하도록 배치되고, 접속 패드(120P)는 연결부재(CM)를 통해 재배선층(112)의 패드 부분과 연결될 수 있다. 연결부재(CM)는 랜드(land), 볼(ball), 또는 핀(pin) 형태를 가질 수 있다. 연결부재(CM)는 예를 들어, 주석(Sn)이나 주석(Sn)을 포함하는 합금(예, Sn-Ag-Cu)을 포함할 수 있다. 접속 패드(120P)는 예를 들어, 알루미늄(Al) 등의 금속 물질을 포함할 수 있다. 반도체 칩(120)과 재배선 기판(110) 사이에는 연결 부재(CM)을 감싸는 언더필 수지가 더 포함될 수 있다. 이와 달리, 반도체 칩(120)은 와이어 본딩(wire bonding) 방식으로 실장될 수도 있다.
반도체 칩(120)은 로직(Logic) 칩 또는 메모리(Memory) 칩일 수 있다. 로직 칩은, 예를 들어, 중앙 처리 장치(central processing unit, CPU), 그래픽 처리 장치 (graphics processing unit, GPU), 필드 프로그램어블 게이트 어레이(field programmable gate array, FPGA), 디지털 신호 처리 장치(digital signal processor, DSP), 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러, 아날로그-디지털 컨버터, 주문형 반도체(application-specific integrated circuit, ASIC) 등을 포함할 수 있다. 메모리 칩은, 예를 들어, DRAM(dynamic RAM), SRAM(static RAM) 등과 같은 휘발성 메모리 소자 또는 PRAM(phase change RAM), MRAM(magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 소자를 포함할 수 있다.
봉합재(130)는 재배선 기판(110) 상에 배치되며, 반도체 칩(120)의 적어도 일부를 봉할할 수 있다. 봉합재(130)는 절연 물질, 예를 들어, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 무기필러 또는/및 유리섬유를 포함하는 프리프레그(prepreg), ABF, FR-4, BT, EMC(Epoxy Molding Compound), 등을 포함할 수 있다. 일 실시예에 따르면, 패드(114)를 오픈하는 개구(140h)를 형성한 후 화학적인 디스미어 공정을 생략할 수 있으므로, 디스미어 공정에서 발생할 수 있는 봉합재(130)의 변색 문제를 방지할 수 있다.
보호층(140)은 반도체 칩(120)과 반대의 재배선 기판(110) 상에 배치되며, 패드(114)의 적어도 일부를 노출시키는 개구(140h)를 가질 수 있다. 보호층(140)은 재배선 기판(110)의 하면(110S1) 상에 배치되어, 패드(114)의 제1 면(114S1) 덮을 수 있다. 보호층(140)은 패드(114)를 외부 환경으로부터 보호하며 패드(114)를 노출시키는 개구(140h)를 통해서 연결 범프(150)의 형성 영역을 정의할 수 있다. 개구(140h)의 최소폭이 제1 영역(S1-1)의 직경(D1)과 실질적으로 동일하다고 할 때, 개구(140h)의 최소폭은 리세스 면(Sr)의 최대폭(D2)보다 크거나 실질적으로 동일할 수 있다(도 1a 및 1c 참조). 일 예에서, 개구(140h)는 패드(114)의 리세스 면(Sr) 및 적어도 일부의 에지 면(Se)을 함께 노출시킬 수 있다. 보호층(140)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지에 무기필러 또는/및 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric)가 함침된 수지, 예를 들어, 프리프레그(prepreg), ABF, FR-4, BT를 포함할 수 있다. 특히, 보호층(114)은 패키지의 외부로 노출되며 패드(114)와 연결 범프(150)를 보호하는 기능적 특성을 고려하여, 내열성, 난연성 등이 우수한 절연성 수지를 포함할 수 있다. 예를 들어, 보호층(114)은 무기필러가 함침된 비감광성 수지를 포함할 수 있다. 본 발명에서, 특정 조건의 레이저 빔에 의해 보호층(140)에 개구(140h)가 형성되는 동시에 개구(140h)의 벽면이나 패드(114)의 표면에 녹아있는 수지 및 잔여 무기필러가 제거되므로, 보호층(140)을 가공한 후 화학액을 이용한 디스미어 공정을 생략할 수 있다.
연결 범프(150)는 보호층(140)의 개구(140h) 내에 배치되며, 리세스 면(Sr) 및 에지 면(Se)에 직접 접할 수 있다. 연결 범프(150)는 저융점 금속, 예를 들면, 주석(Sn)이나 주석(Sn)을 포함하는 합금(Sn-Ag-Cu)을 포함할 수 있다. 연결 범프(150)는 랜드(land), 볼(ball), 또는 핀(pin) 형태일 수 있다. 예를 들어, 연결 범프(150)는 구리 필라(pillar) 또는 솔더볼(Solder ball)을 포함할 수 있다. 상술한 바와 같이, 본 발명에서는 화학적인 디스미어 공정 없이 패드(114) 상의 스미어가 제거되므로, 연결 범프(150)와 패드(114) 사이의 물리적 및 전기적 접촉 신뢰성을 확보할 수 있다.
도 2는 도 1a의 반도체 패키지(100A)의 제조 과정을 설명하기 위한 공정 흐름도이고, 도 3a 및 3b는 도 2에 따른 반도체 패키지의 제조 과정을 개략적으로 나타낸 단면도들이고, 도 3c는 도 3b의 'A1' 영역의 제조 공정을 나타낸 부분 확대 단면도이다. 도 3a는 도 2의 'M1', 'M2', 'M3' 과정을 거친 패키지 구조물을 도시한다.
도 2, 및 3a를 참조하면, 일 실시예에 따른 반도체 패키지(100A)의 제조 방법은, 보호층(140)을 포함하는 재배선 기판(110)을 형성하는 단계(M1), 반도체 칩(120)을 실장하는 단계(M2), 봉합재(130)를 형성하는 단계(M3), 및 보호층(140)에 레이저 빔을 조사하여 개구(140h)를 형성하는 단계(M4)를 포함할 수 있다.
보호층(140)을 포함하는 재배선 기판(110)을 형성하는 단계(M1)는 일면(110S1)이 보호층(140)에 의해 덮인 재배선 기판(110)을 형성하는 단계이다. 재배선 기판(110)은 절연층(111), 절연층(111) 상에 배치된 재배선층(112), 절연층(111)을 관통하여 재배선층(112)에 전기적으로 연결된 재배선 비아(113), 및 재배선 기판(110)의 일면(110S1) 상에 배치된 패드(114)를 포함할 수 있다. 절연층(111)은 캐리어 상에 감광성 수지(예컨대, PID)를 도포 및 경화하여 형성될 수 있고, 재배선층(112) 및 재배선 비아(113)는 포토 공정, 에칭 공정, 도금 공정 등을 이용하여 형성될 수 있다. 재배선 기판(110)의 일면(110S1)에는 불규칙적인 요철이 형성된 제1 면(114S1) 및 제1 면(114S1)의 반대에 위치한 제2 면(114S2)을 가지며 재배선 비아(113)를 통해 재배선층(112)에 전기적으로 연결된 패드(114)가 배치될 수 있다. 일 예에서, 패드(114)는 절연층(111), 재배선층(112), 및 재배선 비아(113)보다 먼저 형성될 수 있다. 예를 들어, 캐리어 상에 패드(114)가 먼저 형성된 다음, 절연층(111)과, 재배선 비아(113) 및 재배선층(112)이 순차적으로 형성될 수 있다. 다음, 패드(114)의 제1 면(114S1)을 조도 처리하고, 재배선 기판(110)의 일면(110S1) 상에 무기필러가 함침된 비감광성 수지(예컨대, ABF)를 도포 및 경화하여 보호층(140)을 형성할 수 있다.
반도체 칩(120)을 실장하는 단계(M2)는 보호층(140)이 배치된 반대측 재배선 기판(110)의 일면(110S2)에 반도체 칩(120)을 실장하고 반도체 칩(120)과 재배선층(112)을 전기적으로 연결하는 단계이다. 일 예에서, 반도체 칩(120)은 플립-칩 방식으로 실장되었으나, 와이어 본딩 방식으로 실장될 수도 있다.
봉합재(130)를 형성하는 단계(M3)는 몰딩 재료를 이용하여 재배선 기판(110)의 일면(110S1) 상에 반도체 칩(120)을 봉합하는 단계이다. 봉합재(130)는 몰딩 재료(예컨대, EMC)를 도포 및 경화하고, 반도체 칩(120)의 비활성면 측을 연마하여 형성될 수 있다. 봉합재(130)는 보호층(140)의 가공후 화학적인 디스미어 공정에서 변색 불량이 발생할 수 있으나, 본 발명에서 특정 조건의 레이저 빔을 이용하여 보호층(140)을 가공함으로써 화학적인 디스미어 공정 없이 개구(140h)에 남은 스미어를 제거할 수 있다.
이하, 도 3b 및 3c를 참조하여, 본 발명의 일 실시예에 따라 보호층(140)을 가공하는 방법을 설명한다.
도 3b 및 3c를 참조하면, 보호층(140)에 레이저 빔을 조사하여 개구(140h)를 형성하는 단계(M4)는 특정 조건을 갖는 레이저 빔(LB)을 패드(114) 상의 보호층(140)에 조사하여 보호층(140) 및 패드(114)의 일부를 제거하는 단계이다. 레이저 빔(LB)은 보호층(140)에 대한 투과율이 약 10% 미만인 파장(예컨대, 약 300nm 내지 약 360nm 범위의 파장)과 40kW 이상의 피크파워 및 피코(pico)초 이하의 펄스폭을 갖는 극초단 펄스 레이저일 수 있다. 레이저 빔(LB)은 보호층(140)을 제거하고 패드(114) 상에 잔존하는 스미어를 제거할 수 있다. 또한, 레이저 빔(LB)의 세기(intensity)를 조절하여, 제2 면(114S2)을 향해서 함몰된 리세스 면(Sr) 및 제1 면(114S1)의 높이와 표면 조도가 그대로 유지된 에지 면(Se)을 형성할 수 있다. 예를 들어, 보호층(140)에 인접한 제1 경로(C1)를 따라서 레이저 빔(LB)을 1회 조사하고, 제1 경로(C1)보다 개구(140h)의 중심부에 인접한 제2 경로(C2)를 따라서 레이저 빔(LB)을 2회 조사함으로써, 제1 면(114S1) 또는 에지 면(Se)과 소정의 단차(L)를 갖는 리세스 면(Sr)을 형성할 수 있다. 리세스 면(Sr)에서는 레이저 빔(LB)에 의해 스미어와 함께 패드(114)의 일부가 제거되어 규칙적인 요철이 형성될 수 있다. 리세스 면(Sr)에 형성된 홈들(R1, R2, R3, R4, R5, R6)은 각각 레이저 빔(LB)의 이동 경로에 대응할 수 있다. 도 3c에서, 리세스 면(Sr)을 조사하는 레이저 빔(LB)의 경로(C2)가 하나만 도시되었으나, 레이저 빔(LB)은 리세스 면(Sr)의 홈들(R1, R2, R3, R4, R5, R6)을 형성하도록 복수의 경로를 따라 조사된 것으로 이해될 수 있다. 본 발명은 극초단 펄스 레이저를 이용하여 화학적인 디스미어 공정없이 패드(114)의 오픈과 동시에 스미어를 제거하므로, 제조 공정을 간소화하고 패드(114)의 신뢰성을 확보할 수 있다. 예를 들어, 본 발명에 따라 형성된 패드(114) 상에 솔더볼(solder ball)을 부착한 후 전단 시험(solder ball shear test)(INS01651-027)을 수행한 결과, 약 196gf 이상의 전단 강도를 갖는 것으로 확인되었다. 이는, 개구(140h)의 최대폭이 약 160㎛이고, 솔더볼의 최대폭이 약 150㎛이고, 제1 영역의 직경(도 1c의 'D1')에 대한 리세스 면의 직경(도 1c의 'D2')의 비가 약 1: 0.95인 조건에서 수행되었다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지(100B)를 나타낸 단면도이다.
도 4를 참조하면, 일 실시예의 반도체 패키지(100B)는 개구(140h) 내에 배치되며 보호층(140) 상으로 돌출된 UBM 구조(160)를 더 포함하는 것을 제외하고 도 1a의 반도체 패키지(100A)와 유사한 특징을 가질 수 있다. 연결 범프(150)는, UBM 구조(160) 상에 배치되며, UBM 구조(160)를 통해서 패드(114)와 전기적으로 연결될 수 있다. 상술한 바와 같이, 개구(140h)를 통해 노출된 리세스 면(Sr)과 에지 면(Se) 상에는 스미어가 제거되어 있으므로, UBM 구조(160)와 패드(114)의 밀착성이 우수하며, UBM 구조(160)를 통해서 연결 범프(150)의 신뢰성을 확보할 수 있다. UBM 구조(160)는 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함하는 금속 물질을 포함할 수 있다. UBM 구조(160)는 연결 범프(150)의 접속 신뢰성을 향상시키고, 반도체 패키지(100B)의 보드 레벨 신뢰성을 개선할 수 있다. UBM 구조(160)는 무전해 및 전해 도금 공정을 이용하여 형성될 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지(300A)를 나타낸 단면도이다.
도 5를 참조하면, 일 실시예에 따른 반도체 패키지(300A)는 패키지 온 패키지 형태로 결합된 제1 패키지(100C) 및 제2 패키지(200)를 포함할 수 있다. 제1 패키지(100C)는, 제1 봉합재(130)를 관통하는 관통 비아(132) 및 후면 재배선 구조(180)를 더 포함하는 점을 제외하고 도 1a 내지 도 5 등에 도시된 반도체 패키지들(100A, 100B, 100C, 100D)과 유사한 특징을 가질 수 있다. 관통 비아(132)는 재배선층(112)에 전기적으로 연결될 수 있다. 관통 비아(132)는 도전성 포스트가 제1 봉합재(130)의 적어도 일부를 관통하는 형태를 가질 수 있다. 관통 비아(132)는 제1 패키지(100)를 수직 방향으로 지나는 전기 연결 경로를 제공할 수 있다. 제1 패키지(100C)는 후면 재배선 구조(180) 상에 배치된 제2 보호층(140b)을 더 포함할 수 있다. 제2 보호층(140b)은 제1 보호층(140a)과 유사한 절연 수지, 예를 들어, ABF를 포함할 수 있다.
후면 재배선 구조(180)는 후면 절연층(181), 후면 절연층(181) 상에 배치된 후면 재배선층(182), 및 후면 절연층(181)을 관통하여 후면 재배선층(182)과 관통 비아(132)를 연결하는 후면 재배선 비아(183)을 포함할 수 있다. 후면 절연층(181)은 제1 봉합재(130)의 상면 상에 배치될 수 있다. 후면 절연층(181)은 재배선 기판(110)의 절연층(111)과 유사한 절연 수지, 예를 들어, 감광성 수지를 포함할 수 있다. 후면 재배선층(182) 및 후면 재배선 비아(183)는 재배선 기판(110)의 재배선층(112) 및 재배선 비아(113)와 유사한 도전성 물질을 포함할 수 있다.
제2 패키지(200)는 제2 재배선 기판(210), 제2 반도체 칩(220), 및 제2 봉합재(230)를 포함할 수 있다. 제2 재배선 기판(210)은 하면과 상면에 각각 외부와 전기적으로 연결될 수 있는 패드들(211, 212)을 포함할 수 있다. 또한, 제2 재배선 기판(210)은 내부에 패드들(211, 212)을 전기적으로 연결하는 재배선 회로(213)를 포함할 수 있다.
제2 반도체 칩(220)은 제2 재배선 기판(210) 상에 와이어본딩 또는 플립칩 본딩 방식으로 실장될 수 있다. 예를 들어, 복수의 제2 반도체 칩들(220)은 제2 재배선 기판(210)에 수직 방향으로 적층되고, 본딩 와이어(WB)에 의해 제2 재배선 기판(210)의 패드(211)에 전기적으로 연결될 수 있다. 제2 반도체 칩(220)은 제1 패키지(100C) 내의 제1 반도체 칩(120)과 다른 종류의 집적 회로를 포함할 수 있다. 예를 들어, 제2 반도체 칩(220)은 메모리 칩을 포함하고, 제1 반도체 칩(120)은 AP(Application Processor) 칩을 포함할 수 있다.
제2 봉합재(230)는 제1 봉합재(130)와 동일하거나 유사한 재료를 포함할 수 있다. 제2 패키지(200)는 금속 범프(214)에 의해서 제1 패키지(100C)와 물리적 및 전기적으로 연결될 수 있다. 금속 범프(214)는 제2 재배선 기판(210) 하면의 패드(212)를 통하여 제2 재배선 기판(210) 내부의 재배선 회로(213)와 전기적으로 연결될 수 있다. 금속 범프(214)는 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금을 포함할 수 있다.
도 6a 및 6b은 본 발명의 일 실시예에 따른 반도체 패키지(300B)를 나타낸 단면도이다. 도 6b는 도 6a의 I-I' 선에 대한 평면도이다.
도 6a 및 6b를 참조하면, 일 실시예에 따른 반도체 패키지(300B)는 도 5에 도시된 관통 비아(132) 대신 수직 연결 구조(170)를 포함하는 점을 제외하고 도 5에 도시된 반도체 패키지(300A)와 유사한 특징을 가질 수 있다. 수직 연결 구조(170)는 절연층(171), 배선층(172), 및 배선 비아(173)를 포함할 수 있다. 수직 연결 구조(170)는 절연층(171)의 재료에 따라 패키지의 강성을 보다 개선시킬 수 있으며, 제1 봉합재(130)의 두께 균일성을 개선할 수 있다. 수직 연결 구조(170)는 절연층(171)을 관통하는 관통홀(170H)을 가질 수 있다. 관통홀(170H)에는 제1 반도체 칩(120)이 배치될 수 있다. 관통홀(170H)은 그 벽면이 제1 반도체 칩(120)을 둘러싸는 형태일 수 있으나, 반드시 이에 한정되는 것은 아니다.
절연층(171)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합된 수지, 예를 들면, ABF 등이 사용될 수 있다. 또는, 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric)에 상술한 수지가 함침된 재료, 예를 들면, 프리프레그가 사용될 수 있다.
배선층(172)은 재배선 기판(110)의 재배선층(112)에 전기적으로 연결되며 배선 비아(173)와 함께 제1 패키지(100D)를 수직 방향으로 지나는 전기 연결 경로를 제공할 수 있다. 배선층(172)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함할 수 있다. 배선층(172)은 금속 범프(214)와 전기적으로 연결되는 패드부(172P)를 포함할 수 있다.
배선 비아(173)는 서로 다른 층에 형성된 배선층(172)을 전기적으로 연결하며, 그 결과 수직 연결 구조(170) 내에 전기적 경로를 형성할 수 있다. 배선 비아(173)는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함할 수 있다. 배선 비아(173)는 금속 물질로 충전된 필드 타입의 비아일 수도 있고, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 컨포멀 타입의 비아일 수도 있다.
일 예에서, 제1 반도체 칩(120)은 연결부재(도 1a의 'CM') 없이 재배선 기판(110)의 상면(110S2)에 실장될 수 있다. 이러한 구조는, 임시 캐리어 상에서 제1 봉합재(130)를 이용하여 제1 반도체 칩(120)을 봉합한 후, 임시 캐리어가 제거된 제1 반도체 칩(121)과 제1 봉합재(130)의 하면에 직접 절연층(111), 재배선층(112), 및 재배선 비아(113)를 형성하여 구현될 수 있다. 따라서, 제1 반도체 칩(120)의 접속 패드(120P)는 재배선 비아(113)와 직접 접촉할 수 있다. 이 경우, 패키지의 전체 두께를 줄이고, 반도체 칩과 재배선층(또는 재배선 비아)의 접속 신뢰성을 개선할 수 있다.
도 7a 및 7b는 본 발명의 일 실시예에 따른 반도체 패키지(300C)를 나타낸 단면도이고, 도 8a 및 8b는 도 7a의 반도체 패키지(300C)에서 'B2' 영역의 제조 공정을 개략적으로 나타낸 단면도들이고, 도 9a 및 9b는 도 7a의 반도체 패키지(300C)에서 'B3' 영역의 제조 공정을 개략적으로 나타낸 단면도들이다. 도 7b는 도 7a의 II-II' 선에 대한 평면도이다.
도 7a 및 7b를 참조하면, 일 실시예에 따른 반도체 패키지(300C)는 복수의 제1 반도체 칩들(121, 122)을 포함하고, 'B2' 및 'B3' 영역에서 'B1' 영역과 유사한 구조가 형성된 점을 제외하고 도 6a에 도시된 반도체 패키지(300B)와 유사한 특징을 가질 수 있다. 도 7a의 'B1' 영역은 도 1a 및 도 4의 확대 영역(도 3b의 'A1' 영역에 대응함)과 유사한 구조를 갖는 것으로 이해될 수 있다. 일 예에서, 도 1a에 도시된 것과 유사하게, UBM 구조(160)가 생략될 수 있다. 복수의 제1 반도체 칩들(121, 122)은 재배선 기판(110) 상에서 수평 방향으로 이격되어 배치되며, 서로 다른 종류의 반도체 칩을 포함할 수 있다. 예를 들어, 제1-1 반도체 칩(121)은 AP 칩을 포함하고, 제1-2 반도체칩(122)은 PMIC(Power Management Integrated Circuit) 칩을 포함할 수 있다.
수직 연결 구조(170)는 복수의 제1 반도체 칩들(121, 122)을 각각 수용하는 복수의 관통홀(170H1, 170H2)을 포함할 수 있다. 예를 들어, 수직 연결 구조(170)는 제1-1 반도체 칩(121)이 배치되는 제1 관통홀(170H1) 및 제1-2 반도체 칩(122)이 배치되는 제2 관통홀(170H2)을 포함할 수 있다. 또한, 수직 연결 구조(170)는 복수의 절연층(171a, 171b), 복수의 배선층(172a, 172b, 172c), 및 복수의 배선 비아(173a, 173b)를 포함할 수 있다. 예를 들어, 수직 연결 구조(170)는 재배선 기판(110)의 상면(110S2) 상에 배치된 제1 배선층(172a), 제1 배선층(172a)을 덮는 제1 절연층(171a), 제1 배선층(172a)과 반대의 제1 절연층(171a) 상에 배치된 제2 배선층(172b), 제1 절연층(171a)을 관통하여 제1 배선층(172a)과 제2 배선층(172b)을 연결하는 제1 배선 비아(173a), 제2 배선층(172b)을 덮는 제2 절연층(171b), 제2 절연층(171b) 상의 제3 배선층(172c), 및 제2 절연층(171b)을 관통하여 제2 배선층(172b)과 제3 배선층(172c)을 연결하는 제2 배선 비아(173b)를 포함할 수 있다.
도 8a 및 8b를 참조하면, 일 실시예에서, 수직 연결 구조(170)의 최상부 배선층(172c)(또는 배선 패드(172P)) 상에는 규칙적인 요철을 포함하는 리세스 면(Sr)이 형성될 수 있다.
먼저, 캐리어(C1) 상에 재배선 기판(110) 상에 수직 연결 구조(170), 제1 반도체 칩들(121, 122), 및 제1 봉합재(130)가 형성된 패키지 구조체를 부착하고, 제1 봉합재(130) 상에 후면 절연층(181)을 형성할 수 있다. 후면 절연층(181)은 무기 필러가 함침된 절연성 수지(예컨대, ABF)를 포함할 수 있다. 배선 패드(172P)는 제1 봉합재(130) 형성 전에 표면 조도가 형성된 상태일 수 있다.
다음, 레이저 빔을 이용하여 배선 패드(172P) 상의 후면 절연층(181)과 제1 봉합재(130)를 제거하여 배선 패드(172P)의 일부를 노출시키는 개구(181h)를 형성할 수 있다. 레이저 빔은 40kW 이상의 피크파워 및 피코(pico)초 이하의 펄스폭을 갖는 극초단 펄스 레이저일 수 있다. 따라서, 배선 패드(172P)의 상면에는 도 1a 및 1b에 도시된 규칙적인 요철을 포함하는 리세스 면(Sr)이 형성될 수 있다. 이 경우, 개구(181h) 형성 후 화학적인 디스미어 공정을 생략할 수 있으며 배선 패드(172P)와 후면 재배선 비아(183)의 접속 신뢰성을 개선할 수 있다.
도 9a 및 9b를 참조하면, 일 실시예에서, 후면 재배선 구조(180)의 재배선 패드(182P) 상에는 규칙적인 요철을 포함하는 리세스 면(Sr)이 형성될 수 있다. 도 8b에 도시된 배선 패드(172P)의 가공 공정에 이어서, 후면 재배선층(182), 후면 재배선 비아(183), 및 제2 보호층(140b)이 형성될 수 있다. 후면 재배선층(182) 및 후면 재배선 비아(183)는 도금 공정 및 에칭 공정을 이용하여 형성될 수 있다. 후면 재배선층(182)의 재배선 패드(182P)는 제2 보호층(140b) 형성 전에 표면 조도가 형성된 상태일 수 있다. 제2 보호층(140b)은, 예를 들어, ABF를 포함할 수 있다.
다음, 레이저 빔을 이용하여 재배선 패드(182P) 상의 제2 보호층(140b)을 제거하여 재배선 패드(182P)의 일부를 노출시키는 개구(140bh)를 형성할 수 있다. 레이저 빔은, 상술한 바와 같은 극초단 펄스 레이저일 수 있다. 따라서, 재배선 패드(182P)의 상면에는 도 1a 및 1b에 도시된 규칙적인 요철을 포함하는 리세스 면(Sr)이 형성될 수 있다. 이 경우, 개구(140bh) 형성 후 화학적인 디스미어 공정을 생략할 수 있으며 재배선 패드(182P)와 금속 범프(214)의 접속 신뢰성을 개선할 수 있다. 일 예에서, 재배선 패드(182P)의 상면에는 도금층(예컨대, 니켈(Ni)/금(Au))(미도시)이 형성될 수도 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (10)

  1. 제1 면과 상기 제1 면의 반대에 위치한 제2 면을 갖는 패드가 배치된 하면 및 상기 하면의 반대에 위치한 상면을 가지며, 상기 패드에 전기적으로 연결된 재배선층을 포함하는 재배선 기판;
    상기 재배선 기판의 상기 상면 상에 배치되며, 상기 재배선층에 전기적으로 연결된 반도체 칩;
    상기 반도체 칩의 적어도 일부를 봉합하는 봉합재; 및
    상기 재배선 기판의 상기 하면 상에 배치되며, 상기 제1 면의 적어도 일부를 노출시키는 개구를 갖는 보호층을 포함하고,
    상기 개구를 통해서 노출되는 상기 제1 면의 적어도 일부는, 규칙적인 요철을 포함하고 상기 제2 면을 향해서 함몰된 리세스(recess) 면, 및 불규칙적인 요철을 포함하고 상기 리세스 면과 단차를 갖는 에지(edge) 면을 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 리세스 면은 상기 제2 면과 상기 에지 면 사이의 레벨에 위치하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 개구를 통해서 노출된 상기 제1 면의 적어도 일부의 직경에 대한 상기 리세스 면의 직경은 1: 0.98 내지 0.9의 비율을 갖는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 리세스 면의 상기 규칙적인 요철은 50nm 내지 150nm 범위의 깊이를 갖는 홈(groove) 부분을 포함하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 리세스 면은 0.2㎛ 이하의 표면 조도(Ra)를 갖는 반도체 패키지.
  6. 절연층, 상기 절연층 상에 배치된 재배선층, 및 상기 재배선층과 반대의 상기 절연층 상에 배치되고, 규칙적인 요철이 포함된 리세스(recess) 면과 상기 리세스 면의 주변을 둘러싸며 불규칙적인 요철이 포함된 에지(edge) 면을 갖는 패드를 포함하는 재배선 기판;
    상기 재배선 기판 상에 배치되며, 상기 재배선층에 전기적으로 연결된 반도체 칩; 및
    상기 반도체 칩과 반대의 상기 재배선 기판 상에 배치되며, 적어도 상기 리세스 면을 노출시키는 개구를 갖는 보호층을 포함하는 반도체 패키지.
  7. 제6 항에 있어서,
    상기 개구의 최소폭은 상기 리세스 면의 최대폭보다 크거나 같은 반도체 패키지.
  8. 제6 항에 있어서,
    상기 리세스 면과 상기 에지 면은 동일한 방향을 향하고, 서로 다른 레벨에 위치하는 반도체 패키지.
  9. 절연층, 상기 절연층 상에 배치된 재배선층, 및 상기 재배선층과 반대의 상기 절연층 상에 배치되고, 리세스(recess) 면과 상기 리세스 면을 둘러싸는 에지(edge) 면을 갖는 패드를 포함하는 재배선 기판;
    상기 재배선 기판 상에 배치되며, 상기 재배선층에 전기적으로 연결된 반도체 칩;
    상기 반도체 칩의 적어도 일부를 봉합하는 봉합재; 및
    상기 반도체 칩과 반대의 상기 재배선 기판 상에 배치되며, 상기 리세스 면 및 적어도 일부의 상기 에지 면을 노출시키는 개구를 갖는 보호층을 포함하고,
    상기 에지 면과 상기 패드의 상면 사이의 간격은 상기 리세스 면과 상기 패드의 상기 상면 사이의 간격보다 크고,
    상기 리세스 면의 표면 조도(Ra)는 상기 에지 면의 표면 조도(Ra)보다 작은 반도체 패키지.
  10. 재배선층과, 불규칙적인 요철이 형성된 제1 면 및 상기 제1 면의 반대에 위치한 제2 면을 가지며 상기 재배선층에 전기적으로 연결된 패드와, 상기 패드의 상기 제1 면을 덮는 보호층을 포함하는 재배선 기판을 형성하는 단계;
    상기 보호층과 반대의 상기 재배선 기판 상에 반도체 칩을 실장하는 단계;
    상기 반도체 칩을 봉합하는 봉합재를 형성하는 단계; 및
    상기 보호층에 레이저 빔을 조사하여, 상기 제1 면의 적어도 일부를 노출시키는 개구를 형성하는 단계를 포함하고,
    상기 개구를 형성하는 단계에서, 상기 적어도 일부의 상기 제1 면 상에는, 규칙적인 요철을 포함하고 상기 제2 면을 향해 함몰된 리세스 면, 및 상기 불규칙적인 요철을 포함하고 상기 리세스 면을 둘러싸는 에지 면이 형성되고,
    상기 레이저 빔은 300nm 내지 360nm 범위의 파장 및 피코(pico)초 이하의 펄스폭을 갖는 반도체 패키지의 제조방법.
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