TW202127602A - 半導體封裝 - Google Patents

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hole
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vertical connecting
core member
connecting conductor
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TW109137526A
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姜明杉
高永燦
文炅燉
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南韓商三星電子股份有限公司
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Abstract

半導體封裝包括：重佈線基板，包括第一重佈線層；半導體晶片，具有連接至第一重佈線層的連接墊；垂直連接導體，藉由第一重佈線層電性連接至連接墊；芯體構件，具有第一貫穿孔及第二貫穿孔，第一貫穿孔容置半導體晶片，第二貫穿孔容置垂直連接導體；包封體，填充第一貫穿孔及第二貫穿孔；以及重佈線構件，包括第二重佈線層。垂直連接導體與芯體構件包含相同的材料。垂直連接導體的下表面的寬度寬於垂直連接導體的上表面的寬度，第一貫穿孔的下端的寬度窄於第一貫穿孔的上端的寬度，且第二貫穿孔的下端的寬度窄於第二貫穿孔的上端的寬度。

Description

半導體封裝
與本揭露一致的裝置及設備是有關於一種半導體封裝。
近年來，隨著半導體晶片在效能方面得到提高，對具有改善的剛性及散熱的半導體封裝的興趣亦得到增加。若在封裝中嵌置單獨結構（例如，印刷電路板）以改善半導體封裝的剛性，則可能存在製造製程變得更複雜且製造製程的成本增加的缺點。另外，封裝的良率可能會因在處理單獨結構的操作中產生的細微異物（foreign matter）而降低。
一個態樣是提供一種具有優異剛性以及改善的翹曲及散熱特性的半導體封裝。
根據實施例的一個態樣，提供一種半導體封裝，所述半導體封裝包括：重佈線基板，具有第一表面及與所述第一表面相對的第二表面，所述重佈線基板包括第一重佈線層；半導體晶片，設置於所述重佈線基板的所述第一表面上且具有連接至所述第一重佈線層的連接墊；垂直連接導體，設置於所述重佈線基板的所述第一表面上且藉由所述第一重佈線層電性連接至所述連接墊；芯體構件，具有第一貫穿孔及第二貫穿孔，所述第一貫穿孔容置所述半導體晶片，所述第二貫穿孔容置所述垂直連接導體；包封體，設置於所述重佈線基板的所述第一表面上，覆蓋所述半導體晶片，且填充所述第一貫穿孔及所述第二貫穿孔；以及重佈線構件，設置於所述包封體上，且包括電性連接至所述垂直連接導體的第二重佈線層，其中所述垂直連接導體與所述芯體構件包含相同的材料，所述垂直連接導體的下表面的寬度寬於所述垂直連接導體的上表面的寬度，所述第一貫穿孔的下端的寬度窄於所述第一貫穿孔的上端的寬度，且所述第二貫穿孔的下端的寬度窄於所述第二貫穿孔的上端的寬度。
根據實施例的另一態樣，提供一種半導體封裝，所述半導體封裝包括：重佈線基板，包括第一重佈線層；半導體晶片，設置於所述重佈線基板上且連接至所述第一重佈線層；垂直連接導體，設置於所述重佈線基板上且藉由所述第一重佈線層電性連接至所述半導體晶片；芯體構件，具有第一貫穿孔及第二貫穿孔，所述第一貫穿孔容置所述半導體晶片，所述第二貫穿孔容置所述垂直連接導體；以及包封體，覆蓋所述半導體晶片的至少一部分、所述垂直連接導體的至少一部分及所述芯體構件的至少一部分，所述包封體填充所述第一貫穿孔及所述第二貫穿孔，其中所述垂直連接導體具有其中所述垂直連接導體的側表面漸縮的剖面形狀，使得所述垂直連接導體的下表面的寬度寬於所述垂直連接導體的上表面的寬度，且所述第一貫穿孔及所述第二貫穿孔中的每一者具有在與所述垂直連接導體的漸縮方向相反的漸縮方向上漸縮的剖面形狀。
根據實施例的又一態樣，提供一種半導體封裝，所述半導體封裝包括：重佈線基板，包括第一重佈線層；半導體晶片，設置於所述重佈線基板上且具有連接墊，所述連接墊連接至所述第一重佈線層；垂直連接導體，設置於所述重佈線基板上，與所述半導體晶片間隔開，且藉由所述第一重佈線層電性連接至所述連接墊；芯體構件，具有第一貫穿孔及第二貫穿孔，所述第一貫穿孔容置所述半導體晶片，所述第二貫穿孔容置所述垂直連接導體；包封體，設置於所述重佈線基板上，填充所述第一貫穿孔及所述第二貫穿孔，且覆蓋所述半導體晶片的上表面及所述芯體構件的外側表面；以及重佈線構件，設置於所述包封體的上表面上且具有第二重佈線層，所述第二重佈線層電性連接至所述垂直連接導體，其中所述包封體的下表面與所述垂直連接導體的下表面及所述芯體構件的下表面共面，所述垂直連接導體的所述下表面的平面面積大於所述垂直連接導體的上表面的平面面積，且所述芯體構件的所述下表面的平面面積大於所述芯體構件的上表面的平面面積。
在下文中，將參照附圖闡述各種實施例。
圖1是示出根據實施例的半導體封裝的剖視圖，當在向上的方向上觀察時，圖2A是示出沿著圖1所示半導體封裝的線A-A’截取的剖視圖的平面圖，且當在向上的方向上觀察時，圖2B是示出沿著圖1所示半導體封裝的線B-B’截取的剖視圖的平面圖。
參照圖1、圖2A及圖2B，半導體封裝100A可包括芯體構件110a、半導體晶片120、垂直連接導體130、包封體140、重佈線基板150及重佈線構件160。另外，半導體封裝100A可更包括鈍化層170-1及170-2、凸塊下金屬180及連接凸塊190。
芯體構件110a可包括本體、第一貫穿孔111及第二貫穿孔112，本體具有板形狀，所述板形狀具有大於或等於半導體晶片120的厚度的厚度，第一貫穿孔111穿過本體且半導體晶片120設置於第一貫穿孔111中，垂直連接導體130設置於第二貫穿孔112中。舉例而言，第二貫穿孔112可在芯體構件110a的相鄰的部分之間延伸，如圖1中所示。第一貫穿孔111可形成於芯體構件110a的中心部分（例如，扇入區）中，且第二貫穿孔112可形成於芯體構件110a的外部部分（例如，扇出區）中。可藉由對芯體構件110a的具有板形狀的本體（圖4A所示CM）進行蝕刻來形成第一貫穿孔111及第二貫穿孔112。因此，芯體構件110a的外側表面可具有相對於芯體構件110a的中心漸縮的垂直剖面形狀，且芯體構件110a的內側表面（其可為第一貫穿孔111的側壁表面及第二貫穿孔112的側壁表面）可具有相對於第一貫穿孔111及第二貫穿孔112的中心漸縮的垂直剖面形狀（參見以下所論述的圖4A及圖4B）。第一貫穿孔111及第二貫穿孔112可具有其中第一貫穿孔111的側壁表面及第二貫穿孔112的側壁表面漸縮的垂直剖面形狀。舉例而言，第一貫穿孔111的下端的寬度（圖2B所示W3’）可窄於第一貫穿孔111的上端的寬度（圖2A所示W3），且第二貫穿孔112的下端的寬度（圖2B所示W2’）可窄於第二貫穿孔112的上端的寬度（圖2A所示W2）。另外，芯體構件110a的下表面的平面面積可大於芯體構件110a的上表面的平面面積。第一貫穿孔111的下端的寬度（圖2B所示W3’）可為半導體晶片120的寬度與半導體晶片120的面對彼此的兩端和第一貫穿孔111的下端的相應邊緣之間的間隔距離之和，且間隔距離中的每一者可為約30微米，使得兩個間隔距離的總和為60微米。第一貫穿孔111的上端的寬度（圖2A所示W3）可為半導體晶片120的寬度與半導體晶片120的面對彼此的兩端和第一貫穿孔111的上端的相應邊緣之間的間隔距離之和，且間隔距離中的每一者可為約55微米，使得兩個間隔距離的總和為約110微米。第二貫穿孔112的下端的寬度（圖2B所示W2’）可為與第二貫穿孔112對應的垂直連接導體130的下部部分的寬度和垂直連接導體130的面對彼此的兩端與第二貫穿孔112的下端的相應邊緣之間的間隔距離之和，且間隔距離中的每一者可為約30微米，使得兩個間隔距離的總和為60微米。第二貫穿孔112的上端的寬度（圖2A所示W2）可為與第二貫穿孔112對應的垂直連接導體130的上部部分的寬度和垂直連接導體130的面對彼此的兩端與第二貫穿孔112的上端的相應邊緣之間的間隔距離之和，且間隔距離中的每一者可為約80微米，使得兩個間隔距離的總和為約160微米。
芯體構件110a可改善半導體封裝100A的剛性且可控制翹曲。另外，產生於半導體晶片120中的熱量可經由芯體構件110a排放至封裝100A之外。芯體構件110a可包含金屬材料，例如銅（Cu），但實施例並非僅限於此。在一些實施例中，芯體構件110a亦可包含其他金屬材料，例如鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、其合金等。芯體構件110a可用作半導體晶片120的接地（ground）GND或者可用作虛設圖案。
垂直連接導體130可設置於重佈線基板150的第一表面SF1上，且可藉由第一重佈線層152電性連接至半導體晶片120的連接墊120P。垂直連接導體130可包含與芯體構件110a相同的材料，且可具有藉由包封體140而與芯體構件110a電性絕緣的島狀結構（island structure），包封體140填充芯體構件110a的第二貫穿孔112。垂直連接導體130可與芯體構件110a的貫穿孔111及112一同形成。因此，垂直連接導體130可具有其中對垂直連接導體130的下表面與上表面進行連接的側表面漸縮的垂直剖面形狀。舉例而言，垂直連接導體130的側表面可具有圍繞垂直連接導體130的中心漸縮的垂直剖面形狀，且垂直連接導體130的下表面的寬度（圖2B所示W1’）可大於垂直連接導體130的上表面的寬度（圖2A所示W1）。垂直連接導體130的下表面的寬度（圖2B所示W1’）可為約100微米至340微米，且垂直連接導體130的上表面的寬度（圖2A所示W1）可為約60微米至240微米。芯體構件110a的側表面可具有在與垂直連接導體130相同的方向上漸縮的剖面形狀，且第一貫穿孔111及第二貫穿孔112中的每一者可具有在與垂直連接導體130漸縮的方向相反的方向上漸縮的剖面形狀。另外，垂直連接導體130的下表面的平面面積可大於垂直連接導體130的上表面的平面面積。
垂直連接導體130的水平剖面形狀（平面圖中的剖面形狀）不受具體限制。舉例而言，如圖2A及圖2B中所示，在一些實施例中，垂直連接導體130的水平剖面形狀可具有圓形形狀。然而，在其他實施例中，垂直連接導體130的水平剖面形狀可具有各種形狀，例如橢圓形、矩形等。舉例而言，如在圖2C及圖2D中所示的修改實例中，垂直連接導體130的水平剖面形狀可具有矩形形狀。垂直連接導體130的水平剖面形狀與容置垂直連接導體130的第二貫穿孔112的水平剖面形狀可具有相似的形狀。
在實施例中，垂直連接導體130可包括彼此間隔開的多個垂直連接導體130，且芯體構件110a可具有分別容置所述多個垂直連接導體130的多個第二貫穿孔112，且所述多個第二貫穿孔112可彼此間隔開。
垂直連接導體130可提供對封裝100A的上部組件與下部組件進行連接的電性連接路徑。垂直連接導體130可在第二貫穿孔112中與第二貫穿孔112的側壁表面間隔開且隔離。垂直連接導體130可連接至重佈線基板150的第一重佈線通孔153及重佈線構件160的第二重佈線通孔163。可輕易地實施其中另一封裝藉由垂直連接導體130結合至封裝100A的上部部分的疊層封裝結構（package-on-package structure）。垂直連接導體130可如芯體構件110a一般包含金屬材料，例如銅（Cu），但實施例並非僅限於此。在一些實施例中，垂直連接導體130亦可包含其他金屬材料，例如鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、其合金等。垂直連接導體130可用作半導體晶片120的訊號圖案。
一般而言，在先前技術中，為增強對半導體封裝中的半導體晶片進行覆蓋的模製材料的弱點（低剛性、低散熱等），可在封裝中佈置用於改善剛性及形成電性連接路徑的導電結構或/及用於改善散熱及翹曲特性的絕緣結構。當對嵌置於封裝中的結構的製造製程及處理製程應用若干製程操作時，可能會增加製造封裝本身的時間及成本且可能會降低封裝的良率。
本文中所揭露的各種實施例可改善封裝的剛性以及翹曲特性及散熱特性，同時藉由蝕刻金屬板以同時製造對封裝的剛性及翹曲特性進行改善的芯體構件與在封裝中形成電性路徑的垂直連接導體來使封裝的附加製程最小化。因此，在各種實施例中，芯體構件110a與垂直連接導體130可包含彼此相同的金屬材料，且芯體構件110a的側表面（內側表面及外側表面）及垂直連接導體130的側表面可分別具有漸縮的垂直剖面形狀。
半導體晶片120可設置於重佈線基板150的第一表面SF1上，且可具有電性連接至重佈線基板150的第一重佈線層152的連接墊120P。
半導體晶片120可為其中未形成凸塊或配線層的裸態的積體電路（integrated circuit，IC）。然而，實施例並非僅限於此。在一些實施例中，半導體晶片120可為封裝的積體電路。可基於主動晶圓形成積體電路。半導體晶片120可包含矽（Si）、鍺（Ge）或砷化鎵（GaAs），以形成各種類型的積體電路。積體電路可為處理器晶片，例如中央處理器（例如，中央處理單元（central processing unit，CPU））、圖形處理器（例如，圖形處理單元（graphics processing unit，GPU））、現場可程式化閘陣列（field programmable gate array，FPGA）、應用處理器（application processor，AP）、數位訊號處理器、密碼處理器、微處理器、微控制器等，但實施例並非僅限於此。在一些實施例中，積體電路可為邏輯晶片（例如類比數位轉換器及特殊應用積體電路（application-specific IC，ASIC））或者可為記憶體晶片（例如揮發性記憶體（例如，動態隨機存取記憶體（dynamic random access memory，DRAM））及非揮發性記憶體（例如，唯讀記憶體（read only memory，ROM）及快閃記憶體（flash memory））），但實施例並非僅限於此。
連接墊120P可將半導體晶片120電性連接至其他組件。連接墊120P可包含導電材料，例如鋁（Al），但實施例並非僅限於此，且在一些實施例中，連接墊120P可在不具有任何限制的情況下包含其他類型的導電材料。
包封體140可設置於重佈線基板150的第一表面SF1上，且可包封芯體構件110a的至少一部分、垂直連接導體130的至少一部分及半導體晶片120的至少一部分。可使用包封體140填充半導體晶片120與第一貫穿孔111的側壁表面之間的空間以及垂直連接導體130與第二貫穿孔112的側壁表面之間的空間。由於包封體140可覆蓋芯體構件110a的外側表面，因此芯體構件110a可不自封裝100A向外暴露。包封體140的下表面可與垂直連接導體130的下表面及芯體構件110a的下表面共面。
在一些實施例中，垂直連接導體130的上表面及芯體構件110a的上表面可位於較半導體晶片120的上表面高的水平高度上，包封體140可覆蓋垂直連接導體130的上表面及芯體構件110a的上表面，且包封體140的上表面可位於較垂直連接導體130的上表面及芯體構件110a的上表面高的水平高度上。包封體140的上表面可與垂直連接導體130的上表面及芯體構件110a的上表面間隔開預定距離。
包封體140可包含絕緣材料，例如味之素構成膜（Ajinomoto Build-up Film，ABF），但實施例不受具體限制，且在一些實施例中，包封體140可包含其他絕緣材料。舉例而言，包封體140可包含熱固性樹脂（例如環氧樹脂）、熱塑性樹脂（例如聚醯亞胺）、或者包含增強材料（例如無機填料，特別是ABF、FR-4、雙馬來醯亞胺三嗪（bismaleimide triazine，BT）、樹脂等）的樹脂。另外，可使用模製材料（例如環氧模製化合物（epoxy molding compound，EMC））或感光性材料（例如光可成像介電質（photoimageable dielectric，PID））。
重佈線基板150可具有上面佈置有芯體構件110a、垂直連接導體130及半導體晶片120的第一表面SF1以及與第一表面相對的第二表面，且重佈線基板150可包括對半導體晶片120的連接墊120P與垂直連接導體130進行電性連接的第一重佈線層152。重佈線基板150可包括第一絕緣層151、第一重佈線層152及第一重佈線通孔153，第一絕緣層151位於其中包封體140的下表面、垂直連接導體130的下表面及芯體構件110a的下表面共面的平面上，第一重佈線層152位於第一絕緣層151上，第一重佈線通孔153穿過第一絕緣層151以將第一重佈線層152連接至垂直連接導體130及半導體晶片120的連接墊120P。
重佈線基板150可對半導體晶片120的連接墊120P進行重佈線，且可包括第一絕緣層151、第一重佈線層152及第一重佈線通孔153。應注意，為清晰及簡明起見，在圖式中僅示出少數目的第一絕緣層151、第一重佈線層152及第一重佈線通孔153，但在實踐中提供較所示出數目多的數目的第一絕緣層151、第一重佈線層152及第一重佈線通孔153。第一絕緣層151可包含絕緣材料。舉例而言，第一絕緣層151可包含感光性絕緣材料，例如PID。在此種情形中，由於可藉由微影製程實施精細間距，因此可有效地對半導體晶片120的連接墊120P進行重佈線。第一絕緣層151中所包含的絕緣材料並非僅限於此且在一些實施例中可包括其他類型的絕緣材料。第一絕緣層151可包含與包封體140相同的絕緣材料或者可包含其他類型的絕緣材料。
第一重佈線層152可包含導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。依據第一重佈線層152的設計而定，第一重佈線層152可執行各種功能。舉例而言，可包括接地（GND）圖案、電源（power，PWR）圖案、訊號（signal，S）圖案等。在此種情形中，訊號（S）圖案可傳送除接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。
第一重佈線通孔153可將具有不同水平高度的第一重佈線層152電性連接至彼此，且亦可將半導體晶片120的連接墊120P及垂直連接導體130電性連接至第一重佈線層152。第一重佈線通孔153可直接連接至半導體晶片120的連接墊120P，但實施例並非僅限於此，且在一些實施例中，第一重佈線通孔153可藉由焊料或金屬柱連接至連接墊120P。第一重佈線通孔153可包含導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。第一重佈線通孔153可為被導電材料完全填充的填充通孔或者可為其中導電材料沿著通孔孔洞的壁表面設置的共形通孔。第一重佈線通孔153可具有具有漸縮側表面、沙漏形狀（hourglass shape）或圓柱形形狀的形狀。第一重佈線通孔153可與第一重佈線層152整合於一起，但實施例並非僅限於此。
重佈線構件160（或後部重佈線構件）可包括第二絕緣層161、第二重佈線層162及第二重佈線通孔163，第二絕緣層161位於包封體140上，第二重佈線層162位於第二絕緣層161上，第二重佈線通孔163穿過第二絕緣層161以連接第二重佈線層162與垂直連接導體130。重佈線構件160可包括第二絕緣層161、第二重佈線層162及第二重佈線通孔163。應注意，為清晰及簡明起見，在圖式中僅示出少數目的第二絕緣層161、第二重佈線層162及第二重佈線通孔163，但在實踐中提供較所示出數目多的數目的第二絕緣層161、第二重佈線層162及第二重佈線通孔163。
在實施例中，包封體140可具有第一通孔孔洞140h，第一通孔孔洞140h暴露出垂直連接導體130的上表面的一部分，且重佈線構件160可包括第二絕緣層161、第二重佈線層162及第二重佈線通孔163，第二絕緣層161設置於包封體140的上表面上且具有第二通孔孔洞161h，第二通孔孔洞161h設置於第一通孔孔洞140h中且暴露出垂直連接導體130的上表面的一部分，第二重佈線層162位於第二絕緣層161上，第二重佈線通孔163填充第二通孔孔洞161h且連接第二重佈線層162與垂直連接導體130。第一通孔孔洞140h的側壁表面與第二通孔孔洞161h的側壁表面可彼此間隔開。
第二絕緣層161可包含絕緣材料。舉例而言，第二絕緣層161可包含感光性絕緣材料，例如PID。在此種情形中，可藉由微影製程實施精細間距。第二絕緣層161中所包含的絕緣材料並非僅限於此，且在一些實施例中，所述絕緣材料可包括其他類型的絕緣材料。第二絕緣層161可包含與重佈線基板150的第一絕緣層151相同的絕緣材料，或者可包含其他類型的絕緣材料。
第二重佈線層162的至少一部分可自封裝100A的上部部分被暴露出，且可在實體上耦合至/電性耦合至設置於封裝100A之外的另一電子組件。第二重佈線層162可包含導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。依據第二重佈線層162的設計而定，第二重佈線層162可執行各種功能。舉例而言，可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。
第二重佈線通孔163可將第二重佈線層162電性連接至垂直連接導體130。第二重佈線通孔163可包含導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。第二重佈線通孔163可為被導電材料完全填充的填充通孔，或者可為其中導電材料沿著通孔孔洞的壁表面設置的共形通孔。第二重佈線通孔163可具有具有漸縮側表面、沙漏形狀或圓柱形形狀的形狀。第二重佈線通孔163可與第二重佈線層162整合於一起，但實施例並非僅限於此。
鈍化層170-1及170-2可包括設置於重佈線基板150上的第一鈍化層170-1及設置於重佈線構件160上的第二鈍化層170-2。第一鈍化層170-1可設置於重佈線基板150的第二表面上且可具有開口，所述開口暴露出第一重佈線層152的一部分。第二鈍化層170-2可設置於重佈線構件160的上表面上且可具有開口，所述開口暴露出第二重佈線層162的一部分。鈍化層170-1及170-2可包含絕緣材料，例如ABF，但實施例並非僅限於此，且在一些實施例中，所述絕緣材料可包括其他類型的絕緣材料。
凸塊下金屬180可設置於第一鈍化層170-1的開口中，且可電性連接至第一重佈線層152的被第一鈍化層170-1的開口暴露出的一部分。凸塊下金屬180可改善連接凸塊190的連接可靠度及封裝100A的板階可靠度（board level reliability）。可藉由使用金屬的金屬化製程形成凸塊下金屬180，但並非僅限於此。
連接凸塊190可設置於第一鈍化層170-1上，且可藉由凸塊下金屬180電性連接至第一重佈線層152。連接凸塊190可將半導體封裝100A在實體上連接至及/或電性連接至外部組件。連接凸塊190可包含低熔點金屬，例如錫（Sn）或包含錫（Sn）的合金（Sn-Ag-Cu）。連接凸塊190可為接腳、球或引腳。連接凸塊190可包括銅柱或焊料。連接凸塊190中的至少一者可設置於扇出區中。扇出區是指不與其中設置有半導體晶片120的區交疊的區。
圖3A及圖3B是示出圖1所示半導體封裝100A的一些組件的另一些實施例的平面圖。
參照圖3A，根據另一實施例的芯體構件110b可具有分別容置所述多個垂直連接導體130的多個第二貫穿孔，且相鄰於彼此設置的第二貫穿孔112-1與第二貫穿孔112-2中的每一者的一部分可連接至彼此。應注意，圖3A示出在圖3A中在垂直方向上相鄰於彼此的第二貫穿孔112-1與第二貫穿孔112-2的一部分連接至彼此。然而，實施例並非僅限於此，且在一些實施例中，在水平方向上相鄰於彼此的第二貫穿孔的一部分可連接至彼此。因此，在圖3A中所示的實施例中，在設置於連接至彼此的第二貫穿孔112-1與第二貫穿孔112-2中的垂直連接導體130之間省略芯體構件110b，且包封體140可填充於所述垂直連接導體130之間。連接至彼此的第二貫穿孔112-1與第二貫穿孔112-2可確保垂直連接導體130之間的足夠空間，以防止在包封體140的嵌置操作中出現空隙。
參照圖3B，另一實施例的芯體構件110c可包括彼此間隔開的第一芯體構件110-1、第二芯體構件110-2及第三芯體構件110-3。多個第二貫穿孔可連接至彼此以形成將第三芯體構件110-3與第二芯體構件110-2隔開的第二貫穿孔的第一群組112-1以及將第二芯體構件110-2與第一芯體構件110-1隔開的第二貫穿孔的第二群組112-2。彼此間隔開的第一芯體構件110-1、第二芯體構件110-2及第三芯體構件110-3可執行不同的功能。舉例而言，第一芯體構件110-1及第二芯體構件110-2可連接至接地圖案，且第三芯體構件110-3可連接至電源圖案。
在圖3A及圖3B中所示的組件中，由於具有與圖1所示組件相同的參考編號的組件的其他技術特徵相似於圖1中所示的組件的其他技術特徵，因此為簡明起見將不再對其予以贅述。
圖4A、圖4B及圖5A至圖7E是示出根據各種實施例的製造圖1所示半導體封裝100A的方法的剖視圖，且圖4C至圖4E是示出圖1所示半導體封裝100A的芯體構件110a及垂直連接導體130的另一些實施例的剖視圖。
參照圖4A至圖4B，首先，可形成芯體構件110a及垂直連接導體130。可在第一載體C1上形成黏合層AD及金屬板CM，且可形成圖案化的抗蝕劑R（例如，光阻），以在金屬板CM上製備第一貫穿孔111及第二貫穿孔112以及垂直連接導體130。可對金屬板CM進行蝕刻以形成具有第一貫穿孔111及第二貫穿孔112的芯體構件110a以及位於第二貫穿孔112中的垂直連接導體130。因此，芯體構件110a的外側表面110as可具有朝向芯體構件110a的上表面的漸縮剖面，且垂直連接導體130的側表面130s可具有朝向垂直連接導體130的上表面的漸縮剖面。另外，第一貫穿孔111的第一側壁表面111s及第二貫穿孔112的第二側壁表面112s可分別具有朝向貫穿孔111的下端及貫穿孔112的下端的漸縮剖面。在此種情形中，基於圖式，上表面及下表面以及上端及下端可為用於闡述藉由蝕刻製程形成的側表面的漸縮方向的用語。由此，基於相關圖式，當在封裝的製造製程中將芯體構件110a的上部部分與下部部分顛倒時，上述「上表面」可被闡述為「下表面」，且上述「上端」可被闡述為「下端」。
第一載體C1可為包含有機材料的結構。金屬板CM可為具有與半導體晶片的厚度對應的厚度的銅板。黏合層AD亦可包含有機材料，但第一載體C1的材料及黏合層AD的材料不受具體限制。
參照圖4C，在一些實施例中，芯體構件110a’的內側表面（例如，111s’及112s’）及外側表面110as’可具有凹的垂直剖面形狀。垂直連接導體130’的側表面130s’可具有凹的垂直剖面形狀。因此，第一貫穿孔111的第一側壁表面111s’可具有可相對於第一貫穿孔111的中心線為凸的垂直剖面形狀，且第二貫穿孔112的第二側壁表面112s’可具有可相對於第二貫穿孔112的中心線為凸的垂直剖面形狀。
參照圖4D至圖4E，芯體構件110a及垂直連接導體130可包括多個金屬層。所述多個金屬層可包含不同的金屬材料。如圖4D的實施例中所示，芯體構件110a及垂直連接導體130可分別包括第一金屬層M1及第二金屬層M2。當第二金屬層M2包含銅時，第一金屬層M1可包含其他金屬材料，例如鋁（Al）、銀（Ag）及錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。在此種情形中，第一金屬層M1可具有200奈米或小於200奈米的厚度。如圖4E的實施例中所示，芯體構件110a及垂直連接導體130可分別包括第一金屬層M1、第二金屬層M2及第三金屬層M3。在此種情形中，第一金屬層M1可具有1微米或小於1微米的厚度且第二金屬層M2可具有200奈米或小於200奈米的厚度。
參照圖5A及圖5B，可在芯體構件110a的第一貫穿孔111中形成半導體晶片120，且可形成包封半導體晶片120及芯體構件110a的包封體140。半導體晶片120可在上面佈置有芯體構件110a及垂直連接導體130的黏合層AD上設置於第一貫穿孔111中。此後，可將包封體140形成為覆蓋芯體構件110a的外側表面及上表面以及半導體晶片120的上表面且填充第一貫穿孔111與半導體晶片120之間的空間以及第二貫穿孔112與垂直連接導體130之間的空間。包封體140可為ABF。因此，垂直連接導體130的下表面、芯體構件110a的下表面及包封體140的下表面可位於相同平面上。此後，可將第二載體C2貼合至包封體140，且可在包封體140的下表面上形成重佈線基板150。
參照圖6A至圖6C，可在半導體晶片120的下表面上形成重佈線基板150。舉例而言，可移除圖5B所示第一載體C1，可在包括半導體晶片120的下表面、垂直連接導體130的下表面、芯體構件110a的下表面及包封體140的下表面的平面S1上形成第一絕緣層151，且可形成穿過第一絕緣層151的通孔孔洞、填充通孔孔洞的第一重佈線通孔153，且在第一絕緣層151上形成第一重佈線層152。可藉由鍍覆製程形成第一重佈線層152及第一重佈線通孔153。可重複進行微影製程及鍍覆製程，以形成包括多個絕緣層151、重佈線層152及重佈線通孔153的重佈線基板150。可在重佈線基板150下方形成第一鈍化層170-1及凸塊下金屬180。
參照圖7A至圖7E，可在包封體140上形成重佈線構件160。可將第一鈍化層170-1的下表面貼合至第三載體C3，且可移除第二載體C2以暴露出包封體140的上表面。第一鈍化層170-1可為阻焊劑。可在包封體140的上表面上形成第一通孔孔洞140h，第一通孔孔洞140h暴露出垂直連接導體130的上表面的一部分。可形成覆蓋包封體140的上表面且填充第一通孔孔洞140h的第二絕緣層161，且可形成第二通孔孔洞161h，第二通孔孔洞161h穿過第二絕緣層161以打開第一通孔孔洞140h中的垂直連接導體130的上表面的一部分。可形成填充第二通孔孔洞161h的第二重佈線通孔163以及第二重佈線層162。可藉由雷射鑽孔形成第一通孔孔洞140h，且可藉由微影製程形成第二通孔孔洞161h。可藉由鍍覆製程形成第二重佈線層162及第二重佈線通孔163。可在重佈線構件160上形成第二鈍化層170-2，第二鈍化層170-2具有開口，所述開口暴露出第二重佈線層162的一部分。第二鈍化層170-2可為阻焊劑。此後，可藉由移除第三載體C3且形成覆蓋凸塊下金屬180的連接凸塊190來完成半導體封裝。
圖8至圖9B是示意性地示出根據另一實施例的半導體封裝100B及製造半導體封裝100B的方法的一部分的剖視圖。
參照圖8，在半導體封裝100B中，包封體140可具有第一通孔孔洞140h，第一通孔孔洞140h暴露出垂直連接導體130的上表面的一部分，且重佈線構件160可包括第二重佈線層162及第二重佈線通孔163，第二重佈線層162直接設置於包封體140的上表面上，第二重佈線通孔163填充第一通孔孔洞140h且連接第二重佈線層162與垂直連接導體130。
參照圖9A及圖9B，與圖7B相似，可在包封體140的上部部分中形成第一通孔孔洞140h，且可形成對第一通孔孔洞140h進行填充的第二重佈線通孔163以及連接至第二重佈線通孔163且沿著包封體140的上表面延伸的第二重佈線層162，而不形成單獨的絕緣層。因此，由於可省略形成第二通孔孔洞的操作，因此可縮短電性連接路徑。
在圖8至圖9B中所示的組件中，由於具有與圖1所示組件相同的參考編號的組件的其他技術特徵相似於圖1中所示的組件的其他技術特徵，因此為簡明起見將不再對其予以贅述。
圖10至圖11C是示意性地示出根據另一實施例的半導體封裝100C及製造半導體封裝100C的方法的一部分的剖視圖。
參照圖10，在半導體封裝100C中，包封體140可具有第一通孔孔洞140h，第一通孔孔洞140h暴露出垂直連接導體130的上表面的一部分，且重佈線構件160可包括第二絕緣層161、第二重佈線層162及第二重佈線通孔163，第二絕緣層161位於包封體140的上表面上且具有連接至第一通孔孔洞140h的第二通孔孔洞161h，第二重佈線層162直接設置於包封體140的上表面上，第二重佈線通孔163填充第一通孔孔洞140h及第二通孔孔洞161h且連接第二重佈線層162與垂直連接導體130，其中第一通孔孔洞140h的側壁表面與第二通孔孔洞161h的側壁表面可位於相同平面S2上。包封體140可包含與第二絕緣層161相同的材料。舉例而言，包封體140及第二絕緣層161二者可包含PID樹脂。因此，由於可同時形成第一通孔孔洞140h與第二通孔孔洞161h，因此可省略形成穿過包封體140的雷射通孔（圖7B所示140h）的操作。
參照圖11A至圖11C，與圖7A至圖7E相似，可形成重佈線構件160。由於包封體140與第二絕緣層161包含相同的絕緣材料，因此可藉由相同的製程形成穿過包封體140的第一通孔孔洞140h與穿過第二絕緣層161的第二通孔孔洞161h。當包封體140及第二絕緣層161二者包含PID樹脂時，第一通孔孔洞140h及第二通孔孔洞161h可為被連接成具有單一形狀的光通孔，且第一通孔孔洞140h的側壁表面與第二通孔孔洞161h的側壁表面可位於相同平面S2上。
在圖10至圖11C中所示的組件中，由於具有與圖1所示組件相同的參考編號的組件的其他技術特徵相似於圖1中所示的組件的其他技術特徵，因此為簡明起見將不再對其予以贅述。
圖12是示出根據另一實施例的半導體封裝的剖視圖。
參照圖12，在半導體封裝100D中，包封體140的上表面可與垂直連接導體130的上表面及芯體構件110a的上表面位於相同平面S3上，且重佈線構件160可包括第二絕緣層161、第二重佈線層162及第二重佈線通孔163，第二絕緣層161設置於所述相同平面S3上且具有通孔孔洞161h，通孔孔洞161h暴露出垂直連接導體130的上表面的一部分，第二重佈線層162位於第二絕緣層161上，第二重佈線通孔163填充通孔孔洞161h且連接第二重佈線層162與垂直連接導體130。
可藉由以下方式形成包括包封體140的上表面、垂直連接導體130的上表面及芯體構件110a的上表面的平面S3：形成圖7A所示包封體140且執行平坦化製程以暴露出垂直連接導體130的上表面及芯體構件110a的上表面。因此，由於可省略形成穿過包封體140的雷射通孔（圖7B所示140h）的操作，因此可縮短垂直連接路徑。
在圖12中所示的元件中，由於具有與圖1所示組件相同的參考編號的組件的其他技術特徵相似於圖1中所示的元件的其他技術特徵，因此為簡明起見將不再對其予以贅述。
圖13是根據另一實施例的半導體封裝的剖視圖。
參照圖13，半導體封裝300可具有其中第二半導體封裝200耦合至圖1所示半導體封裝100A的疊層封裝結構。第二封裝200可包括第二重佈線基板210、第二半導體晶片220及第二包封體230。
第二重佈線基板210可包括分別位於下表面及上表面上且電性連接至外部組件的重佈線墊211及212，且可包括在第二重佈線基板210中連接至重佈線墊211及212的重佈線圖案（未示出）。重佈線圖案可將第二半導體晶片220的連接墊220P重佈線為扇出區。
第二半導體晶片220可包括在第二半導體晶片220中連接至積體電路的連接墊220P，且連接墊220P可藉由金屬凸塊220B電性連接至第二重佈線基板210。在實例中，第二封裝200可更包括環繞金屬凸塊220B的底部填充材料220R。底部填充材料220R可為包括環氧樹脂等的絕緣材料。金屬凸塊220B可包括焊料球或銅柱。
與圖式中不同，在一些實施例中，第二半導體晶片220的連接墊220P可直接接觸第二重佈線基板210的上表面，且可藉由第二重佈線基板210中的通孔電性連接至重佈線圖案。
第二包封體230可包含可與半導體封裝100A的包封體140的材料相同或相似的材料。
第二封裝200可藉由第二連接凸塊240在實體上連接至/電性連接至半導體封裝100A。第二連接凸塊240可藉由位於第二重佈線基板210的下表面上的重佈線墊211電性連接至第二重佈線基板210中的重佈線圖案。作為另外一種選擇，在一些實施例中，重佈線圖案可藉由設置於第二重佈線基板210的下表面上的重佈線墊211上的凸塊下金屬電性連接至彼此。第二連接凸塊240可由低熔點金屬（例如錫（Sn）或包含錫（Sn）的合金）製成。
在圖13中所示的元件中，由於具有與圖1所示組件相同的參考編號的組件的其他技術特徵相似於圖1中所示的元件的其他技術特徵，因此為簡明起見將不再對其予以贅述。
根據各種實施例，藉由處理一個金屬板形成的芯體構件及垂直連接導體可產生具有具有優異剛性及改善的翹曲及散熱特性的結構的半導體封裝。
儘管以上已示出並闡述了示例性實施例，然而對於熟習此項技術者而言將顯而易見的是，在不背離由隨附申請專利範圍界定的本揭露的範圍的條件下，可進行修改及變化。
100A:半導體封裝/封裝 100B、100C、100D、300:半導體封裝 110-1:第一芯體構件 110-2:第二芯體構件 110-3:第三芯體構件 110a、110a’、110b、110c:芯體構件 110as、110as’:外側表面 111:第一貫穿孔/貫穿孔 111s:第一側壁表面 111s’:內側表面/第一側壁表面 112:第二貫穿孔/貫穿孔 112-1:第二貫穿孔/第一群組 112-2:第二貫穿孔/第二群組 112s:第二側壁表面 112s’:內側表面/第二側壁表面 120:半導體晶片 120P、220P:連接墊 130、130’:垂直連接導體 130s、130s’:側表面 140:包封體 140h:第一通孔孔洞 150:重佈線基板 151:第一絕緣層/絕緣層 152:第一重佈線層/重佈線層 153:第一重佈線通孔/重佈線通孔 160:重佈線構件 161:第二絕緣層 161h:第二通孔孔洞/通孔孔洞 162:第二重佈線層 163:第二重佈線通孔 170-1:鈍化層/第一鈍化層 170-2:鈍化層/第二鈍化層 180:凸塊下金屬 190:連接凸塊 200:第二半導體封裝/第二封裝 210:第二重佈線基板 211、212:重佈線墊 220:第二半導體晶片 220B:金屬凸塊 220R:底部填充材料 230:第二包封體 240:第二連接凸塊 A-A’、B-B’:線 AD:黏合層 C1:第一載體 C2:第二載體 C3:第三載體 CM:金屬板 M1:第一金屬層 M2:第二金屬層 M3:第三金屬層 R:抗蝕劑 S1、S2、S3:平面 SF1:第一表面 W1、W1’、W2、W2’、W3、W3’:寬度
結合附圖閱讀以下詳細說明，將更清楚地理解以上及其他態樣，在附圖中：
圖1是示出根據實施例的半導體封裝的剖視圖。
圖2A及圖2B分別是示出根據各種實施例的沿著圖1所示半導體封裝的線A-A’及B-B’截取的剖視圖的平面圖。
圖2C及圖2D分別是示出根據各種實施例的圖2A及圖2B的修改實例的平面圖。
圖3A及圖3B是示出圖1所示半導體封裝的一些組件的另一些實施例的平面圖。
圖4A、圖4B及圖5A至圖7E是示出根據各種實施例的製造圖1所示半導體封裝的方法的剖視圖。
圖4C至圖4E是示出根據各種實施例的圖1所示半導體封裝的一些組件的另一些實施例的剖視圖。
圖8至圖9B是示意性地示出根據另一實施例的半導體封裝及製造半導體封裝的方法的一部分的剖視圖。
圖10至圖11C是示意性地示出根據另一實施例的半導體封裝及製造半導體封裝的方法的一部分的剖視圖。
圖12是示出根據另一實施例的半導體封裝的剖視圖。
圖13是根據另一實施例的半導體封裝的剖視圖。
100A:半導體封裝/封裝
110a:芯體構件
111:第一貫穿孔/貫穿孔
112:第二貫穿孔/貫穿孔
120:半導體晶片
120P:連接墊
130:垂直連接導體
140:包封體
140h:第一通孔孔洞
150:重佈線基板
151:第一絕緣層/絕緣層
152:第一重佈線層/重佈線層
153:第一重佈線通孔/重佈線通孔
160:重佈線構件
161:第二絕緣層
161h:第二通孔孔洞/通孔孔洞
162:第二重佈線層
163:第二重佈線通孔
170-1:鈍化層/第一鈍化層
170-2:鈍化層/第二鈍化層
180:凸塊下金屬
190:連接凸塊
A-A’、B-B’:線
SF1:第一表面

Claims (20)

  1. 一種半導體封裝，包括： 重佈線基板，具有第一表面及與所述第一表面相對的第二表面，所述重佈線基板包括第一重佈線層； 半導體晶片，設置於所述重佈線基板的所述第一表面上且具有連接至所述第一重佈線層的連接墊； 垂直連接導體，設置於所述重佈線基板的所述第一表面上且藉由所述第一重佈線層電性連接至所述連接墊； 芯體構件，具有第一貫穿孔及第二貫穿孔，所述第一貫穿孔容置所述半導體晶片，所述第二貫穿孔容置所述垂直連接導體； 包封體，設置於所述重佈線基板的所述第一表面上，覆蓋所述半導體晶片，且填充所述第一貫穿孔及所述第二貫穿孔；以及 重佈線構件，設置於所述包封體上，且包括電性連接至所述垂直連接導體的第二重佈線層， 其中所述垂直連接導體與所述芯體構件包含相同的材料， 所述垂直連接導體的下表面的寬度寬於所述垂直連接導體的上表面的寬度， 所述第一貫穿孔的下端的寬度窄於所述第一貫穿孔的上端的寬度，且 所述第二貫穿孔的下端的寬度窄於所述第二貫穿孔的上端的寬度。
  2. 如請求項1所述的半導體封裝，其中所述垂直連接導體與所述芯體構件藉由所述包封體而彼此絕緣。
  3. 如請求項1所述的半導體封裝，其中所述垂直連接導體具有其中所述垂直連接導體的側表面漸縮的垂直剖面形狀， 所述第一貫穿孔具有其中所述第一貫穿孔的第一側壁表面漸縮的垂直剖面形狀，且 所述第二貫穿孔具有其中所述第二貫穿孔的第二側壁表面漸縮的垂直剖面形狀。
  4. 如請求項1所述的半導體封裝，其中所述垂直連接導體具有其中所述垂直連接導體的側表面為凹的垂直剖面形狀， 所述第一貫穿孔具有其中所述第一貫穿孔的第一側壁表面為凸的垂直剖面形狀，且 所述第二貫穿孔具有其中所述第二貫穿孔的第二側壁表面為凸的垂直剖面形狀。
  5. 如請求項1所述的半導體封裝，其中所述芯體構件具有其中外側表面漸縮的垂直剖面形狀。
  6. 如請求項5所述的半導體封裝，其中所述包封體覆蓋所述芯體構件的所述外側表面。
  7. 如請求項1所述的半導體封裝，其中所述垂直連接導體的所述下表面、所述芯體構件的下表面及所述包封體的下表面位於相同平面上，且 所述重佈線基板包括位於所述相同平面上的絕緣層、位於所述絕緣層上的所述第一重佈線層、及重佈線通孔，所述重佈線通孔穿過所述絕緣層以連接所述第一重佈線層與所述垂直連接導體。
  8. 如請求項1所述的半導體封裝，其中所述垂直連接導體的所述上表面及所述芯體構件的上表面位於較所述半導體晶片的上表面高的水平高度上，且 所述包封體的上表面位於較所述垂直連接導體的所述上表面及所述芯體構件的所述上表面高的水平高度上。
  9. 如請求項8所述的半導體封裝，其中所述包封體具有第一通孔孔洞，所述第一通孔孔洞暴露出所述垂直連接導體的所述上表面的一部分， 其中所述重佈線構件包括絕緣層，所述絕緣層設置於所述包封體的所述上表面上且具有第二通孔孔洞，所述第二通孔孔洞暴露出所述第一通孔孔洞中的所述垂直連接導體的所述上表面的一部分， 其中所述重佈線構件包括位於所述絕緣層上的所述第二重佈線層、及重佈線通孔，所述重佈線通孔填充所述第二通孔孔洞且連接所述第二重佈線層與所述垂直連接導體，且 其中所述第一通孔孔洞的側壁表面與所述第二通孔孔洞的側壁表面彼此間隔開。
  10. 如請求項8所述的半導體封裝，其中所述包封體具有第一通孔孔洞，所述第一通孔孔洞暴露出所述垂直連接導體的所述上表面的一部分，且 其中所述重佈線構件包括直接設置於所述包封體的所述上表面上的所述第二重佈線層、及重佈線通孔，所述重佈線通孔填充所述第一通孔孔洞且連接所述第二重佈線層與所述垂直連接導體。
  11. 如請求項8所述的半導體封裝，其中所述包封體具有第一通孔孔洞，所述第一通孔孔洞暴露出所述垂直連接導體的所述上表面的一部分， 其中所述重佈線構件包括絕緣層，所述絕緣層設置於所述包封體的所述上表面上且具有連接至所述第一通孔孔洞的第二通孔孔洞， 其中所述重佈線構件包括位於所述絕緣層上的所述第二重佈線層、及重佈線通孔，所述重佈線通孔填充所述第一通孔孔洞及所述第二通孔孔洞且連接所述第二重佈線層與所述垂直連接導體，且 其中所述第一通孔孔洞的側壁表面與所述第二通孔孔洞的側壁表面位於相同平面上。
  12. 如請求項1所述的半導體封裝，其中所述包封體的上表面與所述垂直連接導體的所述上表面及所述芯體構件的上表面位於相同平面上， 其中所述重佈線構件包括絕緣層，所述絕緣層設置於所述相同平面上且具有通孔孔洞，所述通孔孔洞暴露出所述垂直連接導體的所述上表面的一部分，且 其中所述重佈線構件包括位於所述絕緣層上的所述第二重佈線層、及重佈線通孔，所述重佈線通孔填充所述通孔孔洞且連接所述第二重佈線層與所述垂直連接導體。
  13. 如請求項1所述的半導體封裝，其中所述垂直連接導體被提供為彼此間隔開的多個垂直連接導體，且所述第二貫穿孔被提供為彼此間隔開的多個第二貫穿孔，且 其中所述多個第二貫穿孔分別容置所述多個垂直連接導體。
  14. 如請求項1所述的半導體封裝，其中所述垂直連接導體被提供為彼此間隔開的多個垂直連接導體，且所述第二貫穿孔被提供為彼此間隔開的多個第二貫穿孔，且 其中所述多個第二貫穿孔分別容置所述多個垂直連接導體，且 其中所述多個第二貫穿孔的至少一部分連接至彼此。
  15. 如請求項1所述的半導體封裝，其中所述芯體構件具有板形狀，所述板形狀具有大於或等於所述半導體晶片的厚度的厚度。
  16. 如請求項1所述的半導體封裝，更包括： 鈍化層，設置於所述重佈線基板的所述第二表面上且具有開口，所述開口暴露出所述第一重佈線層的一部分； 凸塊下金屬，設置於所述開口上且電性連接至所述第一重佈線層的所述一部分；以及 連接凸塊，設置於所述鈍化層上且藉由所述凸塊下金屬電性連接至所述第一重佈線層。
  17. 一種半導體封裝，包括： 重佈線基板，包括第一重佈線層； 半導體晶片，設置於所述重佈線基板上且連接至所述第一重佈線層； 垂直連接導體，設置於所述重佈線基板上且藉由所述第一重佈線層電性連接至所述半導體晶片； 芯體構件，具有第一貫穿孔及第二貫穿孔，所述第一貫穿孔容置所述半導體晶片，所述第二貫穿孔容置所述垂直連接導體；以及 包封體，覆蓋所述半導體晶片的至少一部分、所述垂直連接導體的至少一部分及所述芯體構件的至少一部分，所述包封體填充所述第一貫穿孔及所述第二貫穿孔， 其中所述垂直連接導體具有其中所述垂直連接導體的側表面漸縮的剖面形狀，使得所述垂直連接導體的下表面的寬度寬於所述垂直連接導體的上表面的寬度，且 所述第一貫穿孔及所述第二貫穿孔中的每一者具有在與所述垂直連接導體的漸縮方向相反的漸縮方向上漸縮的剖面形狀。
  18. 如請求項17所述的半導體封裝，其中所述芯體構件具有板形狀，所述板形狀具有大於或等於所述半導體晶片的厚度的厚度，且 所述垂直連接導體具有等於所述芯體構件的所述厚度的厚度。
  19. 如請求項17所述的半導體封裝，其中所述芯體構件與所述垂直連接導體包含相同的金屬材料。
  20. 一種半導體封裝，包括： 重佈線基板，包括第一重佈線層； 半導體晶片，設置於所述重佈線基板上且具有連接墊，所述連接墊連接至所述第一重佈線層； 垂直連接導體，設置於所述重佈線基板上，與所述半導體晶片間隔開，且藉由所述第一重佈線層電性連接至所述連接墊； 芯體構件，具有第一貫穿孔及第二貫穿孔，所述第一貫穿孔容置所述半導體晶片，所述第二貫穿孔容置所述垂直連接導體； 包封體，設置於所述重佈線基板上，填充所述第一貫穿孔及所述第二貫穿孔，且覆蓋所述半導體晶片的上表面及所述芯體構件的外側表面；以及 重佈線構件，設置於所述包封體的上表面上且具有第二重佈線層，所述第二重佈線層電性連接至所述垂直連接導體， 其中所述包封體的下表面與所述垂直連接導體的下表面及所述芯體構件的下表面共面， 所述垂直連接導體的所述下表面的平面面積大於所述垂直連接導體的上表面的平面面積，且 所述芯體構件的所述下表面的平面面積大於所述芯體構件的上表面的平面面積。
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