JP5895467B2 - 電子装置及びその製造方法 - Google Patents
電子装置及びその製造方法 Download PDFInfo
- Publication number
- JP5895467B2 JP5895467B2 JP2011252778A JP2011252778A JP5895467B2 JP 5895467 B2 JP5895467 B2 JP 5895467B2 JP 2011252778 A JP2011252778 A JP 2011252778A JP 2011252778 A JP2011252778 A JP 2011252778A JP 5895467 B2 JP5895467 B2 JP 5895467B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- resin
- ultrasonic wave
- layer
- electronic device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/146—Mixed devices
- H01L2924/1461—MEMS
Description
この発明は、このような事情に鑑みてなされたものであり、Fan−out型のWLPにおいて、金属バンプの接合を確実に行えるようにすることを目的とする。
前述の一般的な説明及び以下の詳細な説明は、典型例及び説明のためのものであって、本発明を限定するためのものではない。
図1に断面構造を示すように、電子装置1は、回路基板2を有し、回路基板2上の電極パッド3に導電性を有する金属バンプ4を用いてパッケージ部品5(半導体装置)が実装されている。ここで、回路基板2は、樹脂基板又はセラミック基板を用いて製造されており、その厚さは例えば0.1mm以上であることが好ましい。電極パッド3は、回路基板2上に複数配列されており、回路基板2に形成された不図示の回路に電気的に接続されている。
3が形成されている。配線層13には、トランジスタなどの半導体素子やその他の半導体回路が形成されている。半導体チップ11は、配線層13が回路基板2に向かうように、即ちフェイスダウン状態で配置されており、半導体チップ11の全ての側面と、配線層13が形成されている面の反対側の面(他方の面)が樹脂21で覆われている。樹脂21の下面と半導体チップ11の配線層13の最表層とは同一面上に配置されている。樹脂21は、モールド樹脂組成物を硬化させることで形成され、モールド樹脂組成物には例えば最大粒径が75μm程度のシリカフィラーに代表される無機フィラーが含まれている。
最初に、図3Aに示す断面構造を得るまでの工程について説明する。
例えば、ステンレス製の支持基板41(支持部材)の上に、両面に粘着層を有する粘着シート42を貼り付ける。粘着シート42の上には、例えば、厚さが0.45mmの銅箔43を張り付ける。さらに、銅箔43上に、不図示のレジスト膜を塗布した後、レジスト膜を露光及び現像してレジストパターン44を形成する。レジストパターン44は、図1に示す柱25の形成位置に併せてアイランド状に形成される。
レジストパターン44を用いて銅箔43をエッチングして柱25を複数形成する。残存するレジストパターン44は、アッシングや薬液処理によって除去する。柱25の外径は、例えば直径(φ)0.1mmで、高さは0.4mm以上であることが好ましい。
粘着シート42の上にモールド樹脂組成物を供給し、複数の柱25と半導体チップ11をモールド樹脂組成物で埋める。この後に熱処理によってモールド樹脂組成物を固める。
これによって、複数の柱25と半導体チップ11が樹脂21内に埋め込まれた樹脂基板45が形成される。例えば、粘着シート42上に、複数の半導体チップ11を所定の間隔で配置した場合には、図4に平面図を示すような樹脂基板45が形成される。樹脂基板45は、複数の半導体チップ11が等間隔に配置されており、各々の半導体チップ11の周囲に複数の柱25が配置されている。樹脂基板の厚さは、半導体チップ11の厚さより0.1mm以上厚いことが好ましいが、同程度の厚さでも良い。半導体チップ11の数や配置は、図4に限定されない。
最初に、図5Aに示す断面構造を得るまでの工程について説明する。図5Aは、半導体チップ11の配線層13の部分と、柱25の一部を拡大して示す断面図であり、半導体チップ11は、配線層13を上に向けて配置されている。
まず、絶縁膜51の上に、金属密着層53としてチタンを0.1μmの厚さにスパッタ法を用いて形成する。金属密着層53は、チタン、クロム等から選択される。さらに、金属密着層53の上に、シード層54として、例えば、銅をスパッタ法によって0.3μmの厚さに堆積させる。その後、シード層54上に、フォトレジストパターン55を形成する。フォトレジストパターン55は、例えば、シード層54の全面にレジスト膜を塗布し、レジスト膜を露光及び現像して形成する。このフォトレジストパターン55は、電極パッド15の形成位置に併せて少なくとも1つ開口部55Aを有する。ここで、柱25上には、開口部55Aは形成されない。これは、柱25には回路パターンが電気的に接続されないためである。
シード層54を用いた電解めっき法によって、開口部55A内に銅膜を成長させる。これによって、電極パッド14に電気的に接続されるビア57と、ビア57を介して電極パッド14に接続される銅配線58とが形成される。この後、フォトレジストパターン55をアッシング又は薬液処理によって剥離する。さらに、フォトレジストパターン55の下
に残存していたシード層54及び金属密着層53をウエットエッチングやドライエッチングで除去する。必要に応じて銅配線58を密着性向上等の目的で表面処理等を加えても良い。これによって、電極パッド14にビア57を介して電気的に接続された銅配線58を有する1層目の配線層59が形成される。
1層目の配線層59の上に、絶縁膜61を形成する。絶縁膜61は、第1層目の絶縁膜51と同様の材料、例えば感光性エポキシワニスを用い、同様のプロセスによって形成する。さらに、絶縁膜61をパターニングして、銅配線58の上の所定位置に開口部61Aを形成する。開口部61Aによって、銅配線58の一部が露出させられる。
フォトレジストパターン64の開口部64A内に銅を電解めっき法によって成長させる。これによって、銅配線58の上に、電極パッド69が形成される。この後、フォトレジストパターン64と、フォトレジストパターン64の下のシード層63及び金属密着層53を例えばウエットエッチングによって除去する。これによって、配線58に電気的に接続される電極パッド69が形成される。
電極パッド69を含む絶縁膜61の全面に、保護膜71を形成する。保護膜71は、第1層目の絶縁膜51と同様の材料、例えば感光性エポキシワニスを用い、同様のプロセスによって形成する。さらに、保護膜71をパターニングして、電極パッド69を露出させる開口部71Aを形成する。
して載せる。
与えることはない。
また、柱25は銅箔をエッチングすることで形成されるので、多数の柱25を所望の形状及び配置に簡単に形成できる。
また、超音波伝播用の柱25を利用した接合は、パッケージ部品5同士の接合や、回路基板同士の接合に用いることもできる。これらのケースでは、超音波を印加する側に配置される基板に柱25が、金属バンプの配置に一致させて形成される。
第2の実施の形態について図面を参照して詳細に説明する。第1の実施の形態と同じの構成要素には同一の符号を付してある。また、第1の実施の形態と重複する説明は省略する。
図1に示すように、この実施の形態の電子装置1は、絶縁体からなる柱81が樹脂21に埋め込まれている。柱81の材料は、樹脂21より弾性率が大きい材料であれば良く、より好ましくは半導体チップ11の弾性率に近い材料が用いられる。
まず、図7Aに示すように、支持基板41の上に粘着シート42を貼り付けたら、粘着シート42の上に半導体チップ11を位置決めして取り付ける。続いて、図7Bに示すように、粘着シート42の上に複数の柱81を取り付ける。柱81は、例えば、セラミックスから製造されており、不図示のマウンターによって位置決めして配置される。
の超音波を2秒間印加した。その結果、金属バンプ4が十分な強度で接合された。
第3の実施の形態について図面を参照して詳細に説明する。第1及び第2の実施の形態と同じの構成要素には同一の符号を付してある。また、第1及び第2の実施の形態と重複する説明は省略する。
この実施の形態は、半導体チップ11に加えて他の回路部品を実装することを特徴とする。
さらに、図8Cに示すように、粘着シート42の上にモールド樹脂組成物を塗布してから硬化させ、樹脂21を形成する。この後、樹脂21から支持基板41及び粘着シート42を除去する。
ここで、超音波伝播部材は、第1の実施の形態の柱25でも良い。この場合には、図3A及び図3Bを用いて説明した製造方法で粘着シート42上に複数の柱25を形成し、その後に半導体チップ11及び電子部品91,92を実装する。
第4の実施の形態について図面を参照して詳細に説明する。第1〜第3のいずれかの実施の形態と同じの構成要素には同一の符号を付してある。また、第1〜第3のいずれかの実施の形態と重複する説明は省略する。
最初に、図11Aに示す構造を得るまでの工程について説明する。
ステンレス製の支持基板41の上に、粘着シート42を貼り付ける。さらに、粘着シート42の上に例えば、厚さが0.45mmの銅箔43を張り付ける。銅箔43上に、不図示のレジスト膜を塗布した後、レジスト膜を露光及び現像してフォトレジストパターン102を形成する。フォトレジストパターン102は、図10に示す枠体101の形成位置に併せて枠形に形成される。
フォトレジストパターン102を用いて銅箔43をエッチングして枠体101を形成する。残存するレジストパターン44は、アッシングや薬液処理によって除去する。さらに、半導体チップ11と電子部品91,92が不図示にマウンターによって枠体101の開口部101Aの中に挿入され、粘着シート42に貼り付けられる。
は半導体チップ11より大きい。従って、枠体101が配置されている領域は、樹脂21だけの領域に比べて超音波が伝播され易い。枠体101における超音波の伝播し易さは、半導体チップ11と同程度かそれ以上である。従って、柱25の下方の金属バンプ4が超音波照射によって確実に溶融して電極パッド3に接合される。枠体101のサイズ及び半導体チップ11のサイズは、金属バンプ4の最大径に比べて大きいので、上方から印加された超音波は確実に金属バンプ4の全体に伝播され、金属バンプ4を溶融させる。これによって、超音波で溶融させられた金属バンプ4を介して回路基板2にパッケージ部品5が実装され、電子装置1が形成される。
第5の実施の形態について図面を参照して詳細に説明する。第1〜第4のいずれかの実施の形態と同じの構成要素には同一の符号を付してある。また、第1〜第4のいずれかの実施の形態と重複する説明は省略する。
インドしても良い。この場合のパッケージ部品5,105は、半導体チップ10の側面のみが樹脂25で覆われる。
(付記1) 半導体回路を含む配線層を有する半導体チップと、前記半導体チップを覆い、前記配線層の最表層を露出させる樹脂と、前記樹脂及び前記配線層を覆う再配線層と、前記再配線層の配線に接続され、導電性を有するバンプと、前記樹脂内に配置され、前記バンプの上方で、かつ前記再配線層の絶縁膜上に形成され、前記樹脂より弾性率が大きい超音波伝播部材と、を含むことを特徴とする電子装置。
(付記2) 前記超音波伝播部材が金属、セラミックス、又は半導体材料を用いて製造されていることを特徴とする付記1に記載の電子装置。
(付記3) 前記超音波伝播部材の幅は、前記バンプの最大径より大きいことを特徴とする付記1又は付記2に記載の電子装置。
(付記4) 前記超音波伝播部材は、前記樹脂を貫通していることを特徴とする付記1乃至付記3のいずれか一項に記載の電子装置。
(付記5) 前記超音波伝播部材は、1つの前記バンプの上方に1つずつ配置される柱であることを特徴とする付記1乃至付記4のいずれか一項に記載の電子装置。
(付記6) 前記超音波伝播部材は、複数の前記バンプの上方を覆い、中央に前記半導体チップを配置可能な開口部が形成された枠体であることを特徴とする付記1乃至付記4のいずれか一項に記載の電子装置。
(付記7) 支持部材の上方に超音波伝播部材を形成する工程と、前記支持部材の上方に、半導体回路が形成された配線層を下向きにして半導体チップを配置する工程と、前記超音波伝播部材より弾性率が低い樹脂で前記超音波伝播部材及び前記半導体チップを覆う工程と、前記支持部材から前記樹脂で覆われた前記半導体チップ及び前記超音波伝播部材を取り外し、前記半導体チップの配線層及び前記樹脂面を覆う再配線層を形成する工程と、前記再配線層上に導電性のバンプを、少なくとも1つの前記バンプが前記超音波伝播部材の下方に位置されるように形成する工程と、前記バンプを他の基板の電極パッドの上に載置し、前記半導体チップ及び前記超音波伝播部材を通して超音波を前記バンプに印加して溶融させ、前記他の基板の前記電極パッドと前記再配線層の回路とを電気的に接続させる工程と、を含むことを特徴とする電子装置の製造方法。
(付記8) 前記超音波伝播部材は、前記支持部材の上方に導電性の膜を配置した後、前記膜をパターニングして形成し、前記超音波伝播部材の形成後に前記半導体チップを前記支持部材の上方に配置することを特徴とする付記7に記載の電子装置の製造方法。
(付記9) 前記半導体チップを前記支持部材の上方に配置した後、前記超音波伝播部材を前記支持部材の上方に配置することを特徴とする付記7に記載の電子装置の製造方法。(付記10) 前記バンプの直径を前記超音波伝播部材より小さく形成することを特徴とする付記6乃至付記8のいずれか一項に記載の電子装置の製造方法。
4 金属バンプ
5,105パッケージ部品
10 半導体チップ
13 配線層
21 樹脂
25 柱(超音波伝播部材)
31 再配線層
32 配線パターン
41 支持基板(支持部材)
51 絶縁膜
101,111 超音波伝播部材
101A 開口部
Claims (4)
- 半導体回路を含む配線層を有する半導体チップと、
前記半導体チップを覆い、前記配線層の最表層を露出させる樹脂と、
前記樹脂及び前記配線層を覆う再配線層と、
前記再配線層の配線に接続され、導電性を有するバンプと、
前記樹脂内に配置され、前記バンプの上方で、かつ前記再配線層の絶縁膜上に形成され、前記樹脂より弾性率が大きい超音波伝播部材と、
を含み、
前記超音波伝播部材は、前記再配線層の回路に電気的に接続されておらず、1つの前記バンプの上方に1つずつ配置されていることを特徴とする電子装置。 - 前記超音波伝播部材が金属、セラミックス、又は半導体材料を用いて製造されていることを特徴とする請求項1に記載の電子装置。
- 前記超音波伝播部材の幅は、前記バンプの最大径より大きいことを特徴とする請求項1又は請求項2に記載の電子装置。
- 支持部材の上方に超音波伝播部材を形成する工程と、
前記支持部材の上方に、半導体回路が形成された配線層を下向きにして半導体チップを配置する工程と、
前記超音波伝播部材より弾性率が低い樹脂で前記超音波伝播部材及び前記半導体チップを覆う工程と、
前記支持部材から前記樹脂で覆われた前記半導体チップ及び前記超音波伝播部材を取り外し、前記半導体チップの配線層及び前記樹脂面を覆う再配線層を形成する工程と、
前記再配線層上に導電性のバンプを、少なくとも1つの前記バンプが前記超音波伝播部材の下方に位置されるように形成する工程と、
前記バンプを他の基板の電極パッドの上に載置し、前記半導体チップ及び前記超音波伝播部材を通して超音波を前記バンプに印加して溶融させ、前記他の基板の前記電極パッドと前記再配線層の回路とを電気的に接続させる工程と、
を含むことを特徴とする電子装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011252778A JP5895467B2 (ja) | 2011-11-18 | 2011-11-18 | 電子装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011252778A JP5895467B2 (ja) | 2011-11-18 | 2011-11-18 | 電子装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013110213A JP2013110213A (ja) | 2013-06-06 |
JP5895467B2 true JP5895467B2 (ja) | 2016-03-30 |
Family
ID=48706703
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011252778A Expired - Fee Related JP5895467B2 (ja) | 2011-11-18 | 2011-11-18 | 電子装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5895467B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11626367B2 (en) | 2020-01-03 | 2023-04-11 | Samsung Electronics Co., Ltd. | Semiconductor package |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6019550B2 (ja) * | 2011-08-09 | 2016-11-02 | 富士通株式会社 | 電子装置の製造方法 |
JP6620989B2 (ja) | 2015-05-25 | 2019-12-18 | パナソニックIpマネジメント株式会社 | 電子部品パッケージ |
KR102217489B1 (ko) * | 2016-09-26 | 2021-02-19 | 쇼와덴코머티리얼즈가부시끼가이샤 | 수지 조성물, 반도체용 배선층 적층체 및 반도체 장치 |
JP6581641B2 (ja) | 2017-11-17 | 2019-09-25 | 株式会社東芝 | 半導体装置の製造方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4313742B2 (ja) * | 2004-08-30 | 2009-08-12 | Okiセミコンダクタ株式会社 | 半導体装置の製造方法 |
TWI366896B (en) * | 2006-11-30 | 2012-06-21 | Carrier structure embedded with chip and method for fabricating thereof | |
JP5005603B2 (ja) * | 2008-04-03 | 2012-08-22 | 新光電気工業株式会社 | 半導体装置及びその製造方法 |
-
2011
- 2011-11-18 JP JP2011252778A patent/JP5895467B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11626367B2 (en) | 2020-01-03 | 2023-04-11 | Samsung Electronics Co., Ltd. | Semiconductor package |
Also Published As
Publication number | Publication date |
---|---|
JP2013110213A (ja) | 2013-06-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI692820B (zh) | 半導體裝置及其製造方法 | |
JP4137659B2 (ja) | 電子部品実装構造及びその製造方法 | |
JP5942823B2 (ja) | 電子部品装置の製造方法、電子部品装置及び電子装置 | |
JP5588620B2 (ja) | ウェーハ・レベル・パッケージ及びその形成方法 | |
KR20190053235A (ko) | 웨이퍼 레벨 패키지 및 방법 | |
TWI754839B (zh) | 封裝結構及其形成方法 | |
JPWO2005119776A1 (ja) | 三次元積層構造を持つ半導体装置及びその製造方法 | |
JP2001144204A (ja) | 半導体装置及びその製造方法 | |
US11715699B2 (en) | Semiconductor devices and methods of manufacturing semiconductor devices | |
JP5895467B2 (ja) | 電子装置及びその製造方法 | |
KR20210095564A (ko) | 반도체 디바이스들 및 반도체 디바이스들의 제조 방법 | |
US11881458B2 (en) | Semiconductor devices and methods of manufacturing semiconductor devices | |
KR102506101B1 (ko) | 반도체 디바이스 및 제조 방법 | |
US20110233765A1 (en) | Semiconductor device and method of manufacturing the same | |
JP2012216601A (ja) | 電子装置の製造方法及び電子装置 | |
US7763977B2 (en) | Semiconductor device and manufacturing method therefor | |
US20220246521A1 (en) | Package component, semiconductor package and manufacturing method thereof | |
US11756873B2 (en) | Semiconductor package and manufacturing method thereof | |
JP5776174B2 (ja) | 電子部品内蔵基板の製造方法 | |
JP2011210789A (ja) | 半導体装置及びその製造方法 | |
US20240047408A1 (en) | Semiconductor package with a stacked film structure to reduce cracking and delamination and methods of making the same | |
KR100596797B1 (ko) | 웨이퍼 레벨 패키지의 제조방법 | |
JP2020113613A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP4133782B2 (ja) | 電子部品実装構造及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140805 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150416 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150512 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150713 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160202 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160215 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5895467 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |