JP4133782B2 - 電子部品実装構造及びその製造方法 - Google Patents

Description

本発明は電子部品実装構造及びその製造方法に係り、より詳しくは、半導体チップなどが絶縁膜に埋設された状態で配線基板上に実装された電子部品実装構造及びその製造方法に関する。

実装技術のさらなる高密度化の要求から、基板上に複数の電子部品が３次元的に積層されたマルチチップパッケージが開発されている。その一例として、特許文献１には、配線基板上に複数の半導体チップが絶縁層に埋設された状態で３次元的に実装され、絶縁層を介して多層に形成された配線パターンに当該半導体チップがフリップチップ接合された構造を有する半導体装置が記載されている。
特開２００１−１９６５２５号公報

しかしながら、四角形の半導体チップが層間絶縁膜（樹脂膜）に埋設された構造の半導体装置に熱ストレス（例えば−５５℃〜１２０℃）をかけて信頼性試験を行うとき、図１に示すように、半導体チップ１００の角部に隣接する層間絶縁膜（樹脂膜）１０２の部分から外側に向けてクラック１０４が直線状に発生しやすい。これは、半導体チップ（シリコン）、配線パターン（銅）及び樹脂膜の熱膨張係数の差に基づく熱応力によって伸縮が発生することにより、強度の弱い層間絶縁膜（樹脂膜）にクラックが発生するものと考えられる。

層間絶縁膜にクラックが発生すると、配線パターンが断線したり、ビアホールがオープンになったりするので、半導体装置の歩留りが低下する問題がある。

上記した特許文献１では、層間絶縁膜にクラックが発生する問題については何ら考慮されていない。

本発明は以上の課題を鑑みて創作されたものであり、配線基板上の層間絶縁膜に電子部品が埋設された構造を有する電子部品実装構造において、層間絶縁膜にクラックが発生しても実装構造の歩留りの低下が防止される電子部品実装構造及びその製造方法を提供することを目的とする。

上記課題を解決するため、本発明は電子部品実装構造に係り、配線基板と、前記配線基板の上に実装され、外周に角部を有する電子部品と、前記配線基板上における前記電子部品の外周のうちの少なくとも前記角部の外側近傍に形成されたクラック防御用パターンと、前記電子部品及び前記クラック防御用パターンを被覆する絶縁膜とを有することを特徴とする。

本発明では、外周に角部を有する電子部品（例えば四角形の薄型化された半導体チップ）が配線基板上に実装され、電子部品の角部の外側近傍の配線基板上の部分にクラック防御用パターンが配置されている。そして、電子部品及び前記クラック防御用パターン上に絶縁膜が形成され、電子部品が絶縁膜に埋設されて実装されている。

前述したように、このような角部を有する電子部品が絶縁膜（樹脂膜）に埋設された構造を有する電子部品実装では、熱ストレスをかけて信頼性試験を行う際に、電子部品の角部近傍の絶縁膜の部分から外側に向けてクラックが直線状に発生しやすい。

しかしながら、本発明では、電子部品の角部の外側近傍に絶縁膜のクラックの進行を阻止するクラック防御用パターンが設けられているので、絶縁膜のクラックはクラック防御用パターンで阻止され、クラック防御用パターンから外側の領域にはクラックが進行しなくなる。

従って、配線基板に接続された配線パターンが断線したり、ビアホールがオープンになったりするなどの不具合が解消され、電子部品実装構造の歩留りの低下が防止される。

クラック防御用パターンは、電子部品の少なくとも角部の外側近傍に部分的に配置されていればよいが、電子部品の外周に沿った外側近傍に電子部品を取り囲むようにリング状に配置されるようにしてもよい。

本発明の一つの好適な態様では、配線基板は、絶縁膜上に配線パターンが形成された構造を有し、電子部品は、配線基板の絶縁膜上における配線パターンが配置されていない実装領域に、接続パッドが形成された面が上側になった状態（フェイスアップ）で実装され、かつ、クラック防御用パターンは、配線パターンと同一材料により形成されているようにしてもよい。この態様の場合、クラック防御用パターンは、配線基板上に配線パターンが形成される工程で実装領域の外側近傍に同時に形成され、次いで配線基板の実装領域に電子部品が実装される。その後に、電子部品を被覆する絶縁膜が形成される。

また、本発明の一つの好適な態様では、配線基板は、絶縁膜上に配線パターンが形成された構造を有し、電子部品は、該電子部品のバンプが前記配線基板の配線パターンにフリップチップ接続され、かつ、クラック防御用パターンが無機絶縁膜により形成されているようにしてもよい。

この態様の場合、配線パターンが露出する配線基板の実装領域の外側近傍に無機絶縁膜がパターニングされてクラック防御用パターンが形成され、次いで配線基板の実装領域の配線パターンに電子部品のバンプがフリップチップ接続される。その後に、電子部品を被覆する絶縁膜が形成される。

以上説明したように、電子部品を被覆する絶縁膜に該電子部品の角部近傍からクラックが発生するとしても、クラックの進行がクラック防御用パターンで阻止されるようにしたので、電子部品実装構造の歩留り低下が防止される。

以下、本発明の実施の形態について、添付の図面を参照して説明する。

（第１の実施の形態）
図２〜図５は本発明の第１実施形態の電子部品実装構造の製造方法を示す断面図である。図２（ａ）に示すように、まず、ビルドアップ配線基板を製造するためのベース基板１０を用意する。このベース基板１０は樹脂などの絶縁性材料から構成されている。ベース基板１０にはスルーホール１０ｘが設けられていて、その内面にはスルーホールめっき層１１ａが形成されている。また、ベース基板１０上には第１配線パターン１２が形成されており、第１配線パターン１２はスルーホールめっき層１１ａに繋がっている。さらに、スルーホール１０ｘの孔には樹脂体１１ｂが充填されている。

その後、図２（ｂ）に示すように、第１配線パターン１２を被覆する第１層間絶縁膜１４を形成する。第１層間絶縁膜１４の材料としては、エポキシ系、ポリイミド系又はポリフェニレンエーテル系などの樹脂が使用される。そのような材料よりなる樹脂フィルムが第１配線パターン１２上にラミネートされた後、８０〜１４０℃で熱処理されて硬化することにより樹脂膜が形成される。あるいは、樹脂膜をスピンコート法又は印刷により形成するようにしてもよい。

次いで、第１配線パターン１２上の第１層間絶縁膜１４の所定部分をレーザなどで加工することにより第１ビアホール１４ｘを形成する。

続いて、図２（ｃ）に示すように、第１ビアホール１４ｘを介して第１配線パターン１２に接続される第２配線パターン１２ａを第１層間絶縁膜１４上に形成する。第２配線パターンは例えばセミアディティブ法により形成される。詳しく説明すると、第１ビアホール１４ｘ内面及び第１層間絶縁膜１４上にスパッタ法又は無電解めっきによりシードＣｕ層（不図示）を形成した後、所定パターンの開口部を有するレジスト膜（不図示）を形成する。次いで、シードＣｕ膜をめっき給電層に用いた電解めっきによりレジスト膜の開口部にＣｕ膜パターンを形成する。続いて、レジスト膜を除去した後に、Ｃｕ膜パターンをマスクにしてシードＣｕ膜をエッチングすることにより、第２配線パターン１２ａを得る。

前述したように、半導体チップが層間絶縁膜（樹脂膜）に埋設された構造では、熱ストレスがかかると半導体チップの角部に隣接する層間絶縁膜の部分から外側に向けてクラックが発生しやすい。このため、本実施形態では、たとえ半導体チップの角部に隣接する層間絶縁膜の部分にクラックが発生するとしても、外側にクラックが進行しないようにする。

すなわち、図２（ｃ）の下図（平面図）に示すように、第１層間絶縁膜１４上における電子部品が実装される実装領域Ａ（破線で囲まれた領域）の角部の外側近傍に、第２配線パターン１２ａを形成する工程でそれと同一材料よりなるクラック防御用パターン１３を同時に形成する。

これにより、電子部品が実装される配線基板（図２（ｃ）の構造体）が用意され、配線基板上に実装領域Ａが画定された状態となる。

続いて、図３（ａ）に示すように、素子形成面に接続パッド２０ａが露出し、それ以外の部分がパシベーション膜２０ｂで被覆された半導体チップ２０を用意する。この半導体チップ２０は、素子形成面側にトランジスタなどの所定素子及び接続パッドを備えた半導体ウェハ（不図示）の背面が研削されて１５０μｍ程度（好適には５０μｍ程度）以下の厚みに薄型化された後に、半導体ウェハがダイシングされて個片化されたものである。なお、電子部品の一例として半導体チップ２０を挙げたが、コンデンサ部品などの各種電子部品を使用することができる。

そして、半導体チップ２０の接続パッド２０ａが上側になるようにして（フェイスアップ）、半導体チップ２０の背面を第１層間絶縁膜１４の実装領域Ａ（図２（ｃ））に接着層２１により固着して実装する。これにより、図３（ａ）の下図（平面図）に示すように、半導体チップ２０の４つの角部から所定間隔を空けた外側近傍の位置にクラック防御用パターン１３がそれぞれ配置された状態となる。クラック防御用パターン１３はその側面がクラック進行方向（半導体チップ２０の角部から斜め上又は斜め下方向）に対して略垂直になるように配置されることが好ましい。

半導体チップ２０とクラック防御用パターン１３との間の寸法は、半導体チップ２０が実装される際に位置ずれしても半導体チップ２０がクラック防御用パターン１３に接触しない程度の寸法であればよく、設計上では例えば１００μｍ程度に設定される。

このとき、第２配線パターン１２ａ及びクラック防御用パターン１３の膜厚は、半導体チップ２０と接着層２１との合計の厚みと略同一又はそれ以上になるように設定される。これにより、半導体チップ２０の段差は第２配線パターン１２ａ及びクラック防御用パターン１３によって概ね解消される。

なお、クラック防御用パターン１３の変形例としては、図３（ｂ）に示すように、半導体チップ２０の周囲を取り囲むようにリング状に形成するようにしてもよい。

また、クラック防御用パターン１３として、後に第２実施形態で説明するようなシリコン酸化膜などの耐クラック性の高い無機絶縁膜を使用してもよい。この場合、第２配線パターン１２ａを形成する前又は後に、フォトリソグラフィ法、印刷又はリフトオフ法などにより無機絶縁膜が所要の位置にパターニングされる。

次いで、図４（ａ）に示すように、図３（ａ）の構造体の上面に第１層間絶縁膜１４と同様な樹脂材料よりなる第２層間絶縁膜１４ａを形成する。このとき、半導体チップ２０の上面と、第２配線パターン１２ａ及びクラック防御用パターン１３の上面とが略同一の高さになっているため、第２層間絶縁膜１４ａは半導体チップ２０上に局所的に盛り上がって形成されることはなく、全体にわたって平坦化された状態で形成される。

これにより、半導体チップ２０は平坦な第２層間絶縁膜１４ａ内に埋設された状態となる。本実施形態では、半導体チップ２０の４つの角部の外側近傍にクラック防御用パターン１３が配置される。このため、後に熱ストレスをかけて信頼性試験を行う際に、たとえ半導体チップ２０の４つの角部に隣接する第２層間層間絶縁膜１４ａの部分にクラックが発生するとしても、クラック防御用パターンでクラックの進行が阻止されるので、その外側領域にはクラックが進行しない。

従って、第２層間絶縁膜１４ａに発生するクラックによって第２配線パターン１２ａが断線したり、ビアホール１４ｘに充填された導電体が割れてビアホール１４ｘがオープンになったりするなどの不具合が解消される。

クラック防御用パターン１３の機能をより確実にするには、クラック防御用パターン１３の高さを半導体チップ２０の高さよりも高くすることが肝要であるが、クラック防御用パターン１３の高さは、第２層間絶縁膜１４ａの平坦性などを考慮して設定される。

続いて、図４（ｂ）に示すように、半導体チップ２０の接続パッド２０ａ及び第２配線パターン１２ａの上の第２層間絶縁膜１４ａの所定部分をレーザなどで加工することにより第２ビアホール１４ｙを形成する。

その後、図４（ｃ）に示すように、前述した第２配線パターン１２ａの形成方法（セミアディティブ法など）と同様な方法により、第２ビアホール１４ｙを介して半導体チップ２０の接続パッド２０ａ及び第２配線パターン１２ａにそれぞれ接続される第３配線パターン１２ｂ（上側配線パターン）を第２層間絶縁膜１４ａ上に形成する。このとき、第２層間絶縁膜１４ａは全体にわたって平坦化されて形成されていることから、第３配線パターン１２ｂを形成する際のフォトリソグラフィにおいてデフォーカスが発生しなくなるので、所要の第３配線パターン１２ｂを精度よく形成することができる。

次いで、図５に示すように、第３配線パターン１２ｂの接続部１２ｘ上に開口部１６ｘが設けられたソルダレジスト膜１６を図４（ｃ）の構造体の上面に形成する。続いて、バンプ３０ａを備えた上側半導体チップ３０（上側電子部品）を用意し、第３配線パターン１２ｂの接続部１２ｘに上側半導体チップ３０のバンプ３０ａをフリップチップ接続する。なお、第３配線パターン１２ｂの接続部１２ｘにはＮｉ／Ａｕめっきが施されている。

このとき、第３配線パターン１２ｂの接続部１２ｘは、半導体チップ２０の上方の領域及び半導体チップ２０が存在しない領域上において略同一の高さで配置されているため、上側半導体チップ３０のバンプ３０ａが接続部１２ｘに信頼性よく電気接続される。

なお、ソルダレジスト１６の開口部１６ｘにはんだボールを搭載するなどしてバンプを形成し、上側半導体チップ３０の接続端子をこのバンプに接合するようにしてもよい。

以上により、本発明の第１実施形態の電子部品実装構造１が完成する。

第１実施形態の電子部品実装構造１では、図５に示すように、第１配線パターン１２を備えたベース基板１０上に第１層間絶縁膜１４が形成され、それに設けられた第１ビアホール１４ｘを介して第１配線パターン１２に接続される第２配線パターン１２ａが第１層間絶縁膜１４上に形成されている。第１層間絶縁膜１４の実装領域Ａには半導体チップ２０がその接続パッド２０ａが上側になった状態（フェイスアップ）で固着されている。そして、第１層間絶縁膜１４上における半導体チップ２０の４つの角部の外側近傍に、第２配線パターン１２ａと同一材料で構成された４つのクラック防御用パターン１３がそれぞれ形成されている。

また、半導体チップ２０、第２配線パターン１２ａ及びクラック防御用パターン１３の上には第２層間絶縁膜１４ａが形成されており、半導体チップ２０は第２層間絶縁膜１４ａの中に埋設された状態で実装されている。半導体チップ２０の接続パッド２０ａ及び第２配線パターン１２ａ上の第２層間絶縁膜１４ａの部分には第２ビアホール１４ｙがそれぞれ設けられている。この第２ビアホール１４ｙを介して半導体チップ２０の接続パッド２０ａ及び第２配線パターン１２ａにそれぞれ接続された第３配線パターン１２ｂが第２層間絶縁膜１４ａ上に形成されている。

また、第３配線パターン１２ｂの接続部１２ｘ上に開口部１６ｘが設けられたソルダレジスト膜１６が第３配線パターン１２ｂ及び第２層間絶縁膜１４ａ上に形成されている。

さらに、上側半導体チップ３０のバンプ３０ａが第３配線パターン１２ｂの接続部１２ｘにフリップチップ接続されている。

本実施形態の電子部品実装構造１では、四角形の半導体チップ２０が第２層間絶縁膜（樹脂膜）１４ａに埋設された構造を有するので、熱ストレス（例えば−５５℃〜１２０℃）をかけて信頼性試験を行う際に、半導体チップ２０の４つの角部に隣接する第２層間絶縁膜１４ａの部分から外側に向けてクラックが発生しやすい。

しかしながら、本実施形態では、半導体チップ２０の４つの角部の外側近傍にクラック防御用パターン１３が設けられているので、半導体チップ２０の近傍の第２層間絶縁膜１４ａの部分にたとえクラックが発生するとしても、クラックはクラック防御用パターン１３で阻止され、そこから外側の第２層間絶縁膜１４ａにクラックが進行しなくなる。

従って、第２層間絶縁膜１４ａのクラックの発生に起因して第２配線パターン１２ａが断線したり、第２ビアホール１４ｙがオープンになったりするなどの不具合が解消され、電子部品実装構造１の歩留りの低下が防止される。

半導体チップ２０を取り囲むようにしてクラック防御用パターン１３を形成する場合、半導体チップ２０の角部近傍以外の第２層間絶縁膜１４ａの部分からクラックが進行するときにおいてもクラックの進行が阻止されるので、クラックに起因する歩留り低下をより確実に防止できるようになる。

なお、前述した製造方法において、第２配線パターン１２ａ（クラック防御用パターン１３を含む）を形成する工程から第３配線パターン１２ｂを形成する工程をｎ回（ｎは１以上の整数）繰り返すことにより、複数の半導体チップ２０が同様な構成で層間絶縁膜にそれぞれ埋設された形態としてもよい。

また、多層化された複数の層間絶縁膜のうち任意の層間絶縁膜に半導体チップが埋設されて実装された形態としてもよい。さらには、ベース基板１０の裏側にも同様な構成で半導体チップが実装された形態としてもよい。

このような場合も、各層間絶縁膜はそれぞれ平坦化されて形成されるので、半導体チップ２０を内蔵した層間絶縁膜と配線パターンとを何ら問題なく積層化して形成することができると共に、層間絶縁膜のクラックの発生に起因する歩留りの低下が防止される。

（第２の実施の形態）
図６〜図９は本発明の第２実施形態の電子部品実装構造の製造方法を示す断面図である。第２実施形態が第１実施形態と異なる点は、半導体チップをフェイスダウンで実装すること、及びクラック防御用パターンを無機絶縁膜により形成することである。第１実施形態と同様な工程及び同一要素についてはその詳しい説明を省略する。

第２実施形態の電子部品実装構造の製造方法は、図６（ａ）に示すように、まず、第１実施形態と同様な構成のベース基板１０を用意し、ベース基板１０上に第１層間絶縁膜１４を形成した後に、第１配線パターン１２上の第１層間絶縁膜１４の部分に第１ビアホール１４ｘを形成する。その後に、第１実施形態と同様な方法により、第１ビアホール１４ｘを介して第１配線パターン１２に接続される第２配線パターン１２ａを第１層間絶縁膜１４上に形成する。

第２実施形態では、第２配線パターン１２ａの形成工程でクラック防御用パターンを形成しないので、第２配線パターン１２ａの膜厚は、後に実装される半導体チップの厚みを考慮する必要はない。また、第２実施形態では第２配線パターン１２ａを含む領域に半導体チップが実装される実装領域Ａが画定される。

次いで、図６（ｂ）に示すように、第１層間絶縁膜１４又は第２配線パターン１２ａ上における半導体チップが実装される実装領域Ａ（破線で囲まれた領域）の角部の外側近傍に、無機絶縁膜よりなるクラック防御用パターン１３ａを形成する。なお、図６（ｂ）の下図（平面図）では、第２配線パターン１２ａが省略されて描かれている。この工程では、フォトリソグラフィ法、印刷又はリフトオフ法などにより、シリコン酸化膜又はシリコン窒化膜などの無機絶縁膜が図６（ａ）の構造体上にパターニングされてクラック防御用パターン１３ａが得られる。無機絶縁膜は、有機絶縁膜（樹脂膜）と違って耐クラック性が高いので、クラック防御用パターン１３ａとして機能させることができる。

次いで、図７（ａ）に示すように、所要部に開口部が設けられた樹脂フィルムを用意し、この樹脂フィルムを図６（ｂ）の構造体の上面に貼着し、熱処理して硬化させることにより、実装領域Ａとクラック防御用パターン１３ａとを含む領域を露出させる開口部２４ｘを備えた第１絶縁膜２４を形成する。

続いて、図７（ｂ）に示すように、バンプ４０ａを備え、厚みが１５０μｍ程度以下に薄型化された半導体チップ４０（電子部品）を用意し、半導体チップ４０のバンプ４０ａを実装領域Ａに露出する第２配線パターン１２ａにフリップチップ接続する。

これにより、図７（ｂ）の下図（平面図）に示すように、半導体チップ４０の４つの角部の外側近傍に無機絶縁膜よりなるクラック防御用パターン１３ａがそれぞれ配置された状態となる。なお、第１実施形態で説明したように、クラック防御用パターン１３ａが半導体チップ４０を取り囲むようにリング状に形成されるようにしてもよい。

第２実施形態では、第１絶縁膜２４及びクラック防御用パターン１３ａが、半導体チップ４０のバンプ４０ａを含む厚みと略同一になるような膜厚で形成されるので、第１実施形態と同様に、半導体チップ４０の段差は概ね解消される。

次いで、図８（ａ）に示すように、半導体チップ４０の下側の隙間、半導体チップ４０の側面側の隙間にアンダーフィル樹脂材を流し込むことにより充填樹脂体２６を形成する。これによって、半導体チップ４０の周辺領域は平坦化された状態となる。さらに、半導体チップ４０を被覆する第２絶縁膜２８を全面に形成する。

以上により、第１絶縁膜２４、第２絶縁膜２８、充填樹脂体２６及びクラック防御用パターン１３ａにより構成される第２層間絶縁膜１４ａが全体にわたって平坦化された状態で形成され、半導体チップ４０が第２層間絶縁膜１４ａに埋設された状態となる。

続いて、図８（ｂ）に示すように、第２配線パターン１２ａ上の第２層間絶縁膜１４ａの所定部分に第２ビアホール１４ｙを形成する。さらに、図８（ｃ）に示すように、第１実施形態と同様な方法により、第２ビアホール１４ｙを介して第２配線パターン１２ａに接続される第３配線パターン１２ｂ（上側配線パターン）を第２層間絶縁膜１４ａ上に形成する。

次いで、図９に示すように、第１実施形態と同様に、第３配線パターン１２ｂの接続部１２ｘ上に開口部１６ｘが設けられたソルダレジスト膜１６を図８（ｃ）の構造体の上面に形成する。さらに、上側半導体チップ３０（上側電子部品）のバンプ３０ａを第３配線パターン１２ｂの接続部１２ｘにフリップチップ接続する。

以上により、第２実施形態の電子部品実装構造１ａが完成する。

第２実施形態の電子部品実装構造１ａでは、第１配線パターン１２を備えたベース基板１０上に第１層間絶縁膜１４が形成され、それに設けられた第１ビアホール１４ｘを介して第１配線パターン１２に接続された第２配線パターン１２ａが第１層間絶縁膜１４上に形成されている。そして、半導体チップ４０のバンプ４０ａが第２配線パターン１２ａにフリップチップ接続されており、半導体チップ４０の角部の外側近傍には無機絶縁膜よりなるクラック防御用パターン１３ａが配置されている。

また、半導体チップ４０及びクラック防御用パターン１３ａを含む領域に開口部２４ｘを備えた樹脂フィルム２４が第１層間絶縁膜１４及び第２配線パターン１２ａ上に形成されている。さらに、半導体チップ４０の下側の隙間、半導体チップ４０の側面側の隙間には充填樹脂体２６が充填され、さらに半導体チップ４０を被覆する第２樹脂膜２８が形成されている。

このようにして第１及び第２樹脂膜２４，２８、充填樹脂体２６及びクラック防御用パターン１３ａにより第２層間絶縁膜１４ａが構成され、半導体チップ４０が第２層間絶縁膜１４ａに埋設されて実装されている。

また、第２配線パターン１２ａ上の第２層間絶縁膜１４ａの部分には第２ビアホール１４ｙが形成されており、第２ビアホール１４ｙを介して第２配線パターン１２ａに接続された第３配線パターン１２ｂが第２層間絶縁膜１４ａ上に形成されている。

さらに、第３配線パターン１２ｂの接続部１２ｘ上に開口部１６ｘが設けられたソルダレジスト膜１６が形成され、上側半導体チップ３０のバンプ３０ａが第３配線パターン１２ｂの接続部１２ｘにフリップチップ接続されている。

第２実施形態では、半導体チップ４０が第２層間絶縁膜１４ａに埋設されてフリップチップ実装された実装構造に、無機絶縁膜よりなるクラック防御用パターン１３ａを設ける形態を例示した。第２実施形態においては、半導体チップ４０が埋設される第２層間絶縁膜１４ａにクラックが発生しても、その内部に配置された無機絶縁膜よりなるクラック防御用パターン１３ａによってクラックの進行が阻止されるので、第１実施形態と同様に、電子部品実装構造１ａの歩留りの低下が防止される。

第２実施形態においても、第１実施形態と同様な変形や変更を適用することができる。

図１は半導体チップが埋設された層間絶縁膜にクラックが発生した様子を示す平面図である。 図２（ａ）〜（ｃ）は本発明の第１実施形態の電子部品実装構造の製造方法を示す断面図及び平面図（その１)である。 図３（ａ）及び（ｂ）は本発明の第１実施形態の電子部品実装構造の製造方法を示す断面図及び平面図（その２）である。 図４（ａ）〜（ｃ）は本発明の第１実施形態の電子部品実装構造の製造方法を示す断面図（その３）である。 図５は本発明の第１実施形態の電子部品実装構造の製造方法を示す断面図（その４）である。 図６（ａ）及び（ｂ）は本発明の第２実施形態の電子部品実装構造の製造方法を示す断面図及び平面図（その１）である。 図７（ａ）及び（ｂ）は本発明の第２実施形態の電子部品実装構造の製造方法を示す断面図及び平面図（その２）である。 図８（ａ）〜（ｃ）は本発明の第２実施形態の電子部品実装構造の製造方法を示す断面図（その３）である。 図９は本発明の第２実施形態の電子部品実装構造の製造方法を示す部分断面図（その４）である。

符号の説明

１，１ａ…電子部品実装構造、１０…ベース基板、１１ａ…スルーホールめっき層、１１ｂ…樹脂体、１２…第１配線パターン、１２ａ…第２配線パターン、１２ｂ…第３配線パターン、１２ｘ…接続部、１３，１３ａ…クラック防御用パターン、１４…第１層間絶縁膜、１４ａ…第２層間絶縁膜、１４ｘ…第１ビアホール、１４ｙ…第２ビアホール、１６…ソルダレジスト膜、１６ｘ…開口部、２０，４０…半導体チップ（電子部品）、２０ａ…接続パッド、２０ｂ…パシベーション膜、２１…接着層、２４…第１絶縁膜、２４ｘ…開口部、２６…充填樹脂体、２８…第２絶縁膜、３０…上側半導体チップ（上側電子部品）、３０ａ，４０ａ…バンプ、Ａ…実装領域。

Claims (18)

1. 配線基板と、
   前記配線基板の上に実装され、外周に角部を有する電子部品と、
   前記配線基板上における前記電子部品の外周のうちの少なくとも前記角部の外側近傍に形成されたクラック防御用パターンと、
   前記電子部品及び前記クラック防御用パターンを被覆する絶縁膜とを有することを特徴とする電子部品実装構造。
2. 前記電子部品の形状は四角形であり、前記クラック防御用パターンは前記電子部品の４つの角部の外側近傍に相互に分離された状態でそれぞれ形成されていることを特徴とする請求項１に記載の電子部品実装構造。
3. 前記クラック防御用パターンは、前記電子部品の外周に沿った外側近傍に、前記電子部品を取り囲んで形成されていることを特徴とする請求項１に記載の電子部品実装構造。
4. 前記配線基板は、絶縁膜上に配線パターンが形成された構造を有し、前記電子部品は、前記配線基板の前記絶縁膜上における前記配線パターンが配置されていない実装領域に、接続パッドが形成された面が上側になった状態で実装されており、かつ、前記クラック防御用パターンは、前記配線パターンと同一材料により形成されていることを特徴とする請求項１乃至３のいずれか一項に記載の電子部品実装構造。
5. 前記電子部品の接続パッド及び配線パターン上の絶縁膜の部分にそれぞれ形成されたビアホールと、
   前記電子部品を被覆する絶縁膜上に形成され、前記ビアホールを介して前記電子部品の接続パッド及び前記配線パターンにそれぞれ接続された上側配線パターンとをさらに有することを特徴とする請求項４に記載の電子部品実装構造。
6. 前記配線基板は、絶縁膜上に配線パターンが形成された構造を有し、前記電子部品は、該電子部品のバンプが前記配線基板の配線パターンにフリップチップ接続されており、かつ、前記クラック防御用パターンが無機絶縁膜により形成されていることを特徴とする請求項１乃至３のいずれか一項に記載の電子部品実装構造。
7. 前記配線パターン上の前記絶縁膜の部分に形成されたビアホールと、
   前記電子部品を被覆する絶縁膜上に形成され、前記ビアホールを介して前記配線パターンに接続された上側配線パターンとをさらに有することを特徴とする請求項６に記載の電子部品実装構造。
8. 前記上側配線パターンに上側電子部品のバンプがフリップチップ接続されていることを特徴とする請求項５又は７に記載の電子部品実装構造。
9. 前記電子部品は、厚みが１５０μｍ以下の半導体チップであることを特徴とする請求項１乃至８のいずれか一項に記載の電子部品実装構造。
10. 外周に角部を有する電子部品に対応する実装領域を備えた配線基板を用意する工程と、
    前記配線基板の前記実装領域における前記電子部品の角部が配置される部分の外側近傍にクラック防御用パターンを形成する工程と、
    前記配線基板の前記実装領域に前記電子部品を実装する工程と、
    前記電子部品及び前記クラック防御用パターンを被覆する絶縁膜を形成する工程とを有することを特徴とする電子部品実装構造の製造方法。
11. 前記電子部品の形状は四角形であり、かつ、
    前記クラック防御用パターンを形成する工程において、前記実装領域における前記電子部品の４つの角部が配置される部分の外側近傍に、相互に分離された前記クラック防御用パターンをそれぞれ形成することを特徴とする請求項１０に記載の電子部品実装構造の製造方法。
12. 前記クラック防御用パターンを形成する工程において、前記クラック防御用パターンを、前記電子部品の外周に沿った外側近傍に、前記電子部品を取り囲んで形成することを特徴とする請求項１０に記載の電子部品実装構造の製造方法。
13. 前記クラック防御用パターンを形成する工程は、前記配線基板の絶縁膜上の前記実装領域を除く部分に配線パターンを形成することを含み、前記クラック防御用パターンが配線パターンと同一材料で同時に形成され、
    前記電子部品を実装する工程において、前記電子部品の接続パッドを上側にした状態で前記電子部品を前記配線基板の絶縁膜上に実装することを特徴とする請求項１０に記載の電子部品実装構造の製造方法。
14. 前記絶縁膜を形成する工程の後に、
    前記電子部品の接続パッド及び前記配線パターン上の前記絶縁膜の部分にビアホールをそれぞれ形成する工程と、
    前記ビアホールを介して前記電子部品の接続パッド及び前記配線パターンにそれぞれ接続される上側配線パターンを前記絶縁膜上に形成する工程とをさらに有することを特徴とする請求項１３に記載の電子部品実装構造の製造方法。
15. 前記配線基板の前記実装領域には配線パターンが配置されており、かつ、前記クラック防御用パターンを形成する工程は、
    前記配線基板上に無機絶縁膜をパターニングすることにより前記クラック防御用パターンを得る工程であり、
    前記電子部品を実装する工程において、該電子部品のバンプを前記配線パターンにフリップチップ接続することを特徴とする請求項１０に記載の電子部品実装構造の製造方法。
16. 前記絶縁膜を形成する工程の後に、
    前記配線パターン上の前記絶縁膜の部分にビアホールを形成する工程と、
    前記ビアホールを介して前記配線パターンに接続される上側配線パターンを前記絶縁膜上に形成する工程とをさらに有することを特徴とする請求項１５に記載の電子部品実装構造の製造方法。
17. 前記上側配線パターンを形成する工程の後に、前記上側配線パターンに上側電子部品のバンプをフリップチップ接続する工程をさらに有することを特徴とする請求項１４又は１６に記載の電子部品実装構造の製造方法。
18. 前記電子部品は、厚みが１５０μｍ以下の半導体チップであることを特徴とする請求項１０乃至１７のいずれか一項に記載の電子部品実装構造の製造方法。

Images