JP5006026B2 - 半導体装置 - Google Patents
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Description
この半導体装置は、表面保護膜81により表面が覆われた半導体チップ80を備えている。表面保護膜81には、半導体チップ80の内部配線の一部を電極パッド82として露出させるためのパッド開口83が形成されている。
一方、表面保護膜81の下方には、半導体チップ80の基体をなす半導体基板86側から順に、第1配線層87、第1層間膜88、第2配線層89および第2層間膜90が積層されている。第1配線層87と第2配線層89とは、第1層間膜88に形成されたビアホール91を介して電気的に接続されている。そして、第2層間膜90に形成されたビアホール92を介して、第2配線層89と電極パッド82とが電気的に接続されている。これにより、この半導体装置は、多層配線構造を有している。
この半導体装置は、半田ボール94が実装基板95上のパッド96に接続され、その後、応力緩和層84の表面と実装基板95の表面との間にアンダーフィル剤(たとえば、エポキシ樹脂)が注入されてアンダーフィル層97が形成されることによって、実装基板95への実装(実装基板に対する電気的および機械的な接続)が達成される。
これにより、この半導体装置の外部接続端子が外部の実装基板のパッドと接続され、保護膜と実装基板との間にアンダーフィル層が形成されることにより達成される実装状態において、アンダーフィル層の熱膨張/熱収縮に起因する応力が半導体装置に生じ、その応力によって配線被覆膜の剥がれやひび割れが発生しても、その剥がれやひび割れを、溝に入り込んだ保護膜で止めることができる。そのため、配線被覆膜の剥がれやひび割れが半導体基板の素子形成領域上にまで進行することを防止することができる。その結果、配線被覆膜の剥がれやひび割れに起因する機能素子の動作不良の発生を防止することができる。
また、請求項3記載の発明は、互いに上下で隣り合う前記配線は、それらの間の前記層間膜に形成された複数のビアホールを介して電気的に接続されている、請求項2に記載の半導体装置である。
また、請求項4記載の発明は、前記半導体装置は、前記開口部から露出する前記内部パッド上に形成されたバンプ下地層を含み、前記外部接続端子は、前記バンプ下地層上に形成されている、請求項1〜3のいずれか一項に記載の半導体装置である。
また、請求項5記載の発明は、前記外部接続端子は、前記バンプ下地層上に形成され、前記保護膜上に突出した突出部を有する凸型端子と、前記突出部を覆うように形成された半田ボールとを含む、請求項4に記載の半導体装置である。
また、請求項6記載の発明は、前記突出部の側面と前記バンプ下地層の側面は、互いに面一とされている、請求項5に記載の半導体装置である。
また、請求項7記載の発明は、前記半田ボールは、前記バンプ下地層の前記側面が露出するように前記突出部の前記側面を覆っている、請求項6に記載の半導体装置である。
また、請求項8記載の発明は、前記突出部は、平坦な上面を有している、請求項5〜7のいずれか一項に記載の半導体装置である。
また、請求項9記載の発明は、前記バンプ下地層は、前記開口部内にスペースが空くように、前記開口部の内面に倣って形成されている、請求項4〜8のいずれか一項に記載の半導体装置である。
また、請求項10記載の発明は、前記凸型端子は、前記開口部内の前記スペースに埋設された埋設部を含む、請求項9に記載の半導体装置である。
また、請求項11記載の発明は、前記溝は、ダイシングによって形成される、請求項1〜10のいずれか一項に記載の半導体装置である。
また、請求項12記載の発明は、前記溝は、エッチングによって形成される、請求項1〜10のいずれか一項に記載の半導体装置である。
また、請求項13記載の発明は、前記保護膜は、ポリイミドからなる、請求項1〜12のいずれか一項に記載の半導体装置である。
図1は、この発明の一実施形態に係る半導体装置の図解的な底面図(実装基板への接合面を示す図)である。図2は、図1に示すA−Aの切断面で切断したときの断面図である。なお、図2では、半導体装置を破断線で破断することにより、その一部を省略して示している。
半導体チップ1は、多層配線構造を有しており、この半導体チップ1の基体をなす平面視略矩形状の半導体基板7上には、第1配線層8、第1層間膜9、第2配線層10、第2層間膜11、第3配線層12および最上層配線被覆膜15が半導体基板7側からこの順に積層されている。
第1層間膜9、第2層間膜11および最上層配線被覆膜15は、絶縁性を有する材料、たとえば、酸化シリコン、窒化シリコンなどからなる。
最上層配線被覆膜15は、半導体チップ1の最表層をなしている。この最上層配線被覆膜15は、第3配線層12を被覆し、半導体チップ1と外部とを絶縁する配線被覆膜としての機能を有している。また、最上層配線被覆膜15には、電極パッド16(内部パッド)を露出させるためのパッド開口17(開口部)が形成されている。
凸型端子3は、半田濡れ性を有する金属、たとえば、銅を用いて形成されている。この凸型端子3は、貫通孔19内のスペースに埋設される埋設部23と、この埋設部23と一体的に形成され、保護膜2上に突出した突出部24とを備えている。
突出部24は、たとえば、高さ10〜50μmの円柱状に形成されている。また、突出部24は、半導体チップ1と保護膜2との積層方向(以下、単に「積層方向」という。)と直交する幅方向(以下、単に「幅方向」という。)における幅(径)が、貫通孔19の同方向における開口幅(径)よりも大きく(幅広に)形成されている。これにより、突出部24の周縁部25は、幅方向に張り出してバンプ下地層20を介して保護膜2と対向している。また、突出部24の側面とバンプ下地層20の側面は、互いに面一とされている。
図3A〜図3Hは、図1に示す半導体装置の製造方法を示す図解的な断面図である。
次に、図3Bに示すように、各半導体チップ1の間に設定されたダイシングラインL(半導体基板7の周縁)の両側における、ダイシングラインLと所定の間隔を空けた位置において、最上層配線被覆膜15、第2層間膜11、第1層間膜9および半導体基板7の表層部が除去される。これにより、ダイシングラインLに沿って延びる帯状の溝18が形成される。この溝18は、たとえば、ダイシングブレード(図示せず)を用いて、最上層配線被覆膜15の表面側からハーフカットの手法によって形成してもよいし、レーザーダイシング、エッチングによって形成してもよい。ダイシングブレードを用いる場合、そのダイシングブレードの厚みおよびカット量(切り込み量)によって、溝18の幅および深さを制御することができる。その際、溝18の幅としては、たとえば、保護膜2の材料として用いられるポリイミドを流れ込ませることができる幅であることが好ましい。
貫通孔19が形成された後は、図3Eに示すように、半導体ウエハW上に、バンプ下地層20、フォトレジスト27および金属層28が、この順に形成される。より具体的には、まず、半導体ウエハW上の全領域にバンプ下地層20が、スパッタリング法などにより形成される。そして、公知のフォトリソグラフィ技術により、このバンプ下地層20の上に、凸型端子3の突出部24(図2参照)を形成すべき領域に開口部29を有するフォトレジスト27が形成される。フォトレジスト27が形成された後は、半導体ウエハW上の全領域に、凸型端子3の材料として用いられる銅からなる金属層28が、スパッタリング法などにより形成される。
次に、図3Gに示すように、凸型端子3の突出部24の全表面(先端面24Aおよび側面24B)に半田を接着させることにより、突出部24の全表面(先端面24Aおよび側面24B)を覆う略球状の半田ボール4が形成される。そして、図3Hに示すように、半導体ウエハW内の各半導体チップ1間に設定されたダイシングラインLに沿って、半導体ウエハWが切断(ダイシング)される。これにより、図1に示す構成の半導体装置が得られる。
そして、この溝21には、保護膜2が入り込んでいる。その他の構成は、図1および図2に示す半導体装置の場合と同様である。
この半導体装置を製造するに際しては、まず、図7Aに示すように、複数の半導体チップ1が作り込まれ、その表面全域が最上層配線被覆膜15で覆われた半導体ウエハWが用意される。なお、最上層配線被覆膜15には、電極パッド16を露出させるパッド開口17が形成されている。
貫通孔19が形成された後は、図7Eに示すように、半導体ウエハW上に、バンプ下地層20、フォトレジスト27および金属層28が、この順に形成される。より具体的には、まず、半導体ウエハW上の全領域にバンプ下地層20が、スパッタリング法などにより形成される。そして、公知のフォトリソグラフィ技術により、このバンプ下地層20の上に、凸型端子3の突出部24(図6参照)を形成すべき領域に開口部29を有するフォトレジスト27が形成される。フォトレジスト27が形成された後は、半導体ウエハW上の全領域に、凸型端子3の材料として用いられる銅からなる金属層28が、スパッタリング法などにより形成される。
次に、図7Gに示すように、凸型端子3の突出部24の全表面(先端面24Aおよび側面24B)に半田を接着させることにより、突出部24の全表面(先端面24Aおよび側面24B)を覆う略球状の半田ボール4が形成される。そして、図7Hに示すように、半導体ウエハW内の各半導体チップ1間に設定されたダイシングラインLに沿って、半導体ウエハWが切断(ダイシング)される。より具体的には、まず、保護膜2の表面から半導体基板7の表面7Aに達する凹部が、たとえば、ダイシングブレード(図示せず)を用いて形成される。これにより、凹部22に入り込んだ保護膜2が切断されて、半導体チップ1の溝21に保護膜2が入り込んだ構成が得られる。続いて、この形成された凹部に沿って、上記したダイシングブレードより細い幅を有するダイシングブレード(図示せず)を用いて半導体ウエハWが切断されることにより、図5に示す構成の半導体装置が得られる。
たとえば、上述の実施形態では、外部との電気接続のための外部接続端子として、凸型端子3と半田ボール4とが別々に形成されているとしたが、これらは一体的に形成されていてもよい。
また、上述の実施形態では、WL−CSPの半導体装置を例に取り上げたが、この発明は、WL−CSPの半導体装置以外にも、実装基板に対して、半導体チップの表面を対向させて、半導体チップの裏面が露出した状態で実装(ベアチップ実装)される、半導体装置に適用することもできる。
3 凸型端子
4 半田ボール
7 半導体基板
8 第1配線層
9 第1層間膜
10 第2配線層
11 第2層間膜
12 第3配線層
15 最上層配線被覆膜
16 電極パッド
17 パッド開口
18 溝
19 貫通孔
21 溝
B 素子形成領域
Claims (13)
- 半導体基板と、
前記半導体基板上に形成される配線と、
前記配線を被覆する配線被覆膜と、
前記配線被覆膜上に形成される保護膜と、
前記配線被覆膜および前記保護膜を貫通して形成された開口部から露出する前記配線の一部からなる内部パッドと、
前記内部パッド上に形成され、外部との電気接続のための外部接続端子と、
前記半導体基板の周縁から所定幅だけ内側の位置において、前記半導体基板の周縁と平行に前記半導体基板の素子形成領域を取り囲んで形成され、前記配線被覆膜を貫通して前記半導体基板に達する溝とを含み、
前記配線被覆膜は、前記溝に対して内側の部分と外側の部分とを含み、
前記保護膜は、前記溝に入り込み、前記配線被覆膜の内側の部分および外側の部分を覆うように前記溝に対して内側および外側の両側に配置されていることを特徴とする、半導体装置。 - 前記半導体装置は、前記配線が複数の層からなる多層配線構造を有し、
前記配線被覆膜は、各層の前記配線を被覆する複数の層間膜を含む、請求項1に記載の半導体装置。 - 互いに上下で隣り合う前記配線は、それらの間の前記層間膜に形成された複数のビアホールを介して電気的に接続されている、請求項2に記載の半導体装置。
- 前記半導体装置は、前記開口部から露出する前記内部パッド上に形成されたバンプ下地層を含み、
前記外部接続端子は、前記バンプ下地層上に形成されている、請求項1〜3のいずれか一項に記載の半導体装置。 - 前記外部接続端子は、前記バンプ下地層上に形成され、前記保護膜上に突出した突出部を有する凸型端子と、前記突出部を覆うように形成された半田ボールとを含む、請求項4に記載の半導体装置。
- 前記突出部の側面と前記バンプ下地層の側面は、互いに面一とされている、請求項5に記載の半導体装置。
- 前記半田ボールは、前記バンプ下地層の前記側面が露出するように前記突出部の前記側面を覆っている、請求項6に記載の半導体装置。
- 前記突出部は、平坦な上面を有している、請求項5〜7のいずれか一項に記載の半導体装置。
- 前記バンプ下地層は、前記開口部内にスペースが空くように、前記開口部の内面に倣って形成されている、請求項4〜8のいずれか一項に記載の半導体装置。
- 前記凸型端子は、前記開口部内の前記スペースに埋設された埋設部を含む、請求項9に記載の半導体装置。
- 前記溝は、ダイシングによって形成される、請求項1〜10のいずれか一項に記載の半導体装置。
- 前記溝は、エッチングによって形成される、請求項1〜10のいずれか一項に記載の半導体装置。
- 前記保護膜は、ポリイミドからなる、請求項1〜12のいずれか一項に記載の半導体装置。
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