JP5308145B2 - 半導体装置 - Google Patents

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直敬 田中
孝洋 内藤
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Description

本発明は半導体装置および製造技術に関し、特に、複数の半導体チップを多数積層した構造を備えた半導体装置に適用して有効な技術に関するものである。
携帯電話やデジタルカメラなどのモバイル機器には、半導体パッケージ内部に複数のチップを積層搭載したＳｉＰ（System in Package）が広く用いられている。チップを積層状に配置することで、平置きに配置する場合と比べて実装面積を小さくできる。また、同一実装面積で多数のチップを搭載できる。ただし、各チップ間をボンディングワイヤで接続する場合には、チップ周辺領域にボンディングワイヤを一度落とす配線スペースが必要となり、実装面積はチップサイズより大きくなる。また、ボンディングワイヤが長いために抵抗やインダクタンスが高くなり、高速動作に適さないといった課題がある。
これらの課題を解決するため、チップ内部を貫通する電極を形成して、チップを直接接続するシリコン貫通電極技術の開発が進められている。チップ間を直接接続するこの構造では、チップ周辺部に配線スペースが不要であり、実装面積の省スペース化が可能となる。更に、チップ間配線が最短となるため、配線抵抗とインダクタンスを低く抑えることができ、高速動作が可能となる。
例えば特開２０００−２６０９３４号公報（特許文献１）には、チップに貫通孔を形成した後に、電解あるいは無電解メッキ法により半田あるいは低融点金属を埋め込んで貫通電極を形成し、加熱によって埋め込み金属を溶融させてチップ間を接続する技術が報告されている。
また、例えば特開２００７−５３１４９号公報（特許文献２）には、下段チップに形成した中空の貫通電極に上段チップに形成したバンプを押し付けて、バンプおよび貫通電極の塑性変形を起こし、バンプと貫通電極を物理的にかしめてチップ間を接続する技術が報告されている。
上記バンプの形成方法として、スタッドバンプ法やめっきバンプ法が考えられる。例えば、特開２００７−７３９１９号公報（特許文献３）には、先端部が尖ったバンプをめっきバンプ法で形成する方法が開示されている。このようなバンプは変形性に富み、上記特許文献２に記載されているチップ間接続技術に適している。
特開２０００−２６０９３４号公報 特開２００７−５３１４９号公報 特開２００７−７３９１９号公報
本発明者らが検討した上記特許文献２の技術では、半導体ウェハ主面に半導体素子、多層配線およびボンディングパッドを形成した後に、半導体ウェハ裏面から貫通電極を形成する。このように、貫通電極を最後に形成することで、貫通電極形成時に発生するパーティクルやコンタミネーションがデバイスに与える影響を低減することができ、デバイスおよび多層配線の設計や作製プロセスを変更する必要が無い。また、ワイヤボンディングによるチップ間接族を前提とする既存製品チップにも貫通電極を作製できるなど、貫通電極を実装技術の一部として扱えるメリットも大きい。
一方で、半導体ウェハ主面に形成したデバイスと貫通電極を電気的に接続するためには、貫通電極とボンディングパッドとを電気的に接続する必要がある。このボンディングパッドは層間絶縁膜の表面に配置されており、貫通電極を裏面から形成するためには、シリコン基板部および層間絶縁膜を貫通させ、ボンディングパッド面で止まる孔を形成する。このようにして、貫通電極を形成することができる。
しかしながら、上記のような貫通電極の形成方法に関する本発明者らの更なる検討により、以下のような課題を有することが分かった。貫通電極を形成するためにシリコン基板の裏面から孔を形成する際に、下層に位置する層間絶縁膜はそれ自体の加工性が低く、かつ、シリコン基板に空けた深い孔の底面に配置する部分を加工するため、エッチング種が侵入し難い。更に、そのエッチングは、薄いボンディングパッドに達したところで止める必要がある。
今後の技術動向として、半導体装置に搭載するデバイスの高集積化が進み、１チップあたりに形成する貫通電極の数は増加することが考えられる。その結果、貫通電極は小径かつ高アスペクト比を有するようになる。このような背景において、裏面加工のみで貫通電極のための孔部を形成するのは困難となることが分かった。貫通電極の加工が困難であり、より高度な加工技術を要することは、上記のような高性能な半導体装置の生産性を低下させる原因となる。
そこで、本発明の目的は、複数の半導体チップを多数積層した半導体装置において、生産性を損なうことなく高性能化する技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願においては複数の発明が開示されるが、そのうちの一実施例の概要を簡単に説明すれば以下の通りである。
半導体基板の第１主面に形成された複数の素子と、それを覆うようにして形成された層間絶縁膜と、その表面に形成され、かつ、複数の素子と電気的に接続するパッドと、そのパッドに電気的に接続するようにして形成されたバンプ形状の第１電極と、半導体基板の第２主面側に形成され、かつ、第１電極と電気的に接続するようにして形成された第２電極とを有する半導体装置である。特に、第１電極はパッドを貫通し、半導体基板側に向かって突出するような突出部を有し、第２電極は半導体基板の第２主面側から第１主面側に向かって、第１電極部の突出部に達し、かつ、パッドには達しないような第２電極用孔部の内側を覆うようにして形成されていることで、第１電極と電気的に接続されている。
本願において開示される複数の発明のうち、上記一実施例により得られる効果を代表して簡単に説明すれば以下のとおりである。
即ち、複数の半導体チップを多数積層した半導体装置において、生産性を損なうことなく高性能化することができる。
本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
本実施の形態１の半導体装置の構成を、図１〜図３を用いて説明する。図１には本実施の形態１の半導体装置が有するシリコン基板（半導体基板）１の要部断面図、図２にはそのシリコン基板１の主面（第１主面）ｓ１側の要部平面図、図３にはそのシリコン基板１の裏面（第２主面）ｓ２側の要部平面図を示している。シリコン基板１の主面ｓ１と裏面ｓ２とは、厚さ方向に沿って互いに反対側に位置している。
シリコン基板１の主面ｓ１には、電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）、キャパシタ、不揮発性メモリセルなどの複数の半導体素子（素子）が形成されている（図示しない）。更にシリコン基板１の主面ｓ１においては、上記の複数の素子を覆うようにして、層間絶縁膜２が形成されている。層間絶縁膜は、酸化シリコンを主体とする絶縁膜である。層間絶縁膜２の表面にはパッド３（ボンディングパッド）が形成されている。パッド３は、層間絶縁膜２中の多層配線やプラグ（図示しない）を介して、シリコン基板１の主面ｓ１上の複数の素子と電気的に接続している。
また、パッド３上には、電気的に接続するようにしてバンプ電極（第１電極）４が形成されている。バンプ電極４は、シリコン基板１の主面ｓ１側において、所定の立体形状をなして突出した、所謂バンプ形状を有している。バンプ電極４は、金（Ａｕ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）などの単層構造、または、これらの材料からなる積層構造などからなる導電体である。
本実施の形態１の半導体装置において、バンプ電極４は、以下のような構成を有している。即ち、本実施の形態１のバンプ電極４は、パッド３を貫通し、シリコン基板１側に向かって突出するような突出部ｄ１を有している。図１では、一例として、バンプ電極４の突出部ｄ１は、層間絶縁膜２も貫通し、断面的に見てシリコン基板１の内部に達するようにして形成されている構造を示した。また、バンプ電極４およびその突出部ｄ１の底部には、バンプ電極用シード層（第１電極用シード層）５が形成されている。バンプ電極用シード層５は製造工程上必要な構成要素であり、後に本実施の形態１の製造方法を説明する際に、これに関して詳しく説明する。
シリコン基板１の裏面ｓ２には、裏面電極（第２電極）６が形成されている。裏面電極６は、以下のような構成により、バンプ電極４と電気的に接続するようにして形成されている。シリコン基板１の裏面ｓ２側から、主面ｓ１側に向かって、少なくともバンプ電極４の突出部ｄ１の深さまで達し、かつ、パッド３には達しないように、裏面電極用孔部（第２電極用孔部）７が形成されている。そして、この裏面電極用孔部７の内側を覆うようにして裏面電極６が形成されている。これにより、裏面電極用孔部７の内部で裏面電極６とバンプ電極４の突出部ｄ１が接触し、両者は互いに電気的に接続された状態となっている。図１では、一例として、裏面電極用孔部７はシリコン基板１を第２主面ｓ２から第１主面ｓ１まで貫通し、層間絶縁膜２に達した構造を示している。また、一例として、平面的に見て、裏面電極用孔部７の径はバンプ電極４の突出部ｄ１の径よりも大きい構造を示している。従って、バンプ電極４の突出部ｄ１は平面的に見て、裏面電極用孔部７の内側に含まれるように、各構成が配置されている。
また、裏面電極６とシリコン基板１との境界部には絶縁膜８が形成されていることで、両者を電気的に絶縁している。また、裏面電極６の下層には、裏面電極用シード層９が形成されている。裏面電極用シード層９は製造工程上必要な構成要素であり、後に本実施の形態１の製造方法を説明する際に、これに関して詳しく説明する。
なお、裏面電極６は裏面電極用孔部７の内側だけでなく、その外側のシリコン基板１の第２主面ｓ２にも形成されている。この部分に、ワイヤボンディングによって金属線を結線することができる。また、図３に示すように、異なる箇所に配置した裏面電極６を、シリコン基板１の第２主面ｓ２上において互いに結線し、配線を形成しても良い。
以上が、本実施の形態１の半導体装置が有する貫通電極の構造である。各構成の効果に関しては、以下の製造工程の説明中、または、後の他の基板との接続方法の説明中に、詳しく説明する。
次に、上記で説明した構成の本実施の形態１の半導体装置の製造方法を、図４から図１９を用いて説明する。各図は、製造工程中における、上記図１に対応する箇所のシリコン基板１の要部断面図である。
工程は、まず、シリコン基板１の主面ｓ１に、電界効果トランジスタ、キャパシタ、不揮発性メモリセルなど複数の半導体素子を形成する（図示しない）。
その後、図４に示すように、シリコン基板１の主面ｓ１上において、上記複数の半導体素子を覆うようにして、層間絶縁膜２を形成する。層間絶縁膜２内部には、半導体素子と電気的に接続するようにして多層配線が形成されている（図示しない）。続いて、層間絶縁膜２の表面にパッド３を形成する。パッド３は、層間絶縁膜２内の多層配線と電気的に接続しており、この多層配線を介して複数の半導体素子と電気的に接続している。
次に、図５に示すように、層間絶縁膜２の表面側から、パッド３を貫通し、シリコン基板１に向かって深さを有するような、バンプ電極用孔部（第１電極用孔部）１０を形成する。これには、まず、層間絶縁膜２の表面においてパッド３の一部が露出するように、フォトリソグラフィ法によってパターニングしたフォトレジスト膜（図示しない）を形成する。その後、このフォトレジスト膜をエッチングバリアとして、ＩＣＰ−ＲＩＥ（Inductively Coupled Plasma-Reactive Ion Etching）法によって、異方性エッチングを施すことで、バンプ電極用孔部１０を形成する。その後、有機溶剤や酸素アッシングなどによって、残存するレジストマスクを除去する。ここでは、特に、層間絶縁膜２の表面から、パッド３および層間絶縁膜２を貫通し、シリコン基板１にまで達するような深さのバンプ電極用孔部１０を形成する。
次に、図６に示すように、バンプ電極用孔部１０の内面を含めた層間絶縁膜２の表面全面に、バンプ電極用シード層５を形成する。形成するシード層として、例えば、チタン（Ｔｉ）、チタンタングステン（ＴｉＷ）膜などを用いる。また、このようなバンプ電極用シード層５は、スパッタリング法、ＣＶＤ（Chemical Vapor Deposition）法または蒸着法などによって形成する。
次に、図７に示すように、シリコン基板１の主面ｓ１側全面に、フォトレジスト膜１１を形成する。これは、スピナーやスプレーなどを用いて塗布することで形成する。形成するフォトレジスト膜１１の厚さは、１０〜３０μｍ程度の膜厚となるように塗布する。これは、後に形成するバンプ電極４（上記図１参照）の高さになる。
その後、露光、現像という一連のフォトリソグラフィ工程によって、フォトレジスト膜１１を所望の形状にパターニングする。特に、後に詳細に説明するように、フォトレジスト膜１１にパターニングした孔の形状は、後に形成するバンプ電極４の外形となる。本図７にはこのような外形を有するフォトレジスト膜１１の孔を例示している。
ここで、バンプ電極４が、上記図１のように、向かい合う側壁の間隔がシリコン基板１に近付くに従って広くなるようなテーパ形状を有するように形成する方法を例示する。この方法の詳細は、上記特許文献３に記載されている。通常、フォトレジスト膜１１などを塗布した後、露光工程を施す前にプリベーク（またはソフトベーク）と称される加熱処理を施すことで、フォトレジスト膜を固化する。このとき、シリコン基板１側（フォトレジスト膜１１の裏面側）とフォトレジスト膜１１の表面側とに対して温度勾配を与える。これにより、フォトレジスト膜１１の現像液耐性において、膜厚方向に見て勾配が生じる。これにより、上述のようなテーパ形状を有した孔を、フォトレジスト膜１１に形成できる。なお、形成する孔の平面形状としては、円形、多角形などがある。これらの形状による効果の差異に関しては、下記実施の形態３で詳細に説明する。
次に、図８に示すように、電解めっき法（電気めっきとも言う）によって、フォトレジスト膜１１の孔内に金属を埋め込み、バンプ電極４を形成する。埋め込み金属としては、Ａｕ，Ｃｕ，Ａｌ，Ｎｉなどの単層構造、または、これらの積層構造などとする。ただし、後に詳しく説明するように、バンプ電極４は、その塑性変形を利用してチップ間を接続するため、最表面は塑性変形を起こしやすいＡｕとするのが望ましい。その後、有機溶剤や酸素アッシングなどによって、フォトレジスト膜１１を除去する。
以上のようにして、本実施の形態１の半導体装置が有する、上記図１を用いて説明したような、突出部ｄ１を備えたバンプ電極４を形成できる。
次に、図９に示すように、バンプ電極用シード層５のうち、バンプ電極４に覆われていない部分を、エッチングにより除去する。ここでは、バンプ電極４をエッチングマスクとして用い、他のエッチングマスクを形成せずにエッチングを施す方が、より好ましい。これにより、工程数を削減できる。その際のエッチング方法としては、ＩＣＰ−ＲＩＥを用いたドライエッチングや、エッチング溶液を用いたウェットエッチングなどが考えられる。
次に、図１０に示すように、層間絶縁膜２の表面に接着層１２を塗布し、例えば、石英ガラスやシリコンウェハなどのサポートウェハ１３を貼り合わせる。サポートウェハ１３を貼り合わせることで、後の工程でシリコン基板１を薄型化した際に発生する強度低下や反りなどを抑制できる。更に、接着層１２はシリコン基板１の主面ｓ１上に形成した複数の素子、多層配線、ボンディングパッド３およびバンプ電極４などを保護する役割を担う。このような接着層１２としては、例えばエポキシ系接着剤やフォトレジスト膜などが考えられるが、貫通電極形成後にサポートウェハ１３の引き剥がしが可能な素材である必要がある。
次に、図１１に示すように、シリコン基板１に対し、裏面ｓ２側からバックグラインド処理を施すことで、シリコン基板１の厚みを薄くする。バックグラインド処理の方法として、例えば、研削、研磨などがある。なお、削ったあとのシリコン基板１の裏面ｓ２の平坦性は貫通電極の加工精度に影響を及ぼす。そのため、バックグラインド処理後は、ドライポリッシュやエッチング、あるいはＣＭＰ（Chemical Mechanical Polishing）を実施することが望ましい。
次に、図１２に示すように、シリコン基板１の裏面ｓ２にフォトレジスト膜１４を塗布し、一連のフォトリソグラフィ法によってパターニングする。ここでは、後に裏面電極用孔部７（上記図１参照）を加工する部分のシリコン基板１が露出するように、フォトレジスト膜１４に開口部を形成する。即ち、本工程の段階で形成されている構成要素のうち、パッド３やバンプ電極４の位置で、フォトレジスト膜１４の開口部形成位置を決定する。位置合わせ方法として、例えば、赤外線顕微鏡などを使ってシリコン基板１の裏面ｓ２から、当該基板のシリコンを透過して、パッド３を確認する方法や、シリコン基板１の主面ｓ１および裏面ｓ２に光学系を配置して確認する方法がある。
次に、図１３に示すように、ＩＣＰ−ＲＩＥで異方性エッチングを施すことで、シリコン基板１の裏面ｓ２に裏面電極用孔部７を形成する。なお、プロセスガスとして、例えばＳＦ６やＣ４Ｆ８などを用いる。通常シリコン基板１のドライエッチングでは、酸化シリコン膜などをエッチングマスクとしてエッチングする。そのため、エッチングは酸化シリコン膜を主成分とする層間絶縁膜２でエッチングがストップする。従って、裏面電極用孔部７の深さは、シリコン基板１の厚みによって決定する。このようにして、上記図１で説明したような、本実施の形態１の半導体装置が有する裏面電極用孔部７を形成できる。
次に、図１４に示すように、裏面電極用孔部７の内面を含むシリコン基板１の裏面ｓ２全面に、例えばＣＶＤ法によって絶縁膜８を形成する。絶縁膜８としては、例えば、酸化シリコン、窒化シリコン、ポリイミド樹脂などを主体とする絶縁膜を形成する。ここで、裏面電極用孔部７の内部にはプロセスガスが入り込みにくく、裏面電極用孔部７の内部に堆積する絶縁膜８は、外部に堆積する絶縁膜８よりも薄くなる。なお、成膜の際には、ＣＶＤ法では、３００℃〜５００℃程度の温度で成膜することが一般的である。これに対し、本実施の形態１の製造方法では、サポートウェハ１３の貼り合わせに用いた接着層１２が変質して剥がれない様に、より低い温度で絶縁膜８を形成しても良い。
次に、図１５に示すように、裏面電極用孔部７の内部に形成した絶縁膜８のうち、孔内の底部の絶縁膜８を除去する。ここでは、バンプ電極４の突出部ｄ１が露出するまで、絶縁膜８を除去する。ただし、後に形成する裏面電極６（上記図１参照）とシリコン基板１との接続を防ぐ目的から、本工程のエッチングによって、シリコン基板１は露出しないように調節する。シリコン基板１の裏面ｓ２と垂直な方向に異方性を持つようなドライエッチングを施す。このとき、上述のように、裏面電極用孔部７内部の絶縁膜８は、外部の絶縁膜８に比べて薄い。従って、上記のようにして異方性エッチングを施すことで、裏面電極用孔部７の底部の絶縁膜８をバンプ電極４の突出部ｄ１が露出する程度まで除去しても、側壁を覆う絶縁膜８および孔の外部の厚い絶縁膜８も完全には除去されずに残る。即ち、裏面電極用孔部７の周辺において、バンプ電極４の突出部ｄ１を露出させ、シリコン基板１は絶縁膜８で覆われた状態となるように、絶縁膜８を加工することができる。
次に、図１６に示すように、裏面電極用孔部７の内面を含むシリコン基板１の裏面ｓ２に裏面電極用シード層９を、スパッタリング法などによって形成する。形成する裏面電極用シード層９としては、例えば、０．０２〜０．３μｍ程度のＴｉ膜と、０．３〜２μｍ程度のＡｕ膜とからなる積層膜を形成する。Ｔｉ膜は絶縁膜８とＡｕ膜との密着性を向上させるために形成し、Ａｕ膜は後に裏面電極をめっき法によって形成する際のシード層として形成する。このほか、裏面電極用シード層９としては、例えば、クロム（Ｃｒ）膜とＡｕ膜との積層膜を形成しても良い。
次に、図１７に示すように、シリコン基板１の裏面ｓ２側にフォトレジスト膜１５を形成し、フォトリソグラフィ法によってパターニングする。ここでは、上記図１を用いて説明した裏面電極６を形成する箇所において、裏面電極用シード層９が露出するように、フォトレジスト膜１５を開口する。
続いて、フォトレジスト膜１５から露出した部分の裏面電極用シード層９を用いて電解めっき法を施すことで金属膜を形成する。これにより、当該裏面電極用シード層９を覆うようにして金属膜が堆積され、裏面電極６を形成することができる。この金属膜は、裏面電極用孔部７を完全には埋め込まないような膜厚とする。金属膜としては、Ａｕ，Ｃｕ，Ａｌ，Ｎｉなどの単層構造、または、これらの積層構造などとする。ただし、後に詳しく説明するように、裏面電極６は、その塑性変形を利用してチップ間を接続するため、最表面は塑性変形を起こしやすいＡｕとするのが望ましい。その後、有機溶剤や酸素アッシングなどによって、フォトレジスト膜１５を除去する。
次に、図１８に示すように、フォトリソグラフィ工程によって、裏面電極用孔部７および裏面電極６を覆うような、フォトレジスト膜１６を形成する。その後、当該フォトレジスト膜１６をエッチングマスクとして、裏面電極用シード層９にエッチングを施す。これにより、フォトレジスト膜１６および裏面電極６に覆われていない部分の裏面電極用シード層９を除去する。例えば、Ａｕ膜のエッチング溶液としてはヨウ素とヨウ化アンモニウムの混合液を用い、Ｔｉ膜のエッチング溶液としてはフッ素を用いる。
その後、有機溶剤や酸素アッシングなどによってフォトレジスト膜１６を除去する。更に、シリコン基板１から接着層１２を除去することで、サポートウェハ１３の引き剥がしを行う。例えば、熱可塑性の接着層１２であれば、加熱によってサポートウェハ１３の引き剥がしを行う。また、例えば、フォトレジスト膜などを使って接着している場合は、有機溶剤などによって、サポートウェハ１３の引き剥がしを行う。以上の工程によって、本実施の形態１の半導体装置が有する、図１９に示すような構造の貫通電極を形成することができる。
続く工程では、ウェハ状のシリコン基板１をブレードダイシングによってチップ状に個片化する。ここで、上記のようにサポートウェハ１３を引き剥がした後に、当該チップの個片化を行うとハンドリングは難しくなるものの、サポートウェハ１３の再利用が可能になる。
以上で説明したような本実施の形態１の構造の貫通電極を有する半導体装置を適用することで、以下のような効果を発現しうる。
本実施の形態１の貫通電極構造では、バンプ電極４は突出部ｄ１を有しており、この突出部は、パッド３から見てシリコン基板１側に入り込むような形状を有していた。これは、シリコン基板１の反対側の面（裏面ｓ２）から形成する裏面電極用孔部７の加工を容易にする効果を有する。なぜなら、通常、孔部をパッド裏面まで掘り下げなければならないのに対し、本実施の形態１では、バンプ電極４の突出部ｄ１が突出している分だけ、掘り下げる量は浅くて済むからである。
特に、裏面電極用孔部７をパッド３まで到達させようとした場合、孔の底にある加工し難い層間絶縁膜２を加工しなくてはならず、かつ、薄いパッド３にダメージを与えることなくエッチングを止める必要がある。これに比べて、本実施の形態１の製造方法では、パッド３を貫通するようにバンプ電極４の突出部ｄ１を形成しているから、その分だけ層間絶縁膜２の加工量を減らすことができる。更に、パッド３への裏面ｓ２側からの加工の必要が無いから、パッド３へのダメージを低減できる。結果として、複数の半導体チップを多数積層した半導体装置において、生産性を損なうことなく高性能化することができる。
また、本実施の形態１の製造方法では、上述のように、バンプ電極４の形成方法として電解めっき法を適用できる。電解めっき法によって形成したバンプ電極４は、例えば、スタッドバンプなどと比較して、より狭い間隔（ピッチ）で配置させることができる。このように、本実施の形態１の構造の貫通電極を適用することで、多ピン化に適した構造の半導体装置を実現できる。結果として、複数の半導体チップを多数積層した半導体装置において、生産性を損なうことなく、より高性能化することができる。
（実施の形態２）
本実施の形態２では、上記実施の形態１の半導体装置における貫通電極の形状を変えて、異なる効果を発現する構造を説明する。本実施の形態２の半導体装置において、以下で説明する構成以外は上記実施の形態１の半導体装置と同様の構成であり、同様の効果を有する。
第１の構造として、図２０を用いて説明する。本実施の形態２の半導体装置の貫通電極は、上記実施の形態１の半導体装置の貫通電極と同様の構造を有する。特に、シリコン基板１の主面ｓ１側に形成したバンプ電極４は突出部ｄ１を有し、その突出部ｄ１は、パッド３を貫通し、層間絶縁膜２も突き抜け、裏面電極用孔部７の内側に突出している。これらは、言い換えれば、以下の条件を満たす構造であると言える。即ち、シリコン基板１を平面的に見た場合、バンプ電極４の突出部ｄ１の径である突出部径ｒ１は、裏面電極用孔部７の径である孔部径ｒ２よりも小さい。更に、バンプ電極４の突出部ｄ１の長さとして、層間絶縁膜２表面から見た突出部ｄ１の長さである突出部長さｔ１は、層間絶縁膜２の厚さである層間膜厚ｔ２よりも大きい。
ここで、一例として、上記のような貫通電極構造を有する２つのチップ（第１チップＣ１および第２チップＣ２）を電気的に接続する場合を説明する。第１チップＣ１および第２チップＣ２の貫通電極構造は同じである。ここでは、第１チップＣ１の裏面電極用孔部７に第２チップＣ２のバンプ電極４をかしめる。本明細書においてかしめるとは、例えば、孔部に突部をはめ込み、密着させることを言う。この場合には、第１チップＣ１の裏面電極用孔部７に第２チップＣ２のバンプ電極４をはめ込み、裏面電極用孔部７の側壁にバンプ電極４を密着させる。これにより、裏面電極用孔部７の側壁に形成されている第１チップＣ１の裏面電極６と、第２チップＣ２のバンプ電極４とを接触させる。このようにして、第１チップＣ１と第２チップＣ２とを電気的に接続できる。
更に、以下のような効果も有する。本実施の形態１の半導体装置では、その貫通電極構造において、裏面電極６の底部は、バンプ電極４の突出部ｄ１によって押し上げられている。言い換えれば、裏面電極６は、裏面電極用孔部７の深さよりも浅くなるように、形成されている。これにより、第１チップＣ１の裏面電極用孔部７に第２チップのバンプ電極４をはめ込むと、バンプ電極４がおしつぶされて横方向に塑性変形を起こすため、より強固なかしめ接続を実現することができる。これにより、複数の半導体チップを多数積層した半導体装置において、安定性を向上させることができる。
次に、第２の構造として、図２１を用いて説明する。第２の構造では、バンプ電極４の突出部径ｒ１と裏面電極用孔部７の孔部径ｒ２との大小関係は、上記第１の構造と同様である。即ち、突出部径ｒ１は孔部径ｒ２よりも小さい。更に、第２の構造では、バンプ電極４の突出部長さｔ１は、層間膜厚ｔ２よりも小さい。従って、第２の構造では、バンプ電極４の突出部ｄ１は、シリコン基板１までには達せず、層間絶縁膜２内において突出するように形成されている。
この第２の構造の貫通電極を有する半導体装置の製造方法を説明する。まず、上記図４の方法と同様にして、シリコン基板１の主面ｓ１に複数の半導体素子、層間絶縁膜２およびパッド３を形成する。
その後、図２２に示すように、上記図５の方法と同様にして、バンプ電極用孔部１０を形成する。ただし、本工程では、バンプ電極用孔部１０はシリコン基板１まで達しないように形成する。言い換えれば、バンプ電極用孔部１０は、異方性エッチングを層間絶縁膜２の途中で停止するように施すことで形成する。続く工程では、上記図６〜上記図１２と同様の工程を施す。
続いて、図２３に示すように、上記図１３の方法と同様にして、シリコン基板１の裏面ｓ２から裏面電極用孔部７を形成する。ただし、本工程では、裏面電極用孔部１０はシリコン基板１を貫通し、層間絶縁膜２の一部を削るようにして形成する。この場合、シリコン基板１をエッチングするために用いたＳＦ６，Ｃ４Ｆ８などのプロセスガスを、層間絶縁膜２をエッチングするためのＣ３Ｆ８，Ａｒ，ＣＨＦ４などに変える。その際、新たなエッチングマスクは形成せず、フォトレジスト膜１４の残りと、シリコン基板１の裏面ｓ２をエッチングマスクとして、層間絶縁膜２に異方性エッチングを施す。特に、層間絶縁膜２の中のバンプ電極４の突出部ｄ１（バンプ電極用シード層５）が露出するまで、異方性エッチングを施す。
その後、上記図１４〜上記図１９と同様の工程を施すことで、上記図２１に示した本実施の形態２の第２の構造である貫通電極を形成することができる。
上記のような裏面電極用孔部７の形成方法であっても、層間絶縁膜２を貫通してパッド３に至るようなエッチングを施す必要はない。なぜなら、上記実施の形態１と同様に、バンプ電極４はパッド３を貫通する突出部ｄ１を有し、少なくともこの突出部ｄ１が露出するようにエッチングを施せば良いからである。このように、シリコン基板１の両面から孔部を形成する手法により、上記実施の形態１と同様に以下のような効果が得られる。即ち、パッド３を貫通するようにバンプ電極４の突出部ｄ１を形成しているから、その分だけ層間絶縁膜２の加工量を減らすことができる。更に、パッド３への裏面ｓ２側からの加工の必要が無いから、パッド３へのダメージを低減できる。結果として、複数の半導体チップを多数積層した半導体装置において、生産性を損なうことなく高性能化することができる。
更に、この第２の構造によれば、裏面電極用孔部７の内側には、バンプ電極４の突出部ｄ１が突き出していない構造とすることができる。これにより、より平坦に裏面電極６（およびその下層の裏面電極用シード層９）を形成できる。結果として、複数の半導体チップを多数積層した半導体装置において、生産性を損なうことなく、より高性能化することができる。
一方、バンプ電極４の突出部ｄ１がシリコン基板１の内部に達している第１の構造では、この第２の構造と比較して、より浅い裏面電極６を有する構造とすることができる。これは、上述のように、かしめ接続をより強化することができる。
また、第１および第２の構造の貫通電極は、複数のチップを積層する際に位置合わせずれを起こし難い構造である。なぜなら、第２の構造では、バンプ電極４をはめ込む裏面電極用孔部７が幅広であり、バンプ電極４の平面的なずれを許容できる範囲が広いからである。このようにチップ間接続時の合わせずれが少ないことは、半導体装置の微細・多ピン化に適した構造であると言える。結果として、複数の半導体チップを多数積層した半導体装置において、生産性を損なうことなく、より高性能化することができる。
次に、第３の構造として、図２４を用いて説明する。第３の構造では、バンプ電極４の突出部長さｔ１と層間膜厚ｔ２との関係は、上記第２の構造と同様である。即ち、突出部長さｔ１は層間膜厚ｔ２よりも小さい。従って、第３の構造においても、上記第２の構造と同様に、裏面電極用孔部７の内壁を、より平坦に裏面電極６で覆い易いという効果を有する。更に、第３の構造では、バンプ電極４の突出部径ｒ１は、裏面電極用孔部７の孔部径ｒ２よりも大きい。即ち、第３の構造では、平面的に見て、裏面電極用孔部７はバンプ電極４の突出部ｄ１に内包されるようにして形成されている。
第３の構造の貫通電極は、バンプ電極用孔部１０および裏面電極用孔部７の径の大小関係が上記になるように設定することを除いて、上記第２の構造の貫通電極と同様にして形成できる。
このような第３の構造の貫通電極は、各電極用孔部７，１０を形成する際のアライメントずれを起こし難い構造である。なぜなら、第３の構造では、先に形成するバンプ電極用孔部１０が幅広であり、そのいずれかの位置に平面的に重なるように、裏面電極用孔部７を形成すれば良いからである。このように、本実施の形態２の半導体装置の貫通電極に第３の構造を適用することは、製造方法上の利点を有する。結果として、複数の半導体チップを多数積層した半導体装置において、生産性を損なうことなく、より高性能化することができる。
一方、バンプ電極４の突出部径ｒ１が裏面電極用孔部７の孔部径ｒ２よりも小さい第１および第２の構造では、上述のように、複数のチップを積層する際に位置合わせずれを起こし難い。このようにチップ間接続時の合わせずれが少ないことは、半導体装置の微細・多ピン化に適した構造であると言える。結果として、複数の半導体チップを多数積層した半導体装置において、生産性を損なうことなく、より高性能化することができる。
次に、第４の構造として、図２５を用いて説明する。第４の構造では、バンプ電極４の突出部径ｒ１と裏面電極用孔部７の孔部径ｒ２との関係は上記第３の構造と同様であり、突出部径ｒ１は孔部径ｒ２よりも大きい。即ち、平面的に見て、裏面電極用孔部７はバンプ電極４の突出部ｄ１に内包されるようにして形成されている。従って、第４の構造においても、上記第３の構造と同様に、各電極用孔部７，１０を形成する際のアライメントずれを起こし難くすることができるという効果を有する。結果として、複数の半導体チップを多数積層した半導体装置において、生産性を損なうことなく、より高性能化することができる。
更に、第４の構造では、バンプ電極４の突出部の長さｔ１と層間膜厚ｔ２との関係は、上記第１の構造と同様であり、突出部長さｔ１は層間膜厚ｔ２よりも大きい。即ち、断面的に見て、バンプ電極４の突出部ｄ１は層間絶縁膜２を貫通してシリコン基板１の内部にまで至っている。従って、第４の構造においても、上記第１の構造と同様に、チップを積層して接続する際に、より強固なかしめ接続が可能となるという効果を有する。結果として、複数の半導体チップを多数積層した半導体装置において、生産性を損なうことなく、より高性能化することができる。
ここで、上記の第４の構造では、バンプ電極４の突出部ｄ１が裏面電極用孔部７に内包されていないため、シリコン基板１と接触し得る構造となる。導電性を持つ両者が接触することは、リーク電流を発生させる原因となる。そこで、バンプ電極４の突出部ｄ１とシリコン基板１とが電気的に接続されないように、少なくとも両者の境界部には、保護絶縁膜１７を形成する必要がある。図２５には、一例として、バンプ電極用孔部１０の内壁から、その外部の層間絶縁膜２の表面に至るまでを一体的に覆うようにして保護絶縁膜１７を配置した構造を示している。
また、バンプ電極４（その下層のバンプ電極用シード層５）とパッド３とは電気的に接続している必要がある。そのために、パッド３上の要部ｐ１においてパッド３を覆う保護絶縁膜１７に孔を設け、パッド３とバンプ電極４とを接触させた構造としている。また、バンプ電極４（その下層のバンプ電極用シード層５）と裏面電極６（その下層の裏面電極用シード層９）とは電気的に接続している必要がある。そのために、両者の境界部の要部ｐ２において保護絶縁膜１７に孔を設け、バンプ電極４と裏面電極６とを接触させた構造としている。
以下では、このような第４の構造の貫通電極を有する半導体装置の製造方法を説明する。まず、上記図４の方法と同様にして、シリコン基板１の主面ｓ１に複数の半導体素子、層間絶縁膜２およびパッド３を形成する。その後、図２６に示すように、上記図５の方法と同様にして、バンプ電極用孔部１０を形成する。
次に、図２７に示すように、バンプ電極用孔部１０を含めたシリコン基板１の主面ｓ１側の層間絶縁膜２の表面全面に、保護絶縁膜１７を形成する。保護絶縁膜１７としては、例えば酸化シリコン膜などを、ＣＶＤ法やスパッタリング法などによって形成する。
次に、図２８に示すように、保護絶縁膜１０のうち、パッド３を覆う部分である要部ｐ１においてパッド３が露出するようにコンタクトホールを形成する。これには、フォトリソグラフィ法やエッチング法などを用いる。
次に、図２９に示すように、保護絶縁膜１０を覆うようにしてバンプ電極用シード層５を形成する。バンプ電極用シード層５は、上記図６の方法と同様にして形成する。このとき、上記図２８の工程で形成した、要部ｐ１における保護絶縁膜１０のコンタクトホールを介して、パッド３とバンプ電極用シード層５とが接続した状態となる。
次に、図３０に示すように、上記図７の方法と同様にして、フォトレジスト膜１１を形成し、フォトリソグラフィ法によって所望の形状の孔を形成する。この孔の形状に関しても、上記図７と同様にして形成する。
次に、図３１に示すように、上記図８の方法と同様の電解めっき法によって、バンプ電極４を形成する。このバンプ電極４はバンプ電極用孔部１０内にも形成され、この部分はバンプ電極４の突出部ｄ１となる。
次に、図３２に示すように、上記図９の方法と同様にして、露出している部分のバンプ電極用シード層５を、マスクレスのエッチングによって除去する。以上のような工程によることで、バンプ電極４（バンプ電極用シード層５）とシリコン基板１が接触し得る境界部には、保護絶縁膜１７が配置された構造を形成できる。
次に、図３３に示すように、上記図１０の方法と同様にして、接着層１２およびサポートウェハ１３を形成する。その後、上記図１１の方法と同様にして、シリコン基板１に対してバックグラインド処理を施すことで薄くし、続いて、シリコン基板１の裏面ｓ２をＣＭＰなどにより平坦化する。
次に、図３４に示すように、上記図１２および上記図１３の方法と同様にして、シリコン基板１の裏面ｓ２からバンプ電極用孔部１０の底部に至るまで、裏面電極用孔部７を形成する。
次に、図３５に示すように、上記図１４の方法と同様にして、裏面電極用孔部７を含むシリコン基板１の裏面ｓ２側から絶縁膜８を形成する。
次に、図３６に示すように、シリコン基板１の裏面ｓ２側にフォトレジスト膜１８を形成する。ここでは、スピナーなどを用いてフォトレジスト膜１８を回転塗布する。このとき、フォトレジスト膜１８の種類や塗布条件を選択することで、裏面電極用孔部７の内部に侵入しないようにして、フォトレジスト膜１８を形成する。
次に、図３７に示すように、前工程で塗布したフォトレジスト膜１８を露光、現像することで、フォトレジスト膜１８に孔部１９を設ける。ここでは、孔部１９は、平面的に見て、裏面電極用孔部７の内側の位置に形成する。その後、図３８に示すように、フォトレジスト膜１８をエッチングマスクとして、絶縁膜８およびその下層の保護絶縁膜１７に対して異方性エッチングを施すことで、これらを除去する。これにより、裏面電極用孔部７の底の要部ｐ２において、バンプ電極４を構成するバンプ電極用シード層５が露出する。その後、アセトンなどの有機溶剤や酸素アッシングによってフォトレジスト膜１８を除去する。
本工程では、上記図３６を用いて説明したように、フォトレジスト膜１８を、裏面電極用孔部７の内部には侵入しないようにして塗布する。これにより、上記図３８の工程でフォトレジスト膜１８を除去する際に、裏面電極用孔部７の内部を積極的に洗浄する必要が無く、孔の内部にレジスト膜を残し難い工程とすることができる。孔の中にレジスト膜が残ったままの状態であると、後の工程のエッチング不良の原因となったり、電極剥がれの原因となったりする。従って、本工程によれば、より信頼性の高い半導体装置を形成することができる。
続く工程では、図３９に示すように、上記図１０の方法と同様にして、裏面電極用孔部７の内面を含むシリコン基板１の裏面ｓ２側から、裏面電極用シード層９を形成する。この工程により、前工程で絶縁膜８および保護絶縁膜１７を除去し、バンプ電極用シード層５を露出させた要部ｐ２において、バンプ電極用シード層５と裏面電極用シード層９とが接触する。
次に、図４０に示すように、上記図１７の方法と同様にして、裏面電極６を形成する。ここでは、裏面電極用孔部７の中の要部ｐ２において、裏面電極用シード層９およびバンプ電極用シード層１０を介して、裏面電極６とバンプ電極４とが電気的に接続し、貫通電極構造を形成できる。
次に、図４１に示すように、上記図１８および上記図１９の方法と同様にして、裏面電極用シード層９を加工する。以上の工程により、本実施の形態２の第４の構造の貫通電極を有する半導体装置を形成することができる。
また、上記第４の構造の貫通電極のように、バンプ電極４およびバンプ電極用シード層５の下部に保護絶縁膜１７を適用した構造は、他の構成に適用しても良い。その実例を以下に示す。
図４２に示すように、バンプ電極４の突出部径ｒ１が裏面電極６の孔部径ｒ２より小さく、バンプ電極４の突出部長さｔ１が層間絶縁膜２の層間膜厚ｔ２よりも大きい構造において、上記のような保護絶縁膜１７を適用しても良い。この貫通電極構造においても、裏面電極用孔部７は底上げされているので、かしめ接続力が向上する。
また、図４３に示すように、バンプ電極４の突出部径ｒ１が裏面電極６の孔部径ｒ２より小さく、バンプ電極４の突出部長さｔ１が層間絶縁膜２の層間膜厚ｔ２よりも小さい構造において、上記のような保護絶縁膜１７を適用しても良い。
また、図４４に示すように、バンプ電極４の突出部径ｒ１が裏面電極６の孔部径ｒ２より大きく、バンプ電極４の突出部長さｔ１が層間絶縁膜２の層間膜厚ｔ２よりも小さい構造において、上記のような保護絶縁膜１７を適用しても良い。
一方、これら第４の構造およびその変形例と比較して、上記第１、第２および第３の構造では、バンプ電極４の突出部ｄ１とシリコン基板とは接しない構造であるため、上記のような構造の保護絶縁膜１７を形成する必要が無い。この観点から、第１、第２および第３の構造では、上述のような保護絶縁膜１７の形成および加工のための製造工程数を削減することができる。結果として、複数の半導体チップを多数積層した半導体装置において、生産性を損なうことなく、より高性能化することができる。
（実施の形態３）
本実施の形態３の半導体装置について図４５を用いて説明する。本実施の形態３の半導体装置では、上記実施の形態１および２のような貫通電極を有する半導体チップを複数積層した構成を有する。ここでは、上記図２０を用いて説明したようにして、半導体チップを積層する。
図４５には、本実施の形態３の貫通電極を有する複数のチップ（第１チップＣ１、第２チップＣ２、第３チップＣ３）を積層してなる半導体装置を示す。各チップ間は、上段チップ（例えば第２チップＣ２）に形成したバンプ電極４を、下段チップ（例えば第１チップＣ１）に形成した中空の裏面電極用孔部７に圧接注入することで、物理的にかしめて接続している。最下層のチップ（ここでは第１チップＣ１）は、そのバンプ電極４を配線基板２０の電極２１に接合させることで、配線基板２０と電気的に接続した状態となっている。また、配線基板２０の下側には、はんだバンプ２２が形成されており、外部との接続用に使用する。このはんだバンプ２２は、配線基板２０の内部配線（図示しない）などを介して、配線基板２０の電極２１と電気的に接続している。即ち、各チップＣ１，Ｃ２，Ｃ３はそれぞれ貫通電極を介して電気的に接続し、更に、配線基板２０の電極２１を介してはんだバンプ２２に電気的に接続している。
また、配線基板２０上に各チップを積層した後に、アンダーフィル樹脂２３で、複数のチップ（第１チップＣ１、第２チップＣ２、第３チップＣ３）や配線基板２０の間を埋める。これにより、機械的な強度を高めてハンドリング性を高めると共に、外部環境からデバイスを保護する。
上記のような構成の半導体装置では、バンプ電極４の外形、または、裏面電極用孔部７の外形によって、異なる効果を発現し得る。以下では、これら外形の違いによる半導体装置にもたらす効果を詳しく説明する。まず、ここで該当するバンプ電極４の外形、および、裏面電極用孔部７の外形について、図４６を用いて説明する。なお、実際には裏面電極用孔部７は裏面電極６で覆われているから、以下、裏面電極用孔部７の外形と言った場合には、その外形を覆う裏面電極６がなす外形を現しているものとする。
図４６（ａ）は、バンプ電極４の外形を説明する説明図である。上にはバンプ電極４のうちパッド３上に露出した部分の断面図を示し、下にはその平面図を示す。上述のように、バンプ電極４の側壁は、断面的に見て、シリコン基板１に近付くほど幅広となるような（径が大きくなるような）傾斜を有している。また、平面的にみて、バンプ電極４は円形状である。図４６（ｂ）は、裏面電極用孔部７の外形を説明する説明図である。上には裏面電極６を含む貫通電極の断面図を示し、下にはその裏面電極用孔部７周辺の平面図を示す。裏面電極用孔部７の開口部の周の形状は、平面的に見て円形状である。ここで、バンプ電極４の側壁を形成する斜面のうち、最も幅広となっている底部における径は、裏面電極用孔部７の径よりも大きくなっている。
図４７は、第１チップＣ１の裏面電極用孔部７に第２チップＣ２のバンプ電極４を入れることで、両チップＣ１，Ｃ２を電気的に接続した状態を説明する説明図である。左にはチップの断面図を示し、右には第１チップＣ１の裏面電極用孔部７周辺の平面図を示す。図から分かるように、両チップＣ１，Ｃ２を接続する場合、第２チップＣ２のバンプ電極４の側壁を形成する斜面は、第１チップＣ１の裏面電極用孔部７の口径を成す円周部に接し、裏面電極用孔部７内を塞ぐことになる。この状態から、更にバンプ電極４を裏面電極用孔部７内に押し込むようにすることで（上記図４５参照）、かしめ接続を実現する。
特に、上記の例のように、第１チップＣ１の裏面電極用孔部７の開口部の周の形状と、バンプ電極４の平面形状とが同じ円形状である場合、かしめ接続を行う過程で、裏面電極用孔部７はバンプ電極４によって密閉される。
図４８には、平面形状が正円形以外の形状（例えば多角形状、楕円形状など）を有するバンプ電極４を示す。図４８（ａ）は三角形状、同（ｂ）は四角形状、同（ｃ）は楕円形状である例を示している。それぞれの場合において、第１チップＣ１の裏面電極用孔部７の開口部の周の形状が正円形状であるならば、上記図４７のような孔内の密閉は起こらない。なぜなら、第１チップＣ１の裏面電極用孔部７の開口部と、第２チップＣ２のバンプ電極４の側壁面とは点で接し、両者の間に隙間が生じるからである。これは、第１チップＣ１の裏面電極用孔部７の開口部の周の形状と、第２チップＣ２のバンプ電極４の平面形状が異なることによる。図４８では、平面形状が多角形状のバンプ電極４の一例として、三角形状、四角形状を示したが、より高次の多角形状であっても同様の作用が生じ得る。その場合、第２チップＣ２のバンプ電極４は、第１チップＣ１の裏面電極用孔部７の開口部の周と、より多くの点で接することになる。
同様の作用は、裏面電極用孔部７の開口部の周の平面形状が、正円形以外の形状（例えば多角形状、楕円形状など）を有する場合にも生じ得る。その例を図４９に示す。図４９には、第１チップＣ１の裏面電極用孔部７の開口部の周の形状が、それぞれ、（ａ）は四角形状、（ｂ）は楕円形状である例を示している。それぞれの場合において、第２チップＣ２のバンプ電極４の平面形状が正円形状であるならば、上記図４７のような孔内の密閉は起こらない。その理由は、上記図４９で説明した理由と同様である。図４９では、平面形状が多角形状の裏面電極用孔部７の平面形状の一例として、四角形状を示したが、三角形状や、より高次の多角形状であっても同様の作用が生じ得る。より高次の多角形状とした場合、第１チップＣ１の裏面電極用孔部７の開口部の周は、第２チップＣ２のバンプ電極４と、より多くの点で接することになる。
例えば、貫通電極構造を有する複数のチップをかしめ接続する際に、上記図４７に示すような孔内の密閉が起こる場合、上記図４５で示したアンダーフィル樹脂２３が裏面電極用孔部７内まで入り込まず、貫通電極内部は空気が残留した状態となる。
これに対し、本実施の形態３の半導体装置のように、上記図４８および上記図４９を用いて説明したような構造の裏面電極を適用することで、裏面電極用孔部７内の密閉は起こらない。即ち、第１チップＣ１の裏面電極６と第２チップＣ２のバンプ電極４との間に隙間が生じる。従って、アンダーフィル樹脂２３を流入する際に裏面電極用孔部７内の空気は押し出され、アンダーフィル樹脂２３を充填することができる。また、裏面電極６とバンプ電極４とが密着している場合に比べ、本実施の形態３のように両者が点で接している方が、かしめ接続時に接触する面積が小さくなり、低荷重でもかしめ接続が可能となる。結果として、複数の半導体チップを多数積層した半導体装置において、生産性を損なうことなく、より高性能化することができる。
また、かしめ接続の強固さは、バンプ電極４の側壁の勾配角度によっても変化させることができる。これに関して、図５０を用いて説明する。上述のように、バンプ電極４はパッド３上に露出した部分において、側壁が傾斜を有するようなテーパ形状を有している。
図５０（ａ）には、第２チップＣ２のバンプ電極４の側壁が、緩勾配のテーパ形状を有した構造を示している。本実施の形態３の半導体装置において、バンプ電極４の側壁が緩勾配であるとは、バンプ電極４の側壁とシリコン基板１の主面ｓ１とのなす角であるテーパ角ｖ１が、４５度以上７０度未満であることを表す。また、図５０（ｂ）には、第２チップＣ２のバンプ電極４の側壁が、急勾配のテーパ形状を有した構造を示している。本実施の形態３の半導体装置において、バンプ電極４の側壁が急勾配であるとは、バンプ電極４の側壁とシリコン基板１の主面ｓ１とのなす角であるテーパ角ｖ２が、７０度以上９０度未満であることを表す。
バンプ電極４の側壁のテーパ形状が緩勾配である場合、バンプ電極４の先端径を細くできるため、チップ接続時のチップ間のミスアライメントを発生し難くすることができる。また、この場合、かしめ接続時のバンプ電極４と裏面電極６との接触面積が小さくなる。従って、かしめ接続に要する接合荷重をより小さくすることができる。
一方、バンプ電極４の側壁のテーパ形状が急勾配である場合、かしめ接続時のバンプ電極４と裏面電極６との接触面積が大きくなる。従って、かしめ接続により積層された複数のチップにおいて、その接合力を強化することができる。なお、バンプ上面サイズとバンプ下面サイズが同じ柱状のバンプ電極４は、バンプ電極４の側壁のテーパ形状が急勾配である場合と同様の特性を有する。
バンプ電極４の側壁のテーパ角ｖ１，ｖ２を変えるには、上記図７などを用いて説明した製造方法において、フォトレジスト膜１１を加熱する際の温度勾配を変えることでパターンの外形を変え、これにより、テーパ角ｖ１，ｖ２を任意に制御することができる。
貫通電極構造を有するチップを互いに積層してかしめ接続する半導体装置において、接合に要する荷重を軽減させること、または、接合力を強化させることなどの要求がある。これに関して、上述のように、本実施の形態３の半導体装置によれば、バンプ電極４および裏面電極用孔部７の平面形状を変えること、または、バンプ電極４の傾斜側壁のテーパ角ｖ１，ｖ２を変えることで、これらを任意に調整することができる。即ち、かしめ接続の接合荷重を軽減させたい場合、バンプ電極４または裏面電極用孔部７の平面形状を例えば多角形状にする方法や、バンプ電極４の側壁のテーパ角ｖ１，ｖ２を緩勾配にする方法がある。また、かしめ接続の接合力を強化させたい場合、バンプ電極４および裏面電極用孔部７の平面形状を同様の正円状などにする方法や、バンプ電極４の側壁のテーパｖ１，ｖ２を急勾配にする方法がある。
このように、本実施の形態３の半導体装置によれば、貫通電極を有する半導体チップの接合に要する荷重と接合力とを、任意に調整することができる。結果として、複数の半導体チップを多数積層した半導体装置において、生産性を損なうことなく、より高性能化することができる。
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、上記実施の形態３では、バンプ電極４または裏面電極用孔部７の形状を変えた構造と、バンプ電極４の側壁のテーパ角ｖ１，ｖ２を変えた構造とを分けて示した。これらの構成は、同時に適用してより効果的である。
本発明は、例えば、パーソナルコンピュータやモバイル機器等において、情報処理を行なうために必要な半導体産業に適用することができる。
本発明の実施の形態１である半導体装置の要部断面図である。 本発明の実施の形態１である半導体装置の要部平面図である。 本発明の実施の形態１である半導体装置の他の要部平面図である。 本発明の実施の形態１である半導体装置の製造工程中における要部断面図である。 図４に続く半導体装置の製造工程中における要部断面図である。 図５に続く半導体装置の製造工程中における要部断面図である。 図６に続く半導体装置の製造工程中における要部断面図である。 図７に続く半導体装置の製造工程中における要部断面図である。 図８に続く半導体装置の製造工程中における要部断面図である。 図９に続く半導体装置の製造工程中における要部断面図である。 図１０に続く半導体装置の製造工程中における要部断面図である。 図１１に続く半導体装置の製造工程中における要部断面図である。 図１２に続く半導体装置の製造工程中における要部断面図である。 図１３に続く半導体装置の製造工程中における要部断面図である。 図１４に続く半導体装置の製造工程中における要部断面図である。 図１５に続く半導体装置の製造工程中における要部断面図である。 図１６に続く半導体装置の製造工程中における要部断面図である。 図１７に続く半導体装置の製造工程中における要部断面図である。 図１８に続く半導体装置の製造工程中における要部断面図である。 本発明の実施の形態２における第１の構造の半導体装置の要部断面図である。 本発明の実施の形態２における第２の構造の半導体装置の要部断面図である。 本発明の実施の形態２における第２の構造の半導体装置の製造工程中における要部断面図であって、図４に続く工程中における要部断面図である。 本発明の実施の形態２における第２の構造の半導体装置の製造工程中における要部断面図であって、図１２に続く工程中における要部断面図である。 本発明の実施の形態２における第３の構造の半導体装置の要部断面図である。 本発明の実施の形態２における第４の構造の半導体装置の要部断面図である。 本発明の実施の形態２における第４の構造の半導体装置の製造工程中における要部断面図であって、図４に続く工程中における要部断面図である。 図２６に続く半導体装置の製造工程中における要部断面図である。 図２７に続く半導体装置の製造工程中における要部断面図である。 図２８に続く半導体装置の製造工程中における要部断面図である。 図２９に続く半導体装置の製造工程中における要部断面図である。 図３０に続く半導体装置の製造工程中における要部断面図である。 図３１に続く半導体装置の製造工程中における要部断面図である。 図３２に続く半導体装置の製造工程中における要部断面図である。 図３３に続く半導体装置の製造工程中における要部断面図である。 図３４に続く半導体装置の製造工程中における要部断面図である。 図３５に続く半導体装置の製造工程中における要部断面図である。 図３６に続く半導体装置の製造工程中における要部断面図である。 図３７に続く半導体装置の製造工程中における要部断面図である。 図３８に続く半導体装置の製造工程中における要部断面図である。 図３９に続く半導体装置の製造工程中における要部断面図である。 図４０に続く半導体装置の製造工程中における要部断面図である。 本発明の実施の形態２における他の半導体装置の要部断面図である。 本発明の実施の形態２における更に他の半導体装置の要部断面図である。 本発明の実施の形態２における更に他の半導体装置の要部断面図である。 本発明の実施の形態３における半導体装置の要部断面図である。 本発明の実施の形態３における半導体装置であって、（ａ）はバンプ電極の構造を示す説明図、（ｂ）は裏面電極の構造を示す説明図である。 本発明の実施の形態３における半導体装置において、左は接続状態を示す説明図、右は裏面電極とバンプ電極との接合を示す説明図である。 本発明の実施の形態３における半導体装置において、（ａ）は平面形状が三角形状のバンプ電極の構造およびそれと裏面電極との接合を示し、（ｂ）は平面形状が四角形状のバンプ電極の構造およびそれと裏面電極との接合を示し、（ｃ）は平面形状が楕円形状のバンプ電極の構造およびそれと裏面電極との接合を示す説明図である。 本発明の実施の形態３における他の半導体装置において、（ａ）は平面形状が四角形状の裏面電極用孔部の構造およびそれとバンプ電極との接合を示し、（ｂ）は平面形状が楕円形状の裏面電極用孔部の構造およびそれとバンプ電極との接合を示す説明図である。 本発明の実施の形態３における他の半導体装置において、（ａ）はテーパ角が緩勾配な側壁を有するバンプ電極の構造およびそれと裏面電極との接合を示し、（ｂ）はテーパ角が急勾配な側壁を有するバンプ電極の構造およびそれと裏面電極との接合を示す説明図である。
符号の説明
１ シリコン基板（半導体基板）
２ 層間絶縁膜
３ パッド
４ バンプ電極（第１電極）
５ バンプ電極用シード層（第１電極用シード層）
６ 裏面電極（第２電極）
７ 裏面電極用孔部（第２電極用孔部）
８ 絶縁膜
９ 裏面電極用シード層
１０ バンプ電極用孔部（第１電極用孔部）
１１，１４〜１６，１８ フォトレジスト膜
１２ 接着層
１３ サポートウェハ
１７ 保護絶縁膜
１９ 孔部
２０ 配線基板
２１ 電極
２２ はんだバンプ
２３ アンダーフィル樹脂
Ｃ１ 第１チップ
Ｃ２ 第２チップ
ｄ１ 突出部
ｐ１，ｐ２ 要部
ｒ１ 突出部径
ｒ２ 孔部径
ｓ１ 主面（第１主面）
ｓ２ 裏面（第２主面）
ｔ１ 突出部長さ
ｔ２ 層間膜厚
ｖ１，ｖ２ テーパ角

Claims (10)

  1. 主面およびそれとは反対側にある裏面を有する半導体基板と、
    前記半導体基板の主面上に形成された第１絶縁膜と、
    前記第１絶縁膜に形成された第１孔部と、
    前記半導体基板の裏面に形成された第２孔部と、
    前記第１絶縁膜上に形成され、前記第１孔部を貫いて前記半導体基板の内部に達する突出部を有するバンプ電極と、
    前記第２孔部の側面に形成された第２絶縁膜と、
    前記第２孔部内に形成され、前記バンプ電極と電気的に接続された導体膜と、
    を有し、
    平面視において、前記突出部の径は、前記第２孔部の径よりも小さく、
    前記導体膜は前記バンプ電極の底面および側面に接続されている、半導体装置。
  2. 平面視において、前記第１孔部の形状は円形状であり、前記バンプ電極の形状は多角形状である、請求項１記載の半導体装置。
  3. 平面視において、前記第１孔部の形状は円形状であり、前記バンプ電極の形状は円形状である、請求項１記載の半導体装置。
  4. 前記バンプ電極は、前記第２絶縁膜上に露出した部分において、側壁が傾斜を有するような形状を有している、請求項１記載の半導体装置。
  5. 前記バンプ電極は、前記第２絶縁膜上に露出した部分において、側壁が４０度以上７０度未満の傾斜を有している、請求項４記載の半導体装置。
  6. 前記バンプ電極は、前記第２絶縁膜上に露出した部分において、側壁が７０度以上９０度未満の傾斜を有している、請求項４記載の半導体装置。
  7. 前記第１絶縁膜および前記バンプ電極の間にパッドが形成されており、前記第２孔部は前記パッドに達していない、請求項１記載の半導体装置。
  8. 前記第１孔部は前記バンプ電極により完全に埋め込まれており、前記第２孔部は前記導体膜により完全には埋め込まれていない、請求項１記載の半導体装置。
  9. 前記バンプ電極は、第１シード層および第１金属膜を含んでおり、
    前記第１シード層はＴｉまたはＴｉＷを含み、
    前記第１金属膜はＡｕ、Ｃｕ、ＡｌまたはＮｉを含む、請求項８記載の半導体装置。
  10. 前記導体膜は、第２シード層および第２金属膜を含んでおり、
    前記第２シード層はＴｉおよびＡｕを含み、またはＣｒおよびＡｕを含み、
    前記第２金属膜はＡｕ、Ｃｕ、ＡｌまたはＮｉを含む、請求項９記載の半導体装置。
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