TW202027245A - 半導體封裝體 - Google Patents

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TW202027245A
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TW
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insulating base
conductive
groove
interposer structure
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TW108146612A
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English (en)
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吳逸文
翁得期
蔡柏豪
莊博堯
洪士庭
鄭心圃
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台灣積體電路製造股份有限公司
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
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    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
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    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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Abstract

一種半導體封裝體包括：一內連接結構、形成於內連接結構上方的一半導體晶片、形成於內連接結構上方以覆蓋並圍繞半導體晶片的一封膠層以及形成於封膠層上方的一中介層結構。中介層結構包括一絕緣基體，具有面向封膠層的一第一表面及相對於第一表面的一第二表面。中介層結構也包括排置於絕緣基體的第一表面上且對應於半導體晶片的多個島型層。一部分的封膠層夾設於至少兩個島型層之間。或者，中介層結構包括一鈍化護層，覆蓋絕緣基體的第二表面，且具有沿著絕緣基體的周圍邊緣延伸的一凹槽。

Description

半導體封裝體
本發明實施例係關於一種半導體封裝技術，且特別是關於一種具有中介層（interposer）結構的半導體封裝體。
半導體裝置被用於各種電子應用中，例如，個人電腦、手機、數位相機和其他電子裝置。通常透過以下方法製造半導體裝置：依序於半導體基底上沉積絕緣或介電層、導電層以及半導體材料層，並使用微影及蝕刻製程對各種材料層進行圖案化，以在其上形成電路部件及元件。
半導體積體電路（IC）工業經歷了快速地增長。隨著半導體技術的發展，半導體晶片/晶粒變得越來越小。因此，半導體晶片的封裝變得更加困難，這不利地影響了封裝的良率。
在一種傳統的封裝技術中，在封裝晶圓之前，從晶圓切割出晶片。這種封裝技術的一個優點特徵在於可形成扇出式（fan-out）封裝。此封裝技術的另一個優點特徵在於對“已知合格晶片（known-good-dies）”進行封裝，且丟棄有缺陷的晶片，因此，不會浪費金錢和精力在有缺陷的晶片上。
然而，由於裝置尺寸持續減小，因此變得更加難以進行製程，並且出現了其他需要解決的問題。
一種半導體封裝體包括：一內連接結構、形成於內連接結構上方的一半導體晶片、形成於內連接結構上方以覆蓋並圍繞半導體晶片的一封膠層以及形成於封膠層上方的一中介層結構。中介層結構包括一絕緣基體，具有面向封膠層的一第一表面及相對於第一表面的一第二表面。中介層結構也包括排置於絕緣基體的第一表面上且對應於半導體晶片的多個島型層。一部分的封膠層夾設於至少兩個島型層之間。
一種半導體封裝體包括：一內連接結構、形成於內連接結構上方的一半導體晶片、形成於內連接結構上方以覆蓋並圍繞半導體晶片的一封膠層以及形成於封膠層上方的一中介層結構。中介層結構包括一絕緣基體，具有面向封膠層的一第一表面及相對於第一表面的一第二表面。中介層結構也包括形成於絕緣基體的第二表面上方並沿絕緣基體的至少一外圍邊緣排置的多個接墊。中介層結構也包括一鈍化層，覆蓋絕緣基體的第二表面且具有一凹槽沿絕緣基體的外圍邊緣延伸以圍繞接墊的。
一種半導體封裝體包括：一內連接結構、形成於內連接結構上方的一半導體晶片、形成於內連接結構上方以覆蓋並圍繞半導體晶片的一封膠層以及形成於封膠層上方的一中介層結構。中介層結構包括一絕緣基體，具有面向封膠層的一第一表面及相對於第一表面的一第二表面。中介層結構也包括一鈍化層，覆蓋絕緣基體的第二表面並具有第一凹槽及第二凹槽。第一凹槽排置於絕緣基體的一外圍邊緣處，而第二凹槽排置於絕緣基體的一外圍角落處並鄰接第一凹槽。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以限定本發明。舉例來說，若是以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。重複是為了達到簡化及明確目的，而非自行指定所探討的各個不同實施例及/或配置之間的關係。
再者，在空間上的相關用語，例如＂下方＂、＂之下＂、＂下＂、＂上方＂、＂上＂等等在此處係用以容易表達出本說明書中所繪示的圖式中元件或特徵部件與另外的元件或特徵部件的關係。這些空間上的相關用語除了涵蓋圖式所繪示的方位外，還涵蓋裝置於使用或操作中的不同方位。此裝置可具有不同方位（旋轉90度或其他方位）且此處所使用的空間上的相關符號同樣有相應的解釋。
以下敘述本文的一些實施例。可在這些實施例中所述的階段之前，期間及/或之後提供額外操作步驟。對於不同的實施例，可替換或排除所述的某些階段。可以將額外特徵部件加入於半導體裝置結構內。對於不同的實施例，可以替換或排除下面所述的某些特徵部件。儘管以特定順序進行的操作步驟對一些實施例進行討論，然而可以另一邏輯順序進行這些操作步驟。
根據各種示例性實施例，提供了一種具有改良的中介層結構的半導體封裝體及其製造方法，並繪示出了製造半導體封裝體的各個階段及討論了實施例的變化型。在各種視圖及說明性實施例中，相同的標號用於表示相同的部件。
另可包括其他特徵部件及製程。舉例來說，可包括測試結構以輔助3D封裝或3DIC裝置的驗證測試。測試結構可包括例如形成於重佈線層中或基底上的測試墊，其允許對3D封裝或3DIC進行測試，使用探針及/或探針卡等。驗證測試可以在中間結構以及最終結構上進行。另外，本文公開的結構及方法可與結合已知合格晶片的中間驗證的測試方法一同使用，以提高良率並降低成本。
半導體封裝體的實施例包括形成於封膠層上方的中介層結構，中介層結構覆蓋並圍繞內連接結構上的半導體晶片。中介層結構包括絕緣基體及設置在絕緣基體的面向密封層的表面上的多個島型層。島型層促進了封裝材料在半導體晶片與中介層結構之間的流動性。如此一來，可用後續形成的密封層填充半導體晶片與中介層結構之間的間隙，以防止於間隙中形成空隙，進而提高了半導體封裝體的可靠度。在一些實施例中，中介層結構包括形成在絕緣基體中的虛置通孔電極。這些虛置通孔電極增強了中介層結構的剛性。如此一來，可減輕或消除中介層結構的變形或翹曲，進而減小封裝體翹曲。在一些實施例中，中介層結構包括一鈍化層覆蓋絕緣基體的與封膠層相對的表面。鈍化層具有沿著絕緣基體的一或多個外圍邊緣延伸的一或多個凹槽。凹槽防止封裝材料在鈍化層的上表面上緩慢移動（creeping）而污染露出於鈍化層以進行外部連接的接墊。如此一來，可提高半導體封裝體的良率及可靠度。
第1A至1E圖係繪示出了根據一些實施例之形成半導體封裝體10a的各個階段的剖面示意圖。根據一些實施例，提供了覆蓋一黏著層102的一承載基底100，如第1A圖所示。在一些實施例中，承載基底100包括例如矽基材料，例如玻璃或氧化矽、或其他材料（例如，氧化鋁）、或這些材料中的任何一種組合等。黏著層102設置於承載基底100上，以輔助上方結構形成於承載基底100上。在一些實施例中，黏著層102為一晶片貼附膜（die attached film, DAF），例如環氧樹脂、酚醛樹脂、二氧化矽填料或其組合，並由層壓技術所提供。黏著層102可為離形薄膜（release film），例如光熱轉換（light-to-heat-conversion, LTHC）膜，或者是其與晶片貼附膜（DAF）的組合。然而，可使用任何其他合適的材料及形成方法。
在將黏著層102設置於承載基底100上之後，經由黏著層102形成一內連接結構110於承載基底100上。內連接結構110可作為一扇出式重佈線層（redistribution　layer, RDL）結構。在一些實施例中，內連接結構110包括埋入一或多個介電層103（例如三或四個介電層）內的一或多個導電層105（例如兩個或三個導電層），其不僅為信號提供導電佈線，還提供諸如整合式電感器或電容器之類的結構。在一些實施例中，介電層103包括諸如聚苯並噁唑（polybenzoxazole, PBO）、聚醯亞胺（polyimide, PI）的材料、一或多種其他合適的高分子材料或其組合。然而，也可使用任何合適的材料（例如，氧化矽、碳化矽、氮化矽、氮氧化矽，一或多種其他合適的材料或其組合）。介電層103可透過例如旋塗製程形成，然而也可使用任何合適的方法。在已形成介電層103中的第一層之後，可以形成穿過介電層103中的第一層的開口。
一旦形成介電層103中的第一層且對其進行圖案化，多個導電層105中的第一層（例如，銅）形成於介電層103中的第一層之上，並穿過形成於介電層103中的第一層內的開口。在一些實施例中，導電層105中的第一層透過合適的製程來形成，諸如電鍍、化學氣相沉積（chemical vapor deposition, CVD）或濺鍍。然而，儘管所討論的材料及方法適合於形成導電層105，然而上述材料僅為示例性的。可以使用任何其他合適的材料（例如，AlCu或Au）以及任何其他合適的製程（例如，CVD或物理氣相沉積（physical vapor deposition, PVD））來形成導電層105。
一旦形成了導電層105中的第一層，就可以透過重複相似於介電層103中的第一層及導電層105中的第一層的步驟來形成介電層103中的第二層及導電層105中的第二層。可根據需要而重複這些步驟，以便在導電層105之間進行電性連接。在一些實施例中，可以繼續進行導電層105和介電層103的沉積及圖案化直到內連接結構110具有所需的層數。
之後，根據一些實施例，形成一或多個半導體晶片114於內連接結構110上方，如第1B圖所示。半導體晶片114是從晶圓上切割而來，且可為“已知合格晶片（known-good-die）”。在一些實施例中，半導體晶片114提供邏輯功能於結構上。舉例來說，半導體晶片114為系統單晶片（system-on-chip, SoC），然而也可使用任何合適的半導體晶片。在一些實施例中，半導體晶片114包括一基底、多個主動裝置（未繪示）、金屬化層（未繪示）及接墊。基底可包括摻雜或未摻雜的矽塊材，或者一絕緣體上覆矽（silicon-on-insulator, SOI）基底的一主動層。SOI基底通常包括諸如矽、鍺、矽鍺或其組合的半導體材料層。可使用任何合適的方法形成主動裝置於基底內部或基底上。金屬化層形成於基底及主動裝置上方，且設計為用以連接各種主動裝置，以形成功能電路。在一些實施例中，多個金屬化層由介電材料與導電材料的交替層形成，且可透過任何合適的製程（例如，沉積、鑲嵌、雙鑲嵌等）形成。接墊形成於金屬化層上方並與金屬化層電性接觸。接墊可包括鋁或銅，且可使用沉積製程（例如，濺鍍）來形成，以形成一材料層，然後可透過適當的製程（例如，微影及蝕刻）來對材料層進行圖案化，以形成多個接墊。
形成多個外部連接器112，以提供用於半導體晶片114與內連接結構110之間接觸的多個導電區域。外部連接器112可為導電凸塊（例如，微凸塊）或利用諸如焊料及銅的材料的導電柱體。 在一些實施例中，外部連接器112為接觸凸塊。外部連接器112可包括一材料（例如，錫）或其他合適的材料（例如，銀、無鉛錫或銅）。
在一些實施例中，外部連接器112的製作中一開始為形成一層金屬（例如，錫），其可透過蒸鍍、電鍍、印刷、焊料轉移（solder transfer）或球放置（ball placement）來形成。一旦形成錫層於上述結構上，就可進行回流製程，以將錫層成形所需的凸塊形狀。在一些其他實施例中，外部連接器112是導電柱體，外部連接器112的製作可透過首先放置光阻，再將光阻圖案化成導電柱體所需圖案。 然後利用電鍍製程來形成與接墊連接的導電材料（例如，銅）。然而，也可使用任何合適的方法來形成。
在一些實施例中，可使用拾取及放置工具，將半導體晶片114放置於內連接結構110上。可在放置半導體晶片114之前，形成一選擇性的凸塊下金屬（under bump metallization, UBM）層（未繪示）於內連接結構110上。在一些實施例中，在將半導體晶片114接合至內連接結構110上之後，形成一底膠層115於內連接結構110與半導體晶片114之間。底膠層115係用於保護及支撐半導體晶片114的材料，使其免受操作上與環境上的退化（例如，在操作期間由發熱所產生的應力）。底膠層115可由環氧基樹脂或其他保護材料製成。在一些實施例中，底膠層115的製作係有關於注射製程、點膠製程（dispensing process）、層壓製程（film lamination process）、一或多個其他合適製程或其組合。在一些實施例中，後續使用熱固化製程來固化底膠層115。
接下來，根據一些實施例，提供一中介層結構120，並準備接合至內連接結構110上而覆蓋半導體晶片114，如第1C及1D圖所示。在一些實施例中，中介層結構120包括一絕緣基體121，具有位於絕緣基體121的相對表面121a及121b上的多個導電特徵部件122a、122b、124a及124b與鈍化層126及128，以及位於絕緣基體121內的多個通孔電極130，如第1C圖所示。在一些其他實施例中，一或多個導電特徵部件（例如，走線層或佈線層）建構於絕緣基體121內。
第2A至2E圖係繪示出形成第1C圖所示的中介層結構120的各個階段的剖面示意圖。 根據一些實施例，形成導電膜層116a及116b於絕緣基體121的相對表面121a及121b上，如第2A圖所示。導電膜層116a及116b可用於輔助後續的電鍍過程。在一些實施例中，絕緣基體121由以下材料製成或包括：高分子材料、陶瓷材料或玻璃製成。在一些其他實施例中，絕緣基體121包括陶瓷材料、金屬材料或半導體材料的基底，且在基底的兩側上均具有多個絕緣層。
導電膜層116a和及116b由以下材料製成或包括：鋁、銅、鈷、金、鈦、一或多種其他合適的材料或其組合。可使用熱壓縮製程、PVD製程、CVD製程、層壓製程、印刷製程，一或多種其他可用製程或其組合來形成導電膜層116a及116b。然而，本文所述的實施例不限於此。 在一些其他實施例中，也可不形成導電膜層116a及116b。
根據一些實施例，在形成導電膜層116a及116b之後，去除部分的導電膜層116a及116b以及部分的絕緣基體121，以形成多個通孔117，如第2B圖所示。在一些實施例中，通孔117貫穿絕緣基體121以及導電膜層116a及116b。可使用能量束鑽孔製程、機械鑽孔製程、微影及蝕刻製程、一或多種其他合適的製程或其組合來形成通孔117。舉例來說，使用能量束鑽孔製程（例如，雷射鑽孔製程、離子束鑽孔製程、電子束鑽孔製程、電漿束鑽孔製程、一或多種其他合適的製程，或其組合）形成通孔117。
之後，根據一些實施例，形成一種子層（未繪示）於第2B圖所示的結構上方。種子層延伸於導電膜層116a及116b上。種子層也延伸於通孔117的側壁上。然後，形成圖案化的光阻層（未繪示）於種子層延伸於導電膜層116a及116b上的部分上。圖案化的光阻層具有開口局部露出種子層，而定義出稍後將於絕緣基體121上形成的導電特徵部件的圖案。然後，將一或多種導電材料電鍍於種子層的未覆蓋圖案化的光阻層的部分上。之後，去除圖案化的光阻層。使用一或多道蝕刻製程來去除種子層的一開始覆蓋於圖案化的光阻層的部分。在一或多道蝕刻製程期間，也去除了一開始覆蓋於圖案化的光阻層的導電膜層116a及116b的部分。
根據一些實施例，在進行一或多道蝕刻製程之後，局部露出絕緣基體121的相對表面121a及121b，如第2C圖所示。電鍍導電材料的餘留部分、種子層的餘留部分以及導電膜層116a及116b的餘留部分一同形成具有所需圖案的導電特徵部件122a、122b、124a及124b以及通孔電極130。通孔電極130形成於通孔117中而貫穿絕緣基體121，並提供待放置於絕緣基體121的相對表面121a及121b上元件之間的電性連接。
在一些實施例中，導電特徵部件122a及124a係作為接墊，且分別與通孔電極130的相對端接觸。在一些實施例中，導電特徵部件122b作為具有島型的虛置接墊，因此稱為島型層。在一些實施例中，導電特徵部件124b作為具有所需電路圖案的走線層。在一些實施例中，導電特徵部件122a及124a圍繞導電特徵部件122b及124b。
根據一些實施例，鈍化層126及128分別形成於絕緣基體121的相對表面121a及121b上，如第2D圖所示。鈍化層126及128可由以下材料製成或包括：環氧化物基的樹脂、聚醯亞胺（PI），聚苯並噁唑（PBO）、阻焊劑（solder resist, SR）、日本味之素增層膜（Ajinomoto build-up film, ABF），一或多種其他合適的材料或其組合。鈍化層126具有多個開口局部露出每個導電特徵部件122a，且完全露出所有導電特徵部件122b。在一些實施例中，蓋層126a覆蓋並圍繞每個露出的導電特徵部件122b（即，島型層）。那些蓋層126a彼此分離。在一些實施例中，那些蓋層126a及鈍化層126由同一層形成，例如一絕緣材料層。鈍化層128具有多個開口，這些開口局部露出每個導電特徵部件124a，且完全覆蓋所有導電特徵部件122b。鈍化層126及128的形成係有關於塗佈製程及微影製程。塗佈製程可包括旋塗製程、噴塗製程、層壓製程、一或多種其他合適的製程或其組合。
根據一些實施例，多個連接器132分別形成於導電特徵部件122a上，並與導電特徵部件122a直接接觸，如第2E圖所示。在一些實施例中，連接器132是含錫的焊料部件。含錫焊料部件可進一步包括銅、銀、金、鋁、鉛、一或多種其他合適的材料或其組合。在一些實施例中，含錫焊料部件為無鉛的。連接器132的形成係有關於球組裝製程、或一或多道電鍍製程（例如，電鍍製程）及/或一或多道回流製程。在一些實施例中，連接器132為導電柱體，且由以下材料製成或包括：銅、鋁、鈦、鈷、金、含錫的合金、一或多種其他合適的材料或其組合。可使用電鍍製程、化學鍍製程、PVD製程、CVD製程、一或多種其他合適的製程或其組合來形成導電柱體。之後，可以進行單體化製程以切割上述結構。如此一來，形成多個中介層結構120。在第2E圖中繪示出多個中介層結構120之其中一者。在一些實施例中，中介層結構120的蓋層126a具有高度H1，中介層結構120具有高度H2，如第1C圖所示。在一些實施例中，高度H1約在3μm至40μm的範圍。高度H2約在50μm至900μm的範圍。
請再參照第1C圖，根據一些實施例，中介層結構120組裝於內連接結構110上，且透過將連接器132接合至內連接結構110而覆蓋半導體晶片114。中介層結構120的導電特徵部件124a（即，接墊）經由通孔電極130、導電特徵部件122a（即，接墊）及連接器132電性耦接至內連接結構110。如此一來，導電性特徵124a可經由此電路徑提供電性連接於半導體晶片114與一或多個外部裝置（未繪示，例如記憶體裝置（例如，DRAM））之間。在一些實施例中，由蓋層126a所覆蓋的每個導電特徵部件122b（即，島型層）與下方的半導體晶片114相對應並間隔開。舉例來說，由蓋層126a所覆蓋的導電特徵部件122b（即，島型層）位於絕緣基體121的表面121a的中心區域上，以在蓋層126a與半導體晶片114之間形成一間隙，且在內連接結構110與中介層結構120之間形成一空間。
之後，根據一些實施例，填充一封膠層140於內連接結構110與中介層結構120之間的空間內，如第1D圖所示。封膠層140圍繞並保護連接器132。封膠層140也覆蓋並圍繞半導體晶片114及底膠層115，以填入蓋層126a與半導體晶片114之間的間隙。如此一來，封膠層140的一部分夾設於由蓋層126a所覆蓋與包圍的多個導電特徵部件122b（即島型層）之間。
封膠層140可由與底膠層115的材料相同或不同的材料製成。在封膠層140與底膠層115的材料相同的情況下，第1D圖所示的結構中可省略底膠層11。在封膠層140與底膠層115的材料不同的情況下，封膠層140可包括模塑材料，例如環氧化物基的樹脂。在一些實施例中，液體封膠材料（未繪示）施加於半導體晶片114上。液體封膠材料可流入內連接結構110與中介層結構120之間的空間以及蓋層126a與半導體晶片114之間的間隙。然後使用熱處理來固化液體封膠材料。如此一來，透過固化的封膠材料，中介層結構120與半導體晶片114分離，且形成封膠層140，而連接器132埋入於封膠層140中。
之後，根據一些實施例，自第1D圖所示的結構中去除承載基底100和黏著層102且形成多個外部連接器150，如第1E圖所示。在一些實施例中，在去除承載基底100及黏著層102以露出內連接結構110的下表面（即，內連接結構110的與半導體晶片114相對的表面）之後，在其上形成外部連接器150。在一些實施例中，外部連接器150由焊料凸塊製成或包括焊料凸塊，例如包含錫的焊料凸塊。含錫焊料凸塊可進一步包括銅、銀、金、鋁、鉛、一或多種其他合適的材料或其組合。在一些實施例中，含錫焊料凸塊是無鉛的。之後，進行回流製程以熔化焊料凸塊成焊料球而形成外部連接器150。在一些其他實施例中，在形成內連接結構110之前，在內連接結構110的露出的下表面上形成選擇性的UBM層。在一些實施例中，進行單體化製程以切割所形成的結構。如此一來，形成了多個分離的多個半導體封裝體10a。在第1E圖中繪示出了多個半導體封裝體10a之其中一者。
需注意的是在形成封膠層140期間，若中介層結構120具有實質上平坦的下表面（即，面向半導體晶片114的表面），則難以將液體封膠材料填入於中介層結構120與中介層結構120之間的間隙。因此，在中介層結構120與半導體晶片114之間的間隙中可能形成不必要的空孔，因而降低了封裝結構的可靠度。為了避免或減少空孔的形成，形成於絕緣基體121的表面121a上方且為蓋層126a所覆蓋並圍繞的導電特徵部件122b（即島型層）於兩相鄰的蓋層126a之間形成了一溝槽。因此，液體封膠材料透過相鄰的蓋層126a之間的那些溝槽而平滑且容易地流入於間隙內。如此一來，可以減輕或消除這種形成空孔的問題，進而增加了封裝結構的可靠度。
請參照第3A圖，其繪示出根據一些實施例之第1E圖中的區域1000的平面示意圖。在第3A圖中，繪示出由蓋層126a覆蓋且圍繞的導電特徵部件122b（即，島型層）的局部排置。在一些實施例中，那些導電特徵部件122b具有上視圖為方形的形狀，且那些導電特徵部件122b在絕緣基體121的表面121a上規則地排置成一矩陣，以形成與導電特徵部件122b（其分別由蓋層126a所覆蓋且圍繞）相鄰的多個溝槽118。溝槽118提供空間以允許後續的封膠層140形成於內，使得封膠層140的一部分夾設於多個導電特徵部件122b（被蓋層126a覆蓋並包圍）之間，如第1E圖所示。
然而，如任何所屬技術領域中具有通常知識者所能理解的，上述導電特徵部件122b的排置、形狀及數量僅為示例性的，並未局限於當前的實施例。在一些其他實施例中，導電特徵部件122b的形狀及數量可改變或修改。舉例來說，從上視的角度來看，導電特徵部件122b可具有圓形、三角形或矩形的形狀，且導電特徵部件122b的數量可大於或小於第3A圖中所示的數量。再者，在一些其他實施例中，那些導電特徵部件122b也可不規則地排置。
另外，儘管第1E圖中所示的半導體封裝體10a可包括彼此分離且與鈍化層126分離的蓋層126a，然而本文所述的實施例不限於此。可對本文所述的實施例做出許多變化及/或修改。
第1E-1圖係繪示出根據一些實施例之半導體封裝體10b的剖面示意圖。半導體封裝體10b相似於第1E圖所示的半導體封裝體10a，除了鈍化層126延伸至絕緣基體121的未被導電特徵部件122b及蓋層126a覆蓋的表面121a之外。因此，部分的鈍化層126與蓋層126a直接接觸，使得形成於導電特徵部件122b之間的溝槽（被蓋層126a覆蓋）具有由部分的鈍化層126形成的底部。在一些實施例中，自絕緣基體121的表面121a測量，上述部分的鈍化層126的上表面123a低於蓋層126a的上表面123b。在一些其他實施例中，鈍化層126及蓋層126a由同一層（例如，一絕緣材料層）形成，使得鈍化層126與每個蓋層126a之間不存在界面。用於形成第1E-1圖中的半導體封裝體10b的方法及材料可相同或相似於用以形成半導體封裝體10a的方法及材料，在此不再贅述。
請參照第3B圖，其繪示出根據一些實施例之第1E-1圖中的區域1001的平面示意圖。在第3B圖中，繪示出了由蓋層126a所覆蓋及圍繞的多個導電特徵部件122b（即，島型層）的局部排置。相似於第3A圖，那些導電特徵部件122b具有上視圖為方形的形狀，且那些導電特徵部件122b規則地於絕緣基體121的表面121a上排置成一矩陣。不同於第3A圖中的溝槽118，與導電特徵部件122b（其分別由蓋層126a所覆蓋及圍繞）相鄰的多個溝槽118a具有由鈍化層126形成的底部。溝槽118a也提供空間以允許後續封膠層140形成於其內。 因此，如第1E-1圖所示，一部分的封膠層140夾設於導電特徵部件122b（由蓋層126a所覆蓋及圍繞）之間。
然而，如任何所屬技術領域中具有通常知識者所能理解的，上述導電特徵部件122b的排置、形狀及數量僅為示例性的，並未局限於當前的實施例。在一些其他實施例中，導電特徵部件122b的形狀及數量可改變或修改。舉例來說，從上視的角度來看，導電特徵部件122b可具有圓形、三角形或矩形的形狀，且導電特徵部件122b的數量可大於或小於第3B圖中所示的數量。再者，在一些其他實施例中，那些導電特徵部件122b也可不規則地排置。
第1E-2圖係繪示出根據一些實施例之半導體封裝體10c的剖面示意圖。半導體封裝體10c相似於第1E圖所示的半導體封裝體10a，除了在中介層結構120的絕緣基體121的表面121a上沒有形成導電特徵部件122b及蓋層126a之外。在一些實施例中，包括導電特徵部件122b及蓋層126a的那些結構由絕緣島型層126c所代替，如第1E-2圖所示。在一些實施例中，絕緣島型層126c及鈍化層126由同一層製成，例如一絕緣材料層。此外，絕緣島型層126c與鈍化層126間隔開，且由鈍化層126所圍繞。用於形成第1E-2圖中的半導體封裝體10c的方法及材料可相同或相似於用以形成半導體封裝體10a的方法及材料，在此不再贅述。
請參照第3C圖，其繪示出根據一些實施例之第1E-2圖中的區域1002的平面示意圖。在第3C圖中，繪示出了絕緣島型層126c的局部排置。相似於第3A圖，那些絕緣島型層126c的上視圖具有方形形狀，且那些絕緣島型層126c規則地於絕緣基體121的表面121a上排置成一矩陣。再者，相同於第3A圖中的溝槽118，形成多個溝槽118b相鄰於絕緣島型層126c。溝槽118b也提供空間以允許後續封膠層140形成於其內，使得一部分的封膠層140夾設於絕緣島型層126c之間，如第1E-2圖所示。
然而，如任何所屬技術領域中具有通常知識者所能理解的，上述絕緣島型層126c的排置、形狀及數量僅為示例性的，並未局限於當前的實施例。在一些其他實施例中，絕緣島型層126c的形狀及數量可改變或修改。舉例來說，從上視的角度來看，絕緣島型層126c可具有圓形、三角形或矩形的形狀，且絕緣島型層126c的數量可大於或小於第3C圖中所示的數量。再者，在一些其他實施例中，那些絕緣島型層126c也可不規則地排置。
儘管分別在第1E，1E-1及1E-2中繪示出半導體封裝體10a、10b及10c包括具有通孔電極130位於內部的中介層結構120，然而本文所述的實施例並不限於此。可對本文所述的實施例做出許多變化及/或修改。
第4A圖係繪示出根據一些實施例之半導體封裝體20a的剖面示意圖。半導體封裝體20a相似於第1E圖所示的半導體封裝體10a，除了中介層結構120更包括形成於絕緣基體121內並分別對應於導電特徵部件122b（即，島型層）及導電特徵部件124b的虛置通孔電極130a之外。在一些實施例中，虛置通孔電極130a與導電特徵部件122b及124b接觸。在一些其他實施例中，若導電特徵部件124b用作走線或佈線層，則虛置通孔電極130a不與導電特徵部件124b接觸。在一些實施例中，用於形成第4A圖中的虛置通孔電極130a的方法及材料可相同或相似於用以形成通孔電極130的方法及材料，在此不再贅述。在一些其他實施例中，虛置通孔電極130a由高分子材料（例如，樹脂）或絕緣材料（例如，陶瓷）製成。用於形成第4A圖中的半導體封裝體20a的方法及材料可相同或相似於用以形成半導體封裝體10a的方法及材料，在此不再贅述。
需注意的是中介層結構120的翹曲可能在中介層結構120較薄時發生。若中介層結構120朝向半導體晶片114翹曲或彎曲，則中介層結構120與半導體晶片114之間的間隙可能無法填入液態模塑材料。因此，在間隙中可能形成不必要的空孔。再者，翹曲的中介層結構也不利於封裝體翹曲控制。因此，封裝結構的可靠度降低，且用於處理及製造封裝結構的製程變得更加困難。然而，虛置通孔電極130a的使用可有效地增強中介層結構120的剛性，進而防止中介層結構120翹曲。如此一來，可提高封裝結構的可靠度，且用於處理及製造封裝結構的製程可獲得更好的控制。
請參照第4B圖繪示出根據一些實施例之第4A圖中的區域2000的平面示意圖。在第4B圖中，繪示出了導電特徵部件122b（即，島型層）的局部排置，導電特徵部件122b由蓋層126a覆蓋及圍繞且在其上形成有虛置通孔電極130a。在一些實施例中，那些導電特徵部件122b及虛置通孔電極130a具有上視圖為圓形的形狀，且虛置通孔電極130a的直徑小於導電特徵部件122b的直徑。舉例來說，虛置通孔電極的直徑約在5μm至300μm的範圍內。相似於第3A圖所示的排置，那些導電特徵部件122b及虛置通孔電極130a規則地排置成一矩陣。
然而，如任何所屬技術領域中具有通常知識者所能理解的，上述導電特徵部件122b及虛置通孔電極130a的排置、形狀及數量僅為示例性的，並未局限於當前的實施例。在一些其他實施例中，導電特徵部件122b及虛置通孔電極130a的形狀及數量可改變或修改。舉例來說，從上視的角度來看，導電特徵部件122b及虛置通孔電極130a可具有圓形、三角形或矩形的形狀，且導電特徵部件122b及虛置通孔電極130a的數量可大於或小於第4B圖中所示的數量。再者，在一些其他實施例中，那些導電特徵部件122b及虛置通孔電極130a也可不規則地排置。
第5A圖係繪示出根據一些實施例之半導體封裝體20b的剖面示意圖。半導體封裝體20b相似於第1E-1圖所示的半導體封裝體10b，除了中介層結構120更包括形成於絕緣基體121中並分別對應於導電特徵部件122b（即，島型層）及導電特徵部件124b的虛置通孔電極130a之外。在一些實施例中，虛置通孔電極130a與導電特徵部件122b及124b直接接觸。在一些其他實施例中，若導電特徵部件124b作為走線或佈線層，則虛置通孔電極130a不與導電特徵部件124b接觸。在一些實施例中，用於形成第5A圖中的虛置通孔電極130a的方法及材料可相同或相似於用以形成第4A圖中的虛置通孔電極130a的方法及材料，在此不再贅述。用於形成第5A圖中的半導體封裝體20b的方法及材料可相同或相似於用以形成半導體封裝體10a或半導體封裝體20a的方法及材料，在此不再贅述。
請參照第5B圖，其繪示出根據一些實施例之第5A圖的區域2001的平面示意圖。 在第5B圖中，繪示出了導電特徵部件122b（即，島型層）的局部排置，導電特徵部件122b由蓋層126a所覆蓋及圍繞且在其上形成有虛置通孔電極130a。相似於第4B圖，那些導電特徵部件122b及虛置通孔電極130a具有上視圖為圓形的形狀，且虛置通孔電極130a的直徑小於導電特徵部件122b的直徑。舉例來說，虛置通孔電極的直徑在約在5μm至約300μm的範圍內。相似於第4B圖中的排置，那些導電特徵部件122b及虛置通孔電極130a規則地排置成一矩陣。
然而，如任何所屬技術領域中具有通常知識者所能理解的，上述導電特徵部件122b及虛置通孔電極130a的排置、形狀及數量僅為示例性的，並未局限於當前的實施例。在一些其他實施例中，導電特徵部件122b及虛置通孔電極130a的形狀及數量可改變或修改。舉例來說，從上視的角度來看，導電特徵部件122b及虛置通孔電極130a可具有圓形、三角形或矩形的形狀，且導電特徵部件122b及虛置通孔電極130a的數量可大於或小於第5B圖中所示的數量。再者，在一些其他實施例中，那些導電特徵部件122b及虛置通孔電極130a也可不規則地排置。
第6A圖繪示出根據一些實施例之半導體封裝體20c的剖面示意圖。半導體封裝體20c相似於第1E-2圖所示的半導體封裝體10c，除了中介層結構120更包括形成在絕緣基體121內並分別對應於絕緣島型層126c及導電特徵部件124b的虛置通孔電極130a之外。在一些實施例中，虛置通孔電極130a與導電特徵部件122b及124b直接接觸。在一些其他實施例中，若導電特徵部件124b作為走線或佈線層，則虛置通孔電極130a不與導電特徵部件124b接觸。在一些實施例中，用於形成第6A圖中的虛置通孔電極130a的方法及材料可相同或相似於用以形成第4A圖中的虛置通孔電極130a的方法及材料，在此不再贅述。用於形成第6A圖中的半導體封裝體20c的方法及材料可相同或相似於用以形成半導體封裝體10a或半導體封裝體20a的方法及材料，在此不再贅述。
請參照第6B圖，其繪示出根據一些實施例之第6A圖中的區域2002的平面示意圖。在第6B圖中，繪示出了絕緣島型層126c的局部排置，絕緣島型層126c上形成有虛置通孔電極130a。相似於第4B圖，那些絕緣島型層126c及虛置通孔電極130a具有上視圖為圓形的形狀，且虛置通孔電極130a的直徑小於絕緣島型層126c的直徑。舉例來說，虛置通孔電極的直徑約在5μm至約300μm的範圍。 相似第4B圖所示的排置，那些絕緣島型層126c及虛置通孔電極130a規則地排置成一矩陣。
然而，如任何所屬技術領域中具有通常知識者所能理解的，上述絕緣島型層126c及虛置通孔電極130a的排置、形狀及數量僅為示例性的，並未局限於當前的實施例。在一些其他實施例中，絕緣島型層126c及虛置通孔電極130a的形狀及數量可改變或修改。舉例來說，從上視的角度來看，絕緣島型層126c及虛置通孔電極130a可具有圓形、三角形或矩形的形狀，且絕緣島型層126c及虛置通孔電極130a的數量可大於或小於第6B圖中所示的數量。再者，在一些其他實施例中，那些絕緣島型層126c及虛置通孔電極130a也可不規則地排置。
可對本文所述的實施例做出許多變化及/或修改。第7A至7D圖係示出根據一些實施例之形成半導體封裝體30a的各個階段的剖面示意圖。根據一些實施例，提供或形成如第1C圖所示的結構，如第7A圖所示。不同於第1C圖，第7A圖繪示出了形成於內連接結構110a上方並分別由中介層結構120a所覆蓋的兩個相鄰的半導體晶片114，以及形成於中介層結構120a上方的一黏著層135。在一些實施例中，黏著層135為離形薄膜，例如光熱轉換（LTHC）膜。在一些其他實施例中，黏著層135為複合膜，例如矽型或丙烯酸型樹脂。然而，可使用任何其他合適的材料，例如膠帶或黏膠。再者，不同於第1C圖1所示的結構，沒有底膠層115填入內連接結構110a與每個半導體晶片114之間的間隙。然而，在一些其他實施例中，若有需要時，可具有底膠層115（如第1C圖所示）填入內連接結構110a與每個半導體晶片114之間的間隙。
在一些實施例中，中介層結構120a具有相似於第1C圖所示的中介層結構120。用於形成中介層結構120a的方法及材料可相同或相似用於形成第1C圖所示的中介層結構120的方法和材料，在此不再贅述。在一些實施例中，中介層結構120a包括一絕緣基體121，絕緣基體121具有導電特徵部件122a、122b、124a及124b以及鈍化層126及128形成於絕緣基體121的相對表面121a及121b上，且多個通孔電極130形成於絕緣基體121內，如第7A圖所示。在一些其他實施例中，一或多個導電特徵部件（例如走線或佈線層）建構於絕緣基體121內。在一些實施例中，中介層結構120a具有約在50μm至900μm範圍的高度H2。舉例來說，中介層結構120a的高度H2可約在50μm到大約300μm的範圍內。
在一些實施例中，導電特徵部件122a及124a作為接墊，其沿著絕緣基體121的一或多個外圍邊緣121c排置，且分別與通孔電極130的相對端接觸或電性耦接至通孔電極130的相對端。 在一些實施例中，導電特徵部件122b及124b作為具有所需電路圖案的走線層。在一些其他實施例中，導電特徵部件122b不作為走線層，而是作為具有島形狀的虛置接墊，因此也稱作島型層。在一些實施例中，導電特徵部件122a及124a圍繞導電特徵部件122b及124b。
根據一些實施例，鈍化層126及128分別形成於絕緣基體121的相對表面121a及121b上，如第7A圖所示。在一些實施例中，鈍化層126具有多個開口，其局部露出每個導電特徵部件122a，且完全覆蓋所有導電特徵部件122a。
或者，鈍化層126及導電特徵部件122b具有相同於第1E或1E-1圖所示的中介層結構120的鈍化層126及導電特徵部件122b的結構，使得一蓋層126a覆蓋並圍繞每個導電特徵部件122b。 在一些其他實施例中，中介層結構120a中的導電特徵部件122b可由第1E-2圖所示的絕緣島型層126c所代替，使得這些絕緣島型層126c與鈍化層126分離且被鈍化層126包圍。
在一些實施例中，黏著層135覆蓋鈍化層128，且鈍化層128具有多個開口局部露出每個導電特徵部件124a並完全覆蓋所有導電特徵部件122b。再者，鈍化層128具有一凹槽128a沿著絕緣基體121的外圍邊緣121c延伸以圍繞導電特徵部件124a。在一些實施例中，凹槽128a具有由鈍化層128形成的底部。換句話說，凹槽128a的下表面在鈍化層128的上表面與下表面之間，如第7A圖所示。 在一些其他實施例中，凹槽128a延伸穿過鈍化層128以露出絕緣基體121的第二表面121b。在一些實施例中，凹槽128a使用雷射鑽孔製程或其他合適的圖案化製程（例如微影及蝕刻製程）形成。
由於黏著層135覆蓋鈍化層128，所以黏著層135填入局部露出每個導電特徵部件124a的那些開口與凹槽128a，如第7A圖所示。 黏著層135用於固定分開的中介層結構120a並保護露出的導電特徵部件124a（即，用於電性連接外部裝置（未繪示，例如記憶體裝置（例如，DRAM））的接墊）。
在一些實施例中，中介層結構120a更包括形成於絕緣基體121內的虛置通孔電極130a（如第4A、5A或6A圖所示），以增強中介層結構120a的剛性。
之後，根據一些實施例，如第7B圖所示，封膠層140填入內連接結構110a與中介層結構120a之間的空間。封膠層140圍繞並保護連接器132。封膠層140也覆蓋並圍繞半導體晶片114，以填入鈍化層126與半導體晶片114之間的間隙以及內連接結構110a與每個半導體晶片114之間的間隙。如上所述，在一些實施例中，鈍化層126及導電特徵部件122b具有與第1E或1E-1圖所示的中介層結構120中的鈍化層126及導電特徵部件122b相同的結構配置，一部分的封膠層140夾設於由蓋層126a所覆蓋及包圍的導電特徵部件122b（即，島型層）之間。
在一些實施例中，液體封膠材料（未繪示）施加於半導體晶片114上，且流入內連接結構110a與中介層結構120a之間的空間。然後，使用熱製程來固化液體封膠材料，以形成封膠層140。
需注意的是，儘管黏著層135（即，保護層）覆蓋鈍化層128，然而在封裝過程中，液體封膠材料可於鈍化層128的上表面與黏著層135之間流動。如此一來，液體封膠材料可能會在鈍化層128的上表面上緩慢移動，而污染自鈍化層128露出的接墊（即，導電特徵部件124a）。中介層結構120a的鈍化層128內的凹槽128a可作為容納緩慢移動液體封膠材料的壕溝，而有效地防止接墊（即，導電特徵部件124a）被緩慢移動液體封膠材料所污染。在一些實施例中，凹槽128a也提供更多的接觸面積以增強黏著層135的充填。因此，可以減輕液體封膠材料的緩慢移動。
之後，根據一些實施例，自第7B圖所示的結構中去除黏著層135、承載基底100及黏著層102，且形成外部連接器150如第7C圖所示。在一些實施例中，在去除承載基底100及黏著層102以露出內連接結構110a的下表面（即，內連接結構110a的與半導體晶片114相對的表面）之後，形成外部連接器150於內連接結構110a的下表面。在一些其他實施例中，在形成焊料凸塊之前，形成選擇性的UBM層於內連接結構110a的露出下表面上方。
之後，進行單體化製程，以切割如第7C圖所示的形成結構。根據一些實施例，所示。 如此一來，形成了多個分離的半導體封裝體30a。 在第7D圖中，繪示出了半導體封裝體30a之其中一者。
請參照第8A及8B圖，其中第8A圖為根據一些實施例之第7D圖中的區域3000的放大剖面示意圖。第8B圖為根據一些實施例之具有第8A圖所示的凹槽128a的中介層結構120a的平面示意圖。根據一些實施例，如第8A及/或8B圖所示，環形凹槽128a圍繞導電特徵部件124a，且與絕緣基體121的外圍邊緣121c橫向間隔開一距離。如第8A及/或8B圖所示，凹槽128a具有一寬度W1及一深度D1。再者，形成於鈍化層128內以露出導電特徵部件124a（例如，接墊）的開口具有一側壁與外圍邊緣121c的其中之一者（最靠近開口的側壁的外圍邊緣121c）橫向間隔開一距離S1，且鈍化層128具有一厚度T1。在一些實施例中，凹槽128a的寬度W1約在5μm至500μm的範圍，且小於距離S1。在一些實施例中，鈍化層128的厚度T1約在5μm至50μm的範圍，且大於或等於凹槽128a的深度D1。
儘管第8B圖中所示的鈍化層128具有上視圖為連續環形構造的凹槽128a，然而本文所述的實施例並不限於此。可對本文所述的實施例做出許多變化及/或修改。
第8C圖係繪示出根據一些實施例之具有凹槽128b的中介層結構120a的平面示意圖。相似於第8B圖中所示的凹槽128a，每個凹槽128b具有寬度W1及深度D1。再者，在一些實施例中，凹槽128b的寬度W1約在5μm至大約500μm的範圍，且小於距離S1。不同於第8B圖所示的環型凹槽128a，那些凹槽128b具有上視圖為矩形的構造。再者，一些凹槽128b（例如，第一凹槽）排置於絕緣基體121的外圍邊緣121c處，並沿外圍邊緣121c延伸，而一些凹槽128b（例如，第二凹槽）排置於絕緣基體121的外圍角落121d處而鄰近於一些第一凹槽，以形成圍繞導電特徵部件124a的不連續環。
儘管第8B圖中所示的中介層結構120a包括具有凹槽128a的鈍化層128，且凹槽128a與絕緣基體121的外圍邊緣121c橫向間隔開一距離，然而本文所述的實施例不限於此。可對本文所述的實施例做出許多變化及/或修改。
請參照第9A及9B圖，其中第9A圖係繪示出根據一些實施例之用於第7C圖所示結構的凹槽128c的放大剖面示意圖，第9B圖係繪示出根據一些實施例之具有第9A所示的凹槽128c的中介層結構120a的平面示意圖。如第9A及/或9B圖所示，根據一些實施例，環形凹槽128c圍繞導電特徵部件124a，且具有一側壁表面127a及自側壁表面127a延伸至絕緣基體121的外圍邊緣121c的一下表面127b。如第9A及/或9B圖所示，凹槽128c具有寬度W2及深度D1。再者，形成於鈍化層128中以露出導電特徵部件124a（例如，接墊）的開口具有一側壁與外圍邊緣121c的其中之一者（最靠近側壁的外圍邊緣121c）橫向間隔開一距離S1，且鈍化層128的厚度為T1。在一些實施例中，凹槽128a的寬度W2約在5μm至大約500μm的範圍，且小於距離S1。在一些實施例中，鈍化層128的厚度T1約在5μm至大約50μm的範圍，且大於或等於凹槽128a的深度D1。
儘管第9B圖所示的鈍化層128具有上視圖為連續環形構造的凹槽128c，然而本公開的實施例不限於此。 可以對本公開的實施例做出許多變化及/或修改。
第9C圖係繪示出根據一些實施例之具有凹槽128d的中介層結構120a的平面示意圖。相似於第9B圖所示的凹槽128c，每個凹槽128d具有寬度W2及深度D1。再者，在一些實施例中，凹槽128d的寬度W2約在5μm至大約500μm的範圍，且小於距離S1。 不同第9B圖所示的環狀凹槽128c，那些凹槽128d具有上視圖為矩形的構造。再者，一些凹槽128d（例如，第一凹槽）排置於絕緣基體121的外圍邊緣121c處並沿外圍邊緣121c延伸，且一些凹槽128d（例如，第二凹槽）排置於絕緣基體121的外圍角落121d處，且鄰近一些第一凹槽，以形成圍繞導電特徵部件124a的不連續環。
儘管第8B圖中所示的中介層結構120a包括具有均勻寬度（例如，寬度W1）的凹槽128a的鈍化層128，然而本文所述的實施例不限於此。可對本文所述的實施例做出許多變化及/或修改。
請參照第10A及10B圖，其中圖10A圖係繪示出根據一些實施例之用於第7D圖所示結構的一環形凹槽放大剖面示意圖。第10B圖係繪示出根據一些實施例之具有第10A圖所示的環形凹槽（其具有兩個寬度W1和W3）的中介層結構120a的平面示意圖。相似於第8B圖所示的環狀凹槽128a，環形凹槽圍繞導電特徵部件124a，且與絕緣基體121的外圍邊緣121c橫向間隔開一距離。根據一些實施例，如第10A及10B圖所示，環形凹槽具有對應於絕緣基體121的各個外圍邊緣121c的第一部128a’，以及與第一部128a’鄰接且對應於絕緣基體121的各個外圍角落121d的第二部128a”。每個第一部128a’具有寬度W1，而每個第二部128a”具有不同於寬度W1的寬度W3。在一些實施例中，寬度W1小於寬度W3。第一部128a’與第二部128a”具有相同的深度（例如深度D1）。再者，形成於鈍化層128內以露出導電特徵部件124a（例如，接墊）的開口具有一側壁與外圍邊緣121c的其中之一者（最靠近開口側壁的一外圍邊緣121c）橫向間隔開一距離S1，且鈍化層128具有一厚度T1。在一些實施例中，寬度W1及寬度W3小於距離S1。在一些實施例中，鈍化層128的厚度T1大於或等於凹槽的第一部128c'和第二部128c”的深度D1。
儘管第10B圖中所示的鈍化層128可具有上視圖為連續環形構造的凹槽，本文所述的實施例不限於此。可對本文所述的實施例做出許多變化及/或修改。
第10C圖係繪示出根據一些實施例之具有不同寬度的凹槽128及128b’的中介層結構120a平面示意圖。相似於第10B圖所示的包括第一部128a’及第二部128a”的凹槽，每個凹槽128b具有寬度W1，且每個凹槽128b’具有不同於寬度W1的寬度W3。在一些實施例中，寬度W1小於寬度W3。凹槽128b和凹槽128b’具有相同的深度（例如，深度D1）。不同於第10B圖所示的環形凹槽，凹槽128b具有上視圖為矩形的構造，且凹槽128b’具有上視圖為方形的構造。再者，凹槽128b排置於絕緣基體121的外圍邊緣121c處並沿絕緣基體121的外圍邊緣121c延伸，而凹槽128b’排置於絕緣基體121的外圍角落121d處並鄰接一些凹口128b，因而形成圍繞導電特徵部件124a的不連續環。
儘管第10B圖中所示的中介層結構120a包括具有包括第一部128a’及第二部128a”（ 與絕緣基體121的外圍邊緣121c橫向間隔開一距離）的鈍化層128，本文所述的實施例不限於此。可對本文所述的實施例進行許多變化及/或修改。
請參照第11A及11B圖，第11A圖係繪示出根據一些實施例之用於第7D圖所示結構的環形凹槽的放大剖面示意圖。第11B圖係繪示出根據一些實施例之具有第11A圖所示的環形凹槽（其具有兩個寬度W2和W4）的中介層結構120a的平面示意圖。根據一些實施例，相似於第9B圖所示的環狀凹槽，環形凹槽圍繞導電特徵部件124a，且具有一側壁表面127a及自側壁表面127a延伸至絕緣基體121的外圍邊緣121c的一下表面127b，如第11A及11B圖所示。根據一些實施例，環形凹槽具有對應於絕緣基體121的各個外圍邊緣121c的第一部128c’，以及鄰接第一部128c’且對應於絕緣基體121的各個外圍角落121d的第二部128c” ，如第11A及/或11B圖所示。每個第一部128c’具有一寬度W2，且每個第二部128c”具有不同於寬度W2的一寬度W4。在一些實施例中，寬度W2小於寬度W4。第一部128c’及第二部128c”具有相同的深度（例如，深度D1）。再者，形成於鈍化層128內以露出導電特徵部件124a（例如，接墊）的開口具有一側壁與外圍邊緣121c的其中之一者（最靠近開口側壁的外圍邊緣121c）橫向間隔開一距離S1。鈍化層128具有一厚度T1。在一些實施例中，寬度W2及寬度W4小於距離S1。在一些實施例中，鈍化層128的厚度T1大於或等於凹槽的第一部128c’及第二部128c”的深度D1。
儘管第11B圖中所示的鈍化層128具有上視圖為連續環形構造的凹槽，然而本文所述的實施例不限於此。可對本文所述的實施例做出許多變化及/或修改。
第11C圖係繪示出根據一些實施例之具有不同寬度的凹槽128d和128d’的中介層結構120a平面示意圖。相似於第11B圖所示的包括第一部128c’及第二部128c”的凹槽，每個凹槽128d具有一寬度W2，且每個凹槽128d’具有不同於寬度W2的一寬度W4。在一些實施例中，寬度W2小於寬度W4。凹槽128d及凹槽128d’具有相同的深度（例如，深度D1）。不同於第11B圖所示的環形凹槽，凹槽128d具有上視圖為矩形的構造，且凹槽128d’具有上視圖為方形的構造。再者，凹槽128d排置於絕緣基體121的外圍邊緣121c處並沿絕緣基體121的外圍邊緣121c延伸，而凹槽128d’排置於絕緣基體121的外圍角落121d處並鄰接一些凹槽128d，因而形成圍繞導電特徵部件124a的不連續環。
以上提供了半導體封裝體的實施例及其製造方法。半導體封裝體包括形成於封膠層上方的中介層結構，中介層結構覆蓋內連接結構上的半導體晶片。中介層結構包括絕緣基體及排置於絕緣基體的表面上並對應於半導體晶片的多個島型層。島型層促進了封膠材料於半導體晶片與中介層結構之間的流動性。如此一來，可用後續形成的封膠層填入半導體晶片與中介層結構之間的間隙，以防止在間隙中形成空孔，進而提高半導體封裝體的可靠度。
在一些實施例中，提供了一種半導體封裝體。半導體封裝體包括：一內連接結構、形成於內連接結構上方的一半導體晶片、形成於內連接結構上方以覆蓋並圍繞半導體晶片的一封膠層以及形成於封膠層上方的一中介層結構。中介層結構包括一絕緣基體，具有面向封膠層的一第一表面及相對於第一表面的一第二表面。中介層結構也包括排置於絕緣基體的第一表面上且對應於半導體晶片的多個島型層。一部分的封膠層夾設於至少兩個島型層之間。
在一些實施例中，島型層包括金屬，且其中中介層結構更包括：分別圍繞上述島型層的多個蓋層、 覆蓋絕緣基體的第一表面的一第一鈍化層、 覆蓋絕緣基體的第二表面的一第二鈍化層，其中蓋層與第一鈍化層由同一層製成。再者，第一鈍化層的多個部分與上述蓋層直接接觸，且其中第一鈍化層的上述多個部分的上表面低於上述蓋層的上表面。在一些實施例中，中介層結構更包括：覆蓋絕緣基體的第一表面一第一鈍化層以及覆蓋絕緣基體的第二表面的一第二鈍化層，其中上述島型層與第一鈍化層由同一層製成。在一些實施例中，半導體封裝體更包括形成於封膠層內，並電性耦接至內連接結構的多個連接器。再者，中介層結構更包括形成於絕緣基體內並分別電性耦接至上述連接器的多個通孔電極。在一些實施例中，中介層結構更包括形成於絕緣基體內並分別對應於上述島型層的多個虛置通孔電極。
在一些實施例中，提供了一種半導體封裝體。半導體封裝體包括：一內連接結構、形成於內連接結構上方的一半導體晶片、形成於內連接結構上方以覆蓋並圍繞半導體晶片的一封膠層以及形成於封膠層上方的一中介層結構。中介層結構包括一絕緣基體，具有面向封膠層的一第一表面及相對於第一表面的一第二表面。中介層結構也包括形成於絕緣基體的第二表面上方並沿絕緣基體的多個外圍邊緣的至少一者排置的多個接墊。中介層結構也包括一鈍化層，覆蓋絕緣基體的第二表面且具有一凹槽沿絕緣基體的外圍邊緣延伸以圍繞接墊的。
在一些實施例中，凹槽具有一側壁表面及自側壁表面延伸至絕緣基體的外圍邊緣的一下表面。在一些實施例中，凹槽與絕緣基體的外圍邊緣橫向間隔開一距離。在一些實施例中，凹槽具有對應於絕緣基體的各個外圍邊緣的多個第一部，以及鄰接第一部並對應於絕緣基體的各個外圍角落的多個第二部，且其中每個第一部的寬度小於每個第二部的寬度。在一些實施例中，半導體封裝體更包括形成於封膠層內並電性耦接至內連接結構的多個連接器。再者，中介層結構更包括形成於絕緣基體內的多個通孔電極，且通孔電極分別電連接於上述連接器與上述接墊之間。在一些實施例中，凹槽延伸穿過鈍化層，以露出絕緣基體的第二表面。
在一些實施例中，提供了一種半導體封裝體。半導體封裝體包括：一內連接結構、形成於內連接結構上方的一半導體晶片、形成於內連接結構上方以覆蓋並圍繞半導體晶片的一封膠層以及形成於封膠層上方的一中介層結構。中介層結構包括一絕緣基體，具有面向封膠層的一第一表面及相對於第一表面的一第二表面。中介層結構也包括一鈍化層，覆蓋絕緣基體的第二表面並具有第一凹槽及第二凹槽。第一凹槽排置於絕緣基體的一外圍邊緣處，而第二凹槽排置於絕緣基體的一外圍角落處並鄰接第一凹槽。
在一些實施例中，第一凹槽及第二凹槽中的每一個具有一側壁表面及自側壁表面延伸至絕緣基體的外圍邊緣的一下表面。在一些實施例中，第一凹槽及第二凹槽中的每一個與絕緣基體的外圍邊緣橫向間隔開一距離。在一些實施例中，第一凹槽的寬度小於第二凹槽的寬度。在一些實施例中，半導體封裝體更包括形成於封膠層內並電性耦接至內連接結構的多個連接器。再者，中介層結構更包括：形成於絕緣基體的第二表面上方的多個接墊以及形成於絕緣基體內並分別電性耦接於上述連接器與上述接墊之間的多個通孔電極。
以上概略說明了本發明數個實施例的特徵，使所屬技術領域中具有通常知識者對於本揭露的型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到可輕易利用本揭露作為其它製程或結構的變更或設計基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構並未脫離本揭露之精神和保護範圍內，且可在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。
10a、10b、10c、20a、20b、20c、30a:半導體封裝體 100:承載基底 102、135:黏著層 103:介電層 105:導電層 110、110a:內連接結構 112、150:外部連接器 114:半導體晶片 115:底膠層 116a、116b:導電膜層 117:通孔 118、118a、118b:溝槽 120、120a:中介層結構 121:絕緣基體 121a、121b:表面 121c:外圍邊緣 121d:外圍角落 122a、122b、124a、124b:導電特徵部件 123a、123b:上表面 126、128:鈍化層 126a:蓋層 126c:絕緣島型層 127a:側壁表面 127b:下表面 128a、128b、128b’、128c、128d、128d’:凹槽 128a’、 128c’:第一部 128a”、 128c”:第二部 130:通孔電極 130a:虛置通孔電極 132:連接器 140:封膠層 1000、1001、1002、2000、2001、2002、3000:區域 D1:深度 H1、H2:高度 S1:距離 T1:厚度 W1、W2、W3、W4:寬度
第1A至1E圖係繪示出根據一些實施例之形成半導體封裝體的各個階段的剖面示意圖。 第1E-1圖繪示出根據一些實施例之半導體封裝體的剖面示意圖。 第1E-2圖繪示出根據一些實施例之半導體封裝體的剖面示意圖。 第2A至2E圖係繪示出根據一些實施例之形成中介層結構的各個階段的剖面示意圖。。 第3A圖係繪示出根據一些實施例之第1E圖中區域1000的平面示意圖。 第3B圖係繪示出根據一些實施例之第1E-1圖中區域1001的平面示意圖。 第3C圖係繪示出根據一些實施例之第1E-2圖中區域1002的平面示意圖。 第4A圖繪示出根據一些實施例之半導體封裝體的剖面示意圖。 第4B圖係繪示出根據一些實施例之第4A圖中區域2000的平面示意圖。 第5A圖繪示出根據一些實施例之半導體封裝體的剖面示意圖。 第5B圖係繪示出根據一些實施例之第5A圖中區域2001的平面示意圖。 第6A圖繪示出根據一些實施例之半導體封裝體的剖面示意圖。 第6B圖係繪示出根據一些實施例之第6A圖中區域2005的平面示意圖。 第7A至7D圖係繪示出根據一些實施例之形成半導體封裝體的各個階段的剖面示意圖。 第8A圖係繪示出根據一些實施例之第7D圖中區域3000的放大剖面示意圖。 第8B圖係繪示出根據一些實施例之第8A圖中具有凹口的中介層結構的平面示意圖。 第8C圖係繪示出根據一些實施例之具有多個凹口的中介層結構的平面示意圖。 第9A圖係繪示出根據一些實施例之第7D圖的結構中凹口的放大剖面示意圖。 第9B圖係繪示出根據一些實施例之第9A圖中具有凹口的中介層結構的平面示意圖。 第9C圖係繪示出根據一些實施例之具有多個凹口的中介層結構的平面示意圖。 第10A圖係繪示出根據一些實施例之第7D圖的結構中凹口的放大剖面示意圖。 第10B圖係繪示出根據一些實施例之第10A圖中具有凹口的中介層結構的平面示意圖。 第10C圖係繪示出根據一些實施例之具有多個凹口的中介層結構的平面示意圖。 第11A圖係繪示出根據一些實施例之第7D圖的結構中凹口的放大剖面示意圖。 第11B圖係繪示出根據一些實施例之第11A圖中具有凹口的中介層結構的平面示意圖。 第11C圖係繪示出根據一些實施例之具有多個凹口的中介層結構的平面示意圖。
無
10a:半導體封裝體
103:介電層
105:導電層
110:內連接結構
112、150:外部連接器
114:半導體晶片
115:底膠層
120:中介層結構
121:絕緣基體
121a、121b:表面
122a、122b、124a、124b:導電特徵部件
126、128:鈍化層
126a:蓋層
130:通孔電極
132:連接器
140:封膠層
1000:區域

Claims (1)

  1. 一種半導體封裝體，包括： 一內連接結構； 一半導體晶片，形成於該內連接結構上方； 一封膠層，形成於該內連接結構上方以覆蓋並圍繞該半導體晶片；以及 一中介層結構，形成於該封膠層，包括： 一絕緣基體，具有面向該封膠層的一第一表面及相對於該第一表面的一第二表面；以及 複數個島型層，排置於該絕緣基體的該第一表面上，且對應於該半導體晶片，其中一部分的該封膠層夾設於該等島型層中至少兩個島型層之間。
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