TWI576927B - 半導體裝置及其製造方法 - Google Patents

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TWI576927B
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高永範
金錦漢
金東進
金道亨
格蘭 瑞訥
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艾馬克科技公司
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    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
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    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
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    • H01L2924/15321—Connection portion the connection portion being formed on the die mounting surface of the substrate being a ball array, e.g. BGA
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Description

半導體裝置及其製造方法
本發明關於半導體裝置及其製造方法。
目前以堆疊構件(例如使用具有不同各別熱膨脹係數的有機與無機材料之組合)形成電子封裝的系統、方法及/或架構係有所不足的。透過與本揭示之比較，傳統及慣用方式的進一步限制及缺點對於相關領域的熟習者將變得顯而易見，而本揭示參照圖式於本申請的其餘部分闡述之。
本揭示之各種特色提出一種半導體裝置結構以及一種用於製造一半導體裝置的方法。做為一非限制性示例，本揭示的各種特色提出一種用於製造一半導體裝置的方法，其包含以一種防止因失配熱膨脹係數讓翹曲變形出現於一晶圓及/或晶粒的方式編排及執行處理步驟。
10‧‧‧虛擬基板
10a‧‧‧虛擬基板10之第一表面
10b‧‧‧虛擬基板10之第二表面
20‧‧‧虛擬基板
20a‧‧‧虛擬基板20之第一表面
20b‧‧‧虛擬基板20之第二表面
30‧‧‧第一虛擬基板
30a‧‧‧第一虛擬基板30之第一表面
30b‧‧‧第一虛擬基板30之第二表面
40‧‧‧虛擬基板
40a‧‧‧虛擬基板40之第一表面
40b‧‧‧虛擬基板40之第二表面
50‧‧‧虛擬基板
50a‧‧‧虛擬基板50之第一表面
50b‧‧‧虛擬基板50之第二表面
110‧‧‧中介件
110a‧‧‧中介件110之第一表面
110b‧‧‧中介件110之第二表面
111‧‧‧介電層
111a‧‧‧開孔
112‧‧‧重分布層
113‧‧‧接觸結構
114‧‧‧黏著劑
120‧‧‧晶圓支承系統
130‧‧‧半導體晶粒
130a‧‧‧半導體晶粒130之第一表面
130b‧‧‧半導體晶粒130之第二表面
131‧‧‧晶粒接觸
131a‧‧‧焊帽
132‧‧‧底部填充
140‧‧‧囊封劑
210‧‧‧中介件
210a‧‧‧中介件210之第一表面
210b‧‧‧中介件210之第二表面
211‧‧‧介電層
211a‧‧‧開孔
212‧‧‧重分布層
213‧‧‧接觸結構
213a‧‧‧第一囊封劑
214‧‧‧第二囊封劑
220‧‧‧晶圓支承系統
230‧‧‧半導體晶粒
230a‧‧‧半導體晶粒230之第一表面
230b‧‧‧半導體晶粒230之第二表面
231‧‧‧晶粒接觸
231a‧‧‧焊帽
232‧‧‧底部填充
240‧‧‧囊封劑
310‧‧‧第一中介件
310a‧‧‧第一中介件310之第一表面
310b‧‧‧第一中介件310之第二表面
311‧‧‧第一介電層
312‧‧‧第一重分布層
313‧‧‧第一黏著劑
314‧‧‧第二中介件
314a‧‧‧第二重分布層
314b‧‧‧第二介電層
315‧‧‧第二黏著劑
320‧‧‧第一WSS
320a‧‧‧第一WSS 320之第一表面
320b‧‧‧第一WSS 320之第二表面
330‧‧‧第二WSS
340‧‧‧半導體晶粒
340a‧‧‧半導體晶粒340之第一表面
340b‧‧‧半導體晶粒340之第二表面
341‧‧‧晶粒接觸
342‧‧‧底部填充
350‧‧‧囊封劑
360‧‧‧第二虛擬基板
370‧‧‧接觸結構
410‧‧‧第一中介件
410a‧‧‧第一中介件410之第一表面
410b‧‧‧第一中介件410之第二表面
411‧‧‧第一介電層
412‧‧‧第一重分布層
413‧‧‧第一黏著劑
414‧‧‧第二中介件
414a‧‧‧第二重分布層
414b‧‧‧第二介電層
415‧‧‧第二黏著劑
420‧‧‧第一WSS
420a‧‧‧第一WSS 420之第一表面
420b‧‧‧第一WSS 420之第二表面
430‧‧‧第二WSS
430a‧‧‧第二WSS 430之第一表面
430b‧‧‧第二WSS 430之第二表面
440‧‧‧半導體晶粒
440a‧‧‧半導體晶粒440之第一表面
440b‧‧‧半導體晶粒440之第二表面
441‧‧‧晶粒接觸
442‧‧‧底部填充
443‧‧‧銅質柱體
450‧‧‧囊封劑
510‧‧‧第一中介件
510a‧‧‧第一中介件510之第一表面
510b‧‧‧第一中介件510之第二表面
511‧‧‧第一介電層
512‧‧‧第一重分布層
514‧‧‧第二中介件
514a‧‧‧第二重分布層
514b‧‧‧第二介電層
520‧‧‧導電接墊疊層
520a‧‧‧第三導電層
520b‧‧‧第二導電層
520c‧‧‧第一導電層
521‧‧‧絕緣填料
522‧‧‧接觸結構
522a‧‧‧銅質柱體
522b‧‧‧焊球/焊帽
523‧‧‧黏著劑
530‧‧‧晶圓支承系統(WSS)
540‧‧‧半導體晶粒
540a‧‧‧半導體晶粒540之第一表面
540b‧‧‧半導體晶粒540之第二表面
542‧‧‧底部填充
550‧‧‧囊封劑
800‧‧‧方法
810-890‧‧‧步驟
910‧‧‧中介件
910a‧‧‧中介件910之第一表面
910b‧‧‧中介件910之第二表面
915‧‧‧重分布層
916‧‧‧介電層
917‧‧‧導電層
920‧‧‧接觸墊
930‧‧‧接觸結構
940‧‧‧晶圓支承系統(WSS)
945‧‧‧黏著劑
950‧‧‧半導體晶粒
950a‧‧‧半導體晶粒950之第一表面
950b‧‧‧半導體晶粒950之第二表面
951‧‧‧晶粒接觸
960‧‧‧囊封劑
1000‧‧‧方法
1010-1090‧‧‧步驟
1110‧‧‧中介件
1110a‧‧‧中介件1110之第一表面
1110b‧‧‧中介件1110之第二表面
1115‧‧‧重分布層(RDL)
1116‧‧‧介電層
1117‧‧‧導電層
1120‧‧‧接觸墊
1130‧‧‧接觸結構
1140‧‧‧晶圓支承系統(WSS)
1145‧‧‧黏著劑
1150‧‧‧半導體晶粒
1150a‧‧‧半導體晶粒1150之第一表面
1150b‧‧‧半導體晶粒1150之第二表面
1151‧‧‧晶粒接觸
1160‧‧‧囊封劑
1170‧‧‧抗撓體
S10-S19‧‧‧步驟
S20-S29‧‧‧步驟
所附圖式係納入以提供對於本揭示之進一步理解，且其被併入此說明書之中而構成其一部分。圖式例示本揭示之示例，並且配合說明，用以解釋本揭示的各種原理。在圖式之中： 圖1係一流程圖，例示一種依據本揭示各種特色的用以製造一半導體裝置的示例性方法。
圖2A至2K顯示剖面視圖，例示圖1中所示之示例性方法的各種特色。
圖3係一流程圖，例示一種依據本揭示各種特色的用以製造一半導體裝置的示例性方法。
圖4A至4L顯示例示圖3中所示之示例性方法的各種特色的剖面視圖。
圖5A至5J顯示剖面視圖，例示一種依據本揭示各種特色的用以製造一半導體裝置的示例性方法的各種特色。
圖6A至6K顯示剖面視圖，例示一種依據本揭示各種特色的用以製造一半導體裝置的示例性方法的各種特色。
圖7A至7I顯示剖面視圖，例示一種依據本揭示各種特色的用以製造一半導體裝置的示例性方法的各種特色。
圖8係一流程圖，例示一種依據本揭示各種特色的用以製造一半導體裝置的示例性方法。
圖9A至9I顯示剖面視圖，例示圖8中所示之示例性方法的各種特色。
圖10係一流程圖，例示一種依據本揭示各種特色的用以製造一半導體裝置的示例性方法。
圖11A至11I顯示剖面視圖，例示圖10中所示之示例性方法的各種特色。
以下說明藉由提供本揭示的各種示例呈現其各種特色。此等示例係非限制性的，因此本揭示各種特色之範疇不應被必然地視為受限於 所提出之示例的具體特性。在以下說明之中，"舉例而言"、"例如"、以及"示例性"等用詞均係非限定性，且概括而言同義於"做為示例但不限於"、"舉例而言但不限於"、等等。
當使用於本文之中，"及/或"一詞意味由"及/或"聯結的列表中的項目中的任意一或多者。舉例而言，"x及/或y"意味三元素集合{(x)、(y)、(x,y)}中的任一元素。換言之，"x及/或y"意味"x與y的其中一者或二者"。做為另一示例，"x、y、及/或z"意味七元素集合{(x)、(y)、(z)、(x,y)、(x,z)、(y,z)、(x,y,z)}中的任一元素。換言之，x、y、及/或z"意味"x、y、與z的其中一或多者"。
本文所使用的術語僅係做為描述特定示例之用途，並未預計限定本揭示。當使用於本文之中時，單數形式亦預計包含複數形式，除非文中另有清楚敘明。其亦應理解，"包含"、"包括"、"含有"、"納入"等語，當使用於本說明書之中時，具體指明所述特徵、併件、步驟、運作、元件、及/或構件之存在，但並不排除一或多個其他特徵、併件、步驟、運作、元件、構件、及/或其群組之存在或加入。
其當能理解，儘管第一、第二等用語可以使用於本文之中以描述各種元件，但此等元件不應受限於該等用語。該等用語僅係用以區分一元件與另一元件。因此，舉例而言，以下提及之一第一元件、一第一構件或者一第一部分均可改稱為一第二元件、一第二構件或者一第二部分而並未脫離本揭示之教示。相仿地，各種空間用與，諸如"上方"、"下方"、"側邊"等等，可被用於以一相對的方式區分一元件與另一元件。然而其應能理解，構件之方位可被以不同方式加以調整，例如，一半導體裝置可被轉 向一側，使得其"頂部"表面朝向水平方向，而其"側邊"表面朝向垂直方向，此並未脫離本揭示之教示。
圖1係一流程圖，例示一種依據本揭示各種特色的用以製造一半導體裝置的示例性方法。
參見圖1，該製造一半導體裝置的示例性方法可以，舉例而言，包含準備一虛擬基板(dummy substrate)(S10)、形成一中介件(interposer)(S11)、連接接觸結構(S12)、移除該虛擬基板(S13)、附接一晶圓支承系統(wafer support system；WSS)(S14)、連接一半導體晶粒(S15)、封裝(S16)、研磨(S17)、移除該WSS(S18)以及連接一電路板(S19)。
以下將參照圖2A至2K更詳細地說明圖1的示例性製造方法。
圖2A至2K顯示剖面視圖，例示圖1中所示之示例性方法的各種特色。其應注意，圖2A至2K僅係提供顯示於圖1中的方法的各種特色之示例。因此，該方法的各種特色之範疇不應受限於圖2A至2K之示範性例圖。
例如，圖2A至2C提供形成一中介件之一示範性例圖。
首先，如圖2A所例示，其準備一虛擬基板10(或暫時性製造基板)，此虛擬基板10具有一大致平坦第一表面10a與位於該第一表面10a對側之一大致平坦第二表面10b，且一介電層111形成於虛擬基板10的第一表面10a之上。虛擬基板10可以包含，舉例而言，矽(silicon)、低品級矽、玻璃(例如，玻璃片、玻璃纖維強化環氧樹脂、等等)、環氧樹脂(epoxy)、碳化矽、藍寶石(sapphire)、石英(quartz)、陶瓷(ceramic)、金屬氧化物、金屬或 其等價物(例如，鋁、等等)的其中一者，但本揭示之特色並未受限於此。舉例而言，其可以利用化學氣相沉積(chemical vapor deposition；CVD)設備沉積介電層111於虛擬基板10的第一表面10a之上，而後藉由一光刻蝕刻製程(photolithographic etching process)及/或一雷射製造加以圖案化，從而形成開孔111a。虛擬基板10之第一表面10a的一部分可以藉由開孔111a暴露至外界。介電層111可以包含，例如，諸如一氧化矽層之一氧化層、一氮化矽層、以及其等效結構，但本揭示之特色並未受限於此。
如圖2B所例示，一導電重分布層(redistribution layer；RDL)112可以形成於開孔111a及介電層111之上。因此，重分布層112可以透過開孔111a直接接觸虛擬基板10。舉例而言，其可以藉由一種使用由金、銀、鎳(nickel)、鈦(titanium)及/或鎢(tungsten)製成之一晶種層(seed layer)的無電式電鍍製程、一種使用銅的電鍍製程、以及一種使用一光阻劑的光刻蝕刻製程等等，形成重分布層112，但本揭示之特色並未受限於此。此外，舉例而言，重分布層112不僅可以包含銅，亦可以包含銅合金、鋁、鋁合金、鐵、鐵合金或其等效物的其中一者，但本揭示之特色並未受限於此。
如圖2C所例示，介電層111之形成與重分布層112之形成可以反複地執行多次，從而形成具有一多層結構之一中介件110。中介件110可以具有第一表面110a與位於該第一表面110a對側之第二表面110b，且重分布層112可以暴露至該第一表面110a及該第二表面110b，例如透過介電層111之中的表面開孔。
雖然中介件110可以藉由一製造(fabrication；FAB)製程形成，但本揭示並未如此限制中介件110的形成流程。
如圖2D所例示，接觸結構113(諸如包含焊錫、銅、及/或其他導電材料的導電凸塊或球塊、柱體、或其他接觸結構)可以進一步形成於透過中介件110之第一表面110a暴露出來的重分布層112之上。接觸結構113之形成可以是用以方便於連接至描述於後之一晶圓支承系統(WSS)120。接觸結構113電性連接至透過中介件110之第一表面110a暴露出來的重分布層112。舉例而言，揮發性助熔劑可被施加至透過介電層111暴露至外部的重分布層112之一特定區域，且接觸結構113可以被設置於該助熔劑之上，接著藉由施用溫度範圍從大約150℃至大約250℃或270℃之熱，從而將接觸結構113連接至重分布層112，同時讓助熔劑能夠揮發。之後，其執行一冷卻製程以使接觸結構113機械性/電性連接至重分布層112。
如圖2E所例示，虛擬基板10可以被從中介件110的第二表面110b移除。例如，其可以藉由研磨虛擬基板10一特定厚度對其進行移除，接著藉由執行乾式蝕刻及/或濕式蝕刻，以完全移除虛擬基板10。其結果是，中介件110之第二表面110b可以被暴露出來。例如，從中介件110之第二表面110b移除虛擬基板10可以使重分布層112透過介電層111暴露至外部。
如圖2F所例示，一晶圓支承系統(WSS)120，其亦可以被稱為一晶圓支承結構，可以接附至中介件110之第一表面110a。舉例而言，其可以利用一黏著劑114(或環氧樹脂)將WSS 120接附至中介件110的第一表面110a以及連接至中介件110第一表面110a之接觸結構113。該WSS 120可以，舉例而言，在虛擬基板10被移除之一狀態下支承及固定中介件110。該WSS 120可以，舉例而言，由一大致絕緣材料或其他材料製成。
如圖2G所例示，半導體晶粒130可以電性連接至中介件110 的第二表面110b。在此製程之前，在中介件110之第一表面110a接附至WSS 120之一狀態下，中介件110之第二表面110b可以被翻轉成面朝上方。半導體晶粒130具有一第一表面130a以及位於該第一表面130a對側之一第二表面130b，且一晶粒接觸131被提供於該第二表面130b之上。半導體晶粒130透過晶粒接觸131電性連接至形成於中介件110之第二表面110b之上的重分布層112。舉例而言，半導體晶粒130可以是以一覆晶(flip chip)組態連接至中介件110。晶粒接觸131可以進一步包含，舉例而言，一焊帽(solder cap)131a，形成於其末端以輔助與中介件110之連接。晶粒接觸131可以概括而言包含，例如，一導電結構，形成於晶粒130上的接合墊(例如，一凸塊晶粒上之一凸塊，等等)之上及/或附接於其上。
如圖2H所例示，一底部填充132可以被注入介於半導體晶粒130與中介件110之間的一空間，隨後進行硬化。例如，底部填充132可以夾介於半導體晶粒130之第二表面130b與中介件110的第二表面110b之間，且可以形成以覆蓋晶粒接觸131及暴露之重分布層112。半導體晶粒130可以，舉例而言，藉由底部填充132更穩固地固定於中介件110之上，使得半導體晶粒130與中介件110彼此不會電性斷離，儘管各別熱膨脹係數存在一差異亦然。在一些情形下，若囊封劑140(將說明於後)之一填料粒徑小於半導體晶粒130與中介件110之間的間隙，則囊封劑140可以形成於半導體晶粒130與中介件110之間的間隙之中。在此一情境之下，可以不使用一獨立的底部填充131，或者囊封劑140可以包含底部填充131。
如圖2I所例示，中介件110與半導體晶粒130可以藉由囊封劑140加以囊封。舉例而言，囊封劑140可以形成以完全覆蓋中介件110 之第二表面110b以及半導體晶粒130。例如，若預計暴露半導體晶粒130，則該覆蓋動作之後可以接著進行背側研磨及/或蝕刻或者其他方式的薄化(若有必要的話)，以讓半導體晶粒130之第一表面130a能夠從囊封劑140暴露出來。中介件110與半導體晶粒130可以藉由囊封劑140防範外部環境的侵害。囊封劑140可以包含，例如，一般的環氧樹脂、糊劑、模封材料、以及其等效物項，但並非受限於此。
如圖2J所例示，中介件110及囊封劑140可以被切割以分割成離散的半導體模組。舉例而言，該切割之執行可以是藉由刀片切割、雷射切割，或者使用各式切割工具中的任何一種，但本揭示之特色並未受限於此。此處，半導體模組係表示具有一或多個半導體晶粒130裝載於其上並藉由囊封劑140加以囊封之一中介件。例如，具有半導體晶粒130裝載於其上的中介件可以被分割成個別的半導體模組單元。在圖2J之中，其例示包含於半導體模組中的兩個半導體晶粒130。然而，其亦可以僅有一個或者超過兩個半導體晶粒130被包含於半導體模組之中，本揭示並未限制每個半導體模組之中所包含的半導體晶粒之數目。
如圖2K所例示，其可以完成包含多個半導體模組之一半導體裝置，該等半導體模組各自均藉由切割中介件110及囊封劑140而形成。WSS 120與黏著劑114可以被移除，例如，藉由機械式及/或電氣式工具。其應注意，雖然圖2J顯示前述之切割動作係穿透WSS 120，但在其他示例之中，該切割可以是穿透中介件110但並未穿透WSS 120，其可在後續重複使用。完成的半導體裝置可以被裝載成透過形成於中介件110之第一表面110a上的接觸結構113電性連接(例如，直接連接)至一印刷電路板(PCB)(或 者晶圓、其他半導體裝置、晶粒、等等)。其應注意，WSS 120與黏著劑114可以在顯示於圖2J中的切割之前被移除，及/或該切割可以保留WSS 120完整無缺。此一動作可以，舉例而言，讓WSS 120能夠被重複使用。
如前所述，依據此示例，其完成包含多個重分布層之半導體裝置。此外，依據此實施例完成的半導體裝置可以有另一半導體裝置、封裝件或構件進一步裝載於其上。
如前所述，依據此實施例，半導體晶粒130經由囊封劑140之佈放及封裝被配置成此半導體裝置之製造方法中的較後段的或者最後的製程，例如在中介件110的形成之後，從而提供一個具有抑制源於半導體晶粒130與重分布層112間的熱膨脹係數差異的晶圓翹曲變形特性的半導體裝置。
圖3係一流程圖，例示一種依據本揭示各種特色的用以製造一半導體裝置的示例性方法。
參見圖3，該製造一半導體裝置的示例性方法可以，舉例而言，包含準備一虛擬基板(S20)、形成一中介件(S21)、連接接觸結構(S22)、第一封裝(S23)、移除該虛擬基板(S24)、附接一晶圓支承系統(WSS)(S25)、連接一半導體晶粒(S26)、第二封裝(S27)、研磨(S28)、移除該WSS(S29)。圖3的示例性方法可以，舉例而言，與前述圖1至圖2的示例性方法及/或本文所述的任何方法共用任意一或數個特色或元件。
以下將參照圖4A至4L更詳細地說明圖3的示例性製造方法。其應注意，圖4A至4L僅係提供方法300的各種特色之示例。因此，方法300的各種特色之範疇不應受限於圖4A至4L之示範性例圖。
圖4A至4L顯示剖面視圖，例示圖3中所示之示例性方法的各種特色。
例如，圖4A至4L提供形成一中介件之一示範性例圖。
首先，如圖4A所例示，其準備一虛擬基板20(或暫時性製造基板)，此虛擬基板20具有一大致平坦第一表面20a與位於該第一表面20a對側之一大致平坦第二表面20b，且一介電層211形成於虛擬基板20的第一表面20a之上。虛擬基板20可以包含，舉例而言，矽、低品級矽、玻璃、碳化矽、藍寶石、石英、陶瓷、金屬氧化物、金屬或其等價物的其中一者，但本揭示之特色並未受限於此。舉例而言，其可以利用化學氣相沉積(CVD)設備沉積介電層211於虛擬基板20的第一表面20a之上，而後藉由一光刻蝕刻製程及/或一雷射製造加以圖案化，從而形成開孔211a。虛擬基板20之第一表面20a的一部分可以藉由開孔211a暴露出來。介電層211可以包含，例如，諸如一氧化矽層之一氧化層、一氮化矽層、或者其等效結構，但本揭示之特色並未受限於此。
如圖4B所例示，一導電重分布層(RDL)212可以形成於開孔211a及介電層211之上。因此，重分布層212可以透過開孔211a直接接觸虛擬基板20。舉例而言，其可以藉由一種使用由金、銀、鎳、鈦及/或鎢製成之一晶種層的無電式電鍍製程、一種使用銅的電鍍製程、以及一種使用一光阻劑的光刻蝕刻製程等等，形成重分布層212，但本揭示之特色並未受限於此。此外，舉例而言，重分布層212不僅可以包含銅，亦可以包含銅合金、鋁、鋁合金、鐵、鐵合金或其等效物的其中一者，但本揭示之特色並未受限於此。
如圖4C所例示，介電層211之形成與重分布層212之形成可以反複地執行多次，從而形成具有一多層結構之一中介件210。中介件210可以具有第一表面210a與位於該第一表面210a對側之第二表面210b，且重分布層212可以暴露至該第一表面210a及該第二表面210b，例如透過介電層211之中的表面開孔。
雖然中介件210可以藉由一製造(FAB)製程形成，但本揭示並未如此限制中介件210的形成流程。
如圖4D所例示，接觸結構213(諸如包含焊錫、銅、及/或其他導電材料的導電凸塊、球塊、柱體、或其他接觸結構)可以進一步形成於透過中介件210之第一表面210a暴露出來的重分布層212之上。接觸結構213之形成可以是用以方便於連接至描述於後之一晶圓支承系統(WSS)220。接觸結構213電性連接至透過中介件210之第一表面210a暴露出來的重分布層212。舉例而言，揮發性助熔劑可被施加至透過介電層111暴露至外部的重分布層112之一特定區域，且接觸結構113可以被設置於該助熔劑之上，接著藉由施用溫度範圍從大約150℃至大約250或270之熱，從而將接觸結構113連接至重分布層112，同時讓助熔劑能夠揮發。之後，其執行一冷卻製程以使接觸結構113機械性/電性連接至重分布層112。
如圖4E所例示，介於接觸結構213之間的中介件210之第一表面210a可以藉由一第一囊封劑213a加以囊封。舉例而言，第一囊封劑213a可以形成以相較於一預定說明於後之第二囊封劑240具有一較小之厚度。舉例而言，第一囊封劑213a可以形成以相較於一接觸結構213之一半徑(例如，一典型或平均半徑)而言具有一較小之厚度。亦做為舉例，第一囊 封劑213a可以形成以具有一個，例如，介於接觸結構213之一半徑與一直徑之間的厚度。第一囊封劑213a可以，舉例而言，防止或降低源於接觸結構213與重分布層212之間的各別熱膨脹係數差異之晶圓翹曲變形。此外，第一囊封劑213a可以保護中介件210免於外部環境侵害。
如圖4F所例示，虛擬基板20可以被從中介件210之第二表面210b移除。例如，其可以藉由研磨虛擬基板20一特定厚度對其進行移除，接著藉由執行乾式蝕刻及/或濕式蝕刻，以完全移除虛擬基板20。移除虛擬基板20之結果使得中介件210之第二表面210b得以暴露。例如，從中介件210之第二表面210b移除虛擬基板20可以使重分布層212透過介電層211暴露出來。
如圖4G所例示，一晶圓支承系統(WSS)220，其亦可以被稱為一晶圓支承結構，可以接附至中介件210之第一表面210a。舉例而言，其可以利用一黏著劑214(或環氧樹脂)將WSS 220接附至中介件210的第一表面210a以及連接至中介件210第一表面210a之接觸結構213。該WSS 220可以，舉例而言，在虛擬基板20被移除之一狀態下支承及固定中介件210。該WSS 220可以，舉例而言，由一大致絕緣材料或其他材料製成。
如圖4H所例示，半導體晶粒230可以是電性連接至中介件210的第二表面210b。在此製程之前，在中介件210之第一表面210a接附至WSS 220之一狀態下，中介件210之第二表面210b可以被翻轉成面朝上方。半導體晶粒230具有一第一表面230a以及位於該第一表面230a對側之一第二表面230b，且一晶粒接觸231可以被提供於該第二表面230b之上。舉例而言，半導體晶粒230可以透過晶粒接觸231電性連接至形成於中介件 210之第二表面210b之上的重分布層212。舉例而言，半導體晶粒230可以是以一覆晶組態連接至中介件210。晶粒接觸231可以進一步包含，舉例而言，一焊帽231a，形成於其末端以輔助與中介件210之連接。晶粒接觸131可以概括而言包含，例如，一導電結構，形成於晶粒130上的接合墊(例如，一凸塊晶粒上之一凸塊，等等)之上及/或附接於其上。
如圖4I所例示，一底部填充232可以被注入介於半導體晶粒230與中介件210之間的一空間，隨後進行硬化。例如，底部填充232可以夾介於半導體晶粒230之第二表面230b與中介件210的第二表面210b之間，且可以形成以覆蓋晶粒接觸231及暴露之重分布層212。半導體晶粒230可以，舉例而言，藉由底部填充232更穩固地固定於中介件210之上，使得半導體晶粒230與中介件210彼此不會電性斷離，儘管各別熱膨脹係數存在一差異亦然。在一些情形下，若囊封劑240(將說明於後)之一填料粒徑小於半導體晶粒230與中介件210之間的間隙，則囊封劑240可以形成於半導體晶粒230與中介件210之間的間隙之中。在此一情境之下，可以不使用一獨立的底部填充231，或者囊封劑240可以包含底部填充231。
如圖4J所例示，中介件210與半導體晶粒230可以藉由囊封劑240加以囊封。舉例而言，囊封劑240可以形成以完全覆蓋中介件210之第二表面210b以及半導體晶粒230。例如，若預計暴露半導體晶粒230，則該覆蓋動作之後可以接著進行背側研磨及/或蝕刻或者其他方式的薄化(若有必要的話)，以讓半導體晶粒230之第一表面230a能夠從囊封劑240暴露出來。中介件210與半導體晶粒230可以藉由囊封劑240防範外部環境的侵害。囊封劑240可以包含，例如，一般的環氧樹脂、糊劑、模封材料、 以及其等效物項，但並非受限於此。
如圖4K所例示，中介件210及囊封劑240可以被切割以分割成離散的半導體模組。舉例而言，該切割之執行可以是藉由刀片切割、雷射切割，或者使用各式切割工具中的任何一種，但本揭示之特色並未受限於此。此處，半導體模組係表示具有一或多個半導體晶粒230裝載於其上並藉由囊封劑240加以囊封之一中介件。例如，具有半導體晶粒230裝載於其上的中介件可以被分割成個別的半導體模組單元。在圖4K之中，其例示包含於半導體模組中的兩個半導體晶粒230。然而，其亦可以僅有一個或者超過兩個半導體晶粒230被包含於半導體模組之中，本揭示並未限制每個半導體模組之中所包含的半導體晶粒之數目。
如圖4L所例示，其可以完成包含多個半導體模組之一半導體裝置，該等半導體模組各自均藉由切割中介件210及囊封劑240而形成。完成的半導體裝置可以被裝載成透過形成於中介件210之第一表面210a上的接觸結構213電性連接(例如，直接連接)至一晶圓(或者PCB、其他半導體裝置、晶粒、等等)。其應注意，WSS 220與黏著劑214可以在顯示於圖4K中的切割之前被移除，及/或該切割可以保留WSS 220完整無缺。此一動作可以，舉例而言，讓WSS 220能夠被重複使用。
如前所述，依據此示例，該封裝可以執行於中介件210之第一表面210a及中介件210之第二表面210b每一者之上，從而提供一個具有抑制源於半導體晶粒210或者接觸結構213與重分布層212間的熱膨脹係數差異的晶圓翹曲變形特性的半導體裝置。
圖5A至5J顯示剖面視圖，例示一種依據本揭示各種特色的 用以製造一半導體裝置的示例性方法的各種特色。圖3的示例性方法可以，舉例而言，與前述圖1至圖4的示例性方法及/或本文所述的任何方法共用任意一或數個特色或元件。
如圖5A所例示，其準備一第一虛擬基板30，此第一虛擬基板30具有一大致平坦第一表面30a與位於該第一表面30a對側之一大致平坦第二表面30b，且一第一中介件310可以形成於該第一虛擬基板30的第一表面30a之上。第一中介件310包含一第一介電層311與一第一重分布層312。第一中介件310，例如具有一多層結構，可以藉由反複地執行第一介電層311之形成與第一重分布層312之形成多次(例如，反複地形成其各別部分)而完成。第一中介件310可以具有一第一表面310a與位於該第一表面310a對側之一第二表面310b，且第一重分布層312可以暴露至該第一表面310a及該第二表面310b(例如，透過第一介電層311之中的開孔)。
如圖5B所例示，一第一WSS 320可以接附至第一中介件310之第一表面310a。例如，第一WSS 320可以利用一第一黏著劑313(或環氧樹脂)接附至第一中介件310之第一表面310a。第一WSS 320可以在第一虛擬基板30被移除之一狀態下支承及固定中介件310。第一WSS 320可以具有一第一表面320a與位於該第一表面320a對側之一第二表面320b，且黏附至第一黏著劑313。
如圖5C所例示，第一虛擬基板30可以被從第一中介件310之第二表面310b移除。在此製程之前，在中介件310之第一表面310a接附至WSS 320之一狀態下，中介件310之第二表面310b可以被翻轉成面朝上方。其可以藉由研磨第一虛擬基板30一特定厚度對其進行移除，接著藉由 執行乾式蝕刻及/或濕式蝕刻，以完全移除第一虛擬基板30。其結果是，第一中介件310之第二表面310b可以被暴露至外部。
如圖5D所例示，一第二中介件314可以形成於第一中介件310之第二表面310b之上。第二中介件314包含一第二介電層314b及一導電第二重分布層314a。第二重分布層314a可以，舉例而言，被形成為相對於一般連接走線(例如，亦被定義為一接墊或一連接墊(land))具有一相對而言較大寬度之一重分布層。
如圖5E所例示，一第二WSS 330可以接附至第二中介件314之一暴露表面(例如，一頂部表面)。例如，第二WSS 330可以利用一第二黏著劑315接附至第二中介件314之該暴露表面。第二WSS 330可以，例如，在第一WSS 320被移除之一狀態下支承及固定第一中介件310及第二中介件314。
如圖5F所例示，第一WSS 320可以被從第一中介件310之第一表面310a移除。在此製程之前，在第二WSS 330接附至第二中介件314之該一表面(例如，該頂部表面)之一狀態下，第一中介件310之第一表面310a可以被翻轉成面朝上方。接著，其可以藉由研磨第一WSS 320一特定厚度對其進行移除，隨後藉由執行乾式蝕刻及/或濕式蝕刻，以完全移除第一WSS 320。其結果是，第一中介件310之第一表面310a被暴露至外部(例如，如同其亦顯示於圖5A處)。其應注意，用於WSS移除之其他技術亦可以使用於本文所述的WSS移除步驟之中。例如，第一黏著劑313可以被光化學式地卸除(例如，在接合第二WSS 330之前)。
如圖5G所例示，半導體晶粒340可以是電性連接至第一中 介件310的第一表面310a。半導體晶粒340具有一第一表面340a以及位於該第一表面340a對側之一第二表面340b，且一晶粒接觸341可以被提供於該第二表面340b之上。舉例而言，半導體晶粒340可以透過晶粒接觸341電性連接至形成於第一中介件310之第一表面310a之上的第一重分布層312。舉例而言，半導體晶粒340可以是以一覆晶組態連接至第一中介件310。晶粒接觸341可以進一步包含，舉例而言，一焊帽(圖中未顯示)，形成於其末端以輔助與第一中介件310之連接。晶粒接觸341可以概括而言包含，例如，一導電結構，形成於晶粒340上的接合墊(例如，一凸塊晶粒上之一凸塊，等等)之上及/或附接於其上。
如圖5H所例示，一底部填充342可以被注入介於半導體晶粒340與第一中介件310之間的一空間，隨後進行硬化。例如，底部填充342可以夾介於半導體晶粒340之第二表面340b與第一中介件310的第一表面310a之間，且可以形成以覆蓋晶粒接觸341及暴露之重分布層312。半導體晶粒340可以，舉例而言，藉由底部填充342更穩固地固定於第一中介件310之上，使得半導體晶粒340與第一中介件310彼此不會電性斷離，即便各別熱膨脹係數存在一差異亦然。在一些情形下，若囊封劑350(將說明於後)之一填料粒徑小於半導體晶粒340與第一中介件310之間的間隙，則囊封劑350可以形成於半導體晶粒340與第一中介件310之間的間隙之中。在此一情境之下，可以不使用一獨立的底部填充342，或者囊封劑350可以包含底部填充342。注意在本文所述的任何底部填充步驟之中，底部填充之執行不必然藉由在晶粒附接之後配注或注入該底部填充。例如，底部填充可以在晶粒附接之前以一薄膜或液體形式預先施用。
如圖5I所例示，第一中介件310與半導體晶粒340可以藉由囊封劑350加以囊封。舉例而言，囊封劑350可以形成以完全覆蓋第一中介件310之第一表面310a以及半導體晶粒340。例如，若預計暴露半導體晶粒340，則該覆蓋動作之後可以接著進行背側研磨及/或蝕刻或者其他方式的薄化(若有必要的話)，以讓半導體晶粒340之第一表面340a能夠從囊封劑350暴露出來。第一中介件310與半導體晶粒340可以藉由囊封劑350防範外部環境的侵害。囊封劑350可以包含，例如，一般的環氧樹脂、糊劑、模封材料、以及其等效物項，但並非受限於此。
如圖5J所例示，接附至第二中介件314之表面的第二WSS 330可以被移除，且暴露的半導體晶粒340之第一表面340a(或者半導體晶粒340上方的囊封劑，若有的話)可以接附至一第二虛擬基板360。接觸結構370(諸如包含焊錫、銅、及/或其他導電材料的導電凸塊、柱體、球塊、或其他接觸結構)可以形成於暴露至第二中介件314之表面的第二重分布層314a之上。舉例而言，接觸結構370可以電性連接至暴露至第二中介件314之第一表面的第二重分布層314a(例如，透過第二介電層314b中的開孔暴露出來)。例如，在研磨(若有執行的話)之後所產生的囊封劑350以及半導體晶粒340之第一表面340a接附至第二虛擬基板360，接附至第二虛擬基板360的複數半導體晶粒340被分割成各自包含至少一半導體晶粒的個別半導體裝置，而後將接觸結構370連接至位於每一個別半導體裝置中的第二中介件314之暴露表面。
如前所述，依據此示例，半導體晶粒340之佈放及封裝被配置成此半導體裝置之製造方法中之一最後的(或一較後段的)製程，例如在中 介件210的形成之後，從而提供一個具有抑制源於半導體晶粒340與第一重分布層312間的熱膨脹係數差異的晶圓翹曲變形特性的半導體裝置。
圖6A至6K顯示剖面視圖，例示一種依據本揭示各種特色的用以製造一半導體裝置的示例性方法的各種特色。圖6的示例性方法可以，舉例而言，與前述圖1至圖5的示例性方法及/或本文所述的任何方法共用任意一或數個特色或元件。
如圖6A所例示，其準備一虛擬基板40，此虛擬基板40具有一大致平坦第一表面40a與位於該第一表面40a對側之一大致平坦第二表面40b，且一第一中介件410可以形成於該虛擬基板40的第一表面40a之上。第一中介件410包含一第一介電層411與一第一重分布層412。第一中介件410，例如具有一多層結構，可以藉由反複地執行第一介電層411之形成與第一重分布層412之形成多次(例如，反複地形成其各別部分)而完成。第一中介件410可以具有第一表面410a與位於該第一表面410a對側之第二表面410b，且第一重分布層412可以暴露至該第一表面410a及該第二表面410b(例如，透過第一介電層411之中的開孔)。
如圖6B所例示，一第一WSS 420可以接附至第一中介件410之第一表面410a。例如，第一WSS 420可以利用一第一黏著劑413接附至第一中介件410之第一表面410a。第一WSS 420可以在虛擬基板40被移除之一狀態下支承及固定第一中介件410。第一WSS 420可以具有一第一表面420a與位於該第一表面420a對側之一第二表面420b，且黏附至第一黏著劑413。
如圖6C所例示，虛擬基板40可以被從第一中介件410之第 二表面410b移除。在此製程之前，在第一中介件410之第一表面410a接附至第一WSS 420之一狀態下，第一中介件410之第二表面410b可以被翻轉成面朝上方。其可以藉由研磨虛擬基板40一特定厚度對其進行移除，接著藉由執行乾式蝕刻及/或濕式蝕刻，以完全移除虛擬基板40。其結果是，第一中介件410之第二表面410b可以被暴露至外部。
如圖6D所例示，一第二中介件414可以形成於第一中介件410之第二表面410b之上。第二中介件414包含一第二介電層414b及一導電第二重分布層414a。第二重分布層414a可以，舉例而言，被形成為相對於一般連接走線(例如，亦被定義為一接墊或一連接墊)具有一相對而言較大寬度之一重分布層。
如圖6E所例示，一第二WSS 430可以接附至第二中介件414之一暴露表面(例如，一頂部表面)。例如，第二WSS 430可以利用一第二黏著劑415接附至第二中介件414之該一暴露表面。第二WSS 430可以，例如，在第一WSS 420被移除之一狀態下支承及固定第一中介件410與第二中介件414。
如圖6F所例示，第一WSS 420可以被從第一中介件410之第一表面410a移除。在此製程之前，在第二WSS 430接附至第二中介件414的該一表面(例如，該頂部表面)之一狀態下，第一中介件410之第一表面410a可以被翻轉成面朝上方。接著，其可以藉由研磨第一WSS 420一特定厚度對其進行移除，隨後藉由執行乾式蝕刻及/或濕式蝕刻，以完全移除第一WSS 420。其結果是，第一中介件410之第一表面410a被暴露至外部(例如，如同其亦顯示於圖6A處)。其應注意，用於WSS移除之其他技術亦可以使 用於本文所述的WSS移除步驟之中。例如，第一黏著劑413可以被光化學式地卸除(例如，在接合第二WSS 430之前)。
如圖6G所例示，半導體晶粒440可以是電性連接至第一中介件410的第一表面410a。每一半導體晶粒440均具有一第一表面440a以及位於該第一表面440a對側之一第二表面440b，且一晶粒接觸441可以被提供於該第二表面440b之上。舉例而言，半導體晶粒440可以透過晶粒接觸441電性連接至形成於第一中介件410之第一表面410a之上的第一重分布層412。舉例而言，半導體晶粒440可以是以一覆晶組態連接至第一中介件410。晶粒接觸441可以進一步包含，舉例而言，一焊帽(圖中未顯示)，形成於其末端以輔助與第一中介件410之連接。晶粒接觸441可以概括而言包含，例如，一導電結構，形成於晶粒440上的接合墊(例如，一凸塊晶粒上之一凸塊，等等)之上及/或附接於其上。
如圖6H所例示，一底部填充442可以被注入介於半導體晶粒440與第一中介件410之間的一空間，隨後進行硬化。例如，底部填充442可以夾介於半導體晶粒340之第二表面440b與第一中介件410的第一表面410a之間，且可以形成以覆蓋晶粒接觸441及暴露之重分布層412。半導體晶粒440可以，舉例而言，藉由底部填充442而更穩固地固定於第一中介件410之上，使得半導體晶粒440與第一中介件410彼此不會電性斷離，即使各別熱膨脹係數存在一差異亦然。在一些情形下，若囊封劑450(將說明於後)之一填料粒徑小於半導體晶粒440與第一中介件410之間的間隙，則囊封劑450可以形成於半導體晶粒440與第一中介件410之間的間隙之中。在此一情境之下，可以不使用一獨立的底部填充442，或者囊封劑450 可以包含底部填充442。注意在本文所述的任何底部填充步驟之中，底部填充之執行不必然藉由在晶粒附接之後配注或注入該底部填充。例如，底部填充可以在晶粒附接之前以一薄膜或液體形式預先施用。
如圖6I所例示，一銅質柱體443形成於第一中介件410的第一表面410a上的半導體晶粒440之間。此銅質柱體443係由一導電材料製成，且電性連接至暴露至第一中介件410之第一表面410a的第一重分布層412。舉例而言，銅質柱體443可以預先形成及佈放、積聚於第一重分布層412之上，等等。舉例而言，該銅質柱體443可以是圓柱形及/或柱狀。銅質柱體443可以包含，例如，一圓形、橢圓、長方形或正方形剖面(例如，一水平或軸向剖面)。亦做為舉例，銅質柱體443可以被組構成一邊壁或殼罩(例如，包圍半導體晶粒440的部分或全部的側邊)。例如，銅質柱體443可以電鍍或形成自連結至第一中介件410的預先形成的導線(例如，銅、金、鋁、或其他導電材料)。
如圖6J所例示，第一中介件410之第一表面410a、半導體晶粒440與銅質柱體443均可以藉由一囊封劑450加以囊封。舉例而言，囊封劑450可以形成以完全覆蓋第一中介件410之第一表面410a、半導體晶粒440以及銅質柱體443。例如，該覆蓋動作之後可以接著進行背側研磨及/或蝕刻或者其他方式的薄化(若有必要的話)，以讓半導體晶粒440之第一表面440b及/或銅質柱體443的至少一表面能夠暴露至外部。半導體晶粒440與第一中介件410可以藉由囊封劑450防止外部環境的侵害。囊封劑450可以包含，例如，一般的環氧樹脂、糊劑、模封材料、以及其等效物項，但並非受限於此。
如圖6K所例示，接觸結構470(諸如包含焊錫、銅、及/或其他導電材料的導電凸塊、柱體、球塊、或其他接觸結構)可以連接至銅質柱體443之一表面。舉例而言，接觸結構470可以電性連接至暴露至銅質柱體443透過囊封劑450暴露出來之一表面(例如，一末端表面)。
雖然圖中未顯示，但第二WSS 430可以在此點被移除，及/或如果想要的話，可以保留給其他的處理步驟。
如前所述，依據此示例，半導體晶粒440以及形成於半導體晶粒440之間的銅質柱體443之佈放及封裝被配置成此半導體裝置之製造方法中之一最後的(或一較後段的)製程，例如在中介件410的形成之後，從而提供一個具有抑制源於半導體晶粒440與第一重分布層412之間以及銅質柱體443與第一重分布層412之間的熱膨脹係數差異的晶圓翹曲變形特性的半導體裝置。
圖7A至7I顯示剖面視圖，例示一種依據本揭示各種特色的用以製造一半導體裝置的示例性方法的各種特色。圖7的示例性方法可以，舉例而言，與前述圖1至圖6的示例性方法及/或本文所述的任何方法共用任意一或數個特色或元件。
如圖7A所例示，其準備一虛擬基板50，此虛擬基板50具有一大致平坦第一表面50a與位於該第一表面50a對側之一大致平坦第二表面50b，且一第一中介件510可以形成於該虛擬基板50的該第一表面50a之上。第一中介件510包含一第一介電層511與一第一重分布層512。第一中介件510，例如具有一多層結構，可以藉由反複地執行第一介電層511之形成與第一重分布層512之形成多次(例如，反複地形成其各別部分)而完 成。第一中介件510可以具有一第一表面510a與位於該第一表面510a對側之一第二表面510b，且第一重分布層512可以暴露至該第一表面510a及該第二表面510b(例如，透過第一介電層511之中的開孔)。
如圖7B所例示，一第二中介件514可以形成於第一中介件510之第二表面510b之上。例如，第二中介件514包含一第二介電層514b及一導電第二重分布層514a。舉例而言，第二介電層514b可以是由聚醯亞胺(polyimide)製成，而第二重分布層514a可以是由銅製成，但本揭示之特色並未受限於此。使用於形成第一中介件510與第二中介件514的各別材料(例如，介電材料)的至少一部分可以是不同的。亦做為舉例，在本文的說明之中，第一中介件510與第二中介件514之間的結構特徵特性(例如，疊層厚度、導體寬度、等等)可以有所差異。
如圖7C所例示，一或多個絕緣填料521可以形成於第二中介件514的第一表面之上而彼此間隔。舉例而言，絕緣填料521可以是由一絕緣材料製成。此外，連接至第二重分布層514a的一或多個導電接墊疊層520形成於第二中介件514之一第一表面與絕緣填料521之間。舉例而言，導電接墊疊層520可以具有一或多個導電材料層彼此堆疊於其中之一結構。例如，每一導電接墊疊層520均可以包含形成於第二中介件514的一表面之上(例如，直接位於其上)的一第一導電層520c、形成於該第一導電層520c之上(例如，直接位於其上)的一第二導電層520b、以及形成於該第二導電層520b之上(例如，直接位於其上)的一第三導電層520a。此處，第一導電層520c與第三導電層520a可以形成為具有相同厚度。此外，第二導電層520b可以具有一個比第一導電層520c及第三導電層520a更大的厚度。在本 示例之中，由於第一導電層520c與第三導電層520a具有相同厚度，故可在第一中介件510與第二中介件514之間維持一平衡，而源於熱膨脹之晶圓翹曲變形可被抑制。此外，其可以使用相同材料形成第一導電層520c與第三導電層520a(例如，與第二導電層520b相同之材料)。或者，其可以使用一種不同於第二導電層520b之材料形成第一導電層520c與第三導電層520a。在本示例之中，可以藉由控制形成第一導電層520c、第三導電層520a及第二導電層520b之材料的比例，及/或藉由調整各別的材料類型，而調整導電接墊疊層520之熱膨脹係數。舉例而言，第一導電層520c與第三導電層520a可以完全或大部分由銅製成，而第二導電層520b可以完全或大部分由鎳製成。
在本示例之中，一或多個絕緣填料521可以形成於第二中介件514的一表面之上而彼此間隔，且連接至第二重分布層514a的一或多個導電接墊疊層520可以形成於第二中介件514的該一表面與絕緣填料521之間，但本揭示之特色並未受限於此。或者，導電接墊疊層520可以形成於第二中介件514的該一表面之上，接著可以形成絕緣填料521。在此情況下，絕緣填料521可用以支承導電接墊疊層520，使其彼此平衡，從而抑制晶圓翹曲變形發生於導電接墊疊層520。其應注意，雖然圖7之中顯示的特別示例使用導電疊層與絕緣填料521之一組合以形成一抗撓體(stiffener)結構，但其亦可以使用其他材料。舉例而言，導電疊層520中的一或多層或所有疊層可以被置換成絕緣(或介電)疊層。導電路徑及/或通路接著可以在需要時於絕緣疊層之上形成或透過絕緣疊層形成。反之，一或多個絕緣填料521可以被置換成導電材料，取決於實施方式。
如圖7D所例示，接觸結構522(諸如包含焊錫、銅、及/或其他導電材料的導電凸塊、柱體、球塊、或其他接觸結構)形成於導電接墊疊層之上，間隔地在形成於絕緣填料521之間的導電接墊疊層520之間形成。舉例而言，接觸結構522可以包含連接至導電接墊疊層520的銅質柱體522a(例如，圓柱、柱體、柱墊、擴充接墊、等等)以及形成於銅質柱體522a之中或之上的焊球522b(或焊帽)。例如，銅質柱體522a可以電鍍或形成自連結至(一或多層)導電接墊疊層的預先形成的導線(例如，銅、金、鋁、或其他導電材料)。
如圖7E所例示，一晶圓支承系統(WSS)530可以，舉例而言，接附至每一導電接墊疊層520之一表面以及每一接觸結構522。例如，WSS 530可以使用一黏著劑523接附至導電接墊層520之該一表面以及接觸結構522。例如，黏著劑523可以是至少與接觸結構522一樣厚，或者比接觸結構522還厚。WSS 530可以在虛擬基板被移除之一狀態下支承及固定導電接墊疊層520。
如圖7F所例示，虛擬基板50可以被從第一中介件510之第二表面510b移除。例如，其可以藉由研磨虛擬基板50一特定厚度進行移除，接著藉由執行乾式蝕刻及/或濕式蝕刻，以完全移除虛擬基板50。其結果是，第一中介件510之第二表面510b可以被暴露至外部。
如圖7G所例示，一半導體晶粒540可以是電性連接至第一介面板510的第二表面510b。半導體晶粒540可以具有一第一表面540a以及位於該第一表面540a對側之一第二表面540b，且晶粒接觸541可以被提供於該第二表面540b之上。舉例而言，半導體晶粒540可以透過晶粒接觸 541電性連接至位於第一中介件510之第二表面510b處之一第一重分布層512。
如圖7H所例示，第一中介件510之第二表面510b與半導體晶粒540可以利用一囊封劑550加以囊封。在此製程之前，覆蓋半導體晶粒540與第一重分布層512之間的晶粒接觸541之一底部填充542可以在半導體晶粒540之晶粒接觸541電性連接至第一中介件510之第二表面510b之後形成。而後，囊封劑550可以形成以完全覆蓋第一中介件510之第一表面510a。例如，若預計暴露半導體晶粒540，則該覆蓋動作之後可以接著進行背側研磨及/或蝕刻或者其他方式的薄化(若有必要的話)，以讓半導體晶粒540之第一表面540a能夠從囊封劑550暴露出來。半導體晶粒540與第一中介件510可以藉由囊封劑550防制外部環境的侵害。囊封劑350可以包含，例如，一般的環氧樹脂、糊劑、模封材料、以及其等效物項，但並非受限於此。
如圖7I所例示，接附至每一導電接墊疊層520之表面以及接觸結構522的WSS 530可以被移除。
如本文所述，依據此示例，半導體晶粒之佈放及封裝可以被配置成此半導體裝置之製造方法中之一最後的(或一較後段的)製程，例如在中介件的形成之後，從而提供一個具有抑制源於半導體晶粒與第一重分布層間的熱膨脹係數差異的晶圓翹曲變形特性的半導體裝置。
如提供於圖7的示例所示，前述之抗撓體結構可以被提供於封裝件的中介件側或其鄰近處。然而此揭示之各種特色之範疇並未受限於此種配置。舉例而言，抗撓體結構可以選替性地，或者額外性地，被提供 於封裝件的模封側。以下參照圖8至圖11提出此結構與用於形成此結構之方法的非限定性示例。
圖8係一流程圖，例示一種依據本揭示各種特色的用以製造一半導體裝置的示例性方法800。
參見圖8，製造一半導體裝置的示例性方法800可以，舉例而言，包含中介件準備(810)、形成一RDL及接觸墊(820)、形成一接觸結構(830)、WSS裝載(840)、移除材料(850)、晶粒接附(860)、封裝及研磨(870)、抗撓體形成(880)、以及WSS剝離(890)。示例性方法800可以，舉例而言，與本文所述的其他方法共用任一或所有特性。以下將參照圖9A至9I更詳盡地說明圖8的示例性製造方法。
圖9A至9I顯示剖面視圖，例示圖8中所示之示例性方法800的各種特色。其應注意，圖9A至9I僅係提供顯示於圖8中的方法800的各種特色之示例。因此，方法800的各種特色之範疇不應受限於圖9A至9I之示範性例圖。
首先，如圖9A所例示，其準備一中介件910。舉例而言，中介件910可以形成於一晶圓基板(例如，一矽晶圓基板)、來自單片化晶圓之一基板、等等之上。舉例而言，該中介件可以藉由一製造(FAB)製程形成，諸如一半導體後段製程(back-end-of-the-line；BEOL)製程，但本揭示並未限定於使用一製造製程。本文提供中介件形成之各種示例。中介件910可以具有一第一表面910a與位於該第一表面910a對側之一第二表面910b。
如圖9A所示，中介件910係形成於一完整厚度晶圓之上。在此一示例性情境之中，在此點處之晶圓不一定要是完整厚度。例如，該 晶圓可以在一先前製程步驟已被至少局部地薄化。
如圖9B所例示，一重分布層(RDL)915，其在此處亦可以被稱為一第二中介件，與接觸墊920被形成(例如，形成於中介件910的第一表面910a之上)。舉例而言，如圖9A所例示的中介件910可以是接收自一上游製程，而RDL 915與接觸墊920可以形成於其上。RDL 915與接觸墊920可以是藉由一般關聯此種結構的多種方式的其中任一種形成。例如，其可以藉由形成一介電層916並形成一導電層917於該介電層之上及/或延伸通過該介電層而形成RDL 915。若需要一多層式RDL，則此介電層916與導電層917之形成接著可以被重複多次。舉例而言，RDL 915可以形成於一個與中介件910之形成無關的製程步驟。在一示例性情境之中，中介件910可以是形成於一FAB(例如，一BEOL)製程之中，而RDL 915可以是形成於一後FAB製程之中(例如，在同一個一般性地域之場地處，或者在藉由一運輸流程銜接之不同地域之場地處)。舉例而言，相較於中介件910，其可以使用不同的介電材料、不同的導電材料、較寬的材料、較厚的材料來形成RDL 915。例如，中介件910的介電材料可以包含一無機介電質、諸如氧化矽、氮化矽、等等。該介電材料亦可以包含，例如，一有機材料。而RDL 915的介電材料可以包含一有機介電質，諸如PBO、聚醯亞胺、等等。該介電材料亦可以包含，例如，一無機材料。舉例而言，接觸墊920(例如，一凸塊接墊)可以形成為RDL 915之一導電部分，透過介電材料暴露出來。舉例而言，接觸墊920可以被塗覆(例如，被電鍍)以一底部接觸金屬(例如，一凸點下金屬(under-bump metal；UBM))以在一稍後的製程步驟之中增強一接觸結構對於接觸墊920之附著。
如圖9C所例示，一接觸結構930(諸如包含焊錫、銅、及/或其他導電材料的導電凸塊或球塊、電鍍或預形成之線柱、或其他接觸結構)可以進一步形成於接觸墊920之上。例如，接觸結構930之形成可以是用以方便於連接至本文所述之一晶圓支承系統(WSS)940。接觸結構930電性連接至接觸墊920。舉例而言，在使用一導電球的一實施方式之中，可以施加揮發性助熔劑至接觸墊920，且包含一導電球之接觸結構930可以被設置於助熔劑之上，接著藉由施用溫度範圍從大約150℃至大約250℃或270℃之熱，從而將接觸結構930連接至接觸墊920，同時讓助熔劑能夠揮發。之後，其可以執行一冷卻製程以使得介於接觸結構930與接觸墊920之間的機械性/電性連接凝固。
如圖9D所例示，一晶圓支承系統(WSS)940可以裝載至接觸結構930及RDL 915。例如，其可以使用一黏著劑945(或環氧樹脂)將WSS 940裝載至接觸結構930及RDL 915。WSS 940可以包含多種材料中的任一種。例如，如同本文所述之所有晶圓支承系統，WSS 940可以包含玻璃、金屬、陶瓷、一般的介電材料、等等。黏著劑945可以，舉例而言，概括而言厚到足以環繞整個接觸結構930。或者，WSS 940可以包含一服貼式材料，至少一部分的接觸結構930或整個接觸結構930可以延伸入其中。WSS 940可以，舉例而言，在材料(例如，過剩的矽或其他材料)從中介件910移除之一狀態下支承及固定中介件910。
如圖9E所例示，材料被從中介件910移除。舉例而言，在中介件910之走線形成於一矽晶圓上之一示例性實施方式之中，例如在一FAB製程之中，可以移除過剩的晶圓材料(例如，藉由研磨及/或蝕刻、熔蝕 (ablating)、等等)。當中介件910被薄化之時，WSS 940，舉例而言，可以提供中介件910、RDL 915、及/或接觸結構930之主要結構支撐。在中介件910被於一矽晶圓上製造之一示例性實施方式之中，產生的中介件910之厚度可以，舉例而言，位於8至10微米或更薄的範圍之中。
如圖9F所例示，一或多個半導體晶粒950被接附。舉例而言，半導體晶粒950可以電性連接至中介件910(例如，連接至中介件910的第二表面910b)。半導體晶粒950具有一第一表面950a以及位於該第一表面950a對側之一第二表面950b，且一晶粒接觸951被提供於該第二表面950b之上。半導體晶粒950透過晶粒接觸951(以及其他類似項目)電性連接至中介件910。舉例而言，半導體晶粒950可以是以一覆晶組態連接至中介件910。晶粒接觸951可以進一步包含，舉例而言，一焊帽，形成於其末端以輔助與中介件910之連接。晶粒接觸951可以概括而言包含，例如，一導電結構，形成於晶粒950上的接合墊(例如，一凸塊晶粒上之一凸塊，等等)之上及/或附接於其上。
如圖9G所例示，囊封劑960(例如，模封材料)被施用並研磨。中介件910與半導體晶粒950可以藉由囊封劑960加以囊封。舉例而言，囊封劑960可以形成以完全覆蓋中介件910之第二表面910b以及半導體晶粒950。例如，若預計暴露半導體晶粒950，則該覆蓋動作之後可以接著進行背側研磨及/或蝕刻或者其他方式的薄化(若有必要的話)，以讓半導體晶粒950之第一表面950a能夠從囊封劑960暴露出來及/或被薄化。在其他示例之中，晶粒950之第一表面950a在封裝期間可以維持未被囊封劑960覆蓋。中介件910與半導體晶粒950可以藉由囊封劑960環保性地及/或電氣性地 防止外部環境的侵害。囊封劑960可以包含，例如，一般的環氧樹脂、糊劑、模封材料、以及其等效物項，但並非受限於此。
其應注意，雖然模封材料960被例示成底部填充於晶粒950之下，但其可以使用一不同的底部填充方式。此底部填充(例如，注入、沉積、膠帶黏結、等等)在本文之中藉由其他示例說明。
如圖9H所例示，其形成一抗撓體970。本文在圖7C的說明之中提出一非限定示例性抗撓體，但本揭示之範疇並未受限於該示例之特性。抗撓體970可以，舉例而言，形成於囊封劑960之表面及/或半導體晶粒950之第一表面950a之上(例如，直接位於其上)。抗撓體970可以是藉由多種方式的其中任一種形成。例如，其可以藉由濺鍍(sputtering)、化學氣相沉積、電鍍、等等，形成抗撓體970於囊封劑960及/或第一表面950a之上。換言之，抗撓體970可以在不使用黏著劑下，一體式地耦結至囊封劑960及/或晶粒950，因此，舉例而言，更直接地對抗下層結構的翹曲，此比一居間黏著層的形式更有可能達到。
在顯示於圖9H的示例之中，抗撓體970包含三導電層，例如二外側疊層(例如，銅質疊層)以及一中間疊層(例如，鎳)，雖然其可以使用任何數目之疊層(例如，單一疊層、雙重疊層、等等)。雖然該二外側疊層被顯示成具有相同厚度，但其可以是形成不同的各別厚度。雖然中央疊層被顯示成比外側疊層厚，但該中央疊層可以是與該等外側疊層的其中一者或二者厚度相同或者較薄。此外，雖然該二外側疊層可以包含相同材料(例如，銅)，但其可以包含不同材料。
一般而言，其可以選擇(一或多層)抗撓體970疊層之成分及 /或幾何結構以對抗作用於包含中介件910、RDL 915、晶粒950、模封材料960等等的結構上的翹曲力。例如，若無抗撓體結構(stiffener-less structure)包含作用以致使結構末端以一力道F向上彎曲的力(例如，源於失配熱膨脹係數之力)，則其可以選擇(一或多層)抗撓體疊層970以提供一個致使抗撓體970之末端以一相反力道-F向下彎曲之力，對電子封裝件產生一個在各種溫度條件的影響下概括而言保持平坦的整體結構。該翹曲力可以，對於無抗撓體結構及/或該抗撓體而言，經由理論及/或經驗決定。
該(一或多層)抗撓體970疊層亦可以，舉例而言，在其形成於上而並未於上被圖案化的表面上呈連續或均勻形式。然而其應注意，在許多示例性實施方式之中，部分或全部的抗撓體970疊層可以被圖案化(例如，為了應付整個電子封裝件上的變動應力條件)及/或可以具有一變動厚度。
本文所述的示例性抗撓體970概括而言係形成自導電金屬材料，但亦可以形成自多種材料中的任一種。例如，抗撓體970可以包含複合物、氧化物、氮化物、等等。在一包含使用諸如氧化物及/或氮化物等材料的情境之中，可以使用濺鍍或其他技術以形成該(一或多層)抗撓體970疊層。
當至少部分地由導電材料構成之時，抗撓體970可被用以對封裝件中的電子構件提供電磁屏蔽(electromagnetic shielding)。此外，舉例而言，抗撓體970可被用以提供接地及/或電源信號給封裝件中的一或多個構件(或者堆疊於封裝件之上的其他裝置)。
如同在此示例中所顯示，該(一或多層)抗撓體970疊層可以 在WSS 940的移除之前形成。
如圖9I所例示，晶圓支承系統(WSS)940被移除(例如，被剝離)。舉例而言，WSS 940與黏著劑945可以被移除，例如，藉由機械式、化學性、及/或電氣性工具。舉例而言，其可以藉由一非破壞性方式移除WSS 940，因此保留WSS 940以供使用於另一電子封裝件之形成。
該WSS 940剝離步驟可以，舉例而言，完成電子封裝件的形成。然而其應注意，其亦可以執行更多處理步驟。例如，在接觸結構930尚未被形成的一實施方式之中，其現在可以被形成。亦做為舉例，如本文所示，其可以執行一切割步驟。此外，舉例而言，完成的半導體裝置可以被裝載成透過接觸結構930電性連接(例如，直接連接)至一印刷電路板(PCB)或其他基板(或者晶圓、其他半導體裝置、晶粒、等等)。
在剛剛說明的示例之中，抗撓體970在製程之中形成相當地晚。在另一示例性實施方式之中，抗撓體970可以在製程之中較早形成。以下將提出此情形的一個示例。
圖10係一流程圖，例示一種依據本揭示各種特色的用以製造一半導體裝置的示例性方法1000。
參見圖10，製造一半導體裝置的示例性方法1000可以，舉例而言，包含中介件準備(1010)、晶粒接附(1020)、封裝及研磨(1030)、抗撓體形成(1040)、承載一WSS(1050)、移除材料(1060)、形成一RDL及接觸墊(1070)、形成一接觸結構(1080)、以及WSS剝離(1090)。示例性方法1000可以，舉例而言，與本文所述的其他方法共用任一或所有特性。以下將參照圖11A至11I更詳細地說明圖10的示例性製造方法。
圖11A至11I顯示剖面視圖，例示圖10中所示之示例性方法1000的各種特色。其應注意，圖11A至11I僅係提供顯示於圖10中的方法1000的各種特色之示例。因此，方法1000的各種特色之範疇不應受限於圖11A至11I之示範性例圖。
首先，如圖11A所例示，其準備一中介件1110。舉例而言，中介件1110可以形成於一晶圓基板(例如，一矽晶圓基板)、來自單片化晶圓之一基板、等等之上。舉例而言，該中介件可以藉由一製造(FAB)製程形成，但本揭示並未限定於使用一製造製程。本文提供中介件形成之各種示例。中介件1110可以具有一第一表面1110a與位於該第一表面1110a對側之一第二表面1110b。
如圖11A所顯示，中介件1110係形成於一完整厚度晶圓之上。在此一示例性情境之中，在此點處之晶圓不一定要是完整厚度。例如，該晶圓可以在一先前製程步驟已被至少局部地薄化。
如圖11B所例示，一或多個半導體晶粒1150被接附。舉例而言，半導體晶粒1150可以電性連接至中介件1110(例如，連接至中介件1110的第一表面1110a)。半導體晶粒1150具有一第一表面1150a以及位於該第一表面1150a對側之一第二表面1150b，且一晶粒接觸1151被提供於該第二表面1150b之上。半導體晶粒1150透過晶粒接觸1151(以及其他類似項目)電性連接至中介件1110。舉例而言，半導體晶粒1150可以是以一覆晶組態連接至中介件1110。晶粒接觸1151可以進一步包含，舉例而言，一焊帽，形成於其末端以輔助與中介件1110之連接。晶粒接觸1151可以概括而言包含，例如，一導電結構，形成於晶粒1150上的接合墊(例如，一凸塊晶 粒上之一凸塊，等等)之上及/或附接於其上。
如圖11C所例示，囊封劑1160(例如，模封材料)被施用並研磨。中介件1110與半導體晶粒1150可以藉由囊封劑1160加以囊封。舉例而言，囊封劑1160可以形成以完全覆蓋中介件1110之第一表面1110a以及半導體晶粒1150。例如，若預計暴露半導體晶粒1150，則該覆蓋動作之後可以接著進行背側研磨及/或蝕刻或者其他方式的薄化(若有必要的話)，以讓半導體晶粒1150之第一表面1150a能夠從囊封劑1160暴露出來及/或被薄化。在其他示例之中，晶粒1150之第一表面1150a在封裝期間可以維持未被囊封劑1160覆蓋。中介件1110與半導體晶粒1150可以藉由囊封劑1160環保性地及/或電氣性地防止外部環境的侵害。囊封劑1160可以包含，例如，一般的環氧樹脂、糊劑、模封材料、以及其等效物項，但並非受限於此。
其應注意，雖然模封材料1160被例示成底部填充於晶粒1150之下，但其可以使用一不同的底部填充方式。此底部填充(例如，注入、沉積、膠帶黏結、等等)在本文之中藉由其他示例說明。
如圖11D所例示，其形成一抗撓體1170。本文在圖7C與9H的說明之中提出非限定示例性抗撓體，但本揭示之範疇並未受限於該等示例之特性。抗撓體1170可以，舉例而言，形成於囊封劑1160之表面及/或半導體晶粒1150之第一表面1150a之上(例如，直接位於其上)。抗撓體1170可以是藉由多種方式的其中任一種形成。例如，其可以藉由濺鍍、化學氣相沉積、電鍍、等等，形成抗撓體1170於囊封劑1160及/或第一表面1150a之上。換言之，抗撓體1170可以在不使用黏著劑下，一體式地耦結至囊封劑1160及/或晶粒1150，因此，舉例而言，更直接地對抗下層結構的 翹曲，此比一居間黏著層的形式更有可能達到。
在顯示於圖11D的示例之中，抗撓體1170包含三導電層，例如二外側疊層(例如，銅質疊層)以及一中間疊層(例如，鎳)，雖然其可以使用任何數目之疊層(例如，單一疊層、雙重疊層、等等)。雖然該二外側疊層被顯示成具有相同厚度，但其可以是形成不同的各別厚度。雖然中央疊層被顯示成比外側疊層厚，但該中央疊層可以是與該等外側疊層的其中一者或二者厚度相同或者較薄。此外，雖然該二外側疊層可以包含相同材料(例如，銅)，但其可以包含不同材料。
一般而言，其可以選擇(一或多層)抗撓體1170疊層之成分及/或幾何結構以對抗作用於包含中介件1110、RDL 1115(說明於後)、晶粒1150、模封材料1160等等的結構上的翹曲力。例如，若無抗撓體結構包含作用以致使結構末端以一力道F向上彎曲的力(例如，熱失配之力)，則其可以選擇(一或多層)抗撓體疊層1170以提供一個致使抗撓體1170之末端以一相反力道-F向下彎曲之力，對電子封裝件產生一個在各種溫度條件的影響下概括而言保持平坦的整體結構。該翹曲力可以，對於無抗撓體結構及/或該抗撓體而言，經由理論及/或經驗決定。
該(一或多層)抗撓體1170疊層亦可以，舉例而言，在其形成於上而並未於上被圖案化的表面上呈連續或均勻形式。然而其應注意，在許多示例性實施方式之中，部分或全部的抗撓體1170疊層可以被圖案化(例如，為了應付整個電子封裝件上的變動應力條件)及/或者可以具有一變動厚度。
本文所述的示例性抗撓體1170概括而言係形成自導電金屬 材料，但亦可以形成自多種材料中的任一種。例如，抗撓體1170可以包含複合物、氧化物、氮化物、等等。在一包含使用諸如氧化物及/或氮化物等材料的情境之中，可以使用濺鍍或其他技術以形成該(一或多層)抗撓體1170疊層。
當至少部分地由導電材料構成之時，抗撓體1170可被用以對封裝件中的電子構件提供電磁屏蔽。此外，舉例而言，抗撓體1170可被用以提供接地及/或電源信號給封裝件中的一或多個構件(或者堆疊於封裝件之上的其他裝置)。
如同在此示例中所顯示，該(一或多層)抗撓體1170疊層可以在過剩材料之移除以及WSS 1140的移除(說明於後)之前形成。
如圖11E所例示，一晶圓支承系統(WSS)1140被裝載至抗撓體1170。例如，其可以使用一黏著劑1145(或環氧樹脂)將WSS 1140裝載至抗撓體1170。WSS 1140可以包含多種材料中的任一種。例如，如同本文所述之所有晶圓支承系統，WSS 1140可以包含玻璃、金屬、陶瓷、一般的介電材料、等等。WSS 1140可以，舉例而言，在材料(例如，過剩的矽或其他材料)從中介件1110移除之一狀態下支承及固定中介件1110。
如圖11F所例示，材料被從中介件1110移除。舉例而言，在中介件1110之走線形成於一矽晶圓上的示例性實施方式之中，例如在一FAB製程之中，可以移除過剩的晶圓材料(例如，藉由研磨及/或蝕刻、熔蝕、等等)。當中介件1110被薄化之時，WSS 1140，舉例而言，可以提供中介件1110、RDL 1115(說明於後)、及/或接觸結構1130(說明於後)之主要結構支撐。在中介件1110被於一矽晶圓上製造之一示例性實施方式之中，產生的 中介件1110之厚度可以，舉例而言，位於8至10微米或更薄的範圍之中。
如圖11G所例示，一重分布層(RDL)1115，其在此處亦可以被稱為一第二中介件，與接觸墊1120被形成(例如，形成於中介件1110的第二表面1110b之上)。重分布層1115與接墊1120可以是以一般關聯此種結構的多種方式的其中任一種形成。例如，其可以藉由形成一介電層1116並形成一導電層1117於該介電層之上及/或延伸通過該介電層而形成RDL 1115。若需要一多層式RDL，則此介電層1116與導電層1117之形成接著可以被重複多次。舉例而言，RDL 1115可以形成於一個與中介件1110之形成無關的製程步驟。在一示例性情境之中，中介件1110可以於一FAB製程之中形成，而RDL 1115可以於一後FAB之中形成。舉例而言，相較於中介件1110，其可以使用不同的介電材料、不同的導電材料、較寬的材料、較厚的材料來形成RDL 1115。舉例而言，接觸墊1120(例如，一凸塊接墊)可以形成為RDL 1115之一導電部分，透過介電材料暴露出來。舉例而言，接觸墊1120可以被塗覆(例如，被電鍍)以一底部接觸金屬(例如，一凸點下金屬(UBM))以在一稍後的製程步驟之中增強一接觸結構對於接觸墊1120之附著。
如圖11H所例示，一接觸結構1130(諸如包含焊錫、銅、及/或其他導電材料的導電凸塊或球塊、電鍍或線柱、或其他接觸結構)可以進一步形成於接觸墊1120之上。接觸結構1130電性連接至接觸墊1120。舉例而言，在使用一導電球的一實施方式之中，可以施加揮發性助熔劑至接觸墊1120，且包含一導電球之接觸結構1130可以被設置於助熔劑之上，接著藉由施用溫度範圍從大約150℃至大約250℃或270℃之熱，以將接觸結構 1130連接至接觸墊1120，同時讓助熔劑能夠揮發。之後，其可以執行一冷卻製程以使得介於接觸結構1130與接觸墊1120之間的機械性/電性連接凝固。
如圖11I所例示，晶圓支承系統(WSS)1140被移除(例如，被剝離)。舉例而言，WSS 1140與黏著劑1145可以被移除，例如，藉由機械式、化學性、及/或電氣性工具。舉例而言，其可以藉由一非破壞性方式移除WSS 1140，因此保留WSS 1140以供使用於其他封裝件之形成。
該WSS 1140剝離步驟可以，舉例而言，完成電子封裝件的形成。然而其應注意，其亦可以執行更多處理步驟。例如，在接觸結構1130尚未被形成的一實施方式之中，其現在可以被形成。亦做為舉例，如本文所示，其可以執行一切割步驟。此外，舉例而言，完成的半導體裝置可以被裝載成透過接觸結構1130電性連接(例如，直接連接)至一印刷電路板(PCB)或其他基板(或者晶圓、其他半導體裝置、晶粒、等等)。
本文提出的示例已藉由提出一種用於製造一半導體裝置的方法，以及從而產生的半導體裝置，解決前文所述之缺點，其可以藉由例如將封裝一半導體晶粒及一重分布層的動作配置成一最後的(或一較後段的)製程(例如在一中介件的形成之後)、藉由納入各種抗撓結構、等等，而防止源於例如介於該半導體晶粒與該中介件或重分布層之間(及/或介於各種其他半導體裝置之間)的熱膨脹係數差異的晶圓翹曲變形發生於一晶圓。
依據本揭示的各種特色，本文提出一種半導體裝置的製造方法，該製造方法包含形成包含一重分布層與一介電層之一中介件於一虛擬基板的一表面之上、連接接觸結構至該中介件之一第一表面、移除該虛擬 基板、接附一晶圓支承系統(WSS)於該中介件的該第一表面及連接至該中介件的該第一表面之該等接觸結構之上、連接一半導體晶粒至位於該中介件的該第一表面對側的該中介件之一第二表面、使用一囊封劑封裝該中介件的該第二表面及該半導體晶粒、研磨該囊封劑以暴露該半導體晶粒之一表面、移除該WSS、以及連結自其移除該WSS之該中介件的該第一表面至一電路板。
依據本揭示的各種特色，本文提出一種半導體裝置的製造方法，該製造方法包含形成包含一重分布層與一介電層之一中介件於一虛擬基板的一表面之上、連接接觸結構至該中介件之一第一表面、使用一第一囊封劑對該中介件的該第一表面及該等接觸結構進行第一封裝、移除該虛擬基板、接附一晶圓支承系統(WSS)於該中介件的該第一表面及連接至該中介件的該第一表面之該等接觸結構之上、連接一半導體晶粒至位於該中介件的該第一表面對側的該中介件之一第二表面、使用一第二囊封劑對該中介件的該第二表面及該半導體晶粒進行第二封裝、研磨該囊封劑以暴露該半導體晶粒之一表面、以及移除該WSS。
依據本揭示的各種特色，本文提出一種半導體裝置，該半導體裝置包含具有一第一表面與位於該第一表面對側之一第二表面並包含一重分布層與一介電層之一中介件、連接至該中介件之該第一表面之接觸結構、封裝該中介件的該第一表面與該等接觸結構之一第一封裝層、裝載於該中介件之該第二表面之上並電性連接至該重分布層之一半導體晶粒、以及封裝該中介件的該第二表面與該半導體晶粒之一第二封裝層。
依據本揭示的各種特色，本文提出一種半導體裝置的製造方 法，該製造方法包含形成包含一第一重分布層與一第一介電層之一第一中介件於一虛擬基板的一第一表面之上、接附一第一晶圓支承系統(WSS)於該第一中介件的一第一表面之上、移除該虛擬基板、形成包含一第二重分布層與一第二介電層之一第二中介件於位於該第一中介件的該第一表面對側之該第一中介件的一第二表面之上、接附一第二WSS於該第二中介件的一第一表面之上、移除該第一WSS、連接一半導體晶粒至該第一中介件的該第一表面之上、使用一囊封劑封裝該第一中介件的該第一表面及該半導體晶粒、研磨該囊封劑以暴露該半導體晶粒之一表面、以及移除該第二WSS。
依據本揭示的各種特色，其提出一種半導體裝置的製造方法，該製造方法包含形成包含一第一重分布層與一第一介電層之一第一中介件於一虛擬基板的一第一表面之上、接附一第一晶圓支承系統(WSS)於該第一中介件的一第一表面之上、移除該虛擬基板、形成包含一第二重分布層與一第二介電層之一第二中介件於位於該第一中介件的該第一表面對側之該第一中介件的一第二表面之上、接附一第二WSS於該第二中介件的一第一表面之上、移除該第一WSS、連接一半導體晶粒至該第一中介件的該第一表面之上、形成一銅質接觸於位於該第一中介件的該第一表面上的半導體晶粒之間、使用一囊封劑封裝該第一中介件的該第一表面、該半導體晶粒以及該銅質接觸、研磨該囊封劑以暴露該銅質接觸之一表面、以及連接一焊球至該銅質接觸的該一表面。
依據本揭示的各種特色，其提出一種半導體裝置，該半導體裝置包含具有一第一表面與位於該第一表面對側之一第二表面並包含一重分布層與一介電層之一中介件、裝載於該中介件之該第一表面之上並電性 連接至該重分布層之一半導體晶粒、形成於位於該中介件的該第一表面上的半導體晶粒之間的一銅質接觸、封裝該中介件的該第一表面與該半導體晶粒之一封裝層、以及形成於該銅質接觸之一暴露端處之一焊球。
依據本揭示的各種特色，其提出一種半導體裝置的製造方法，該製造方法包含形成包含一第一重分布層與一第一介電層之一第一中介件於一虛擬基板的一第一表面之上、形成包含一第二重分布層與一第二介電層之一第二中介件於該虛擬基板的該第一表面之上、形成一或多個絕緣填料於該第二中介件的一第一表面之上、形成連接至該第二重分布層的一或多個導電接墊疊層於該第二中介件的該第一表面與該等絕緣填料之間、連接位於導電接墊疊層之上且間隔地形成於該等絕緣填料之間的該等導電接墊疊層之間的接觸結構、接附一晶圓支承系統(WSS)於該第一中介件的一第一表面之上、移除該虛擬基板、連接一半導體晶粒至位於該第一中介件的該第一表面對側的該第一中介件的一第二表面之上、使用一囊封劑封裝該第一中介件的該第二表面及該半導體晶粒、以及移除該WSS。
依據本揭示的各種特色，其提出一種半導體裝置，該半導體裝置包含具有一第一表面與位於該第一表面對側之一第二表面並包含一重分布層與一介電層之一中介件、裝載於該中介件之該第一表面之上並電性連接至該重分布層之一半導體晶粒、封裝該中介件的該第一表面與該半導體晶粒之一封裝層、形成於位於該中介件之該第一表面對側之該第二表面上而彼此間隔的一或多個絕緣填料、電性連接至位於該中介件之該第二表面上的絕緣填料之間的重分布層之導電接墊疊層、以及形成於該等導電接墊疊層之上且間隔地形成於該等絕緣填料之間的導電接墊疊層之間的接觸 結構。
綜而言之，本揭示之的各種特色提出一種半導體裝置結構以及一種用於製造一半導體裝置的方法。雖然以上說明係參照特定的特色與實施例進行，但習於斯藝者當能理解，其可以在未脫離本揭示的範疇下做出各種變更及置換等效項目。此外，其可以做出許多修改以將一特定情況或材料調適成符合本揭示之教示且未脫離其範疇。因此，其預計本揭示並未受限於所揭示的特定實施例，而本揭示將包含所附申請專利範圍之範疇內所涵蓋的所有實施例。
S10-S19‧‧‧步驟

Claims (20)

  1. 一種製造半導體裝置的方法，該方法包含：形成接觸結構於一中介件之一第一表面之上，其中該中介件係位於一基板之一表面之上；耦接一晶圓支承系統(WSS)於該中介件之該第一表面與該接觸結構之上：移除該基板：耦接一半導體晶粒至位於該中介件之該第一表面對側的該中介件之一第二表面；以一囊封劑囊封該中介件之該第二表面及該半導體晶粒；以及移除該WSS。
  2. 如申請專利範圍第1項之方法，包含在該移除該WSS之前，薄化該囊封劑以暴露該半導體晶粒。
  3. 如申請專利範圍第1項之方法，包含在該封裝之後，形成一抗撓體於至少該囊封劑之上。
  4. 如申請專利範圍第3項之方法，其中該形成一抗撓體包含不存在一居間黏著層的情況下形成該抗撓體直接位於至少該囊封劑之上。
  5. 如申請專利範圍第3項之方法，其中該形成一抗撓體包含形成一多疊層多材料抗撓體結構直接位於至少該囊封劑之上。
  6. 如申請專利範圍第1項之方法，包含至少部分地藉由下列步驟形成該中介件：形成包含通往該基板的開孔之一介電層；以及 形成一導電層於該通往該基板的開孔之中。
  7. 如申請專利範圍第1項之方法，其中該基板包含矽及/或玻璃。
  8. 如申請專利範圍第1項之方法，包含：在該該封裝之前以及在該該耦接一WSS之前，使用一第一囊封劑對該中介件之該第一表面及該接觸結構進行第一封裝，並且其中該耦接一WSS於該中介件之該第一表面與該接觸結構之上包含耦接該WSS於該第一囊封劑與該接觸結構之上。
  9. 如申請專利範圍第8項之方法，其中該第一封裝包含形成該第一囊封劑以具有一小於該接觸結構之一半徑之厚度。
  10. 如申請專利範圍第8項之方法，其中該第一封裝包含形成該第一囊封劑以具有一小於該囊封劑之一厚度的厚度。
  11. 一種製造半導體裝置的方法，該方法包含：耦接一第一晶圓支承系統(WSS)於一第一中介件之一第一表面之上，其中該中介件係位於一基板之一表面之上；移除該基板：形成包含一重分布層與一介電層之一第二中介件於位於該第一中介件之該第一表面對側之該第一中介件之一第二表面之上；耦接一第二WSS於該第二中介件之一第一表面之上；移除該第一WSS；耦接一半導體晶粒於該第一中介件之該第一表面之上；使用一囊封劑囊封該第一中介件之該第一表面與該半導體晶粒；以及移除該第二WSS。
  12. 如申請專利範圍第11項之方法，包含在該移除該第二WSS之前，薄化該囊封劑以暴露該半導體晶粒。
  13. 如申請專利範圍第11項之方法，包含在該移除該第二WSS之後，接附接觸結構於該第二中介件之該第一表面之上。
  14. 如申請專利範圍第11項之方法，包含：在該封裝之前，形成一導電柱體於該半導體晶粒與一第二半導體晶粒之間，該第二半導體晶粒耦接於毗鄰該半導體晶粒之該第一中介件的該第一表面之上，並且其中該封裝包含使用該囊封劑封裝該導電柱體。
  15. 如申請專利範圍第14項之方法，包含薄化該囊封劑以暴露至少該導電柱體之末端。
  16. 一種製造半導體裝置的方法，該方法包含：形成一第二中介件於一第一中介件之上，其中該第二中介件包含一第二重分布層與一第二介電層；接附一晶粒至該第一中介件；移除該第一中介件形成於其上之一基板；以囊封劑囊封該晶粒；以及不存在一居間黏著層的情況下形成一抗撓體直接位於該半導體裝置的一表面之上。
  17. 如申請專利範圍第16項之方法，其中該形成一抗撓體包含不存在一居間黏著層的情況下形成該抗撓體直接位於該第二中介件之上。
  18. 如申請專利範圍第16項之方法，其中該移除該基板包含移除於其 上製造該第一中介件之一矽基板或玻璃基板。
  19. 如申請專利範圍第16項之方法，其中該形成一抗撓體包含不存在一居間黏著層的情況下形成該抗撓體直接位於該囊封劑之上。
  20. 如申請專利範圍第16項之方法，其中：該第一中介件包含一後段產線(BEOL)重分布層；並且該第二中介件包含一後段製程(post-FAB)重分布層。
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Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101411813B1 (ko) * 2012-11-09 2014-06-27 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
KR101676916B1 (ko) 2014-08-20 2016-11-16 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
TWI559829B (zh) * 2014-10-22 2016-11-21 矽品精密工業股份有限公司 封裝結構及其製法
KR101731700B1 (ko) * 2015-03-18 2017-04-28 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
TWI572257B (zh) * 2015-10-19 2017-02-21 欣興電子股份有限公司 柱狀結構及其製作方法
US10236245B2 (en) * 2016-03-23 2019-03-19 Dyi-chung Hu Package substrate with embedded circuit
US20170338128A1 (en) * 2016-05-17 2017-11-23 Powertech Technology Inc. Manufacturing method of package structure
US9911720B1 (en) * 2016-08-19 2018-03-06 Infineon Technologies Americas Corp. Power switch packaging with pre-formed electrical connections for connecting inductor to one or more transistors
JP2018113414A (ja) * 2017-01-13 2018-07-19 新光電気工業株式会社 半導体装置とその製造方法
KR20180086804A (ko) 2017-01-23 2018-08-01 앰코 테크놀로지 인코포레이티드 반도체 디바이스 및 그 제조 방법
US10784211B2 (en) 2017-03-14 2020-09-22 Mediatek Inc. Semiconductor package structure
US11387176B2 (en) 2017-03-14 2022-07-12 Mediatek Inc. Semiconductor package structure
US11362044B2 (en) 2017-03-14 2022-06-14 Mediatek Inc. Semiconductor package structure
US11264337B2 (en) 2017-03-14 2022-03-01 Mediatek Inc. Semiconductor package structure
US11171113B2 (en) 2017-03-14 2021-11-09 Mediatek Inc. Semiconductor package structure having an annular frame with truncated corners
US11569176B2 (en) * 2017-03-21 2023-01-31 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor device and method of manufacturing thereof
US10438882B2 (en) * 2017-03-29 2019-10-08 Intel Corporation Integrated circuit package with microstrip routing and an external ground plane
TWI618206B (zh) * 2017-06-09 2018-03-11 恆勁科技股份有限公司 半導體封裝結構及其製作方法
US20180374798A1 (en) * 2017-06-24 2018-12-27 Amkor Technology, Inc. Semiconductor device having emi shielding structure and related methods
WO2019005152A1 (en) * 2017-06-30 2019-01-03 Intel Corporation CHIP REAR FRONT STRUCTURES FOR AN ARROW CONTROL
KR102412613B1 (ko) 2017-07-24 2022-06-23 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
CN109326528B (zh) * 2017-08-01 2020-09-29 台虹科技股份有限公司 晶粒封装方法
US10304697B2 (en) 2017-10-05 2019-05-28 Amkor Technology, Inc. Electronic device with top side pin array and manufacturing method thereof
US10396003B2 (en) * 2017-10-18 2019-08-27 Micron Technology, Inc. Stress tuned stiffeners for micro electronics package warpage control
KR102039709B1 (ko) 2017-11-03 2019-11-01 삼성전자주식회사 유기 인터포저를 포함하는 반도체 패키지
TWI759441B (zh) * 2018-03-07 2022-04-01 優顯科技股份有限公司 光電半導體裝置的製造方法
US10872862B2 (en) * 2018-03-29 2020-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure having bridge structure for connection between semiconductor dies and method of fabricating the same
KR102530754B1 (ko) * 2018-08-24 2023-05-10 삼성전자주식회사 재배선층을 갖는 반도체 패키지 제조 방법
KR102551034B1 (ko) * 2018-09-07 2023-07-05 삼성전자주식회사 반도체 패키지 및 그 제조방법
KR102499039B1 (ko) * 2018-11-08 2023-02-13 삼성전자주식회사 캐리어 기판 및 상기 캐리어 기판을 이용한 반도체 패키지의 제조방법
US11876070B2 (en) * 2018-11-21 2024-01-16 Mitsui Mining & Smelting Co., Ltd. Semiconductor package manufacturing method
WO2020105482A1 (ja) * 2018-11-21 2020-05-28 三井金属鉱業株式会社 半導体パッケージの製造方法及びそれに用いられる粘着シート
CN111696979B (zh) * 2019-03-14 2024-04-23 联发科技股份有限公司 半导体封装结构
CN111883506B (zh) * 2019-05-03 2022-09-06 矽品精密工业股份有限公司 电子封装件及其承载基板与制法
US11024616B2 (en) * 2019-05-16 2021-06-01 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of manufacturing the same
CN110299330A (zh) * 2019-05-29 2019-10-01 宁波芯健半导体有限公司 一种晶圆级芯片的封装结构及封装方法
CN112233985A (zh) 2019-06-30 2021-01-15 康宁股份有限公司 低翘曲扇出型加工方法及其基材的生产
US11694984B2 (en) * 2019-08-30 2023-07-04 Advanced Semiconductor Engineering, Inc. Package structure including pillars and method for manufacturing the same
US11282772B2 (en) * 2019-11-06 2022-03-22 Advanced Semiconductor Engineering, Inc. Package structure, assembly structure and method for manufacturing the same
TWI768294B (zh) * 2019-12-31 2022-06-21 力成科技股份有限公司 封裝結構及其製造方法
US11817380B2 (en) * 2021-02-26 2023-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method of forming same
US11791283B2 (en) * 2021-04-14 2023-10-17 Nxp Usa, Inc. Semiconductor device packaging warpage control
TWI798952B (zh) * 2021-11-22 2023-04-11 矽品精密工業股份有限公司 電子封裝件及其製法
US20230307341A1 (en) * 2022-01-25 2023-09-28 Intel Corporation Packaging architecture with edge ring anchoring
CN116169037B (zh) * 2023-04-24 2023-08-04 长电集成电路(绍兴)有限公司 一种芯片封装结构的制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130337608A1 (en) * 2011-03-10 2013-12-19 Sumitomo Bakelite Co., Ltd. Semiconductor device, and process for manufacturing semiconductor device
US20140131856A1 (en) * 2012-11-09 2014-05-15 Won Chul Do Semiconductor device and manufacturing method thereof
US20140147970A1 (en) * 2012-11-20 2014-05-29 Amkor Technology, Inc. Semiconductor device using emc wafer support system and fabricating method thereof

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040036170A1 (en) * 2002-08-20 2004-02-26 Lee Teck Kheng Double bumping of flexible substrate for first and second level interconnects
US7815718B2 (en) * 2006-08-24 2010-10-19 Microfluidic Systems, Inc. Automated particle collection off of fan blades into a liquid buffer
JP2008130706A (ja) * 2006-11-20 2008-06-05 Sony Corp 半導体装置の製造方法
US7553752B2 (en) * 2007-06-20 2009-06-30 Stats Chippac, Ltd. Method of making a wafer level integration package
US20100109169A1 (en) * 2008-04-29 2010-05-06 United Test And Assembly Center Ltd Semiconductor package and method of making the same
US8130512B2 (en) * 2008-11-18 2012-03-06 Stats Chippac Ltd. Integrated circuit package system and method of package stacking
TWI387084B (zh) * 2009-01-23 2013-02-21 Advanced Semiconductor Eng 具有穿導孔之基板及具有穿導孔之基板之封裝結構
DE112009004861B4 (de) * 2009-05-29 2017-03-02 Toyota Jidosha Kabushiki Kaisha Spektrumsmessvorrichtung für einen beweglichen körper
US8263434B2 (en) * 2009-07-31 2012-09-11 Stats Chippac, Ltd. Semiconductor device and method of mounting die with TSV in cavity of substrate for electrical interconnect of Fi-PoP
US9230898B2 (en) * 2009-08-17 2016-01-05 Stats Chippac Ltd. Integrated circuit packaging system with package-on-package and method of manufacture thereof
US8803332B2 (en) * 2009-09-11 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Delamination resistance of stacked dies in die saw
TWI392069B (zh) * 2009-11-24 2013-04-01 Advanced Semiconductor Eng 封裝結構及其封裝製程
US8034661B2 (en) * 2009-11-25 2011-10-11 Stats Chippac, Ltd. Semiconductor device and method of forming compliant stress relief buffer around large array WLCSP
US20130015569A1 (en) * 2011-07-12 2013-01-17 Great Wall Semiconductor Corporation Semiconductor Device and Method of Forming Substrate With Seated Plane for Mating With Bumped Semiconductor Die
EP3398542B1 (en) 2011-07-15 2020-12-02 Boston Scientific Scimed, Inc. Cutting balloon catheter with flexible cutting blades
US9418876B2 (en) * 2011-09-02 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of three dimensional integrated circuit assembly
KR101896665B1 (ko) * 2012-01-11 2018-09-07 삼성전자주식회사 반도체 패키지
US8741691B2 (en) * 2012-04-20 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating three dimensional integrated circuit
US9991190B2 (en) * 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US8703539B2 (en) * 2012-06-29 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple die packaging interposer structure and method
US9443797B2 (en) * 2012-09-14 2016-09-13 STATS ChipPAC Pte. Ltd. Semiconductor device having wire studs as vertical interconnect in FO-WLP
US20140091461A1 (en) * 2012-09-30 2014-04-03 Yuci Shen Die cap for use with flip chip package
KR101419597B1 (ko) 2012-11-06 2014-07-14 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
KR101366461B1 (ko) * 2012-11-20 2014-02-26 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US8993380B2 (en) * 2013-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D IC package
KR101579673B1 (ko) * 2014-03-04 2015-12-22 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지
US9524883B2 (en) * 2014-05-13 2016-12-20 Invensas Corporation Holding of interposers and other microelectronic workpieces in position during assembly and other processing
US9252030B1 (en) * 2014-08-04 2016-02-02 Stmicroelectronics Pte Ltd System-in-packages and methods for forming same
KR101676916B1 (ko) 2014-08-20 2016-11-16 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
CN105514080B (zh) * 2014-10-11 2018-12-04 意法半导体有限公司 具有再分布层和加强件的电子器件及相关方法
KR101731700B1 (ko) * 2015-03-18 2017-04-28 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
TWI559419B (zh) * 2015-08-21 2016-11-21 力成科技股份有限公司 使用模封互連基板製程之柱頂互連（ｐｔｉ）型態半導體封裝構造及其製造方法
US9859258B2 (en) * 2016-05-17 2018-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US10217719B2 (en) * 2017-04-06 2019-02-26 Micron Technology, Inc. Semiconductor device assemblies with molded support substrates
US10879183B2 (en) * 2018-06-22 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130337608A1 (en) * 2011-03-10 2013-12-19 Sumitomo Bakelite Co., Ltd. Semiconductor device, and process for manufacturing semiconductor device
US20140131856A1 (en) * 2012-11-09 2014-05-15 Won Chul Do Semiconductor device and manufacturing method thereof
US20140147970A1 (en) * 2012-11-20 2014-05-29 Amkor Technology, Inc. Semiconductor device using emc wafer support system and fabricating method thereof

Also Published As

Publication number Publication date
US9837376B2 (en) 2017-12-05
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US11901332B2 (en) 2024-02-13
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US20180374820A1 (en) 2018-12-27
TWI734443B (zh) 2021-07-21
US11031370B2 (en) 2021-06-08
TW202240719A (zh) 2022-10-16
US10056349B2 (en) 2018-08-21
TW201737371A (zh) 2017-10-16
US20180102342A1 (en) 2018-04-12

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