KR101731700B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

반도체 디바이스 및 그 제조 방법 Download PDF

Info

Publication number
KR101731700B1
KR101731700B1 KR1020150037481A KR20150037481A KR101731700B1 KR 101731700 B1 KR101731700 B1 KR 101731700B1 KR 1020150037481 A KR1020150037481 A KR 1020150037481A KR 20150037481 A KR20150037481 A KR 20150037481A KR 101731700 B1 KR101731700 B1 KR 101731700B1
Authority
KR
South Korea
Prior art keywords
layer
semiconductor die
interposer
resin
seed layer
Prior art date
Application number
KR1020150037481A
Other languages
English (en)
Other versions
KR20160112210A (ko
Inventor
김동진
김진한
도원철
김도형
이지훈
한동훈
배재훈
기원명
박준환
손승남
조현
Original Assignee
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 코리아 주식회사 filed Critical 앰코 테크놀로지 코리아 주식회사
Priority to KR1020150037481A priority Critical patent/KR101731700B1/ko
Priority to US15/041,649 priority patent/US10008393B2/en
Priority to CN201680000787.9A priority patent/CN106170857B/zh
Priority to CN202210587193.XA priority patent/CN114999944A/zh
Priority to PCT/US2016/022746 priority patent/WO2016149441A1/en
Priority to TW111140281A priority patent/TWI797053B/zh
Priority to TW105108448A priority patent/TWI735431B/zh
Priority to TW110127012A priority patent/TWI784632B/zh
Priority to TW112107861A priority patent/TW202333244A/zh
Publication of KR20160112210A publication Critical patent/KR20160112210A/ko
Application granted granted Critical
Publication of KR101731700B1 publication Critical patent/KR101731700B1/ko
Priority to US16/017,735 priority patent/US10553451B2/en
Priority to US16/781,703 priority patent/US11195726B2/en
Priority to US17/542,666 priority patent/US11948808B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68318—Auxiliary support including means facilitating the separation of a device or wafer from the auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H01L2221/68331—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding of passive members, e.g. die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68363—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving transfer directly from an origin substrate to a target substrate without use of an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1131—Manufacturing methods by local deposition of the material of the bump connector in liquid form
    • H01L2224/1132—Screen printing, i.e. using a stencil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13199—Material of the matrix
    • H01L2224/13294—Material of the matrix with a principal constituent of the material being a liquid not provided for in groups H01L2224/132 - H01L2224/13291
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13298—Fillers
    • H01L2224/13299—Base material
    • H01L2224/133—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/8122—Applying energy for connecting with energy being in the form of electromagnetic radiation
    • H01L2224/81224—Applying energy for connecting with energy being in the form of electromagnetic radiation using a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/81424—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81439—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81444—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81447—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/81464—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81909—Post-treatment of the bump connector or bonding area
    • H01L2224/8191—Cleaning, e.g. oxide removal step, desmearing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81909—Post-treatment of the bump connector or bonding area
    • H01L2224/8191—Cleaning, e.g. oxide removal step, desmearing
    • H01L2224/81911—Chemical cleaning, e.g. etching, flux
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81909—Post-treatment of the bump connector or bonding area
    • H01L2224/8191—Cleaning, e.g. oxide removal step, desmearing
    • H01L2224/81913—Plasma cleaning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81909—Post-treatment of the bump connector or bonding area
    • H01L2224/8191—Cleaning, e.g. oxide removal step, desmearing
    • H01L2224/81914—Thermal cleaning, e.g. using laser ablation or by electrostatic corona discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83104—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus by applying pressure, e.g. by injection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/142—HF devices
    • H01L2924/1421—RF devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/14335—Digital signal processor [DSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Abstract

본 발명의 일 실시예는 반도체 디바이스 및 그 제조 방법에 관한 것으로, 해결하고자 하는 기술적 과제는 통상의 범핑 장비를 이용하여 실리콘 관통 전극이 없는 인터포저를 갖는 반도체 디바이스 및 그 제조 방법을 제공하는데 있다.
이를 위해 본 발명은 재배선층 및 상기 재배선층을 덮는 보호층을 포함하는 인터포저; 인터포저의 보호층을 관통하여 재배선층에 접속된 반도체 다이; 및, 반도체 다이를 몰딩하는 수지를 포함하고, 인터포저는 보호층 아래에 제1시드층 및 제1재배선층이 순차적으로 형성되도록 구성되고, 제1시드층 위에 보호층을 관통하는 범프 시드층이 직접 형성되고, 범프 시드층 위에 반도체 다이와 접속되는 마이크로 범프 패드가 형성된 반도체 디바이스 및 그 제조 방법을 개시한다.

Description

반도체 디바이스 및 그 제조 방법{Semiconductor device and manufacturing method thereof}
본 발명의 일 실시예는 반도체 디바이스 및 그 제조 방법에 관한 것이다.
최근들어, 휴대폰, 스마트폰 등의 이동 통신용 단말기나, 태블릿 PC, MP3 플레이어, 디지털 카메라 등과 같은 소형 전자 장치들은 보다 소형화 및 경량화되고 있는 추세이다. 이러한 추세에 따라 소형 전자 장치들을 구성하는 반도체 디바이스 또한 더욱 소형화 및 경량화되어가고 있다.
한편, 이러한 반도체 디바이스는, 예를 들면, 다양한 종류의 반도체 다이를 수용하고, 고밀도 재배선층을 확보하기 위해 인터포저를 이용하고 있다. 이러한 인터포저는 통상 실리콘 기판을 관통하는 실리콘 관통 전극과 재배선층 등을 갖는다.
그러나, 종래의 인터포저는 상술한 바와 같이 실리콘 관통 전극을 형성하여야 하기 때문에, 제조 공정이 복잡할 뿐만 아니라 제조 원가가 굉장히 비싼(대략 10배 증가) 문제가 있다.
본 발명의 일 실시예는 통상의 범핑 장비를 이용하여 실리콘 관통 전극이 없는 인터포저를 갖는 반도체 디바이스 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법은 캐리어에 보호층을 형성하는 단계; 상기 보호층 위에 재배선층을 포함하는 인터포저를 형성하는 단계; 상기 캐리어를 제거하고, 상기 보호층에 오프닝을 형성하여 상기 재배선층이 외부로 노출되도록 하는 단계; 상기 오프닝을 통해 외부로 노출된 재배선층에 반도체 다이를 접속하는 단계; 및, 상기 반도체 다이를 수지로 몰딩하는 단계를 포함한다.
본 발명은 상기 수지의 반대 영역에 위치된 상기 재배선층에 도전성 범프를 접속하는 단계를 더 포함할 수 있다.
상기 캐리어는 실리콘, 글래스, 다공성 세라믹 또는 금속으로 형성될 수 있다.
상기 보호층은 실리콘 산화막, 실리콘 질화막, 폴리이미드(polyimide), 벤조사이클로부틴(Benzo Cyclo Butene) 또는 폴리벤즈옥사졸(Poly Benz Oxazole)로 형성될 수 있다.
상기 인터포저 형성 단계는 상기 보호층 위에 제1시드층 및 제1재배선층을 순차적으로 형성하는 단계; 및 상기 제1재배선층 위에 제2시드층 및 제2재배선층을 순차적으로 형성하는 단계를 포함하고, 상기 보호층의 오프닝을 관통하여 상기 제1시드층에 직접 접속되는 범프 시드층을 형성하고, 상기 범프 시드층에 상기 반도체 다이와 접속되는 마이크로 범프 패드를 형성할 수 있다.
상기 제1재배선층의 라인/스페이스/두께가 상기 제2재배선층의 라인/스페이스/두께보다 작을 수 있다.
본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법은 캐리어에 보호층을 형성하는 단계; 상기 보호층 위에 제1재배선층을 형성하고, 상기 제1재배선층에 반도체 다이를 접속하는 단계; 상기 반도체 다이를 수지로 몰딩하는 단계; 상기 캐리어를 제거하고, 상기 보호층에 오프닝을 형성하여 상기 제1재배선층이 외부로 노출되도록 하는 단계; 및, 상기 보호층에 상기 오프닝을 통하여 상기 제1재배선층에 접속되는 제2재배선층을 포함하는 인터포저를 형성하는 단계를 포함한다.
본 발명은 상기 제2재배선층에 도전성 범프를 접속하는 단계를 더 포함할 수 있다.
상기 캐리어는 실리콘, 글래스, 다공성 세라믹 또는 금속으로 형성될 수 있다.
상기 보호층은 실리콘 산화막, 실리콘 질화막, 폴리이미드(polyimide), 벤조사이클로부틴(Benzo Cyclo Butene) 또는 폴리벤즈옥사졸(Poly Benz Oxazole)로 형성될 수 있다.
상기 제1재배선층 형성 단계는 상기 보호층 위에 제1시드층 및 제1재배선층을 순차적으로 형성하는 단계를 포함하고, 상기 인터포저 형성 단계는 상기 보호층 아래에 제2시드층 및 제2재배선층을 순차적으로 형성하는 단계를 포함하며, 상기 제1시드층과 상기 제2시드층은 상호간 직접 접속될 수 있다.
상기 제1재배선층의 라인/스페이스/두께가 상기 제2재배선층의 라인/스페이스/두께보다 작을 수 있다.
상기 캐리어 제거 단계는 상기 캐리어에 레이저 빔, 열, 또는 적외선 빔을 제공하여 상기 보호층으로부터 상기 캐리어가 분리되도록 할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 디바이스의 제조 방법은 캐리어에 보호층을 형성하는 단계; 상기 보호층 위에 재배선층을 포함하는 인터포저를 형성하는 단계; 상기 인터포저의 재배선층에 반도체 다이를 접속하는 단계; 상기 반도체 다이를 수지로 몰딩하는 단계; 및, 상기 캐리어를 제거하고, 상기 보호층에 오프닝을 형성하여 상기 재배선층을 외부로 노출시키는 단계를 포함한다.
본 발명은 상기 오프닝을 통해 외부로 노출된 상기 재배선층에 도전성 범프를 접속하는 단계를 더 포함할 수 있다.
상기 캐리어는 실리콘, 글래스, 다공성 세라믹 또는 금속으로 형성될 수 있다.
상기 보호층은 실리콘 산화막, 실리콘 질화막, 폴리이미드(polyimide), 벤조사이클로부틴(Benzo Cyclo Butene) 또는 폴리벤즈옥사졸(Poly Benz Oxazole)로 형성될 수 있다.
상기 인터포저 형성 단계는 상기 보호층 위에 제1시드층 및 제1재배선층을 순차적으로 형성하는 단계; 및 상기 제1재배선층 위에 제2시드층 및 제2재배선층을 순차적으로 형성하는 단계를 포함하고, 상기 제1재배선층의 라인/스페이스/두께가 상기 제2재배선층의 라인/스페이스/두께보다 클 수 있다.
상기 제1재배선층 형성 이후 제1재배선층의 평탄화 공정을 수햄할 수 있다.
본 발명의 또다른 실시예에 따른 반도체 디바이스는 재배선층 및 상기 재배선층을 덮는 보호층을 포함하는 인터포저; 상기 인터포저의 보호층을 관통하여 상기 재배선층에 접속된 반도체 다이; 및, 상기 반도체 다이를 몰딩하는 수지를 포함하고, 상기 인터포저는 상기 보호층 아래에 제1시드층 및 제1재배선층이 순차적으로 형성되도록 구성되고, 상기 제1시드층 위에 상기 보호층을 관통하는 범프 시드층이 직접 형성되고, 상기 범프 시드층 위에 상기 반도체 다이와 접속되는 마이크로 범프 패드가 형성될 수 있다.
본 발명은 상기 수지의 반대 영역에 위치된 상기 재배선층에 접속된 도전성 범프를 더 포함할 수 있다.
상기 보호층은 실리콘 산화막, 실리콘 질화막, 폴리이미드(polyimide), 벤조사이클로부틴(Benzo Cyclo Butene) 또는 폴리벤즈옥사졸(Poly Benz Oxazole)로 형성될 수 있다.
상기 인터포저는 상기 제1재배선층 아래에 제2시드층 및 제2재배선층이 순차적으로 형성되도록 구성되며, 상기 제1재배선층의 라인/스페이스/두께가 상기 제2재배선층의 라인/스페이스/두께보다 작을 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 디바이스는 보호층, 상기 보호층 위에 형성된 제1재배선층 및 상기 보호층 아래에 형성된 제2재배선층을 포함하는 인터포저; 상기 제1재배선층에 접속된 반도체 다이; 및, 상기 반도체 다이를 몰딩하는 수지를 포함하고, 상기 인터포저는 상기 보호층 위에에 제1시드층 및 제1재배선층이 순차적으로 형성되도록 구성되고, 또한 보호층 아래에 제2시드층 및 제2재배선층이 순차적으로 형성되도록 구성되며, 상기 제1시드층 및 제2시드층은 직접 전기적으로 접속된다.
본 발명은 상기 제2재배선층에 접속된 도전성 범프를 더 포함할 수 있다.
상기 제1재배선층의 라인/스페이스/두께가 상기 제2재배선층의 라인/스페이스/두께보다 작을 수 있다.
상기 보호층은 실리콘 산화막, 실리콘 질화막, 폴리이미드(polyimide), 벤조사이클로부틴(Benzo Cyclo Butene) 또는 폴리벤즈옥사졸(Poly Benz Oxazole)로 형성될 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 디바이스는 보호층 및 상기 보호층 위에 형성된 재배선층을 포함하는 인터포저; 상기 재배선층에 접속된 반도체 다이; 및, 상기 반도체 다이를 몰딩하는 수지를 포함하고, 상기 인터포저는 상기 보호층 위에 제1시드층 및 제1재배선층이 순차적으로 형성되도록 구성되고, 상기 제1시드층 아래에 상기 보호층을 관통하는 언더 범프 시드층이 직접 형성되고, 상기 언더 범프 시드층 아래에 언더 범프 메탈이 형성될 수 있다.
본 발명은 상기 수지의 반대 영역에 위치된 재배선층에 상기 보호층을 관통하여 접속된 도전성 범프를 더 포함할 수 있다.
상기 보호층은 실리콘 산화막, 실리콘 질화막, 폴리이미드(polyimide), 벤조사이클로부틴(Benzo Cyclo Butene) 또는 폴리벤즈옥사졸(Poly Benz Oxazole)로 형성될 수 있다.
상기 인터포저는 상기 제1재배선층 위에 제2시드층 및 제2재배선층이 순차적으로 형성되도록 구성되며, 상기 제1재배선층의 라인/스페이스/두께가 상기 제2재배선층의 라인/스페이스/두께보다 클 수 있다.
본 발명의 일 실시예는 통상의 범핑 장비를 이용하여 실리콘 관통 전극이 없는 인터포저를 갖는 반도체 디바이스 및 그 제조 방법을 제공한다.
즉, 본 발명은 캐리어 위에 상대적으로 파인(fine)한 라인/스페이스/두께를 갖는 재배선층을 먼저 형성함으로써, 현재의 범핑 공정과 재배선층의 형성 순서가 동일하여, 추가적인 기술 개발을 최소화할 수 있다. 물론, 이에 따라 인터포저의 제조 비용이 절감된다.
또한, 본 발명은 파인한 라인/스페이스/두께를 갖는 재배선층을 먼저 형성함으로써, 재배선층의 평탄화 공정을 생략할 수도 있다.
또한, 본 발명은, 예를 들면, 실리콘 기판의 실리콘 산화막 또는 실리콘 질화막 위에서 재배선층을 형성하기 때문에, 파인한 라인/스페이스/두께를 갖는 재배선층을 형성하기 쉽다.
더욱이, 본 발명은 현재와 같은 구조의 언더 범프 메탈 구조를 사용할 수 있다.
도 1a 내지 도 1j는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 7a 내지 도 7h는 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 9a 내지 도 9j는 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 단면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 11a는 인터포저의 평탄화 공정을 수행하지 않은 경우의 구조를 도시한 단면도이고, 도 11b는 인터포저의 평탄화 공정을 수행한 경우의 구조를 도시한 단면도이다.
도 12a는 재배선층 평탄화 공정을 도시한 단면도이고, 도 12b는 또다른 재배선층의 평탄화 공정을 도시한 단면도이다.
도 13a 내지 도 13j는 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 단면도이다.
도 14는 본 발명의 또 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 15a 내지 도 15h는 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 단면도이다.
도 16은 본 발명에 따른 반도체 다이와 캐리어의 분리 방법의 일례를 도시한 단면도이다.
도 17은 본 발명의 또 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 18a 내지 도 18j는 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 단면도이다.
도 19는 본 발명의 또 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
또한, 이하의 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 "연결된다"라는 의미는 A 부재와 B 부재가 직접 연결되는 경우뿐만 아니라, A 부재와 B 부재의 사이에 C 부재가 개재되어 A 부재와 B 부재가 간접 연결되는 경우도 의미한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise, include)" 및/또는 "포함하는(comprising, including)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
"하부(beneath)", "아래(below)", "낮은(lower)", "상부(above)", "위(upper)"와 같은 공간에 관련된 용어가 도면에 도시된 한 요소 또는 특징과 다른 요소 또는 특징의 용이한 이해를 위해 이용된다. 이러한 공간에 관련된 용어는 반도체 디바이스의 다양한 공정 상태 또는 사용 상태에 따라 본 발명의 용이한 이해를 위한 것이며, 본 발명을 한정하기 위한 것은 아니다. 예를 들어, 도면의 반도체 디바이스가 뒤집어지면, "하부" 또는 "아래"로 설명된 요소는 "상부" 또는 "위에"로 된다. 따라서, "아래"는 "상부" 또는 "아래"를 포괄한다.
도 1a 내지 도 1j를 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법에 대한 단면도가 도시되어 있다.
본 발명에 따른 반도체 디바이스(100)의 제조 방법은 보호층(111)을 갖는 캐리어(110)를 제공하는 단계와, 제1재배선층(121)을 형성하는 단계와, 제2재배선층(123) 및 언더 범프 메탈(125)을 형성하는 단계와, 제1웨이퍼 서포트 시스템(1)을 부착하는 단계와, 캐리어(110)를 제거하는 단계와, 보호층(111)에 오프닝(111a)을 형성하는 단계와, 오프닝(111a)에 마이크로 범프 패드(126)를 형성하는 단계와, 반도체 다이(130)를 부착하고 수지(140)로 몰딩하는 단계와, 제1웨이퍼 서포트 시스템(1)을 분리하고 제2웨이퍼 서포트 시스템(2)을 부착하며, 도전성 범프(160)를 부착하는 단계와, 제2웨이퍼 서포트 시스템(2)을 분리하는 단계를 포함한다. 본 발명자는 이러한 제조 방법을 몰드 래스트(mold last) 방식으로 정의한다.
또한, 본 명세서에서 설명된 도전성 범프는 솔더볼과 같은 도전성 볼, 카파 필러와 같은 도전성 필러, 및/또는 카파 필러 위에 솔더 캡이 형성된 도전성 포스트를 포함한다.
도 1a에 도시된 바와 같이, 캐리어(110)를 제공하는 단계에서는, 평평한 상면과 평평한 하면을 갖는 실리콘 웨이퍼와 같은 캐리어(110)가 제공된다. 여기서, 실리콘 웨이퍼의 표면에는 실리콘 산화막 및/또는 실리콘 질화막과 같은 보호층(111)이 통상의 산화 공정에 의해 형성될 수 있다. 일례로, 대략 900 ℃ 이상의 분위기에서 실리콘 웨이퍼에 산소 가스 및/또는 질소 가스가 공급됨으로써, 일정 두께의 실리콘 산화막 및/또는 실리콘 질화막이 형성될 수 있다.
이러한 무기물인 실리콘 산화막 및/또는 실리콘 질화막은 유기물인 폴리머막에 비하여 사진 식각 공정이 더욱 정교하게 수행되도록 함으로써, 실리콘 산화막 및/또는 실리콘 질화막 위에서 더욱 파인한 라인/스페이스/두께의 재배선층이 형성될 수 있다. 예를 들면, 대략 2/2/2 ㎛ 내지 대략 10/10/10 ㎛의 라인/스페이스/두께를 갖는 재배선층이 무기물인 실리콘 산화막 및/또는 실리콘 질화막 위에 형성될 수 있다.
도 1b에 도시된 바와 같이, 제1재배선층(121)을 형성하는 단계에서는, 상술한 캐리어(110)(예를 들면, 실리콘 웨이퍼)의 보호층(111)(예를 들면, 실리콘 산화막 및/또는 실리콘 질화막) 위에 적어도 1층의 제1재배선층(121)이 형성된다. 일례로, 보호층(111) 위에 제1시드층(121a)(도 3 참조)이 형성되고, 제1시드층(121a) 위에 제1재배선층(121)이 형성되며, 이러한 제1재배선층(121)은 제1패시베이션층(122)으로 덮인다. 상술한 바와 같이, 이러한 제1재배선층(121) 및 제1패시베이션층(122)은 필요에 따라 2층 이상으로 형성될 수 있다.
여기서, 제1시드층(121a)은 텅스텐, 티타늄 및 그 등가물 중에서 선택된 어느 하나가 무전해 도금 공정, 전해 도금 공정 및/또는 스퍼터링 공정에 의해 형성될 수 있으나, 이로서 본 발명이 한정되지 않는다.
또한, 제1재배선층(121)은 구리, 알루미늄, 골드, 실버, 팔라듐 및 그 등가물 중에서 선택된 어느 하나가 무전해 도금 공정, 전해 도금 공정 및/또는 스퍼터링 공정에 의해 형성될 수 있으나, 이로서 본 발명이 한정되지 않는다.
또한, 상술한 제1재배선층(121)의 패터닝 또는 라우팅은 통상의 포토 레지스트를 이용한 사진 식각 공정에 의해 이루어질 수 있으나, 이로서 본 발명이 한정되지 않는다.
더불어, 제1패시베이션층(122)은 폴리이미드(polyimide), 벤조사이클로부틴(Benzo Cyclo Butene), 폴리벤즈옥사졸(Poly Benz Oxazole)과 같은 폴리머 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으나, 본 발명에서 이를 한정하지 않는다.
더불어, 이러한 제1패시베이션층(122)은 스핀 코팅(spin coating), 스프레이 코팅(spray coating), 딥 코팅(dip coating), 로드 코팅(rod coating) 및 그 등가 방법 중에서 선택된 어느 하나로 형성될 수 있으나, 본 발명에서 이를 한정하지 않는다.
더욱이, 이하에서 설명될 다른 시드층의 재질 및 형성 방법은 위에서 설명한 제1시드층(121a)과 동일 유사하고, 이하에서 설명될 제2재배선층(123) 및 마이크로 범프 패드(126)의 재질 및 형성 방법도 위에서 설명한 제1재배선층(121)의 그것과 동일 유사하며, 또한 이하에서 설명될 다른 제2패시베이션층(124) 및/또는 제3패시베이션층의 재질 및 형성 방법도 위에서 설명한 제1패시베이션층(122)의 그것과 동일 유사하다.
물론, 상술한 바와 같이 이러한 제1재배선층(121)은 무기물 보호층(111) 위에 형성되기 때문에, 하기할 유기물 패시베이션층 위에 형성되는 제2재배선층(123)에 비해 더욱 파인한 라인/스페이스/두께를 갖도록 형성될 수 있다.
한편, 제1패시베이션층(122)에는 오프닝(122a)이 형성되고, 이러한 오프닝(122a)을 통해 제1재배선층(121)의 특정 영역이 외부로 노출된다.
도 1c에 도시된 바와 같이, 제2재배선층(123) 및 언더 범프 메탈(125)을 형성하는 단계에서는, 제1재배선층(121)의 위에 적어도 1층의 제2재배선층(123) 및 언더 범프 메탈(125)이 순차적으로 형성된다. 일례로, 제1패시베이션층(122)에 형성된 오프닝(122a)의 내측 및 외측에 제2시드층(123a)(도 3 참조)이 형성되고, 제2시드층(123a) 위에 제2재배선층(123)이 형성되며, 이러한 제2재배선층(123)은 제2패시베이션층(124)으로 덮인다. 더불어, 제2재배선층(123) 위에 언더 범프 시드층(125a)(도 3 참조)이 형성되고 언더 범프 시드층(125a) 위에 언더 범프 메탈(125)이 형성된다.
언더 범프 메탈(125)은 크롬, 니켈, 팔라듐, 골드, 실버, 이들의 합금 및 그 등가물 중에서 선택된 적어도 하나 이상으로 형성될 수 있으나, 이로서 본 발명이 한정되지 않는다. 더불어, 언더 범프 메탈(125) 역시 통상의 무전해 도금 공정, 전해 도금 공정 및/또는 스퍼터링 공정에 의해 형성될 수 있다. 이러한 언더 범프 메탈(125)은 하기할 도전성 범프(160)와 제2재배선층(123) 사이의 직접적인 금속간 화합물이 형성되지 않도록 함으로써, 도전성 범프(160)의 보드레벨 신뢰성이 향상되도록 한다.
여기서, 제1재배선층(121), 제1패시베이션층(122), 제2재배선층(123) 및 제2패시베이션층(124)은 하나의 인터포저(120)로 정의될 수 있다. 더불어, 상술한 언더 범프 메탈(125) 및 하기할 마이크로 범프 패드(126)까지 인터포저(120)의 한 구성 요소로 정의될 수도 있다.
도 1d에 도시된 바와 같이, 제1웨이퍼 서포트 시스템(1)을 부착하는 단계에서는, 제2패시베이션층(124)에 제1웨이퍼 서포트 시스템(1)이 부착된다. 즉, 제2패시베이션층(124) 및 언더 범프 메탈(125)에 제1웨이퍼 서포트 시스템(1)이 부착되며, 이때 하부에 있던 캐리어(110)가 상부로 위치 변경될 수 있다. 여기서, 제2패시베이션층(124)과 제1웨이퍼 서포트 시스템(1)의 사이에는 열 에너지 또는 빛 에너지에 의해 접착성을 잃는 임시 접착제가 더 개재될 수 있다. 더불어, 제1웨이퍼 서포트 시스템(1)은 통상의 실리콘 웨이퍼, 글래스 웨이퍼, 세라믹 웨이퍼 및 금속 웨이퍼 중에서 선택된 어느 하나일 수 있으며, 본 발명에서 그 종류가 한정되지 않는다.
도 1e에 도시된 바와 같이, 캐리어(110)를 제거하는 단계에서는, 제1웨이퍼 서포트 시스템(1)의 반대 영역에 있는 캐리어(110)(예를 들면, 실리콘 웨이퍼)가 제거된다. 일례로, 통상의 그라인딩 공정을 통하여 대부분의 캐리어(110)가 제거되고, 이어서 통상의 식각 공정을 통하여 잔존하는 캐리어(110)가 완전히 제거된다. 이와 같이 하여, 결국 캐리어(110)의 표면에 형성되어 있던 보호층(111)(예를 들면, 실리콘 산화막 및/또는 실리콘 질화막)만 남게 된다. 다르게 설명하면, 제1재배선층(121) 및 제1패시베이션층(122) 위에 일정 두께의 보호층(111)만이 남게 된다. 여기서, 상술한 바와 같이 보호층(111)은 무기물이고, 그 하부의 제1,2패시베이션층(122,124)은 유기물이다.
도 1f에 도시된 바와 같이, 보호층(111)에 오프닝(111a)을 형성하는 단계에서는, 통상의 사진 식각 공정 또는 레이저 조사 공정에 의해 보호층(111)에 선택적으로 다수의 오프닝(111a)이 형성된다. 특히, 이러한 오프닝(111a)은 제1재배선층(121)의 특정 영역과 대응됨으로써, 이러한 오프닝(111a)에 의해 제1재배선층(121)의 특정 영역이 외부로 노출된다. 즉, 본 발명에서는 제1재배선층(121)의 특정 영역이 무기물 보호층(111)을 통해 외부로 노출된다. 보다 정확하게 설명하면, 제1재배선층(121) 위에 형성된 제1시드층(121a)의 특정 영역이 무기물 보호층(111)을 통해 외부로 노출된다.
도 1g에 도시된 바와 같이, 오프닝(111a)에 마이크로 범프 패드(126)를 형성하는 단계에서는, 오프닝(111a)에 마이크로 범프 패드(126)가 형성되어, 마이크로 범프 패드(126)가 제1재배선층(121)에 전기적으로 접속된다. 일례로, 오프닝(111a)의 내측 및 외측에 마이크로 범프 시드층(126a)이 형성되고, 이어서 마이크로 범프 시드층(126a)에 마이크로 범프 패드(126)가 형성된다. 즉, 제1재배선층(121)과 마이크로 범프 패드(126) 사이에는 제1시드층(121a) 및 마이크로 범프 시드층(126a)이 개재된다. 다르게 설명하면, 제1시드층(121a)과 마이크로 범프 시드층(126a)이 상호간 마주보며 직접 전기적으로 접속되며, 이제까지 이러한 구조는 존재하지 않았다.
도 1h에 도시된 바와 같이, 반도체 다이(130)를 부착하고 수지(140)로 몰딩하는 단계에서는, 반도체 다이(130)가 마이크로 범프 패드(126)에 전기적으로 접속되고, 또한 수지(140)로 몰딩된다. 즉, 반도체 다이(130)의 범프(131)가 솔더(132)를 통하여 마이크로 범프 패드(126)에 전기적으로 접속된다. 일례로, 반도체 다이(130)는 매스 리플로우(mass reflow) 방식, 열적 압착(thermal compression) 방식 또는 레이저 본딩 방식에 의해 마이크로 범프 패드(126)에 전기적으로 접속될 수 있다.
더불어, 반도체 다이(130)와 인터포저(120) 사이에는 언더필(150)이 충진될 수 있음으로써, 반도체 다이(130)와 인터포저(120) 사이의 열팽창 계수차에 의한 워페이지 현상이 방지될 수 있다.
여기서, 수지(140)는 반도체 다이(130)의 측면 및 상면을 몰딩하거나, 측면만을 몰딩함으로서, 반도체 다이(130)의 측면 및 상면이 수지(140)의 내측에 있거나, 또는 반도체 다이(130)의 측면이 수지(140)의 내측에 있고, 반도체 다이(130)의 상면이 수지(140)를 통해 외측으로 노출될 수 있다. 이러한 수지(140)는 통상의 트랜스퍼 몰딩을 위한 열경화형 에폭시 몰딩 컴파운드, 또는 디스펜싱을 위한 상온 경화형 글럽 탑(glop op)일 수 있으나, 이로서 본 발명이 한정되지 않는다.
더욱이, 수지(140)의 구성 요소중 하나인 무기 필러의 사이즈가 인터포저(120)와 반도체 다이(130) 사이의 틈 또는 갭의 사이즈보다 작을 경우, 상술한 언더필(150)은 필요없으며, 이러한 인터포저(120)와 반도체 다이(130) 사이의 틈 또는 갭으로 수지(140)가 직접 충진될수도 있다. 이러한 수지(140)로서 몰디드 언더필이 있으며, 이러한 몰디드 언더필을 이용할 경우 2단계의 공정(언더필+몰드)을 1단계의 공정(몰드 언더필)으로 단축할 수 있다.
반도체 다이(130)는, 예를 들면, 디지털 시그널 프로세서(DSP), 마이크로프로세서, 네트워크 프로세서, 파워 매니지먼트 프로세서, 오디오 프로세서, RF 회로, 와이어리스 베이스 밴드 시스템-온-칩(SoC) 프로세서, 센서, 및 주문형 집적회로와 같은 전기적 회로를 포함할 수 있다.
도 1i에 도시된 바와 같이, 제1웨이퍼 서포트 시스템(1)을 분리하고 제2웨이퍼 서포트 시스템(2)을 부착하며, 도전성 범프(160)를 부착하는 단계에서는, 상술한 바와 같이 제2패시베이션층(124)에 부착된 제1웨이퍼 서포트 시스템(1)이 분리되고, 이에 따라 노출된 언더 범프 메탈(125)에 도전성 범프(160)가 전기적으로 접속된다. 이때, 반도체 다이(130) 및 수지(140)에는 제2웨이퍼 서포트 시스템(2)이 부착된 상태에서, 언더 범프 메탈(125)에 도전성 범프(160)가 전기적으로 접속될 수 있다. 물론, 반도체 다이(130) 및 수지(140)와 제2웨이퍼 서포트 시스템(2)의 사이에는 열 에너지 또는 빛 에너지에 의해 접착성을 잃는 임시 접착제가 더 개재될 수 있다.
도전성 범프(160)는 공융점 솔더(eutectic solder: Sn37Pb), 고융점 솔더(High lead solder: Sn95Pb), 납이 없는 솔더(lead-free solder: SnAg, SnAu, SnCu, SnZn, SnZnBi, SnAgCu, SnAgBi 등) 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으며, 본 발명에서 이를 한정하지 않는다.
이러한 도전성 범프(160)는, 예를 들면, 언더 범프 메탈(125)에 휘발성 플럭스가 돗팅되고, 플럭스 위에 도전성 범프(160)가 드롭되며, 이후 대략 150 ℃ 내지 250 ℃의 리플로우 온도가 제공됨으로써, 도전성 범프(160)가 언더 범프 메탈(125)에 리플로우되어 접속된다. 물론, 이때 플럭스는 휘발되어 모두 제거된다.
이러한 도전성 범프(160)는 상술한 바와 같이 도전성 볼, 도전성 필라 또는 도전성 포스트로 불리기도 하며, 이는 경성 인쇄회로기판, 연성 인쇄회로기판 및/또는 리드프레임 등에 실장됨으로써, 결국 인터포저(120)를 포함하는 반도체 다이(130)가 플립칩 형태로 기판이나 리드프레임에 전기적으로 접속된다.
여기서, 제2웨이퍼 서포트 시스템(2)의 재질 및 특성은 상술한 제1웨이퍼 서포트 시스템(1)의 그것과 동일 유사하다.
도 1j에 도시된 바와 같이, 제2웨이퍼 서포트 시스템(2)을 분리하는 단계에서는, 반도체 다이(130) 및 수지(140)에 부착되어 있던 제2웨이퍼 서포트 시스템(2)이 분리된다. 이와 같이 하여, 완성된 반도체 디바이스(100)에서는 반도체 다이(130)의 상면이 수지(140)의 상면을 통하여 외부로 노출될 수 있다. 즉, 반도체 다이(130)의 상면과 수지(140)의 상면이 동일한 평면을 이룰 수 있다. 물론, 몰딩 공정에서 수지(140)가 반도체 다이(130)의 상면을 덮었을 경우, 반도체 다이(130)의 상면은 수지(140)의 내측에 위치된다.
더불어, 인터포저(120)가 스트립 또는 매트릭스 형태로 만들어졌을 경우, 이러한 제2웨이퍼 서포트 시스템(2)의 분리 이후, 다이아몬드 블레이드 또는 레이저 빔에 의해 인터포저(120) 및 수지(140)가 소잉됨으로써, 낱개의 반도체 디바이스(100)가 독립된다. 물론, 이러한 소잉 공정에 의해 인터포저(120)와 수지(140)의 측면이 동일한 평면을 이룬다.
이와 같이 하여 본 발명은 통상의 범핑 장비를 이용하여 실리콘 관통 전극이 없는 인터포저(120)를 갖는 반도체 디바이스(100) 및 그 제조 방법을 제공한다. 즉, 본 발명은 캐리어(110)(예를 들면, 실리콘 웨이퍼) 위에 상대적으로 파인한 라인/스페이스/두께를 갖는 재배선층이 먼저 형성됨으로써, 현재의 범핑 공정과 재배선층의 형성 순서가 동일하여, 추가적인 기술 개발이 최소화될 수 있고, 이에 따라 인터포저(120)의 제조 비용이 절감된다.
또한, 본 발명은 파인한 라인/스페이스/두께를 갖는 재배선층이 먼저 형성됨으로써, 재배선층의 평탄화 공정이 생략될 수도 있다.
더욱이, 본 발명은 현재와 같은 구조의 언더 범프 메탈 구조가 그대로 사용될 수 있음으로써, 인터포저(120)의 제조 비용이 더욱 절감될 수 있다.
또한, 본 발명은 실리콘 웨이퍼와 같은 캐리어(110)의 표면에 형성된 실리콘 산화막 및/또는 실리콘 질화막과 같은 보호층(111) 위에서 재배선층이 형성되기 때문에, 파인한 라인/스페이스/두께를 갖는 재배선층이 형성될 수 있다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 단면도가 도시되어 있고, 도 3을 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스(101)의 단면도가 도시되어 있다. 여기서, 본 발명의 이해를 위해 도전성 범프(160)는 하나만 도시되어 있다.
도 2에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(100)는 인터포저(120), 반도체 다이(130), 수지(140), 언더필(150) 및 도전성 범프(160)를 포함한다.
인터포저(120)는 보호층(111)(예를 들면, 실리콘 산화막 및/또는 실리콘 질화막) 아래에 형성된 제1시드층(121a), 제1시드층(121a) 아래에 형성된 제1재배선층(121), 제1재배선층(121)을 덮는 제1패시베이션층(122), 제1재배선층(121) 아래에 형성된 제2시드층(123a), 제2시드층(123a) 아래에 형성된 제2재배선층(123), 제2재배선층(123)을 덮는 제2패시베이션층(124)을 포함한다. 여기서, 제1재배선층(121)의 라인/스페이스/두께는 제2재배선층(123)의 라인/스페이스/두께보다 작다.
또한, 인터포저(120)는 보호층(111)을 관통하여 제1시드층(121a) 위에 형성된 마이크로 범프 시드층(126a), 마이크로 범프 시드층(126a) 위에 형성된 마이크로 범프 패드(126), 제2재배선층(123) 아래에 형성된 언더 범프 시드층(125a) 및 언더 범프 시드층(125a) 아래에 형성된 언더 범프 메탈(125)을 더 포함할 수 있다.
여기서, 제1시드층(121a)과 마이크로 범프 시드층(126a)은 상호간 직접 전기적으로 접속되며, 이는 상술한 바와 같은 제조 방법에 기인한다.
반도체 다이(130)에는 범프(131)가 형성되어 있으며, 이러한 범프(131)는 솔더(132)를 통하여 마이크로 범프 패드(126)에 전기적으로 접속된다. 언더필(150)은 반도체 다이(130)와 인터포저(120) 사이에 개재되며, 수지(140)가 반도체 다이(130) 및 언더필(150)의 측부를 감싼다. 여기서, 수지(140)는 반도체 다이(130)의 측면을 감쌀 뿐 상면을 감싸지는 않기 때문에, 반도체 다이(130)의 상면은 외부로 노출될 수 있다. 더욱이, 반도체 다이(130)의 상면은 수지(140)의 상면과 동일 평면을 이룰 수 있다.
도전성 범프(160)는 언더 범프 메탈(125)에 접속될 수 있으며, 이는 상술한 바와 같이 인쇄회로기판 또는 리드프레임 등에 실장된다.
도면에서 (1), (2) 및 (3)은 적층 및/또는 형성 순서를 의미한다. 즉, 본 발명에 따른 반도체 디바이스(100)는 (1)의 방향으로 인터포저(120)가 형성되고, 이어서 (2)의 방향으로 인터포저(120) 위에 반도체 다이(130)가 접속되며, 마지막으로 (3)의 방향으로 도전성 범프(160)가 인터포저(120)의 아래에 접속된다.
한편, 도 3에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(101)는 수지(141)가 반도체 다이(130)의 측면뿐만 아니라 상면도 완전히 덮을 수 있다. 즉, 수지(141)의 내측에 반도체 다이(130)가 위치됨으로써, 반도체 다이(130)가 외부 환경으로부터 안전하게 보호된다.
도 4를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 디바이스(102)의 단면도가 도시되어 있다.
도 4에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(102)에서는 제1재배선층(121)이 반도체 다이(130)의 실장 영역 외측에도 형성될 수 있고, 이러한 제1재배선층(121) 위에는 볼 패드(127)가 더 형성될 수 있다. 즉, 보호층(111)의 오프닝을 관통하여 패드 시드층(127a)이 형성되고, 이러한 패드 시드층(127a) 위에 볼 패드(127)가 형성될 수 있다. 물론, 패드 시드층(127a)은 제1시드층(121a)에 직접 접속된다. 또한, 볼 패드(127) 위에는 도전성 범프(128)가 전기적으로 접속될 수 있다. 더욱이, 수지(141)에는 쑤루몰드비아(142)가 형성됨으로써, 상술한 도전성 범프(128)가 쑤루몰드비아(142)를 통해 외측으로 노출된다. 따라서, 이러한 반도체 디바이스(102)에는 상부에 추가적인 다른 반도체 디바이스 또는 부품(도시되지 않음)이 전기적으로 접속될 수 있다.
도 5를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 디바이스(103)의 단면도가 도시되어 있다.
도 5에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(103)에서는 제1재배선층(121) 위에는 메탈 필라(129)가 더 형성될 수 있다. 즉, 보호층(111)의 오프닝을 관통하여 필라 시드층(129a)이 형성되고, 이러한 필라 시드층(129a) 위에 메탈 필라(129)가 형성될 수 있다. 물론, 필라 시드층(129a)은 제1시드층(121a)에 직접 접속된다. 더욱이, 메탈 필러(129)의 위에는 메탈 패드(171)가 형성될 수 있다. 따라서, 이러한 반도체 디바이스(103)에는 상부에 추가적인 다른 반도체 디바이스 또는 부품(도시되지 않음)이 전기적으로 접속될 수 있다. 도면중 미설명 부호 171a는 패드 시드층이다.
도 6을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 디바이스(104)의 단면도가 도시되어 있다.
도 6에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(104)에서는 메탈 필러(129) 위에 추가적인 재배선층(181)이 더 형성될 수 있다. 물론, 이를 위해 메탈 필러(129) 주변의 수지(141)에는 제1패시베이션층(191)이 형성되고, 제1패시베이션층(191) 위에 메탈 필러(129)와 연결되는 재배선층(181)이 더 형성된다. 더불어, 이러한 재배선층(181)은 제2패시베이션층(192)에 의해 덮여 있되, 제2패시베이션층(192) 중 일정 영역에 오프닝(192a)이 형성됨으로써, 오프닝(192a)을 통해 재배선층(181)의 특정 영역이 외부로 노출될 수 있다. 따라서, 이러한 반도체 디바이스(104)는 수지(141)의 상면에 추가적으로 라우팅된 재배선층(181)이 형성될 수 있고, 이러한 재배선층(181)에 추가적인 다른 반도체 디바이스 또는 부품(도시되지 않음)이 전기적으로 접속될 수 있다. 도면중 미설명 부호 181a는 시드층이다.
여기서, 도 4, 도 5 및 도 6에 도시된 반도체 디바이스(102, 103,104)의 구조는 이하에서 설명될 다양한 반도체 디바이스의 구조에 그대로 적용될 수 있으며, 본 발명에서 특정한 반도체 디바이스의 구조가 한정되지 않는다.
도 7a 내지 도 7h는 본 발명의 또 다른 실시예에 따른 반도체 디바이스(200)의 제조 방법을 도시한 단면도이다.
본 발명에 따른 반도체 디바이스(200)의 제조 방법은 보호층(211)을 갖는 캐리어(210)를 제공하는 단계와, 제1재배선층(221)을 형성하는 단계와, 반도체 다이(230)를 부착하고 수지(240)로 몰딩하는 단계와, 웨이퍼 서포트 시스템(1)을 부착하고 캐리어(210)를 제거하는 단계와, 보호층(211)에 오프닝(211a)을 형성하는 단계와, 제2재배선층(225) 및 언더 범프 메탈(227)을 형성하는 단계와, 도전성 범프(260)를 부착하는 단계와, 웨이퍼 서포트 시스템(1)을 분리하는 단계를 포함한다. 본 발명자는 이러한 제조 방법을 몰드 퍼스트(mold first) 방식으로 정의한다.
도 7a에 도시된 바와 같이, 보호층(211)을 갖는 캐리어(210)를 제공하는 단계에서는, 평평한 상면과 평평한 하면을 갖는 실리콘 웨이퍼와 같은 캐리어(210)가 제공된다. 여기서, 실리콘 웨이퍼의 표면에는 실리콘 산화막 및/또는 실리콘 질화막과 같은 보호층(211)이 통상의 산화 공정에 의해 형성될 수 있다.
도 7b에 도시된 바와 같이, 제1재배선층(221)을 형성하는 단계에서는, 상술한 캐리어(210)(예를 들면, 실리콘 웨이퍼)의 보호층(211)(예를 들면, 실리콘 산화막 및/또는 실리콘 질화막) 위에 적어도 1층의 제1재배선층(221)이 형성된다. 일례로, 보호층(211) 위에 제1시드층(221a)(도 8 참조)이 형성되고, 제1시드층(221a) 위에 제1재배선층(221)이 형성되며, 이러한 제1재배선층(221)은 제1패시베이션층(222)으로 덮인다. 또한, 제1재배선층(221)과 대응되는 제1패시베이션층(222)에는 오프닝이 형성되고, 이러한 오프닝에는 마이크로 범프 패드(223)가 형성된다. 즉, 오프닝을 통해 노출된 제1재배선층(221)에 마이크로 범프 시드층(223a)이 형성되고, 이러한 마이크로 범프 시드층(223a) 위에 마이크로 범프 패드(223)가 형성된다. 물론, 이에 따라 제1재배선층(221)은 마이크로 범프 시드층(223a)에 직접 전기적으로 접속된다.
여기서, 제1재배선층(221)은 무기물 보호층(211) 위에 형성되기 때문에, 하기할 유기물 패시베이션층 위에 형성되는 제2재배선층(225)에 비해 더욱 파인한 라인/스페이스/두께를 갖도록 형성될 수 있다.
도 7c에 도시된 바와 같이, 반도체 다이(230)를 부착하고 수지(240)로 몰딩하는 단계에서는, 반도체 다이(230)가 마이크로 범프 패드(223)에 전기적으로 접속되고, 또한 수지(240)로 몰딩된다. 즉, 반도체 다이(230)의 범프(231)가 솔더(232)를 통하여 마이크로 범프 패드(223)에 전기적으로 접속된다. 일례로, 반도체 다이(230)는 매스 리플로우 방식, 열적 압착 방식 또는 본딩 방식에 의해 마이크로 범프 패드(223)에 전기적으로 접속될 수 있다.
더불어, 반도체 다이(230)와 인터포저(220) 사이에는 언더필(250)이 충진될 수 있다. 또한, 수지(240)는 반도체 다이(230)의 측면 및 상면을 몰딩하거나, 측면만을 몰딩함으로서, 반도체 다이(230)의 측면 및 상면이 수지(240)의 내측에 있거나, 또는 반도체 다이(230)의 측면이 수지(240)의 내측에 있고, 반도체 다이(230)의 상면이 수지(240)를 통해 외측으로 노출될 수 있다.
도 7d에 도시된 바와 같이, 웨이퍼 서포트 시스템(1)을 부착하고 캐리어(210)를 제거하는 단계에서는, 반도체 다이(230) 및 수지(240)의 상면에 웨이퍼 서포트 시스템(1)이 부착되고, 이어서 보호층(211) 아래의 캐리어(210)(예를 들면, 실리콘 웨이퍼)가 그라인딩 공정 및/또는 식각 공정에 의해 제거된다. 이와 같이 하여, 제1재배선층(221) 및 제1패시베이션층(222)의 하면에 보호층(211)만이 잔존하게 된다.
도 7e에 도시된 바와 같이, 보호층(211)에 오프닝(211a)을 형성하는 단계에서는, 통상의 사진 식각 공정 또는 레이저 조사 공정에 의해 보호층(211)에 선택적으로 다수의 오프닝(211a)이 형성된다. 특히, 이러한 오프닝(211a)은 제1재배선층(221)의 특정 영역과 대응됨으로써, 이러한 오프닝(211a)에 의해 제1재배선층(221)의 특정 영역이 외부로 노출된다. 즉, 본 발명에서는 제1재배선층(221)의 특정 영역이 무기물 보호층(211)을 통해 외부로 노출된다. 보다 정확하게 설명하면, 제1재배선층(221) 아래에 형성된 제1시드층(221a)의 특정 영역이 무기물 보호층(211)을 통해 외부로 노출된다.
여기서, 하기할 제2재배선층(225)의 용이한 형성을 위해, 보호층(211)의 아래에 제2패시베이션층(224)이 형성되고, 오프닝(211a)은 이러한 제2패시베이션층(224) 및 보호층(211)을 관통하여 형성될 수 있다.
도 7f에 도시된 바와 같이, 제2재배선층(225) 및 언더 범프 메탈(227)을 형성하는 단계에서는, 제1재배선층(221)의 아래에 적어도 1층의 제2재배선층(225) 및 언더 범프 메탈(227)이 순차적으로 형성된다. 일례로, 제2패시베이션층(224) 및 보호층(211)을 관통하는 오프닝(211a)의 내측 및 외측에 제2시드층(225a)(도 8 참조)이 형성되고, 제2시드층(225a)에 제2재배선층(225)이 형성된다. 이어서, 제2재배선층(225)은 제3패시베이션층(226)으로 덮인다. 이와 같이 하여, 제1시드층(221a)과 제2시드층(225a)은 상호간 직접 전기적으로 접속된다.
또한, 제3패시베이션층(226)에 오프닝이 형성되어, 제2재배선층(225)의 특정 영역이 노출되고, 이러한 노출된 제2재배선층(225)에 언더 범프 시드층(227a) 및 언더 범프 메탈(227)이 순차적으로 형성된다.
여기서, 제1재배선층(221), 제1패시베이션층(222), 제2재배선층(225), 제2패시베이션층(224) 및 제3패시베이션층(226)은 하나의 인터포저(220)로 정의될 수 있다. 더불어, 상술한 마이크로 범프 패드(223) 및 언더 범프 메탈(227)까지 인터포저(220)의 한 구성 요소로 정의될 수 있다.
도 7g에 도시된 바와 같이, 도전성 범프(260)를 부착하는 단계에서는, 언더 범프 메탈(227)에 도전성 범프(260)가 전기적으로 접속된다. 이때, 반도체 다이(230) 및 수지(240)에는 웨이퍼 서포트 시스템(1)이 부착된 상태에서, 언더 범프 메탈(227)에 도전성 범프(260)가 전기적으로 접속될 수 있다.
도 7h에 도시된 바와 같이, 웨이퍼 서포트 시스템(1)을 분리하는 단계에서는, 반도체 다이(230) 및 수지(240)에 부착되어 있던 웨이퍼 서포트 시스템(1)이 분리된다. 이와 같이 하여, 완성된 반도체 디바이스(200)에서는 반도체 다이(230)의 상면이 수지(240)의 상면을 통하여 외부로 노출될 수 있다. 물론, 몰딩 공정에서 수지(240)가 반도체 다이(230)의 상면을 덮었을 경우, 반도체 다이(230)의 상면은 수지(240)의 내측에 위치된다.
도 8을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 디바이스(201)의 단면도가 도시되어 있다.
도 8에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(200)는 인터포저(220), 반도체 다이(230), 수지(240), 언더필(250) 및 도전성 범프(260)를 포함한다.
인터포저(220)는 보호층(211)(예를 들면, 실리콘 산화막 및/또는 실리콘 질화막) 위에 형성된 제1시드층(221a), 제1시드층(221a) 위에 형성된 제1재배선층(221), 제1재배선층(221)을 덮는 제1패시베이션층(222), 보호층(211) 아래에 형성되어 제1시드층(221a)과 직접 접속된 제2시드층(225a), 제2시드층(225a) 아래에 형성된 제2재배선층(225), 제2재배선층(225)을 덮는 제2패시베이션층(224)을 포함한다. 여기서, 제1재배선층(221)의 라인/스페이스/두께는 제2재배선층(225)의 라인/스페이스/두께보다 작다.
또한, 인터포저(220)는 제1패시베이션층(222)을 관통하여 제1재배선층(221) 위에 형성된 마이크로 범프 시드층(223a), 마이크로 범프 시드층(223a) 위에 형성된 마이크로 범프 패드(223), 제2재배선층(225) 아래에 형성된 언더 범프 시드층(227a) 및 언더 범프 시드층(227a) 아래에 형성된 언더 범프 메탈(227)을 더 포함할 수 있다.
여기서, 제1시드층(221a)과 제2시드층(225a)은 상호간 직접 전기적으로 접속되며, 이는 상술한 바와 같은 제조 방법에 기인한다.
반도체 다이(230)에는 범프(231)가 형성되어 있으며, 이러한 범프(231)는 솔더(232)를 통하여 마이크로 범프 패드(223)에 전기적으로 접속된다. 언더필(250)은 반도체 다이(230)와 인터포저(220) 사이에 개재되며, 수지(240)가 반도체 다이(230) 및 언더필(250)의 측부를 감싼다. 여기서, 수지(240)는 반도체 다이(230)의 측면을 감쌀 뿐 아니라 상면을 감쌀 수 있다.
도전성 범프(260)는 언더 범프 메탈(227)에 접속될 수 있으며, 이는 상술한 바와 같이 인쇄회로기판 또는 리드프레임 등에 실장된다.
도면에서 (1) 및 (2)는 적층 및/또는 형성 순서를 의미한다. 즉, 본 발명에 따른 반도체 디바이스(200)는 (1)의 방향으로 인터포저(220)의 일부 영역이 형성되고, 그 일부 영역에 반도체 다이(230)가 전기적으로 접속되며, 이어서 (2)의 방향으로 인터포저(220)의 나머지 영역이 형성되고, 그 나머지 영역에 도전성 범프(260)가 부착된다.
도 9a 내지 도 9j를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 디바이스(300)의 제조 방법에 대한 단면도가 도시되어 있다.
본 발명에 따른 반도체 디바이스(300)의 제조 방법은 보호층(311)을 갖는 캐리어(310)를 제공하는 단계와, 제1재배선층(321)을 형성하는 단계와, 제2재배선층(323)을 형성하는 단계와, 마이크로 범프 패드(325)를 형성하는 단계와, 반도체 다이(330)를 부착하고 수지(340)로 몰딩하는 단계와, 웨이퍼 서포트 시스템(1)을 부착하는 단계와, 캐리어(310)를 제거하는 단계와, 보호층(311)에 오프닝(326a)을 형성하는 단계와, 오프닝(326a)에 언더 범프 메탈(327)을 형성하고, 도전성 범프(360)를 접속하는 단계와, 웨이퍼 서포트 시스템(1)을 분리하는 단계를 포함한다. 본 발명자는 이러한 제조 방법을 빌드업(build up) 방식으로 정의한다.
도 9a에 도시된 바와 같이, 캐리어(310)를 제공하는 단계에서는, 평평한 상면과 평평한 하면을 갖는 실리콘 웨이퍼와 같은 캐리어(310)가 제공된다. 여기서, 실리콘 웨이퍼의 표면에는 실리콘 산화막 및/또는 실리콘 질화막과 같은 보호층(311)이 통상의 산화 공정에 의해 형성될 수 있다.
도 9b에 도시된 바와 같이, 제1재배선층(321)을 형성하는 단계에서는, 상술한 캐리어(310)(예를 들면, 실리콘 웨이퍼)의 보호층(311)(예를 들면, 실리콘 산화막 및/또는 실리콘 질화막) 위에 적어도 1층의 제1재배선층(321)이 형성된다. 일례로, 보호층(311) 위에 제1시드층(321a)(도 10 참조)이 형성되고, 제1시드층(321a) 위에 제1재배선층(321)이 형성되며, 이러한 제1재배선층(321)은 제1패시베이션층(322)으로 덮인다. 이러한 제1재배선층(321) 및 제1패시베이션층(322)은 필요에 따라 2층 이상으로 형성될 수 있다.
여기서, 제1재배선층(321)에는 추후 도전성 범프(360)가 접속되므로, 제1재배선층(321)의 라인/스페이스/두께는 하기할 제2재배선층(323)의 라인/스페이스/두께에 비해 상대적으로 크게 형성될 수 있다.
도 9c에 도시된 바와 같이, 제2재배선층(323)을 형성하는 단계에서는, 제1재배선층(321)의 위에 적어도 1층의 제2재배선층(323)이 순차적으로 형성된다. 일례로, 제1패시베이션층(322) 위에 제2시드층(323a)(도 10 참조)이 형성되고, 제2시드층(323a) 위에 제2재배선층(323)이 형성되며, 이러한 제2재배선층(323)은 제2패시베이션층(324)으로 덮인다. 더불어, 제2패시베이션층(324)에는 통상의 사진 식각 공정에 의해 오프닝(324a)이 형성되어, 오프닝(324a)과 대응되는 제2재배선층(323)의 특정 영역이 외부로 노출된다.
도 9d에 도시된 바와 같이, 마이크로 범프 패드(325)를 형성하는 단계에서는, 오프닝(324a)에 마이크로 범프 패드(325)가 형성되어, 마이크로 범프 패드(325)가 제2재배선층(323)에 전기적으로 접속된다. 일례로, 오프닝(324a)의 내측 및 외측에 마이크로 범프 시드층(325a)이 형성되고, 이어서 마이크로 범프 시드층(325a)에 마이크로 범프 패드(325)가 형성된다. 즉, 제1재배선층(321)과 마이크로 범프 패드(325) 사이에는 마이크로 범프 시드층(325a)이 개재된다.
도 9e에 도시된 바와 같이, 반도체 다이(330)를 부착하고 수지(340)로 몰딩하는 단계에서는, 반도체 다이(330)가 마이크로 범프 패드(325)에 전기적으로 접속되고, 또한 수지(340)로 몰딩된다. 즉, 반도체 다이(330)의 범프(331)가 솔더(332)를 통하여 마이크로 범프 패드(325)에 전기적으로 접속된다. 더불어, 반도체 다이(330)와 인터포저(320) 사이에는 언더필(350)이 충진될 수 있음으로써, 반도체 다이(330)와 인터포저(320) 사이의 열팽창 계수차에 의한 워페이지 현상이 방지될 수 있다.
여기서, 수지(340)는 반도체 다이(330)의 측면 및 상면을 몰딩하거나, 측면만을 몰딩함으로서, 반도체 다이(330)의 측면 및 상면이 수지(340)의 내측에 있거나, 또는 반도체 다이(330)의 측면이 수지(340)의 내측에 있고, 반도체 다이(330)의 상면이 수지(340)를 통해 외측으로 노출될 수 있다.
더욱이, 수지(340)의 구성 요소중 하나인 무기 필러의 사이즈가 인터포저(320)와 반도체 다이(330) 사이의 틈 또는 갭의 사이즈보다 작을 경우, 상술한 언더필(350)은 필요없으며, 이러한 인터포저(320)와 반도체 다이(330) 사이의 틈 또는 갭으로 수지(340)가 직접 충진될수도 있다.
도 9f에 도시된 바와 같이, 웨이퍼 서포트 시스템(1)을 부착하는 단계에서는, 반도체 다이(330) 및 수지(340)의 상면에 웨이퍼 서포트 시스템(1)이 부착된다. 물론, 수지(340)가 반도체 다이(330)의 상면을 덮을 경우, 웨이퍼 서포트 시스템(1)은 수지(340)의 상면에 부착된다.
도 9g에 도시된 바와 같이, 캐리어(310)를 제거하는 단계에서는, 보호층(311)에 부착된 형태의 캐리어(310)(예를 들면, 실리콘 웨이퍼)가 제거된다. 일례로, 통상의 그라인딩 공정을 통하여 대부분의 캐리어(310)가 제거되고, 이어서 통상의 식각 공정을 통하여 잔존하는 캐리어(310)가 완전히 제거된다. 이와 같이 하여, 결국 캐리어(310)의 표면에 형성되어 있던 보호층(311)(예를 들면, 실리콘 산화막 및/또는 실리콘 질화막)만 남게 된다.
도 9h에 도시된 바와 같이, 보호층(311)에 오프닝(311a)을 형성하는 단계에서는, 통상의 사진 식각 공정 또는 레이저 조사 공정에 의해 보호층(311)에 선택적으로 다수의 오프닝(311a)이 형성된다. 특히, 이러한 오프닝(311a)은 제1재배선층(321)의 특정 영역과 대응됨으로써, 이러한 오프닝(311a)에 의해 제1재배선층(321)의 특정 영역이 외부로 노출된다. 즉, 본 발명에서는 제1재배선층(321)의 특정 영역이 무기물 보호층(311)을 통해 외부로 노출된다. 보다 정확하게 설명하면, 제1재배선층(321) 아래에 형성된 제1시드층(321a)의 특정 영역이 무기물 보호층(311)을 통해 외부로 노출된다. 더불어, 여기서 추가적으로 보호층(311)의 하면에는 제3패시베이션층(326)이 더 형성될 수도 있다.
도 9i에 도시된 바와 같이, 오프닝(311a)에 언더 범프 메탈(327)을 형성하고, 도전성 범프(360)를 접속하는 단계에서는, 보호층(311)의 오프닝(311a)에 언더 범프 메탈(327)이 형성되고, 언더 범프 메탈(327)에 도전성 범프(360)가 접속됨으로써, 도전성 범프(360)가 제1재배선층(321)에 접속된다. 즉, 오프닝(311a)의 내측 및 외측에 언더 범프 시드층(327a)이 형성되고, 이러한 언더로범프 시드층(327a)에 언더 범프 메탈(360)이 형성되며, 언더 범프 메탈(360)에 도전성 범프(360)가 전기적으로 접속된다.
여기서, 제1시드층(321a)과 언더 범프 시드층(327a)이 상호간 마주보며 직접 전기적으로 접속되며, 이러한 구조는 지금까지 존재하지 않았다.
여기서, 제1재배선층(321), 제1패시베이션층(322), 제2재배선층(323) 및 제2패시베이션층(324)은 하나의 인터포저(320)로 정의될 수 있다. 더불어, 상술한 아미크로범프 패드(325) 및 언더 범프 메탈(327)까지 인터포저(320)의 한 구성 요소로 정의될 수도 있다.
도 9j에 도시된 바와 같이, 웨이퍼 서포트 시스템(1)을 분리하는 단계에서는, 반도체 다이(330) 및 수지(340)로부터 웨이퍼 서포트 시스템(1)이 분리된다.
이와 같이 하여, 완성된 반도체 디바이스(300)에서는 반도체 다이(330)의 상면이 수지(340)의 상면을 통하여 외부로 노출될 수 있다. 즉, 반도체 다이(330)의 상면과 수지(340)의 상면이 동일한 평면을 이룰 수 있다. 물론, 몰딩 공정에서 수지(340)가 반도체 다이(330)의 상면을 덮었을 경우, 반도체 다이(330)의 상면은 수지(340)의 내측에 위치된다.
이와 같이 하여 본 발명은 통상의 범핑 장비를 이용하여 실리콘 관통 전극이 없는 인터포저(320)를 갖는 반도체 디바이스(300) 및 그 제조 방법을 제공한다. 즉, 본 발명은 캐리어(310)(예를 들면, 실리콘 웨이퍼) 위에 재배선층을 먼저 형성함으로써, 현재의 범핑 공정과 재배선층의 형성 순서가 동일하여, 추가적인 기술 개발을 최소화할 수 있고, 이에 따라 인터포저(320)의 제조 비용을 절감할 수 있다. 또한, 본 발명은 현재와 같은 구조의 언더 범프 메탈(327) 구조를 그대로 사용할 수 있음으로써, 인터포저(320)의 제조 비용을 더욱 절감할 수 있다.
도 10을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 디바이스(301)의 단면도가 도시되어 있다.
도 10에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(301)는 인터포저(320), 반도체 다이(330), 수지(340), 언더필(350) 및 도전성 범프(360)를 포함한다.
인터포저(320)는 보호층(311)(예를 들면, 실리콘 산화막 및/또는 실리콘 질화막) 위에 형성된 제1시드층(321a), 제1시드층(321a) 위에 형성된 제1재배선층(321), 제1재배선층(321)을 덮는 제1패시베이션층(322), 제1재배선층(321) 위에 형성된 제2시드층(323a), 제2시드층(323a) 위에 형성된 제2재배선층(323), 제2재배선층(323)을 덮는 제2패시베이션층(324)을 포함한다. 여기서, 제1재배선층(321)의 라인/스페이스/두께는 제2재배선층(323)의 라인/스페이스/두께보다 크다.
또한, 인터포저(320)는 제2패시베이션층(324)을 관통하여 제2시드층(323a) 위에 형성된 마이크로 범프 시드층(325a), 마이크로 범프 시드층(325a) 위에 형성된 마이크로 범프 패드(325), 제1재배선층(321) 아래에 형성된 언더 범프 시드층(327a) 및 언더 범프 시드층(327a) 아래에 형성된 언더 범프 메탈(327)을 더 포함할 수 있다. 여기서, 제1시드층(321a)과 언더 범프 시드층(325a)은 상호간 직접 전기적으로 접속되며, 이는 상술한 바와 같은 제조 방법에 기인한다.
반도체 다이(330)에는 범프(331)가 형성되어 있으며, 이러한 범프(331)는 솔더(332)를 통하여 마이크로 범프 패드(325)에 전기적으로 접속된다. 언더필(350)은 반도체 다이(330)와 인터포저(320) 사이에 개재되며, 수지(340)가 반도체 다이(330) 및 언더필(350)의 측부를 감싼다. 여기서, 수지(340)는 반도체 다이(330)의 측면 뿐만 아니라 상면도 감쌀 수 있다.
도전성 범프(360)는 언더 범프 메탈(327)에 접속될 수 있으며, 이는 상술한 바와 같이 인쇄회로기판 또는 리드프레임 등에 실장된다.
도면에서 (1) 및 (2)는 적층 및/또는 형성 순서를 의미한다. 즉, 본 발명에 따른 반도체 디바이스(300)는 (1)의 방향으로 인터포저(320)가 형성되고 반도체 다이(330)가 인터포저(320)에 접속되며, 이어서 (2)의 방향으로 인터포저(320)에 도전성 범프(360)가 접속된다.
도 11a를 참조하면, 인터포저의 평탄화 공정을 수행하지 않은 경우의 구조에 대한 단면도가 도시되어 있고, 도 11b를 참조하면, 인터포저의 평탄화 공정을 수행한 경우의 구조에 대한 단면도가 도시되어 있다.
도 11a에 도시된 바와 같이, 빌드업 방식에서는 제1재배선층(321')의 라인/스페이스/두께가 그 위에 형성된 제2재배선층(323')의 라인/스페이스/두께보다 크기 때문에, 평탄화 공정이 수행되지 않을 경우, 제2재배선층(323')의 평탄도가 저하된다. 더욱이, 제2재배선층(323') 위에 또다른 제3재배선층(도시되지 않음)이 형성될 경우, 제3재배선층의 평탄도는 더욱 저하된다. 도면중 미설명 부호 321a'는 제1시드층이고, 323a'는 제2시드층이다.
도 11b에 도시된 바와 같이, 제1재배선층(321)이 빌드업 방식으로 형성된 이후, 평탄화 공정이 수행됨으로써, 제2재배선층(323)의 평탄도가 향상될 수 있다. 물론, 이에 따라 제2재배선층(323) 위에 형성되는 또다른 제3재배선층(도시되지 않음)의 평탄도도 향상된다. 도면중 미설명 부호 321a는 제1시드층이고, 323a는 제2시드층이다.
도 12a를 참조하면, 재배선층 평탄화 공정에 대한 단면도가 도시되어 있고, 도 12b를 참조하면, 또다른 재배선층의 평탄화 공정에 대한 단면도가 도시되어 있다.
도 12a에 도시된 바와 같이, 평탄화 공정은 재배선층(321)만이 평탄화되어 수행될 수 있다. 즉, 패시베이션층(322)의 리세스 및 그 외측에 재배선층(321)이 형성된 이후, 리세스 외측의 재배선층(321)에 화학적 기계적 평탄화 공정이 적용됨으로써, 다마신(damascene) 방식으로 재배선층(321) 및 패시베이션층(322)의 상면이 평탄해질 수 있다.
도 12b에 도시된 바와 같이, 평탄화 공정은 패시베이션층(322)만이 평탄화되어 수행될 수 있다. 즉, 재배선층(321)이 형성되고, 재배선층(321)이 패시베이션층(322)으로 덮인 이후, 재배선층(321)의 상부에 형성된 패시베이션층(322)에 화학적 기계적 평탄화 공정이 적용됨으로써, 재배선층(321) 및 패시베이션층(322)의 상면이 평탄해질 수 있다.
이와 같이 하여, 본 발명에서는 재배선층이 다층 구조가 될 경우, 그리고 파인 라인/스페이스/두께의 재배선층이 구현되는 경우 유리하다.
한편, 이러한 평탄화 공정은 빌드업 공정을 중심으로 설명되었으나, 이로서 본 발명이 한정되지 않으며, 심지어 상술하거나 하기할 몰드 래스트 방식 및/또는 몰드 퍼스트 방식에서도 적용될 수 있음은 당연하다.
도 13a 내지 도 13j를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 디바이스(400)의 제조 방법을 도시한 단면도이다.
본 발명에 따른 반도체 디바이스(400)의 제조 방법은 보호층(411)을 갖는 캐리어(410)를 제공하는 단계와, 제1재배선층(421)을 형성하는 단계와, 제2재배선층(423) 및 언더 범프 메탈(425)을 형성하는 단계와, 제1웨이퍼 서포트 시스템(1)을 부착하는 단계와, 캐리어(410)를 제거하는 단계와, 보호층(411)에 오프닝(411a)을 형성하는 단계와, 오프닝(411a)에 마이크로 범프 패드(426)를 형성하는 단계와, 반도체 다이(430)를 부착하고 수지(440)로 몰딩하는 단계와, 제1웨이퍼 서포트 시스템(1)을 분리하고 제2웨이퍼 서포트 시스템(2)을 부착하며, 도전성 범프(460)를 부착하는 단계와, 제2웨이퍼 서포트 시스템(2)을 분리하는 단계를 포함한다. 본 발명자는 이러한 제조 방법을 몰드 래스트 방식으로 정의한다.
도 13a에 도시된 바와 같이, 캐리어(410)를 제공하는 단계에서는, 평평한 상면과 평평한 하면을 갖는 글래스, 다공성 세라믹 또는 금속과 같은 캐리어(410)가 제공된다. 여기서, 캐리어(410)의 표면에는 폴리이미드(polyimide), 벤조사이클로부틴(Benzo Cyclo Butene) 또는 폴리벤즈옥사졸(Poly Benz Oxazole)과 같은 보호층(411)이 통상의 코팅 공정에 의해 형성될 수 있다. 예를 들면, 보호층(411)은 스핀 코팅(spin coating), 스프레이 코팅(spray coating), 딥 코팅(dip coating), 로드 코팅(rod coating) 및 그 등가 방법 중에서 선택된 어느 하나로 형성될 수 있으나, 본 발명에서 이를 한정하지 않는다.
이러한 유기물 보호층(411) 위에는 파인한 라인/스페이스/두께의 재배선층이 형성될 수 있다. 예를 들면, 대략 2/2/2 ㎛ 내지 대략 10/10/10 ㎛의 라인/스페이스/두께를 갖는 재배선층이 형성될 수 있다.
도 13b에 도시된 바와 같이, 제1재배선층(421)을 형성하는 단계에서는, 상술한 캐리어(410)(예를 들면, 글래스 웨이퍼)의 보호층(411)(예를 들면, 폴리이미드층) 위에 적어도 1층의 제1재배선층(421)이 형성된다. 일례로, 보호층(411) 위에 제1시드층(421a)(도 14 참조)이 형성되고, 제1시드층(421a) 위에 제1재배선층(421)이 형성되며, 이러한 제1재배선층(421)은 제1패시베이션층(422)으로 덮인다. 상술한 바와 같이, 이러한 제1재배선층(421) 및 제1패시베이션층(422)은 필요에 따라 2층 이상으로 형성될 수 있다.
여기서, 제1재배선층(421)은 하기할 제2재배선층(423)에 비해 더욱 파인한 라인/스페이스/두께를 갖도록 형성될 수 있다.
도 13c에 도시된 바와 같이, 제2재배선층(423) 및 언더 범프 메탈(425)을 형성하는 단계에서는, 제1재배선층(421)의 위에 적어도 1층의 제2재배선층(423) 및 언더 범프 메탈(425)이 순차적으로 형성된다. 일례로, 제1패시베이션층(422) 위에 제2시드층(423a)(도 14 참조)이 형성되고, 제2시드층(423a) 위에 제2재배선층(423)이 형성되며, 이러한 제2재배선층(423)은 제2패시베이션층(424)으로 덮인다. 더불어, 제2재배선층(423) 위에 언더 범프 시드층(125a)(도 14 참조)이 형성되고 언더 범프 시드층(125a) 위에 언더 범프 메탈(425)이 형성된다.
여기서, 제1재배선층(421), 제1패시베이션층(422), 제2재배선층(423) 및 제2패시베이션층(424)은 하나의 인터포저(420)로 정의될 수 있다. 더불어, 상술한 언더 범프 메탈(425) 및 하기할 마이크로 범프 패드(426)까지 인터포저(420)의 한 구성 요소로 정의될 수도 있다.
도 13d에 도시된 바와 같이, 제1웨이퍼 서포트 시스템(1)을 부착하는 단계에서는, 제2패시베이션층(424)에 제1웨이퍼 서포트 시스템(1)이 부착된다. 즉, 제2패시베이션층(424) 및 언더 범프 메탈(425)에 제1웨이퍼 서포트 시스템(1)이 부착되며, 이때 하부에 있던 캐리어(410)가 상부로 위치 변경될 수 있다. 여기서, 제2패시베이션층(424)과 제1웨이퍼 서포트 시스템(1)의 사이에는 열 에너지 또는 빛 에너지에 의해 접착성을 잃는 임시 접착제가 더 개재될 수 있다.
도 13e에 도시된 바와 같이, 캐리어(410)를 제거하는 단계에서는, 제1웨이퍼 서포트 시스템(1)의 반대 영역에 있는 캐리어(410)(예를 들면, 글래스 웨이퍼)가 제거된다.
일례로, 캐리어(410)에 레이저 빔, 열, 또는 적외선 빔이 제공되어 보호층(411)으로부터 캐리어(410)가 분리되도록 할 수 있다. 즉, 캐리어(410)와 보호층(411)의 계면에 빛 또는 열 에너지가 제공됨으로써, 캐리어(410)와 보호층(411) 사이의 접착력이 감소되도록 하고, 이에 따라 보호층(411)으로부터 캐리어(410)가 분리되도록 한다.
다른예로, 통상의 그라인딩 공정을 통하여 대부분의 캐리어(410)가 제거되고, 이어서 통상의 식각 공정을 통하여 잔존하는 캐리어(410)가 완전히 제거될 수 있다.
이와 같이 하여, 결국 캐리어(410)의 표면에 형성되어 있던 보호층(411)(예를 들면, 폴리이미드층)만 남게 된다. 다르게 설명하면, 제1재배선층(421) 및 제1패시베이션층(422) 위에 일정 두께의 보호층(411) 만이 남게 된다. 여기서, 상술한 바와 같이 보호층(411)은 유기물이다.
도 13f에 도시된 바와 같이, 보호층(411)에 오프닝(411a)을 형성하는 단계에서는, 통상의 사진 식각 공정 또는 레이저 조사 공정에 의해 보호층(411)에 선택적으로 다수의 오프닝(411a)이 형성된다. 특히, 이러한 오프닝(411a)은 제1재배선층(421)의 특정 영역과 대응됨으로써, 이러한 오프닝(411a)에 의해 제1재배선층(421)의 특정 영역이 외부로 노출된다. 보다 정확하게 설명하면, 제1재배선층(421) 위에 형성된 제1시드층(421a)의 특정 영역이 유기물 보호층(411)을 통해 외부로 노출된다.
도 13g에 도시된 바와 같이, 오프닝(411a)에 마이크로 범프 패드(426)를 형성하는 단계에서는, 오프닝(411a)에 마이크로 범프 패드(426)가 형성되어, 마이크로 범프 패드(426)가 제1재배선층(421)에 전기적으로 접속된다. 일례로, 오프닝(411a)의 내측 및 외측에 마이크로 범프 시드층(426a)이 형성되고, 이어서 마이크로 범프 시드층(426a)에 마이크로 범프 패드(426)가 형성된다. 즉, 제1재배선층(421)과 마이크로 범프 패드(426) 사이에는 제1시드층(421a) 및 마이크로 범프 시드층(426a)이 개재된다. 다르게 설명하면, 제1시드층(421a)과 마이크로 범프 시드층(426a)이 상호간 마주보며 직접 전기적으로 접속되며, 이제까지 이러한 구조는 존재하지 않았다.
도 13h에 도시된 바와 같이, 반도체 다이(430)를 부착하고 수지(440)로 몰딩하는 단계에서는, 반도체 다이(430)가 마이크로 범프 패드(426)에 전기적으로 접속되고, 또한 수지(440)로 몰딩된다. 즉, 반도체 다이(430)의 범프(431)가 솔더(432)를 통하여 마이크로 범프 패드(426)에 전기적으로 접속된다.
더불어, 반도체 다이(430)와 인터포저(420) 사이에는 언더필(450)이 충진될 수 있음으로써, 반도체 다이(430)와 인터포저(420) 사이의 열팽창 계수차에 의한 워페이지 현상이 방지될 수 있다.
여기서, 수지(440)는 반도체 다이(430)의 측면 및 상면을 몰딩하거나, 측면만을 몰딩함으로서, 반도체 다이(430)의 측면 및 상면이 수지(440)의 내측에 있거나, 또는 반도체 다이(430)의 측면이 수지(440)의 내측에 있고, 반도체 다이(430)의 상면이 수지(440)를 통해 외측으로 노출될 수 있다.
도 13i에 도시된 바와 같이, 제1웨이퍼 서포트 시스템(1)을 분리하고 제2웨이퍼 서포트 시스템(2)을 부착하며, 도전성 범프(460)를 부착하는 단계에서는, 상술한 바와 같이 제2패시베이션층(424)에 부착된 제1웨이퍼 서포트 시스템(1)이 분리되고, 이에 따라 노출된 언더 범프 메탈(425)에 도전성 범프(460)가 전기적으로 접속된다. 이때, 반도체 다이(430) 및 수지(440)에는 제2웨이퍼 서포트 시스템(2)이 부착된 상태에서, 언더 범프 메탈(425)에 도전성 범프(460)가 전기적으로 접속될 수 있다. 물론, 반도체 다이(430) 및 수지(440)와 제2웨이퍼 서포트 시스템(2)의 사이에는 열 에너지 또는 빛 에너지에 의해 접착성을 잃는 임시 접착제가 더 개재될 수 있다.
이러한 도전성 범프(460)는 도전성 범프로 불리기도 하며, 이는 경성 인쇄회로기판, 연성 인쇄회로기판 및/또는 리드프레임 등에 실장됨으로써, 결국 인터포저(420)를 포함하는 반도체 다이(430)가 플립칩 형태로 기판이나 리드프레임에 전기적으로 접속된다.
도 13j에 도시된 바와 같이, 제2웨이퍼 서포트 시스템(2)을 분리하는 단계에서는, 반도체 다이(430) 및 수지(440)에 부착되어 있던 제2웨이퍼 서포트 시스템(2)이 분리된다.
이와 같이 하여, 완성된 반도체 디바이스(400)에서는 반도체 다이(430)의 상면이 수지(440)의 상면을 통하여 외부로 노출될 수 있다. 즉, 반도체 다이(430)의 상면과 수지(440)의 상면이 동일한 평면을 이룰 수 있다. 물론, 몰딩 공정에서 수지(440)가 반도체 다이(430)의 상면을 덮었을 경우, 반도체 다이(430)의 상면은 수지(440)의 내측에 위치된다.
더불어, 인터포저(420)가 스트립 또는 매트릭스 형태로 만들어졌을 경우, 이러한 제2웨이퍼 서포트 시스템(2)의 분리 이후, 다이아몬드 블레이드 또는 레이저 빔에 의해 인터포저(420) 및 수지(440)가 소잉됨으로써, 낱개의 반도체 디바이스(400)가 구비된다. 물론, 이러한 소잉 공정에 의해 인터포저(420)와 수지(440)의 측면이 동일한 평면을 이룬다.
이와 같이 하여 본 발명은 통상의 범핑 장비를 이용하여 실리콘 관통 전극이 없는 인터포저(420)를 갖는 반도체 디바이스(400) 및 그 제조 방법을 제공한다. 즉, 본 발명은 캐리어(410)(예를 들면, 글래스 웨이퍼) 위에 상대적으로 파인(fine)한 라인/스페이스/두께를 갖는 재배선층을 먼저 형성함으로써, 현재의 범핑 공정과 재배선층의 형성 순서가 동일하여, 추가적인 기술 개발을 최소화할 수 있고, 이에 따라 인터포저(420)의 제조 비용을 절감할 수 있다. 또한, 본 발명은 파인한 라인/스페이스/두께를 갖는 재배선층을 먼저 형성함으로써, 재배선층의 평탄화 공정을 생략할 수도 있다. 더욱이, 본 발명은 현재와 같은 구조의 언더 범프 메탈(425) 구조를 그대로 사용할 수 있음으로써, 인터포저(420)의 제조 비용을 더욱 절감할 수 있다.
도 14를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 디바이스(401)의 단면도가 도시되어 있다.
도 14에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(401)는 인터포저(420), 반도체 다이(430), 수지(440), 언더필(450) 및 도전성 범프(460)를 포함한다.
인터포저(420)는 보호층(411)(예를 들면, 폴리이미드) 아래에 형성된 제1시드층(421a), 제1시드층(421a) 아래에 형성된 제1재배선층(421), 제1재배선층(421)을 덮는 제1패시베이션층(422), 제1재배선층(421) 아래에 형성된 제2시드층(423a), 제2시드층(423a) 아래에 형성된 제2재배선층(423), 제2재배선층(423)을 덮는 제2패시베이션층(424)을 포함한다. 여기서, 제1재배선층(421)의 라인/스페이스/두께는 제2재배선층(423)의 라인/스페이스/두께보다 작다.
또한, 인터포저(420)는 보호층(411)을 관통하여 제1시드층(421a) 위에 형성된 마이크로 범프 시드층(426a), 마이크로 범프 시드층(426a) 위에 형성된 마이크로 범프 패드(426), 제2재배선층(423) 아래에 형성된 언더 범프 시드층(125a) 및 언더 범프 시드층(125a) 아래에 형성된 언더 범프 메탈(425)을 더 포함할 수 있다. 여기서, 제1시드층(421a)과 마이크로 범프 시드층(426a)은 상호간 직접 전기적으로 접속되며, 이는 상술한 바와 같은 제조 방법에 기인한다.
반도체 다이(430)에는 범프(431)가 형성되어 있으며, 이러한 범프(431)는 솔더(432)를 통하여 마이크로 범프 패드(426)에 전기적으로 접속된다. 언더필(450)은 반도체 다이(430)와 인터포저(420) 사이에 개재되며, 수지(440)가 반도체 다이(430) 및 언더필(450)의 측부를 감싼다. 여기서, 수지(440)는 반도체 다이(430)의 측면을 감쌀 뿐 만 아니라 상면을 감쌀 수도 있다.
도전성 범프(460)는 언더 범프 메탈(425)에 접속될 수 있으며, 이는 상술한 바와 같이 인쇄회로기판 또는 리드프레임 등에 실장된다.
도면에서 (1), (2) 및 (3)은 적층 및/또는 형성 순서를 의미한다. 즉, 본 발명에 따른 반도체 디바이스(401)는 (1)의 방향으로 인터포저(420)가 형성되고, 이어서 (2)의 방향으로 인터포저(420) 위에 반도체 다이(430)가 접속되며, 마지막으로 (3)의 방향으로 도전성 범프(460)가 인터포저(420)의 아래에 접속된다.
도 15a 내지 도 15h를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 디바이스(500)의 제조 방법에 대한 단면도가 도시되어 있다.
본 발명에 따른 반도체 디바이스(500)의 제조 방법은 보호층(511)을 갖는 캐리어(510)를 제공하는 단계와, 제1재배선층(521)을 형성하는 단계와, 반도체 다이(530)를 부착하고 수지(540)로 몰딩하는 단계와, 웨이퍼 서포트 시스템(1)을 부착하고 캐리어(510)를 제거하는 단계와, 보호층(511)에 오프닝(511a)을 형성하는 단계와, 제2재배선층(525) 및 언더 범프 메탈(527)을 형성하는 단계와, 도전성 범프(560)를 부착하는 단계와, 웨이퍼 서포트 시스템(1)을 분리하는 단계를 포함한다. 본 발명자는 이러한 제조 방법을 몰드 퍼스트 방식으로 정의한다.
도 15a에 도시된 바와 같이, 보호층(511)을 갖는 캐리어(510)를 제공하는 단계에서는, 평평한 상면과 평평한 하면을 갖는 글래스, 다공성 세라믹 또는 금속과 같은 캐리어(510)가 제공된다. 여기서, 캐리어(510)의 표면에는 폴리이미드(polyimide), 벤조사이클로부틴(Benzo Cyclo Butene) 또는 폴리벤즈옥사졸(Poly Benz Oxazole)과 같은 보호층(511)이 통상의 코팅 공정에 의해 형성될 수 있다.
도 15b에 도시된 바와 같이, 제1재배선층(521)을 형성하는 단계에서는, 상술한 캐리어(510)(예를 들면, 글래스 웨이퍼)의 보호층(511)(예를 들면, 폴리이미드층) 위에 적어도 1층의 제1재배선층(521)이 형성된다. 일례로, 보호층(511) 위에 제1시드층(521a)(도 17 참조)이 형성되고, 제1시드층(521a) 위에 제1재배선층(521)이 형성되며, 이러한 제1재배선층(521)은 제1패시베이션층(522)으로 덮인다. 또한, 제1재배선층(521)과 대응되는 제1패시베이션층(522)에는 오프닝이 형성되고, 이러한 오프닝에는 마이크로 범프 패드(523)가 형성된다. 즉, 오프닝을 통해 노출된 제1재배선층(521)에 마이크로 범프 시드층(525a)이 형성되고, 이러한 마이크로 범프 시드층(525a) 위에 마이크로 범프 패드(523)가 형성된다. 물론, 이에 따라 제1재배선층(521)은 마이크로 범프 시드층(525a)에 직접 전기적으로 접속된다.
도 15c에 도시된 바와 같이, 반도체 다이(530)를 부착하고 수지(540)로 몰딩하는 단계에서는, 반도체 다이(530)가 마이크로 범프 패드(523)에 전기적으로 접속되고, 또한 수지(540)로 몰딩된다. 즉, 반도체 다이(530)의 범프(531)가 솔더(542)를 통하여 마이크로 범프 패드(523)에 전기적으로 접속된다.
더불어, 반도체 다이(530)와 인터포저(520) 사이에는 언더필(550)이 충진될 수 있다. 또한, 수지(540)는 반도체 다이(530)의 측면 및 상면을 몰딩하거나, 측면만을 몰딩함으로서, 반도체 다이(530)의 측면 및 상면이 수지(540)의 내측에 있거나, 또는 반도체 다이(530)의 측면이 수지(540)의 내측에 있고, 반도체 다이(530)의 상면이 수지(540)를 통해 외측으로 노출될 수 있다.
도 15d에 도시된 바와 같이, 웨이퍼 서포트 시스템(1)을 부착하고 캐리어(510)를 제거하는 단계에서는, 반도체 다이(530) 및 수지(540)의 상면에 웨이퍼 서포트 시스템(1)이 부착되고, 이어서 보호층(511) 아래의 캐리어(510)(예를 들면, 글래스 웨이퍼)가 제거된다.
일례로, 캐리어(510)에 레이저 빔, 열, 또는 적외선 빔이 제공되어 보호층(511)으로부터 캐리어(510)가 분리되도록 할 수 있다. 즉, 캐리어(510)와 보호층(511)의 계면에 빛 또는 열 에너지가 제공됨으로써, 캐리어(510)와 보호층(511) 사이의 접착력이 감소되도록 하고, 이에 따라 보호층(511)으로부터 캐리어(510)가 분리되도록 한다.
다른예로, 통상의 그라인딩 공정을 통하여 대부분의 캐리어(510)가 제거되고, 이어서 통상의 식각 공정을 통하여 잔존하는 캐리어(510)가 완전히 제거될 수 있다.
이와 같이 하여, 결국 캐리어(510)의 표면에 형성되어 있던 보호층(511)(예를 들면, 폴리이미드층)만 남게 된다. 다르게 설명하면, 제1재배선층(521) 및 제1패시베이션층(522)의 하면에 보호층(511)만이 잔존하게 된다.
도 15e에 도시된 바와 같이, 보호층(511)에 오프닝(511a)을 형성하는 단계에서는, 통상의 사진 식각 공정 또는 레이저 조사 공정에 의해 보호층(511)에 선택적으로 다수의 오프닝(511a)이 형성된다. 특히, 이러한 오프닝(511a)은 제1재배선층(521)의 특정 영역과 대응됨으로써, 이러한 오프닝(511a)에 의해 제1재배선층(521)의 특정 영역이 외부로 노출된다. 즉, 본 발명에서는 제1재배선층(521)의 특정 영역이 유기물 보호층(511)을 통해 외부로 노출된다. 보다 정확하게 설명하면, 제1재배선층(521) 아래에 형성된 제1시드층(521a)의 특정 영역이 유기물 보호층(511)을 통해 외부로 노출된다.
여기서, 하기할 제2재배선층(525)의 용이한 형성을 위해, 보호층(511)의 아래에 제2패시베이션층(524)이 형성되고, 오프닝(511a)은 이러한 제2패시베이션층(524) 및 보호층(511)을 관통하여 형성될 수 있다.
도 15f에 도시된 바와 같이, 제2재배선층(525) 및 언더 범프 메탈(527)을 형성하는 단계에서는, 제1재배선층(521)의 아래에 적어도 1층의 제2재배선층(525) 및 언더 범프 메탈(527)이 순차적으로 형성된다. 일례로, 제2패시베이션층(524) 및 보호층(511)을 관통하는 오프닝(511a)의 내측 및 외측에 제2시드층(525a)(도 17 참조)이 형성되고, 제2시드층(525a)에 제2재배선층(525)이 형성된다. 이어서, 제2재배선층(525)은 제3패시베이션층(526)으로 덮인다. 이와 같이 하여, 제1시드층(521a)과 제2시드층(525a)은 상호간 직접 전기적으로 접속된다.
또한, 제3패시베이션층(526)에 오프닝이 형성되어, 제2재배선층(525)의 특정 영역이 노출되고, 이러한 노출된 제2재배선층(525)에 언더 범프 시드층(527a) 및 언더 범프 메탈(527)이 순차적으로 형성된다.
여기서, 제1재배선층(521), 제1패시베이션층(522), 제2재배선층(525), 제2패시베이션층(524) 및 제3패시베이션층(526)은 하나의 인터포저(520)로 정의될 수 있다. 더불어, 상술한 마이크로 범프 패드(523) 및 언더 범프 메탈(527)까지 인터포저(520)의 한 구성 요소로 정의될 수 있다.
도 15g에 도시된 바와 같이, 도전성 범프(560)를 부착하는 단계에서는, 언더 범프 메탈(527)에 도전성 범프(560)가 전기적으로 접속된다. 이때, 반도체 다이(530) 및 수지(540)에는 웨이퍼 서포트 시스템(1)이 부착된 상태에서, 언더 범프 메탈(527)에 도전성 범프(560)가 전기적으로 접속될 수 있다.
도 15h에 도시된 바와 같이, 웨이퍼 서포트 시스템(1)을 분리하는 단계에서는, 반도체 다이(530) 및 수지(540)에 부착되어 있던 웨이퍼 서포트 시스템(1)이 분리된다. 이와 같이 하여, 완성된 반도체 디바이스(500)에서는 반도체 다이(530)의 상면이 수지(540)의 상면을 통하여 외부로 노출될 수 있다. 물론, 몰딩 공정에서 수지(540)가 반도체 다이(530)의 상면을 덮었을 경우, 반도체 다이(530)의 상면은 수지(540)의 내측에 위치된다.
도 16을 참조하면, 본 발명에 따른 반도체 다이(530)와 캐리어(510)의 분리 방법의 일례에 대한 단면도가 도시되어 있다.
도 16에 도시된 바와 같이, 캐리어(510)(예를 들면, 글래스 웨이퍼) 위에 보호층(511)(예를 들면, 폴리이미드층)이 형성되고, 보호층(511) 위에 제1재배선층(521) 및 제1패시베이션층(522)이 형성되며, 제1재배선층(521)에 마이크로 범프 패드(523)가 형성되고, 마이크로 범프 패드(523)에 반도체 다이(530)의 범프(531)가 솔더(532)로 접속되며, 이어서 반도체 다이(530)가 수지(540)로 몰딩될 수 있다.
이어서, 캐리어(510)와 보호층(511) 사이의 계면에 레이저 빔(예를 들면, 엑시머 레이저 빔), 열, 또는 적외선 빔이 제공되면, 캐리어(510)와 보호층(511) 사이의 접착력이 감소하거나 없어진다. 따라서, 보호층(511)으로부터 캐리어(510)가 용이하게 분리될 수 있다.
이와 같이 하여, 보호층(511)이 외부로 노출되고, 이후의 공정(예를 들면, 제2패시베이션층(524)의 형성, 제2재배선층(525)의 형성 등등)이 추가적으로 더 진행된다.
도 17을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 디바이스(501)의 단면도가 도시되어 있다.
도 17에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(501)는 인터포저(520), 반도체 다이(530), 수지(540), 언더필(550) 및 도전성 범프(560)를 포함한다.
인터포저(520)는 보호층(511)(예를 들면, 폴리이미드) 위에 형성된 제1시드층(521a), 제1시드층(521a) 위에 형성된 제1재배선층(521), 제1재배선층(521)을 덮는 제1패시베이션층(522), 보호층(511) 아래에 형성되어 제1시드층(521a)과 직접 접속된 제2시드층(525a), 제2시드층(525a) 아래에 형성된 제2재배선층(525), 제2재배선층(525)을 덮는 제2패시베이션층(524)을 포함한다. 여기서, 제1재배선층(521)의 라인/스페이스/두께는 제2재배선층(525)의 라인/스페이스/두께보다 작다.
또한, 인터포저(520)는 제1패시베이션층(522)을 관통하여 제1재배선층(521) 위에 형성된 마이크로 범프 시드층(525a), 마이크로 범프 시드층(525a) 위에 형성된 마이크로 범프 패드(523), 제2재배선층(525) 아래에 형성된 언더 범프 시드층(527a) 및 언더 범프 시드층(527a) 아래에 형성된 언더 범프 메탈(527)을 더 포함할 수 있다.
여기서, 제1시드층(521a)과 제2시드층(525a)은 상호간 직접 전기적으로 접속되며, 이는 상술한 바와 같은 제조 방법에 기인한다.
반도체 다이(530)에는 범프(531)가 형성되어 있으며, 이러한 범프(531)는 솔더(532)를 통하여 마이크로 범프 패드(523)에 전기적으로 접속된다. 언더필(550)은 반도체 다이(530)와 인터포저(520) 사이에 개재되며, 수지(540)가 반도체 다이(530) 및 언더필(550)의 측부를 감싼다. 여기서, 수지(540)는 반도체 다이(530)의 측면을 감쌀 뿐 아니라 상면을 감쌀 수 있다.
도전성 범프(560)는 언더 범프 메탈(527)에 접속될 수 있으며, 이는 상술한 바와 같이 인쇄회로기판 또는 리드프레임 등에 실장된다.
도면에서 (1) 및 (2)는 적층 및/또는 형성 순서를 의미한다. 즉, 본 발명에 따른 반도체 디바이스(500)는 (1)의 방향으로 인터포저(520)의 일부 영역이 형성되는 동시에 그 일부 영역에 반도체 다이(530)가 전기적으로 접속되고, 이어서 (2)의 방향으로 인터포저(520)의 나머지 영역이 형성되는 동시에 그 나머지 영역에 도전성 범프(560)가 접속된다.
도 18a 내지 도 18j를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 디바이스(600)의 제조 방법에 대한 단면도가 도시되어 있다.
본 발명에 따른 반도체 디바이스(600)의 제조 방법은 보호층(611)을 갖는 캐리어(610)를 제공하는 단계와, 제1재배선층(621)을 형성하는 단계와, 제2재배선층(623)을 형성하는 단계와, 마이크로 범프 패드(625)를 형성하는 단계와, 반도체 다이(630)를 부착하고 수지(640)로 몰딩하는 단계와, 웨이퍼 서포트 시스템(1)을 부착하는 단계와, 캐리어(610)를 제거하는 단계와, 보호층(611)에 오프닝(611a)을 형성하는 단계와, 오프닝(611a)에 언더 범프 메탈(627)을 형성하고, 도전성 범프(660)를 접속하는 단계와, 웨이퍼 서포트 시스템(1)을 분리하는 단계를 포함한다. 본 발명자는 이러한 제조 방법을 빌드업 방식으로 정의한다.
도 18a에 도시된 바와 같이, 캐리어(610)를 제공하는 단계에서는, 평평한 상면과 평평한 하면을 갖는 글래스, 다공성 세라믹 또는 금속과 같은 캐리어(610)가 제공된다. 여기서, 캐리어(610)의 표면에는 폴리이미드(polyimide), 벤조사이클로부틴(Benzo Cyclo Butene) 또는 폴리벤즈옥사졸(Poly Benz Oxazole)과 같은 보호층(611)이 통상의 코팅 공정에 의해 형성될 수 있다.
도 18b에 도시된 바와 같이, 제1재배선층(621)을 형성하는 단계에서는, 상술한 캐리어(610)(예를 들면, 글래스 웨이퍼)의 보호층(611)(예를 들면, 폴리이미드층) 위에 적어도 1층의 제1재배선층(621)이 형성된다. 일례로, 보호층(611) 위에 제1시드층(621a)(도 19 참조)이 형성되고, 제1시드층(621a) 위에 제1재배선층(621)이 형성되며, 이러한 제1재배선층(621)은 제1패시베이션층(622)으로 덮인다. 이러한 제1재배선층(621) 및 제1패시베이션층(622)은 필요에 따라 2층 이상으로 형성될 수 있다.
여기서, 제1재배선층(621)에는 추후 도전성 범프(660)가 접속되므로, 제1재배선층(621)의 라인/스페이스/두께는 하기할 제2재배선층(623)의 라인/스페이스/두께에 비해 상대적으로 크게 형성될 수 있다.
도 18c에 도시된 바와 같이, 제2재배선층(623)을 형성하는 단계에서는, 제1재배선층(621)의 위에 적어도 1층의 제2재배선층(623)이 순차적으로 형성된다. 일례로, 제1재배선층(621) 위에 제2시드층(623a)(도 19 참조)이 형성되고, 제2시드층(623a) 위에 제2재배선층(623)이 형성되며, 이러한 제2재배선층(623)은 제2패시베이션층(624)으로 덮인다. 더불어, 제2패시베이션층(624)에는 통상의 사진 식각 공정에 의해 오프닝(624a)이 형성되어, 오프닝(624a)과 대응되는 제2재배선층(623)의 특정 영역이 외부로 노출된다.
도 18d에 도시된 바와 같이, 마이크로 범프 패드(625)를 형성하는 단계에서는, 오프닝(624a)에 마이크로 범프 패드(625)가 형성되어, 마이크로 범프 패드(625)가 제2재배선층(623)에 전기적으로 접속된다. 일례로, 오프닝(624a)의 내측 및 외측에 마이크로 범프 시드층(625a)이 형성되고, 이어서 마이크로 범프 시드층(625a)에 마이크로 범프 패드(625)가 형성된다. 즉, 제2재배선층(623)과 마이크로 범프 패드(625) 사이에는 마이크로 범프 시드층(625a)이 개재된다.
도 18e에 도시된 바와 같이, 반도체 다이(630)를 부착하고 수지(640)로 몰딩하는 단계에서는, 반도체 다이(630)가 마이크로 범프 패드(625)에 전기적으로 접속되고, 또한 수지(640)로 몰딩된다. 즉, 반도체 다이(630)의 범프(631)가 솔더(632)를 통하여 마이크로 범프 패드(625)에 전기적으로 접속된다. 더불어, 반도체 다이(630)와 인터포저(620) 사이에는 언더필(650)이 충진될 수 있음으로써, 반도체 다이(630)와 인터포저(620) 사이의 열팽창 계수차에 의한 워페이지 현상이 방지될 수 있다.
여기서, 수지(640)는 반도체 다이(630)의 측면 및 상면을 몰딩하거나, 측면만을 몰딩함으로서, 반도체 다이(630)의 측면 및 상면이 수지(640)의 내측에 있거나, 또는 반도체 다이(630)의 측면이 수지(640)의 내측에 있고, 반도체 다이(630)의 상면이 수지(640)를 통해 외측으로 노출될 수 있다.
더욱이, 수지(640)의 구성 요소중 하나인 무기 필러의 사이즈가 인터포저(620)와 반도체 다이(630) 사이의 틈 또는 갭의 사이즈보다 작을 경우, 상술한 언더필(650)은 필요없으며, 이러한 인터포저(620)와 반도체 다이(630) 사이의 틈 또는 갭으로 수지(640)가 직접 충진될수도 있다.
도 18f에 도시된 바와 같이, 웨이퍼 서포트 시스템(1)을 부착하는 단계에서는, 반도체 다이(630) 및 수지(640)의 상면에 웨이퍼 서포트 시스템(1)이 부착된다. 물론, 수지(640)가 반도체 다이(630)의 상면을 덮을 경우, 웨이퍼 서포트 시스템(1)은 수지(640)의 상면에 부착된다.
도 18g에 도시된 바와 같이, 캐리어(610)를 제거하는 단계에서는, 보호층(611)에 부착된 형태의 캐리어(610)(예를 들면, 글래스 웨이퍼)가 제거된다.
일례로, 캐리어(610)에 레이저 빔, 열, 또는 적외선 빔이 제공되어 보호층(611)으로부터 캐리어(610)가 분리되도록 할 수 있다. 즉, 캐리어(610)와 보호층(611)의 계면에 빛 또는 열 에너지가 제공됨으로써, 캐리어(610)와 보호층(611) 사이의 접착력이 감소되도록 하고, 이에 따라 보호층(611)으로부터 캐리어(610)가 분리되도록 한다.
다른 예로, 통상의 그라인딩 공정을 통하여 대부분의 캐리어(610)가 제거되고, 이어서 통상의 식각 공정을 통하여 잔존하는 캐리어(610)가 완전히 제거될 수 있다.
이와 같이 하여, 결국 캐리어(610)의 표면에 형성되어 있던 보호층(611)(예를 들면, 폴리이미드)만 남게 된다. 다르게 설명하면, 제1재배선층(621) 및 제1패시베이션층(622)의 하면에 보호층(611)만이 잔존하게 된다.
도 18h에 도시된 바와 같이, 보호층(611)에 오프닝(611a)을 형성하는 단계에서는, 통상의 사진 식각 공정 또는 레이저 조사 공정에 의해 보호층(611)에 선택적으로 다수의 오프닝(611a)이 형성된다. 특히, 이러한 오프닝(611a)은 제1재배선층(621)의 특정 영역과 대응됨으로써, 이러한 오프닝(611a)에 의해 제1재배선층(621)의 특정 영역이 외부로 노출된다. 즉, 본 발명에서는 제1재배선층(621)의 특정 영역이 유기물 보호층(611)을 통해 외부로 노출된다. 보다 정확하게 설명하면, 제1재배선층(621) 아래에 형성된 제1시드층(621a)의 특정 영역이 유기물 보호층(611)을 통해 외부로 노출된다.
도 18i에 도시된 바와 같이, 오프닝(611a)에 언더 범프 메탈(627)을 형성하고, 도전성 범프(660)를 접속하는 단계에서는, 보호층(611)의 오프닝(611a)에 언더 범프 메탈(627)이 형성되고, 언더 범프 메탈(627)에 도전성 범프(660)가 접속됨으로써, 도전성 범프(660)가 제1재배선층(621)에 접속된다. 즉, 오프닝(611a)의 내측 및 외측에 언더 범프 시드층(627a)이 형성되고, 이러한 언더 범프 시드층(625a)에 언더 범프 메탈(627)이 형성되며, 언더 범프 메탈(627)에 도전성 범프(660)가 전기적으로 접속된다.
여기서, 제1시드층(621a)과 언더 범프 시드층(627a)이 상호간 마주보며 직접 전기적으로 접속되며, 이러한 구조는 지금까지 존재하지 않았다.
여기서, 제1재배선층(621), 제1패시베이션층(622), 제2재배선층(623) 및 제2패시베이션층(624)은 하나의 인터포저(620)로 정의될 수 있다. 더불어, 상술한 아미크로범프 패드(625) 및 언더 범프 메탈(627)까지 인터포저(620)의 한 구성 요소로 정의될 수도 있다.
도 18j에 도시된 바와 같이, 웨이퍼 서포트 시스템(1)을 분리하는 단계에서는, 반도체 다이(630) 및 수지(640)로부터 웨이퍼 서포트 시스템(1)이 분리된다.
이와 같이 하여, 완성된 반도체 디바이스(600)에서는 반도체 다이(630)의 상면이 수지(640)의 상면을 통하여 외부로 노출될 수 있다. 즉, 반도체 다이(630)의 상면과 수지(640)의 상면이 동일한 평면을 이룰 수 있다. 물론, 몰딩 공정에서 수지(640)가 반도체 다이(630)의 상면을 덮었을 경우, 반도체 다이(630)의 상면은 수지(640)의 내측에 위치된다.
이와 같이 하여 본 발명은 통상의 범핑 장비를 이용하여 실리콘 관통 전극이 없는 인터포저(620)를 갖는 반도체 디바이스(600) 및 그 제조 방법을 제공한다. 즉, 본 발명은 캐리어(610)(예를 들면, 글래스 웨이퍼) 위에 재배선층을 먼저 형성함으로써, 현재의 범핑 공정과 재배선층의 형성 순서가 동일하여, 추가적인 기술 개발을 최소화할 수 있고, 이에 따라 인터포저(620)의 제조 비용을 절감할 수 있다. 또한, 본 발명은 현재와 같은 구조의 언더 범프 메탈(627) 구조를 그대로 사용할 수 있음으로써, 인터포저(620)의 제조 비용을 더욱 절감할 수 있다.
도 19를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 디바이스(601)의 단면도가 도시되어 있다.
도 19에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(601)는 인터포저(620), 반도체 다이(630), 수지(640), 언더필(650) 및 도전성 범프(660)를 포함한다.
인터포저(620)는 보호층(611)(예를 들면, 폴리이미드) 위에 형성된 제1시드층(621a), 제1시드층(621a) 위에 형성된 제1재배선층(621), 제1재배선층(621)을 덮는 제1패시베이션층(622), 제1재배선층(621) 위에 형성된 제2시드층(623a), 제2시드층(623a) 위에 형성된 제2재배선층(623), 제2재배선층(623)을 덮는 제2패시베이션층(624)을 포함한다. 여기서, 제1재배선층(621)의 라인/스페이스/두께는 제2재배선층(623)의 라인/스페이스/두께보다 크다.
또한, 인터포저(620)는 제2패시베이션층(624)을 관통하여 제2시드층(623a) 위에 형성된 마이크로 범프 시드층(625a), 마이크로 범프 시드층(625a) 위에 형성된 마이크로 범프 패드(625), 제1재배선층(621) 아래에 형성된 언더 범프 시드층(627a) 및 언더 범프 시드층(627a) 아래에 형성된 언더 범프 메탈(627)을 더 포함할 수 있다. 여기서, 제1시드층(621a)과 언더 범프 시드층(627a)은 상호간 직접 전기적으로 접속되며, 이는 상술한 바와 같은 제조 방법에 기인한다.
반도체 다이(630)에는 범프(631)가 형성되어 있으며, 이러한 범프(631)는 솔더(632)를 통하여 마이크로 범프 패드(625)에 전기적으로 접속된다. 언더필(650)은 반도체 다이(630)와 인터포저(620) 사이에 개재되며, 수지(640)가 반도체 다이(630) 및 언더필(650)의 측부를 감싼다. 여기서, 수지(640)는 반도체 다이(630)의 측면 뿐만 아니라 상면도 감쌀 수 있다.
도전성 범프(660)는 언더 범프 메탈(627)에 접속될 수 있으며, 이는 상술한 바와 같이 인쇄회로기판 또는 리드프레임 등에 실장된다.
도면에서 (1) 및 (2)는 적층 순서를 의미한다. 즉, 본 발명에 따른 반도체 디바이스(601)는 (1)의 방향으로 인터포저(620)가 형성되고 반도체 다이(630)가 인터포저(620)에 접속되며, 이어서 (2)의 방향으로 인터포저(620) 아래에 도전성 범프(660)가 접속된다.
이상에서 설명한 것은 본 발명에 따른 반도체 디바이스 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
1; 제1웨이퍼서포트시스템 2; 제2웨이퍼서포트시스템
100; 본 발명에 따른 반도체 디바이스 110; 캐리어
111; 보호층 111a; 오프닝
120; 인터포저 121; 제1재배선층
121a; 제1시드층 122; 제1패시베이션층
122a; 오프닝 123; 제2재배선층
123a; 제2시드층 124; 제2패시베이션층
125; 언더 범프 메탈 125a; 언더 범프 시드층
126; 마이크로 범프 패드 126a; 마이크로 범프 시드층
130; 반도체 다이 131; 범프
132; 솔더 140; 수지
150; 언더필 160; 도전성 범프

Claims (31)

  1. 캐리어에 보호층을 형성하는 단계;
    상기 보호층 위에 재배선층을 포함하는 인터포저를 형성하는 단계;
    상기 캐리어를 제거하고, 상기 보호층에 오프닝을 형성하여 상기 재배선층이 외부로 노출되도록 하는 단계;
    상기 오프닝을 통해 외부로 노출된 재배선층에 반도체 다이를 접속하는 단계; 및,
    상기 반도체 다이를 수지로 몰딩하는 단계를 포함함을 특징으로 하는 반도체 디바이스의 제조 방법.
  2. 제 1 항에 있어서,
    상기 수지로 몰딩하는 단계 이후,
    상기 수지의 반대 영역에 위치된 상기 인터포저의 상기 재배선층에 도전성 범프를 접속하는 단계를 더 포함함을 특징으로 하는 반도체 디바이스의 제조 방법.
  3. 제 1 항에 있어서,
    상기 캐리어는 실리콘, 글래스, 다공성 세라믹 또는 금속으로 형성된 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  4. 제 1 항에 있어서,
    상기 보호층은 실리콘 산화막, 실리콘 질화막, 폴리이미드(polyimide), 벤조사이클로부틴(Benzo Cyclo Butene) 또는 폴리벤즈옥사졸(Poly Benz Oxazole)로 형성된 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  5. 제 1 항에 있어서,
    상기 인터포저 형성 단계는
    상기 보호층 위에 제1시드층 및 제1재배선층을 순차적으로 형성하는 단계; 및
    상기 제1재배선층 위에 제2시드층 및 제2재배선층을 순차적으로 형성하는 단계를 포함하고,
    상기 보호층의 오프닝을 관통하여 상기 제1시드층에 직접 접속되는 범프 시드층을 형성하고, 상기 범프 시드층에 상기 반도체 다이와 접속되는 마이크로 범프 패드를 형성함을 특징으로 하는 반도체 디바이스의 제조 방법.
  6. 제 5 항에 있어서,
    상기 제1재배선층의 라인/스페이스/두께가 상기 제2재배선층의 라인/스페이스/두께보다 작은 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 재배선층 및 상기 재배선층을 덮는 보호층을 포함하는 인터포저;
    상기 인터포저의 보호층을 관통하여 상기 재배선층에 접속된 반도체 다이; 및,
    상기 반도체 다이를 몰딩하는 수지를 포함하고,
    상기 인터포저는 상기 보호층 아래에 제1시드층 및 상기 재배선층이 순차적으로 형성되도록 구성되고, 상기 제1시드층 위에 상기 보호층을 관통하는 범프 시드층이 직접 형성되고, 상기 범프 시드층 위에 상기 반도체 다이와 접속되는 마이크로 범프 패드가 형성된 것을 특징으로 하는 반도체 디바이스.
  21. 제 20 항에 있어서,
    상기 수지의 반대 영역에 위치된 상기 재배선층에 접속된 도전성 범프를 더 포함함을 특징으로 하는 반도체 디바이스.
  22. 제 20 항에 있어서,
    상기 보호층은 실리콘 산화막, 실리콘 질화막, 폴리이미드(polyimide), 벤조사이클로부틴(Benzo Cyclo Butene) 또는 폴리벤즈옥사졸(Poly Benz Oxazole)로 형성된 것을 특징으로 하는 반도체 디바이스.
  23. 제 20 항에 있어서,
    상기 인터포저는 상기 재배선층 아래에 제2시드층 및 제2재배선층이 순차적으로 형성되도록 구성되며,
    상기 재배선층의 라인/스페이스/두께가 상기 제2재배선층의 라인/스페이스/두께보다 작은 것을 특징으로 하는 반도체 디바이스.
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
KR1020150037481A 2015-03-18 2015-03-18 반도체 디바이스 및 그 제조 방법 KR101731700B1 (ko)

Priority Applications (12)

Application Number Priority Date Filing Date Title
KR1020150037481A KR101731700B1 (ko) 2015-03-18 2015-03-18 반도체 디바이스 및 그 제조 방법
US15/041,649 US10008393B2 (en) 2015-03-18 2016-02-11 Semiconductor device and manufacturing method thereof
CN202210587193.XA CN114999944A (zh) 2015-03-18 2016-03-17 半导体装置和其制造方法
PCT/US2016/022746 WO2016149441A1 (en) 2015-03-18 2016-03-17 Semiconductor device and manufacturing method thereof
CN201680000787.9A CN106170857B (zh) 2015-03-18 2016-03-17 半导体装置和其制造方法
TW105108448A TWI735431B (zh) 2015-03-18 2016-03-18 半導體裝置和其製造方法
TW111140281A TWI797053B (zh) 2015-03-18 2016-03-18 半導體裝置和其製造方法
TW110127012A TWI784632B (zh) 2015-03-18 2016-03-18 半導體裝置和其製造方法
TW112107861A TW202333244A (zh) 2015-03-18 2016-03-18 半導體裝置和其製造方法
US16/017,735 US10553451B2 (en) 2015-03-18 2018-06-25 Semiconductor device and manufacturing method thereof
US16/781,703 US11195726B2 (en) 2015-03-18 2020-02-04 Semiconductor device and manufacturing method thereof
US17/542,666 US11948808B2 (en) 2015-03-18 2021-12-06 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150037481A KR101731700B1 (ko) 2015-03-18 2015-03-18 반도체 디바이스 및 그 제조 방법

Related Child Applications (2)

Application Number Title Priority Date Filing Date
KR1020160111678A Division KR101815784B1 (ko) 2016-08-31 2016-08-31 반도체 디바이스 및 그 제조 방법
KR1020160111679A Division KR101815785B1 (ko) 2016-08-31 2016-08-31 반도체 디바이스 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20160112210A KR20160112210A (ko) 2016-09-28
KR101731700B1 true KR101731700B1 (ko) 2017-04-28

Family

ID=56925244

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150037481A KR101731700B1 (ko) 2015-03-18 2015-03-18 반도체 디바이스 및 그 제조 방법

Country Status (4)

Country Link
US (4) US10008393B2 (ko)
KR (1) KR101731700B1 (ko)
CN (2) CN106170857B (ko)
TW (4) TWI797053B (ko)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101676916B1 (ko) 2014-08-20 2016-11-16 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
US20170287838A1 (en) 2016-04-02 2017-10-05 Intel Corporation Electrical interconnect bridge
US20170338128A1 (en) * 2016-05-17 2017-11-23 Powertech Technology Inc. Manufacturing method of package structure
KR20170143129A (ko) * 2016-06-20 2017-12-29 삼성디스플레이 주식회사 전자 장치 및 이의 제조 방법
US10141198B2 (en) * 2016-07-08 2018-11-27 Dyi-chung Hu Electronic package and manufacturing method thereof
US9960328B2 (en) 2016-09-06 2018-05-01 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US9865570B1 (en) 2017-02-14 2018-01-09 Globalfoundries Inc. Integrated circuit package with thermally conductive pillar
US10037949B1 (en) * 2017-03-02 2018-07-31 Amkor Technology, Inc. Semiconductor package and fabricating method thereof
US10177011B2 (en) * 2017-04-13 2019-01-08 Powertech Technology Inc. Chip packaging method by using a temporary carrier for flattening a multi-layer structure
WO2019083875A1 (en) 2017-10-23 2019-05-02 Applied Materials, Inc. FAN DISTRIBUTION INTERCONNECTION INTEGRATION PROCESSES AND STRUCTURES
CN109727944B (zh) * 2017-10-31 2021-02-05 长鑫存储技术有限公司 一种集成封装半导体器件
KR102055595B1 (ko) * 2017-12-15 2019-12-16 삼성전자주식회사 반도체 패키지
US10410999B2 (en) 2017-12-19 2019-09-10 Amkor Technology, Inc. Semiconductor device with integrated heat distribution and manufacturing method thereof
JP7100980B2 (ja) * 2018-01-22 2022-07-14 ローム株式会社 Ｌｅｄパッケージ
KR102450570B1 (ko) 2018-10-02 2022-10-07 삼성전자주식회사 반도체 패키지
KR102530322B1 (ko) 2018-12-18 2023-05-10 삼성전자주식회사 반도체 패키지
KR102208065B1 (ko) * 2019-01-04 2021-01-27 주식회사 프로텍 플립칩 레이저 본딩 시스템
KR20200113069A (ko) * 2019-03-20 2020-10-06 삼성전자주식회사 반도체 소자 제조 방법
DE102019107760A1 (de) * 2019-03-26 2020-10-01 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur herstellung einer verbindungsstruktur und halbleiterbauelement
DE102019115369A1 (de) * 2019-06-06 2020-12-10 Infineon Technologies Ag Verfahren zur herstellung eines halbleiter-flip-chip-package
US10770424B1 (en) * 2019-08-13 2020-09-08 Nanya Technology Corporation Semiconductor structure and method of manufacturing thereof
KR20210028398A (ko) 2019-09-04 2021-03-12 삼성전자주식회사 재배선 패턴을 가지는 집적회로 소자
US11721603B2 (en) 2020-10-15 2023-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan out method utilizing a filler-free insulating material
US11784114B2 (en) * 2020-12-08 2023-10-10 Texas Instruments Incorporated Plated metal layer in power packages
TWI799238B (zh) * 2022-04-22 2023-04-11 宏齊科技股份有限公司 封裝方法及封裝結構
TWI809966B (zh) * 2022-05-17 2023-07-21 南亞科技股份有限公司 具有氟捕捉層的半導體元件結構

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010239126A (ja) 2009-03-09 2010-10-21 Shinko Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
US20130187292A1 (en) 2012-01-20 2013-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-Dimensional Integrated Circuit Structures and Methods of Forming the Same

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2199462C (en) 1996-03-14 2006-01-03 Charles J. Winslow Method and instrumentation for implant insertion
SG106054A1 (en) 2001-04-17 2004-09-30 Micron Technology Inc Method and apparatus for package reduction in stacked chip and board assemblies
SG115456A1 (en) * 2002-03-04 2005-10-28 Micron Technology Inc Semiconductor die packages with recessed interconnecting structures and methods for assembling the same
CA2464078C (en) 2002-08-09 2010-01-26 Casio Computer Co., Ltd. Semiconductor device and method of manufacturing the same
JP4565861B2 (ja) * 2004-02-27 2010-10-20 日本特殊陶業株式会社 配線基板の製造方法
US9460951B2 (en) * 2007-12-03 2016-10-04 STATS ChipPAC Pte. Ltd. Semiconductor device and method of wafer level package integration
US8383457B2 (en) 2010-09-03 2013-02-26 Stats Chippac, Ltd. Semiconductor device and method of forming interposer frame over semiconductor die to provide vertical interconnect
US8008121B2 (en) 2009-11-04 2011-08-30 Stats Chippac, Ltd. Semiconductor package and method of mounting semiconductor die to opposite sides of TSV substrate
US9385095B2 (en) 2010-02-26 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. 3D semiconductor package interposer with die cavity
KR101121827B1 (ko) 2010-04-13 2012-03-21 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
US8581418B2 (en) * 2010-07-21 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-die stacking using bumps with different sizes
JP2012069734A (ja) * 2010-09-24 2012-04-05 Toshiba Corp 半導体装置の製造方法
US9224647B2 (en) 2010-09-24 2015-12-29 Stats Chippac, Ltd. Semiconductor device and method of forming TSV interposer with semiconductor die and build-up interconnect structure on opposing surfaces of the interposer
KR101767108B1 (ko) * 2010-12-15 2017-08-11 삼성전자주식회사 하이브리드 기판을 구비하는 반도체 패키지 및 그 제조방법
JP6028449B2 (ja) * 2011-10-05 2016-11-16 富士通株式会社 半導体装置、電子装置、半導体装置の製造方法
US8741691B2 (en) 2012-04-20 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating three dimensional integrated circuit
US20130337648A1 (en) 2012-06-14 2013-12-19 Bridge Semiconductor Corporation Method of making cavity substrate with built-in stiffener and cavity
US8618648B1 (en) 2012-07-12 2013-12-31 Xilinx, Inc. Methods for flip chip stacking
US8872326B2 (en) 2012-08-29 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Three dimensional (3D) fan-out packaging mechanisms
US9209156B2 (en) 2012-09-28 2015-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Three dimensional integrated circuits stacking approach
KR101419601B1 (ko) 2012-11-20 2014-07-16 앰코 테크놀로지 코리아 주식회사 Emc 웨이퍼 서포트 시스템을 이용한 반도체 디바이스 및 이의 제조방법
KR101366461B1 (ko) 2012-11-20 2014-02-26 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US8946884B2 (en) * 2013-03-08 2015-02-03 Xilinx, Inc. Substrate-less interposer technology for a stacked silicon interconnect technology (SSIT) product
US8951838B2 (en) * 2013-03-14 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Low cost and ultra-thin chip on wafer on substrate (CoWoS) formation
US8941244B1 (en) * 2013-07-03 2015-01-27 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US9159678B2 (en) * 2013-11-18 2015-10-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US9524942B2 (en) * 2013-12-18 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Chip-on-substrate packaging on carrier
US9793243B2 (en) * 2014-08-13 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Buffer layer(s) on a stacked structure having a via
KR101676916B1 (ko) * 2014-08-20 2016-11-16 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
US9502321B2 (en) * 2014-10-24 2016-11-22 Dyi-chung Hu Thin film RDL for IC package
US9818684B2 (en) * 2016-03-10 2017-11-14 Amkor Technology, Inc. Electronic device with a plurality of redistribution structures having different respective sizes
US10032756B2 (en) * 2015-05-21 2018-07-24 Mediatek Inc. Semiconductor package assembly with facing active surfaces of first and second semiconductor die and method for forming the same
US10103125B2 (en) * 2016-11-28 2018-10-16 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure and method for forming the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010239126A (ja) 2009-03-09 2010-10-21 Shinko Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
US20130187292A1 (en) 2012-01-20 2013-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-Dimensional Integrated Circuit Structures and Methods of Forming the Same

Also Published As

Publication number Publication date
TWI797053B (zh) 2023-03-21
KR20160112210A (ko) 2016-09-28
CN106170857A (zh) 2016-11-30
TWI784632B (zh) 2022-11-21
CN114999944A (zh) 2022-09-02
CN106170857B (zh) 2022-05-31
TW202141697A (zh) 2021-11-01
TW202333244A (zh) 2023-08-16
US11948808B2 (en) 2024-04-02
US20180308712A1 (en) 2018-10-25
TW202305958A (zh) 2023-02-01
TW201701406A (zh) 2017-01-01
US10553451B2 (en) 2020-02-04
US10008393B2 (en) 2018-06-26
US20220165582A1 (en) 2022-05-26
US20200321222A1 (en) 2020-10-08
US20160276174A1 (en) 2016-09-22
TWI735431B (zh) 2021-08-11
US11195726B2 (en) 2021-12-07

Similar Documents

Publication Publication Date Title
KR101731700B1 (ko) 반도체 디바이스 및 그 제조 방법
CN109786267B (zh) 半导体封装件和方法
CN109786350B (zh) 半导体封装件和方法
US9245834B2 (en) Semiconductor device and method of forming compliant conductive interconnect structure in flipchip package
KR101802570B1 (ko) 반도체 디바이스를 위한 패키징 디바이스 및 그 제조방법
US9117812B2 (en) Semiconductor device and method of forming non-linear interconnect layer with extended length for joint reliability
TWI606523B (zh) 形成低輪廓的嵌入式晶圓級球柵陣列模製的雷射封裝之半導體裝置及方法
US7687318B2 (en) Extended redistribution layers bumped wafer
TWI502663B (zh) 半導體元件和形成強化之凸塊下金屬化結構的方法以改善焊料接合可靠度
TWI518811B (zh) 半導體裝置及以多層凸塊底層金屬形成凸塊結構於凸塊形成區周圍之方法
TW201327744A (zh) 半導體裝置和形成具有扇出互連結構以減少基板複雜性之擴大的半導體裝置之方法
US20130147036A1 (en) Semiconductor Device and Method of Forming UBM Structure on Back Surface of TSV Semiconductor Wafer
US9257382B2 (en) Semiconductor device and method of forming guard ring around conductive TSV through semiconductor wafer
KR101684071B1 (ko) 반도체 디바이스 및 그 제조 방법
KR101815785B1 (ko) 반도체 디바이스 및 그 제조 방법
KR101815784B1 (ko) 반도체 디바이스 및 그 제조 방법
US11205615B2 (en) Semiconductor device and method of manufacture
US20230335471A1 (en) Semiconductor packages
KR101787840B1 (ko) 반도체 디바이스
KR20180099336A (ko) 반도체 패키지 및 그의 제조 방법
WO2016149441A1 (en) Semiconductor device and manufacturing method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
A107 Divisional application of patent
GRNT Written decision to grant