KR20210028398A - 재배선 패턴을 가지는 집적회로 소자 - Google Patents

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redistribution
wiring
inter
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조윤래
양진열
고정민
백승덕
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Abstract

본 발명에 따른 집적회로 소자는, 기판 상에 다층 배선 구조를 가지는 복수의 배선층과 복수의 비아 플러그를 포함하는 배선 구조체 및 배선 구조체를 감싸는 제1 배선간 절연층, 제1 배선간 절연층 상에 제2 배선간 절연층 및 제2 배선간 절연층을 관통하여 배선 구조체와 연결되는 복수의 재배선 비아 플러그, 제2 배선간 절연층 상의 복수의 패드 패턴 및 복수의 더미 패턴을 포함하며 복수의 배선층의 두께보다 큰 값의 두께를 가지는 복수의 재배선 패턴, 및 복수의 재배선 패턴의 일부분을 덮는 커버 절연층을 포함하되, 복수의 더미 패턴 각각은 수평 방향을 따라서 연장되는 라인 형상이며 서로 전기적으로 절연되도록 제2 배선간 절연층 및 커버 절연층에 의하여 완전히 포위된다.

Description

재배선 패턴을 가지는 집적회로 소자{Integrated circuit devices having redistribution patterns}
본 발명은 집적회로 소자에 관한 것으로, 더욱 상세하게는 재배선 패턴을 가지는 집적회로 소자에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 다기능화 및 대용량화와 함께, 소형화 및 경량화되고 있다. 따라서 전자기기에 사용되는 집적회로 소자에 높은 집적도가 요구되고 있다. 고집적화된 집적회로소자 내에 안정적으로 전력을 공급하거나 집적회로 소자와 전자기기 사이의 전기적 연결의 신뢰성을 확보하기 위하여 배선층과 비아 플러그로 이루어지는 배선 구조체와 전기적으로 연결되는 재배선 패턴이 도입되고 있다.
본 발명의 기술적 과제는 집적회로 소자의 신뢰성을 향상시킬 수 있도록 설계된 재배선 패턴을 가지는 집적회로 소자를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 집적회로 소자를 제공한다. 본 발명에 따른 집적회로 소자는, 기판 상에 다층 배선 구조를 가지는 복수의 배선층과 복수의 비아 플러그를 포함하는 배선 구조체, 및 상기 배선 구조체를 감싸는 제1 배선간 절연층; 상기 제1 배선간 절연층 상에 제2 배선간 절연층 및 상기 제2 배선간 절연층을 관통하여 상기 배선 구조체와 연결되는 복수의 재배선 비아 플러그; 상기 제2 배선간 절연층 상의 복수의 패드 패턴 및 복수의 더미 패턴을 포함하며, 상기 복수의 배선층의 두께보다 큰 값의 두께를 가지는 복수의 재배선 패턴; 및 상기 복수의 재배선 패턴의 일부분을 덮는 커버 절연층;을 포함하되, 상기 복수의 더미 패턴 각각은 수평 방향을 따라서 연장되는 라인 형상이며, 서로 전기적으로 절연되도록 상기 제2 배선간 절연층 및 상기 커버 절연층에 의하여 완전히 포위된다.
본 발명에 따른 집적회로 소자는, 기판 상에 다층 배선 구조를 가지는 복수의 배선층과 복수의 비아 플러그를 포함하는 배선 구조체, 및 상기 배선 구조체를 감싸는 제1 배선간 절연층; 상기 제1 배선간 절연층 상에 제2 배선간 절연층 및 상기 제2 배선간 절연층을 관통하여 상기 배선 구조체와 연결되는 복수의 재배선 비아 플러그; 상기 제2 배선간 절연층 상의 복수의 패드 패턴, 복수의 더미 패턴, 및 복수의 전력 패턴을 포함하며, 상기 복수의 배선층의 두께보다 2배 이상의 값의 두께를 가지는 복수의 재배선 패턴; 상기 복수의 더미 패턴 및 상기 복수의 전력 패턴을 덮고, 상기 복수의 패드 패턴의 적어도 일부분을 덮지 않는 커버 절연층; 및 상기 복수의 패드 패턴 상에 연결되는 복수의 연결 단자;를 포함하되, 상기 복수의 더미 패턴 각각은 수평 방향을 따라서 연장되는 라인 형상이며, 서로 전기적으로 절연되도록 상기 제2 배선간 절연층 및 상기 커버 절연층에 의하여 완전히 포위된다.
본 발명에 따른 집적회로 소자는, 기판 상에 복수의 반도체 소자를 포함하는 소자층; 상기 소자층 상에 최상단 배선층을 포함하여 다층 배선 구조를 가지는 복수의 배선층 및 복수의 비아 플러그를 포함하는 배선 구조체; 상기 소자층 상에 상기 배선 구조체를 감싸는 제1 배선간 절연층; 상기 제1 배선간 절연층 및 상기 배선 구조체 상에 제2 배선간 절연층; 상기 제2 배선간 절연층을 관통하여 상기 최상단 배선층과 연결되는 복수의 재배선 비아 플러그; 상기 제2 배선간 절연층 상의 복수의 재배선 비아 플러그 중 어느 하나의 재배선 비아 플러그와 각각 연결되는 복수의 패드 패턴, 각각은 수평 방향을 따라서 연장되는 라인 형상인 복수의 더미 패턴, 및 복수의 재배선 비아 플러그 중 다른 적어도 2개의 재배선 비아 플러그와 각각 연결되는 복수의 전력 패턴을 포함하되, 상기 최상단 배선층의 두께보다 2배 이상의 값의 두께를 가지는 복수의 재배선 패턴; 상기 복수의 더미 패턴 및 상기 복수의 전력 패턴을 덮는 커버 절연층; 및 상기 복수의 패드 패턴 상에 연결되며 각각 도전성 필라 및 상기 도전성 필라의 상면을 덮는 도전성 캡으로 이루어지는 복수의 연결 단자;를 포함하되, 상기 복수의 더미 패턴 각각은, 상기 제2 배선간 절연층 및 상기 커버 절연층에 의하여 완전히 포위되어 서로 전기적으로 절연되고, 상기 복수의 전력 패턴 각각의 상면, 측면, 및 하면 중 상기 적어도 2개의 재배선 비아 플러그와 연결되지 않는 부분은, 상기 제2 배선간 절연층 및 상기 커버 절연층에 의하여 덮인다.
본 발명에 따른 집적회로 소자는, 고속 동작을 실현하기 위한 전력의 손실을 최소화하기 위하여, 복수의 패드 패턴, 복수의 전력 패턴, 및 복수의 더미 패턴을 포함하는 복수의 재배선 패턴을 상대적으로 두껍게 형성하여도, 복수의 재배선 패턴이 평면적으로 균일한 밀도를 가지므로, 집적회로 소자에 휨을 발생하는 것을 방지할 수 있다. 따라서 집적회로 소자의 신뢰성이 향상되고, 복수의 패드 패턴 상에 배치되는 복수의 연결 단자과 외부 장치 사이의 전기적 연결의 신뢰성이 향상될 수 있다.
또한, 본 발명에 따른 집적회로 소자가 가지는 복수의 재배선 패턴은 상대적으로 큰 폭 및 큰 길이를 가지는 복수의 더미 패턴 및 복수의 전력 패턴으로 이루어지므로, 복수의 재배선 패턴을 이루는 금속층이 가지는 결정립계에 기인한 복수의 재배선 패턴의 평면 형상 왜곡을 최소화할 수 있다. 따라서, 복수의 재배선 패턴에 발생할 수 있는 결함을 용이하게 검출할 수 있어, 불량을 가지지 않는 집적회로 소자를 제공할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시 예들에 따른 집적회로 소자의 주요 구성들을 나타내는 평면 배치도 및 단면도이다.
도 2a 내지 도 2c는 본 발명의 일 실시 예들에 따른 집적회로 소자의 주요 구성들을 나타내는 평면 배치도 및 단면도들이다.
도 3은 본 발명의 일 실시 예들에 따른 집적회로 소자의 주요 구성들을 나타내는 평면 배치도이다.
도 4는 본 발명의 일 실시 예들에 따른 집적회로 소자의 주요 구성들을 나타내는 평면 배치도이다.
도 5a 및 도 5b는 본 발명의 일 실시 예들에 따른 집적회로 소자의 주요 구성들을 나타내는 평면 배치도 및 단면도이다.
도 6은 본 발명의 일 실시 예들에 따른 집적회로 소자의 주요 구성들을 나타내는 평면 배치도이다.
도 7a 및 도 7b는 본 발명의 일 실시 예들에 따른 집적회로 소자의 주요 구성들을 나타내는 평면 배치도 및 단면도이다.
도 8은 본 발명의 일 실시 예들에 따른 집적회로 소자의 제조 방법을 나타내는 순서도이다.
도 1a 및 도 1b는 본 발명의 일 실시 예들에 따른 집적회로 소자의 주요 구성들을 나타내는 평면 배치도 및 단면도이다. 구체적으로, 도 1b는 도 1a의 IB - IB'선을 따라서 절단한 단면도이다.
도 1a 및 도 1b를 함께 참조하면, 집적회로 소자(1)는 기판(110) 상에 복수의 반도체 소자(120)를 포함하는 소자층(130)을 포함한다. 기판(110)은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 기판(110)은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 또는 기판(110)은 SOI (silicon on insulator) 구조를 가질 수 있다. 예를 들면, 기판(110)은 BOX 층(buried oxide layer)을 포함할 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 기판(100)은 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다. 기판(110)은 활성면과 상기 활성면에 반대되는 비활성면을 가질 수 있다.
기판(110)의 상기 활성면 상에는 복수의 반도체 소자(120)를 포함하는 소자층(130)이 배치될 수 있다. 도 1b에는 복수의 반도체 소자(120)가 기판(110)의 상기 활성면 상의 소자층(130)의 부분에 형성되는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 복수의 반도체 소자(120)는 기판(110)의 상기 활성면의 부분 및 소자층(130)에 걸쳐서 형성될 수도 있다.
복수의 반도체 소자(120) 중 적어도 일부개는 트랜지스터일 수 있다. 예를 들면, 복수의 반도체 소자(120) 중 적어도 일부개는 BJT(Bipolar Junction Transistor) 또는 FET(Field Effect Transistor)일 수 있다. 예를 들면, 복수의 반도체 소자(120) 중 적어도 일부개는 플라나(planar) 트랜지스터이거나, FinFET일 수 있다. 복수의 반도체 소자(120) 중 적어도 일부개가 FinFET인 경우, 기판(110)에는 복수의 핀형 (fin-type) 활성 영역이 돌출되어 수평 방향(X 방향 또는 Y 방향)을 따라 상호 평행하게 연장될 수 있다.
일부 실시 예에서, 복수의 반도체 소자(120)는 디램(dynamic random access memory, DRAM) 소자, 에스 램(static random access memory, SRAM) 소자, 플래시(flash) 메모리 소자, 이이피롬(electrically erasable and programmable read-only memory, EEPROM) 소자, 피램(phase-change random access memory, PRAM) 소자, 엠램(magnetic random access memory, MRAM) 소자, 또는 알램(resistive random access memory, RRAM) 소자를 구성하기 위한 다양한 종류의 복수의 개별 소자일 수 있다. 예를 들면, 복수의 반도체 소자(120)는 HBM(High Bandwidth Memory) 디램(DRAM) 소자를 구성하기 위한 다양한 종류의 복수의 개별 소자이고, 집적회로 소자(1)는 HBM(High Bandwidth Memory) DRAM 소자일 수 있다.
다른 일부 실시 예에서, 복수의 반도체 소자(120)는 로직 셀을 구성할 수 있다. 상기 로직 셀은 트랜지스터, 레지스터 등과 같은 복수의 회로 소자(circuit elements)를 포함하여, 다양하게 구성될 수 있다. 상기 로직 셀은 예를 들면, AND, NAND, OR, NOR, XOR(exclusive OR), XNOR(exclusive NOR), INV(inverter), ADD(adder), BUF(buffer), DLY(delay), FIL(filter), 멀티플렉서(MXT/MXIT). OAI(OR/AND/INVERTER), AO(AND/OR), AOI(AND/OR/INVERTER), D 플립플롭, 리셋 플립플롭, 마스터-슬레이브 플립플롭(master-slaver flip-flop), 래치(latch) 등을 구성할 수 있으며, 상기 로직 셀은 카운터(counter), 버퍼(buffer) 등과 같은 원하는 논리적 기능을 수행하는 표준 셀(standard cells)을 구성할 수 있다. 예를 들면, 집적회로 소자(1)는 중앙 처리 장치(central processing unit, CPU), 그래픽 처리 장치(graphic processing unit, GPU), 또는 어플리케이션 프로세서(application processor, AP)일 수 있다.
소자층(130)은 복수의 반도체 소자(120), 복수의 반도체 소자(120)를 연결하는 도전 라인 및 도전성 플러그, 복수의 반도체 소자(120), 상기 도전 라인, 및 상기 도전성 플러그 사이를 채우는 층간 절연층을 포함할 수 있으며, 다양한 종류 및 형상의 도전 물질, 반도체 물질, 및 절연 물질로 이루어질 수 있다. 일부 실시 예에서, 상기 도전 라인, 및 상기 도전성 플러그 사이를 채우는 층간 절연층은 산화물을 포함할 수 있다.
소자층(130)이 형성된 기판(110) 상에는 배선 구조체(MS), 및 배선 구조체(MS)를 감싸는 제1 배선간 절연층(210)이 배치될 수 있다.
배선 구조체(MS)는 복수의 배선층(ML) 및 복수의 배선층(ML)과 연결되는 복수의 비아 플러그(MV)를 포함할 수 있다. 복수의 배선층(ML)은 서로 다른 레벨에 위치하는 배선층(ML)들을 가지는 다층 배선 구조를 가질 수 있다. 도 1b에 도시된 복수의 배선층(ML) 및 복수의 비아 플러그(MV) 사이의 연결 관계는 다층 배선 구조를 예시적으로 나타내기 위함이며, 실제 연결 관계를 보이는 것은 아닐 수 있다.
본 명세서에서 레벨이라 함은, 기판(110)의 주면, 예를 들면 기판(110)의 상면에 대해 수직 방향(Z 방향)으로의 높이를 의미한다. 즉, 동일한 레벨 또는 일정한 레벨에 위치한다는 것은 기판(110)의 주면에 대해 수직 방향(Z 방향)으로의 높이가 동일 또는 일정한 위치를 가진다는 것을 의미하고, 낮은/높은 레벨에 위치한다는 것은 기판(110)의 주면에 대해 수직 방향(Z 방향)으로의 높이가 낮은/높은 위치를 가진다는 것을 의미한다.
배선 구조체(MS)는 예를 들면, 알루미늄, 구리 또는 텡스텐과 같은 금속 물질을 포함할 수 있다. 일부 실시 예에서, 배선 구조체(MS)는 배선용 배리어막 및 배선용 금속층으로 이루어질 수 있다. 상기 배선용 배리어막은 Ti, Ta, Ru, Mn, Co, 또는 W과 같은 금속의 질화물이나 산화물로 이루어지거나, CoWP(Cobalt Tungsten Phosphide), CoWB(Cobalt Tungsten Boron), CoWBP(Cobalt Tungsten Boron Phosphide)와 같은 합금으로 이루어질 수 있다. 상기 배선용 금속층은 W, Al, Ti, Ta, Ru, Mn, 또는 Cu 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다.
복수의 배선층(ML) 각각은 약 0.5㎛ 이하의 두께를 가질 수 있다. 일부 실시 예에서, 복수의 배선층(ML) 중 최상단에 배치되는 최상단 배선층(ML-T) 각각은 약 0.5㎛ 이하의 두께를 가지고, 나머지 배선층(ML)들 각각은 최상단 배선층(ML-T)보다 얇은 두께인 약 0.3㎛ 이하의 두께를 가질 수 있다.
복수의 배선층(ML) 중 최상단에 배치되는 최상단 배선층(ML-T) 중 일부개는, 재배선 패턴(RL) 중 연결 단자(300)가 배치되는 패드 패턴(RL-P)과 전기적으로 연결되는 서브 패드의 기능을 수행할 수 있다. 최상단 배선층(ML-T) 중 다른 일부개는 배선 구조체(MS)를 이루는 복수의 배선층(ML) 및 복수의 비아 플러그(MV) 사이를 전기적으로 연결하는 배선 라인의 기능을 수행할 수 있다.
복수의 비아 플러그(MV) 중 최하단에 배치되는 비아 플러그(MV)는 하부 배선층(ML)의 하면으로부터 소자층(130)을 향하여 연장될 수 있다. 배선 구조체(MS)는 반도체 소자(120)와 전기적으로 연결될 수 있다. 복수의 비아 플러그(MV)는 다층 배선 구조를 가지는 서로 다른 레벨에 위치하는 배선층(ML)들의 하면으로부터 기판(110)을 향하여 연장될 수 있다.
복수의 비아 플러그(MV) 중 일부개는 서로 다른 레벨에 위치하는 배선층(ML)들 사이를 연결할 수 있고, 다른 일부개는 배선층(ML)들 중 일부와 반도체 소자(120) 사이, 또는 배선층(ML)들 중 일부와 기판(110) 사이를 연결할 수 있다. 예를 들면, 복수의 비아 플러그(MV) 중 최하단에 배치되는 비아 플러그(MV)는 복수의 배선층(ML) 중 최하단에 배치되는 배선층(ML)과 반도체 소자(120) 또는 기판(110) 사이를 연결할 수 있다.
제1 배선간 절연층(210)은 복수의 배선층(ML)이 가지는 다층 배선 구조에 대응하여 복수의 저유전율 절연층이 적층된 다층 구조를 가질 수 있다. 일부 실시 예에서, 제1 배선간 절연층(210)은 실리콘 산화물보다 유전율이 낮은 절연물질로 이루어질 수 있다. 예를 들면, 일부 실시 예에서, 제1 배선간 절연층(210)은 약 2.2∼2.4의 초저유전상수(ultra low dielectric constant K)를 가지는 ULK(Ultra Low k) 막으로 이루어질 수 있다. 상기 ULK 막은 SiOC 막 또는 SiCOH 막을 포함할 수 있다. 제1 배선간 절연층(210)은 저유전율 절연층이라고도 호칭할 수 있다.
다른 일부 실시 예에서, 제1 배선간 절연층(210)은 실리콘 산화물보다 유전율이 낮은 절연물질, 및 실리콘 산화물과 유전율이 같거나 큰 다른 절연물질이 적층된 다층 구조를 가질 수도 있다. 예를 들면, 제1 배선간 절연층(210)을 이루는 다층 구조 중 적어도 하나는 산화물층이나 질화물층일 수 있다. 예를 들면, 제1 배선간 절연층(210)은 복수의 배선층(ML)을 형성하는 과정에서 사용되는 질화물로 이루어지는 식각 정지막을 포함할 수 있으나, 제1 배선간 절연층(210) 내에서 질화물로 이루어지는 식각 정지막이 차지하는 비율은 상대적으로 매우 낮을 수 있다.
배선 구조체(MS)과 제1 배선간 절연층(210) 상에, 제2 배선간 절연층(220), 및 제2 배선간 절연층(220)을 관통하여 배선 구조체(MS)와 연결되는 재배선 비아 플러그(RV)를 형성한다.
제2 배선간 절연층(220)은 산화막, 질화막, 탄화막, 폴리머, 또는 이들의 조합으로 이루어질 수 있다. 제2 배선간 절연층(220)은 제1 배선간 절연층(210)보다 유전율이 높은 절연물질로 이루어질 수 있다. 예를 들면, 제2 배선간 절연층(220)은 산화물로 이루어질 수 있다. 일부 실시 예에서, 제2 배선간 절연층(220)은 TEOS(Tetraethyl orthosilicate)로 이루어질 수 있다. 일부 실시 예에서, 제2 배선간 절연층(220)은 상면의 레벨이 대체로 일정할 수 있다.
일부 실시 예에서, 재배선 비아 플러그(RV)는 배리어막 및 금속층으로 이루어질 수 있다. 상기 배리어막은 Ti, Ta, Ru, Mn, Co, 또는 W과 같은 금속의 질화물이나 산화물로 이루어지거나, CoWP, CoWB, CoWBP와 같은 합금으로 이루어질 수 있다. 상기 금속층은 W, Al, Ti, Ta, Ru, Mn, 또는 Cu 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다.
도 1b에는 복수의 배선층(ML) 중 최상단 배선층(ML-T)이 제1 배선간 절연층(210) 상에 배치되어, 최상단 배선층(ML-T)의 하면과 제2 배선간 절연층(220)의 하면이 동일 레벨에 위치하는 것으로 도시되었으나, 이에 한정되지 않는다. 일부 실시 예에서, 최상단 배선층(ML-T)의 상면은 제1 배선간 절연층(210)의 상면과 동일 레벨에 위치할 수 있다.
제2 배선간 절연층(220) 및 재배선 비아 플러그(RV) 상에는 복수의 재배선 패턴(RL)이 배치된다. 복수의 재배선 패턴(RL) 각각의 두께는 복수의 배선층(ML) 각각의 두께보다 큰 값을 가질 수 있다. 예를 들면, 복수의 재배선 패턴(RL) 각각의 두께는 복수의 배선층(ML) 각각의 두께보다 2배 이상의 값을 가질 수 있다. 일부 실시 예에서, 복수의 재배선 패턴(RL) 각각의 두께는 약 1㎛ 내지 약 5㎛일 수 있다. 일부 실시 예에서, 복수의 재배선 패턴(RL)이 차지하는 평면적과 복수의 재배선 패턴(RL) 사이의 간격이 차지하는 평면적의 비는 약 3.5:1 내지 약 4.5:1일 수 있다.
복수의 재배선 패턴(RL)은 복수의 패드 패턴(RL-P) 및 복수의 더미 패턴(RL-D)을 포함할 수 있다. 일부 실시 예에서, 복수의 재배선 패턴(RL)은 배리어막 및 금속층으로 이루어질 수 있다. 상기 배리어막은 Ti, Ta, Ru, Mn, Co, 또는 W과 같은 금속의 질화물이나 산화물로 이루어지거나, CoWP, CoWB, CoWBP와 같은 합금으로 이루어질 수 있다. 상기 금속층은 W, Al, Ti, Ta, Ru, Mn, 또는 Cu 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다.
복수의 패드 패턴(RL-P)의 하면은 재배선 비아 플러그(RV)에 상면과 접하여, 복수의 패드 패턴(RL-P)은 복수의 재배선 비아 플러그(RV)를 통하여 배선 구조체(MS)와 전기적으로 연결될 수 있다. 복수의 더미 패턴(RL-D)의 하면은 제2 배선간 절연층(220)의 상면과 접하여, 복수의 더미 패턴(RL-D)은 제2 배선간 절연층(220)을 사이에 두고 배선 구조체(MS)와 전기적으로 절연될 수 있다.
복수의 패드 패턴(RL-P)은 수평 방향(X 방향 또는 Y 방향)을 따라서 적어도 하나의 열을 이루며 배치될 수 있다. 일부 실시 예에서, 복수의 패드 패턴(RL-P)은 수평적으로 매트릭스 배열을 이룰 수 있다. 복수의 패드 패턴(RL-P) 상에는 복수의 연결 단자(300)가 연결될 수 있다. 예를 들면, 복수의 패드 패턴(RL-P)은 평면적으로 집적회로 소자(1)의 가운데 부분에 배치되는 센터 패드일 수 있으나, 이에 해당되지 않는다. 일부 실시 예에서, 복수의 패드 패턴(RL-P)은 평면적으로 집적회로 소자(1)의 가장자리에 인접하는 부분에 배치되는 에지 패드일 수 있다.
복수의 더미 패턴(RL-D) 각각은 제1 수평 방향(X 방향) 또는 제2 수평 방향(Y 방향)을 따라서 연장되는 라인 형상을 가질 수 있다. 도 1a에는 복수의 더미 패턴(RL-D)이 동일한 방향, 즉 제1 수평 방향(X 방향)을 따라서 연장되는 라인 형상을 가지는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 복수의 더미 패턴(RL-D) 중 일부개는 제1 수평 방향(X 방향)을 따라서 연장되는 라인 형상을 가지고, 나머지개는 상기 제1 수평 방향(X 방향)에 수직인 제2 수평 방향(Y 방향)을 따라서 연장되는 라인 형상을 가질 수 있다.
복수의 더미 패턴(RL-D) 각각은 약 20㎛ 이상의 폭을 가지며 약 100㎛ 이상의 길이를 가지고 연장되는 라인 형상을 가질 수 있다. 예를 들면, 복수의 더미 패턴(RL-D) 각각은 약 100㎛ 내지 약 400㎛의 길이를 가질 수 있다. 예를 들면, 복수의 더미 패턴(RL-D) 각각의 길이와 폭의 비는 약 5:1 내지 약 20:1일 수 있다. 복수의 더미 패턴(RL-D)은 약 10㎛ 이하의 간격을 가지도록 배치될 수 있다. 일부 실시 예에서, 복수의 더미 패턴(RL-D)이 차지하는 평면적과 복수의 더미 패턴(RL-D) 사이의 간격이 차지하는 평면적의 비는 약 3.5:1 내지 약 4.5:1일 수 있다.
도 1a에는 복수의 더미 패턴(RL-D) 각각이 동일한 폭과 동일한 길이를 가지고 연장되는 것으로 예시적으로 도시되었으나, 이에 한정되지 않는다. 일부 실시 예에서, 복수의 더미 패턴(RL-D) 각각의 길이와 폭의 비가 약 5:1 내지 약 20:1이되, 복수의 더미 패턴(RL-D) 중 일부개의 길이 또는 폭은 다른 일부 개의 길이 또는 폭과 다른 값을 가질 수 있다. 또는 복수의 더미 패턴(RL-D)이 차지하는 평면적과 복수의 더미 패턴(RL-D) 사이의 간격이 차지하는 평면적의 비가 약 3.5:1 내지 약 4.5:1이되, 복수의 더미 패턴(RL-D) 중 일부개의 길이 또는 폭은 다른 일부 개의 길이 또는 폭과 다른 값을 가질 수 있다.
복수의 패드 패턴(RL-P) 각각은 평면적으로 정사각형 또는 정사각형에 가까운 직사각형의 형상을 가질 수 있다. 일부 실시 예에서, 복수의 패드 패턴(RL-P)이 차지하는 평면적과 복수의 패드 패턴(RL-P) 사이의 간격이 차지하는 평면적의 비는, 복수의 더미 패턴(RL-D)이 차지하는 평면적과 복수의 더미 패턴(RL-D) 사이의 간격이 차지하는 평면적의 비와 대체로 동일한 값을 가질 수 있다. 예를 들면, 복수의 패드 패턴(RL-P)이 차지하는 평면적과 복수의 패드 패턴(RL-P) 사이의 간격이 차지하는 평면적의 비는 약 3.5:1 내지 약 4.5:1일 수 있다.
일부 실시 예에서, 복수의 재배선 패턴(RL)은 복수의 패드 패턴(RL-P) 및 복수의 더미 패턴(RL-D) 외에, 전력 전달을 위한 재배선 패턴 및/또는 신호 전달을 위한 재배선 패턴을 더 포함할 수 있다.
제2 배선간 절연층(220) 및 복수의 재배선 패턴(RL) 상에는 커버 절연층(230)이 형성될 수 있다. 커버 절연층(230)은 복수의 재배선 패턴(RL) 중 복수의 더미 패턴(RL-D)을 덮을 수 있다.
복수의 더미 패턴(RL-D) 각각은 제2 배선간 절연층(220) 및 커버 절연층(230)에 의하여 완전히 포위되어, 서로 이격되어 전기적으로 절연될 수 있다. 또한 복수의 더미 패턴(RL-D) 각각은 제2 배선간 절연층(220) 및 커버 절연층(230)에 의하여 완전히 포위되어, 집적회로 소자(1)가 가지는 다른 도전성 구성 요소들과 전기적으로 절연될 수 있다. 예를 들면, 복수의 더미 패턴(RL-D) 각각은 상면과 측면은 커버 절연층(230)에 의하여 덮일 수 있고, 복수의 더미 패턴(RL-D) 각각의 하면은 제2 배선간 절연층(220)에 의하여 덮일 수 있다. 일부 실시 예에서, 복수의 더미 패턴(RL-D) 각각은 상면은 커버 절연층(230)에 의하여 덮일 수 있고, 복수의 더미 패턴(RL-D) 각각의 측면과 하면은 제2 배선간 절연층(220)에 의하여 덮일 수 있다.
커버 절연층(230)은 복수의 재배선 패턴(RL) 중 복수의 패드 패턴(RL-P) 각각의 상면의 일부를 덮지 않을 수 있다. 복수의 패드 패턴(RL-P) 각각의 상면 중 커버 절연층(230)에 의하여 덮이지 않고 노출되는 부분 상에는 연결 단자(300)가 배치될 수 있다. 복수의 패드 패턴(RL-P) 각각의 하면 중 일부분은 제2 배선간 절연층(220)이 덮을 수 있고, 복수의 패드 패턴(RL-P) 각각의 하면 중 제2 배선간 절연층(220)에 의하여 덮이지 않는 나머지 부분에는 재배선 비아 플러그(RV)이 연결될 수 있다. 커버 절연층(230)은 복수의 패드 패턴(RL-P) 각각의 측면을 덮을 수 있다. 일부 실시 예에서, 복수의 패드 패턴(RL-P) 각각의 측면은 제2 배선간 절연층(220)에 의하여 덮일 수 있다.
커버 절연층(230)은 예를 들면, PSPI(Photosensitive Polyimide)로부터 형성될 수 있다. 일부 실시 예에서, 커버 절연층(230)은 적어도 2개의 절연층이 적층된 다층 구조를 가질 수 있다. 예를 들면, 커버 절연층(230)은 질화물로 이루어지는 층과 PSPI로부터 형성되는 층이 적층된 다층 구조를 가질 수 있다.
또는, 커버 절연층(230)은 예를 들면, 산화물로 이루어질 수 있다. 일부 실시 예에서, 커버 절연층(230)은 TEOS로 이루어질 수 있다. 커버 절연층(230)은 적어도 2개의 절연층이 적층된 다층 구조를 가질 수 있다. 예를 들면, 커버 절연층(230)은 질화물로 이루어지는 층과 TEOS로 이루어지는 층이 적층된 다층 구조를 가질 수 있다.
본 발명에 따른 집적회로 소자(1)는 복수의 재배선 패턴(RL)을 상대적으로 두껍게 형성하여도, 복수의 재배선 패턴(RL)이 평면적으로 균일한 밀도, 즉, 복수의 재배선 패턴(RL)이 차지하는 평면적과 복수의 재배선 패턴(RL) 사이의 간격이 차지하는 평면적의 비가 약 3.5:1 내지 약 4.5:1을 가지므로, 복수의 재배선 패턴(RL)에 기인하여 집적회로 소자(1)에 휨을 발생하는 것을 방지할 수 있다. 따라서 집적회로 소자(1)의 신뢰성이 향상되고, 복수의 패드 패턴(RL) 상에 배치되는 복수의 연결 단자(300)과 외부 장치 사이의 전기적 연결의 신뢰성이 향상될 수 있다.
복수의 재배선 패턴(RL)을 상대적으로 두껍게 형성하는 경우에, 복수의 재배선 패턴(RL)을 이루는 금속층이 가지는 결정립계(grain boundary)에 기인한 복수의 재배선 패턴(RL)의 평면 형상에 왜곡이 발생할 수 있어, 복수의 재배선 패턴(RL)이 가지는 결함의 검출이 어려워질 수 있다. 그러나, 본 발명에 따른 집적회로 소자(1)가 가지는 복수의 재배선 패턴(RL)은 상대적으로 큰 폭 및 큰 길이를 가지는 복수의 더미 패턴(RL-D)을 가지므로, 결정립계에 의하여 복수의 재배선 패턴(RL)의 평면 형상에 왜곡이 발생하는 것을 최소화할 수 있다. 따라서, 복수의 재배선 패턴(RL)에 발생할 수 있는 결함을 용이하게 검출할 수 있어, 불량을 가지지 않는 집적회로 소자(1)를 형성할 수 있다.
도 2a 내지 도 2c는 본 발명의 일 실시 예들에 따른 집적회로 소자의 주요 구성들을 나타내는 평면 배치도 및 단면도들이다. 구체적으로, 도 2a는 도 1a의 IIA 부분을 확대하여 나타내는 평면 배치도이고, 도 2b 및 도 2c 각각은 도 2a의 IIB ?? IIB' 선 및 IIC ?? IIC' 선을 따라서 절단한 단면도들이다.
도 2a를 참조하면, 재배선 패턴(RL)은 복수의 패드 패턴(RL-P)와 복수의 더미 패턴(RL-D)을 포함한다. 복수의 패드 패턴(RL-P)의 하면에는 복수의 재배선 비아 플러그(RV)이 연결될 수 있다. 복수의 패드 패턴(RL-P)의 상면에는 복수의 연결 단자(300)가 연결될 수 있다. 패드 패턴(RL-P)은 연결 단자(300)와 재배선 비아 플러그(RV)를 전기적으로 연결할 수 있다.
복수의 더미 패턴(RL-D) 각각은 제1 수평 방향(X 방향) 또는 제2 수평 방향(Y 방향)을 따라서 연장되는 라인 형상을 가질 수 있다.
복수의 더미 패턴(RL-D) 각각은 제1 폭(WD)을 가지고 제1 길이(LD)가 연장되는 라인 형상을 가질 수 있다. 예를 들면, 제1 폭(WD)은 약 20㎛ 이상의 값을 가질 수 있다. 예를 들면, 제1 길이(LD)는 약 100㎛ 내지 약 400㎛의 값을 가질 수 있다. 일부 실시 예에서, 제1 길이(LD)와 제1 폭(WD)의 비는 약 5:1 내지 약 20:1일 수 있다.
복수의 더미 패턴(RL-D) 각각은 길이 방향으로 제1 길이 방향 간격(SDL)을 가지고, 폭 방향으로 제1 폭 방향 간격(SDW)을 가지고 서로 이격되며 배치될 수 있다. 제1 길이 방향 간격(SDL) 및 제1 폭 방향 간격(SDW)은 각각 제1 폭(WD)의 1/2 이하의 값을 가질 수 있다. 예를 들면, 제1 길이 방향 간격(SDL)은 약 10㎛ 이하의 값을 가질 수 있다. 예를 들면, 제1 폭 방향 간격(SDW)은 약 10㎛ 이하의 값을 가질 수 있다. 일부 실시 예에서, 제1 길이 방향 간격(SDL)과 제1 폭 방향 간격(SDW)은 실질적으로 동일하거나 유사한 값을 가질 수 있다.
일부 실시 예에서, 복수의 더미 패턴(RL-D)이 차지하는 평면적과 복수의 더미 패턴(RL-D) 사이의 간격이 차지하는 평면적의 비는 약 3.5:1 내지 약 4.5:1일 수 있다. 도 2a에는 예시적으로, 복수의 더미 패턴(RL-D) 중 하나의 더미 패턴(RL-D)의 평면적인 패턴 면적(AD)과, 평균적으로 하나의 더미 패턴(RL-D)에 대응되는 간격의 평면적인 간격 면적(AS)이 도시되어 있으며, 패턴 면적(AD)과 간격 면적의 비는 약 3.5:1 내지 약 4.5:1일 수 있다.
복수의 패드 패턴(RL-P) 각각은 평면적으로 정사각형 또는 정사각형에 가까운 직사각형의 형상을 가질 수 있다. 복수의 패드 패턴(RL-P) 각각이 가지는 사각형 형상의 폭과 높이, 및 복수의 패드 패턴(RL-P) 사이의 간격은 복수의 연결 단자(300) 각각의 폭 및 복수의 연결 단자(300) 사이의 간격에 따라서 선택될 수 있다. 복수의 연결 단자(300) 각각의 폭 및 복수의 연결 단자(300) 사이의 간격은 집적회로 소자(도 1a 및 도 1b)와 외부 장치의 전기적 연결을 고려하여 다양하게 선택될 수 있다.
예를 들면, 복수의 패드 패턴(RL-P) 각각이 가지는 사각형 형상의 폭과 높이는 제1 폭(WD)과 대체로 동일한 값을 가질 수 있으나, 이에 한정되지 않는다. 일부 실시 예에서, 복수의 패드 패턴(RL-P) 각각이 가지는 사각형 형상의 폭과 높이는 제1 폭(WD)보다 큰 값을 가질 수 있다. 다른 일부 실시 예에서, 복수의 패드 패턴(RL-P) 각각이 가지는 사각형 형상의 폭과 높이는 제1 폭(WD)보다 작은 값을 가질 수 있다.
일부 실시 예에서, 복수의 패드 패턴(RL-P)이 차지하는 평면적과 복수의 패드 패턴(RL-P) 사이의 간격이 차지하는 평면적의 비는, 복수의 더미 패턴(RL-D)이 차지하는 평면적과 복수의 더미 패턴(RL-D) 사이의 간격이 차지하는 평면적의 비와 대체로 동일한 값을 가질 수 있다. 예를 들면, 복수의 패드 패턴(RL-P)이 차지하는 평면적과 복수의 패드 패턴(RL-P) 사이의 간격이 차지하는 평면적의 비는 약 3.5:1 내지 약 4.5:1일 수 있다.
도 2b 및 도 2c를 함께 참조하면, 복수의 더미 패턴(RL-D) 각각은, 전기적으로 외부와 절연되도록 제2 배선간 절연층(220) 및 커버 절연층(230)에 의하여 완전히 포위되어, 전기적으로 플로우팅(floating)하도록 형성될 수 있다. 따라서 복수의 더미 패턴(RL-D) 각각은 서로 이격되어 전기적으로 절연될 수 있고, 집적회로 소자(1)가 가지는 다른 도전성 구성 요소들과 전기적으로 절연될 수 있다.
복수의 배선층(ML) 중 최상단에 배치되는 최상단 배선층(ML-T)은 제1 두께(TML1)를 가질 수 있고, 복수의 배선층(ML) 중 최상단 배선층(ML-T)을 제외한 나머지는 제2 두께(TML2)를 가질 수 있다. 예를 들어, 제1 두께(TML1)는 약 0.5㎛ 이하의 값을 가질 수 있다. 예를 들어, 제2 두께(TML2)는 제1 두께(TML1)보다 작은 값을 가지되, 약 0.3㎛ 이하의 값을 가질 수 있다. 도 2b 및 도 2c에는 복수의 배선층(ML) 중 최상단 배선층(ML-T)을 제외한 나머지의 두께가 동일한 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 복수의 배선층(ML) 중 최상단 배선층(ML-T)을 제외한 나머지 중 적어도 2개의 레벨에 위치하는 배선층(ML)들은 서로 다른 두께를 가질 수 있다.
복수의 재배선 패턴(RL)은 제3 두께(TRL)를 가질 수 있다. 제3 두께(TRL)는 제1 두께(TML1)보다 2배 이상의 값을 가질 수 있다. 예를 들면, 제3 두께(TRL)는 약 1㎛ 내지 약 5㎛일 수 있다.
커버 절연층(230)은 더미 패턴(RL-D) 및 패드 패턴(RL-P)의 측면을 감쌀 수 있다. 커버 절연층(230)은 더미 패턴(RL-D)의 상면을 모두 덮을 수 있다. 커버 절연층(230)은 패드 패턴(RL-P)의 상면의 일부분을 덮고, 나머지는 덮지 않고 노출시킬 수 있다.
복수의 패드 패턴(RL-P) 각각의 상면 중 커버 절연층(230)에 의하여 덮이지 않고 노출되는 부분 상에는 연결 단자(300)가 배치될 수 있다. 일부 실시 예에서, 커버 절연층(230)과 연결 단자(300)는 서로 이격될 수 있다. 커버 절연층(230)과 연결 단자(300) 사이에서 복수의 패드 패턴(RL-P) 각각의 상면의 부분은 커버 절연층(230) 및 연결 단자(300)에 의하여 덮이지 않고 외부로 노출될 수 있다.
커버 절연층(230)은 제1 커버 절연층(232)과 제1 커버 절연층(232) 상의 제2 커버 절연층(234)으로 이루어질 수 있다. 제1 커버 절연층(232)은 제2 배선간 절연층(220)의 상면, 및 복수의 재배선 패턴(RL)의 표면의 일부분(예를 들면 재배선 패턴(RL)의 상면의 적어도 일부분과 측면) 상을 컨포멀(conformal)하게 덮을 수 있다. 예를 들면, 제1 커버 절연층(232)은 질화물로 이루어질 수 있다. 제2 커버 절연층(234)은 제1 커버 절연층(232) 상을 덮을 수 있다. 제2 커버 절연층(234)은 제1 커버 절연층(232)보다 두껍게 형성될 수 있다. 예를 들면, 제2 커버 절연층(234)은 PSPI로부터 형성될 수 있다. 또는 예를 들면, 제2 커버 절연층(234)은 TEOS와 같은 산화물로 이루어질 수 있다.
연결 단자(300)는 패드 패턴(RL-P) 상의 도전성 필라(310) 및 도전성 필라(310)의 상면을 덮는 도전성 캡(320)으로 이루어질 수 있다.
일부 실시 예에서, 도전성 필라(310)는 베이스 필라(312), 및 베이스 필라(312)의 상면을 덮는 커버 필라(314)로 이루어질 수 있다. 베이스 필라(312)는 예를 들면, 구리를 포함할 수 있고, 커버 필라(314)는 예를 들면, 니켈, 구리, 팔라듐, 백금, 및 금 중 적어도 하나를 포함할 수 있다. 일부 실시 예에서, 커버 필라(314)는 니켈을 포함할 수 있다. 다른 일부 실시 예에서 커버 필라(314)는 니켈을 포함하는 제1 층, 및 상기 제1 층을 덮으며 구리를 포함하는 제2 층을 가지는 다층 구조일 수 있다.
도전성 캡(320)은 집적회로 소자(도 1a 및 도 1b)를 외부 장치에 접합하여, 집적회로 소자(1)와 상기 외부 장치를 전기적으로 연결할 수 있다. 도전성 캡(32)은 예를 들면, 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 금(Au), 아연(Zn), 납(Pb) 중 적어도 하나를 포함할 수 있다.
도 2c에는 재배선 비아 플러그(RV), 재배선 비아 플러그(RV)가 배치되는 최상단 배선층(ML-T) 및 연결 단자(300)가 수직 방향(Z 방향)을 따라서 정렬된 것으로 도시되었으나, 이에 한정되지 않는다. 일부 실시 예에서, 서로 대응되는 복수의 연결 단자(300)와 복수의 재배선 비아 플러그(RV) 중 적어도 일부개는 수직 방향(Z 방향)을 따라서 정렬되지 않도록, 패드 패턴(RL-P) 중 연결 단자(300)와 접하는 부분과 재배선 비아 플러그(RV)가 연결되는 부분은 수평 방향(X 방향, Y 방향, 또는 X-Y 방향)을 따라서 서로 이격될 수 있다. 즉, 복수의 패드 패턴(RL-P) 중 적어도 일부개는, 서브 패드의 기능을 수행하도록 재배선 비아 플러그(RV)가 배치되는 최상단 배선층(ML-T)들의 배치보다, 복수의 연결 단자(300)의 배치를 수평적으로 분산시키는 재배선층의 기능을 수행할 수 있다.
도 3은 본 발명의 일 실시 예들에 따른 집적회로 소자의 주요 구성들을 나타내는 평면 배치도이다. 도 3에 대한 설명 중 도 1a 내지 도 2c와 중복되는 내용은 생략될 수 있으며, 동일한 부재 번호는 동일한 구성 요소를 나타낸다.
도 3을 참조하면, 집적회로 소자(1a)는 복수의 재배선 패턴(RL)을 포함한다. 복수의 재배선 패턴(RL)은 복수의 패드 패턴(RL-P) 및 복수의 더미 패턴(RL-D)을 포함할 수 있다.
복수의 패드 패턴(RL-P)은 수평 방향(X 방향 또는 Y 방향)을 따라서 적어도 하나의 열을 이루며 배치될 수 있다. 일부 실시 예에서, 복수의 패드 패턴(RL-P)은 수평적으로 매트릭스 배열을 이룰 수 있다. 복수의 패드 패턴(RL-P) 상에는 복수의 연결 단자(300)가 연결될 수 있다.
복수의 더미 패턴(RL-D) 각각은 제1 수평 방향(X 방향) 또는 제2 수평 방향(Y 방향)을 따라서 연장되는 라인 형상을 가질 수 있다. 복수의 더미 패턴(RL-D) 중 일부개와 다른 일부개는 서로 다른 방향을 따라서 연장되는 라인 형상을 가질 수 있다. 예를 들면, 복수의 더미 패턴(RL-D) 중 일부개는 제1 수평 방향(X 방향)을 따라서 연장되는 라인 형상을 가지고, 다른 일부개는 상기 제1 수평 방향(X 방향)에 수직인 제2 수평 방향(Y 방향)을 따라서 연장되는 라인 형상을 가질 수 있다.
복수의 더미 패턴(RL-D) 각각은 약 20㎛ 이상의 폭을 가지며 약 100㎛ 내지 약 400㎛의 길이를 가지고 연장되는 라인 형상을 가질 수 있다. 예를 들면, 복수의 더미 패턴(RL-D) 각각의 길이와 폭의 비는 약 5:1 내지 약 20:1일 수 있다. 복수의 더미 패턴(RL-D)은 약 10㎛ 이하의 간격을 가지도록 배치될 수 있다. 일부 실시 예에서, 복수의 더미 패턴(RL-D)이 차지하는 평면적과 복수의 더미 패턴(RL-D) 사이의 간격이 차지하는 평면적의 비는 약 3.5:1 내지 약 4.5:1일 수 있다.
복수의 더미 패턴(RL-D) 중 제1 수평 방향(X 방향)을 따라서 연장되는 라인 형상을 가지는 일부개와 제2 수평 방향(Y 방향)을 따라서 연장되는 라인 형상을 가지는 다른 일부개 각각은, 동일한 폭과 동일한 길이를 가지고 연장될 수 있으나, 이에 한정되지 않는다. 일부 실시 예에서, 복수의 더미 패턴(RL-D) 각각의 길이와 폭의 비가 약 5:1 내지 약 20:1이되, 복수의 더미 패턴(RL-D) 중 제1 수평 방향(X 방향)을 따라서 연장되는 라인 형상을 가지는 일부개의 길이 또는 폭은 제2 수평 방향(Y 방향)을 따라서 연장되는 라인 형상을 가지는 다른 일부개의 길이 또는 폭과 다른 값을 가질 수 있다. 또는 동일한 방향을 따라서 연장되는 라인 형상을 가지는 더미 패턴(RL-D)들 중에도 각각의 길이와 폭의 비가 약 5:1 내지 약 20:1이되, 다른 값의 길이 및/또는 다른 값의 폭을 가질 수 있다.
도 4는 본 발명의 일 실시 예들에 따른 집적회로 소자의 주요 구성들을 나타내는 평면 배치도이고, 도 5a 및 도 5b는 본 발명의 일 실시 예들에 따른 집적회로 소자의 주요 구성들을 나타내는 평면 배치도 및 단면도이다. 구체적으로, 도 5a는 도 4의 IVA 부분을 확대하여 나타내는 평면 배치도이고, 도 5b는 도 4의 IVB ?? IVB' 선을 따라서 절단한 단면도이다. 도 4 내지 도 5b에 대한 설명 중 도 1a 내지 도 3와 중복되는 내용은 생략될 수 있으며, 동일한 부재 번호는 동일한 구성 요소를 나타낸다.
도 4를 참조하면, 집적회로 소자(2)는 복수의 재배선 패턴(RLa)을 포함한다. 복수의 재배선 패턴(RLa)은 복수의 패드 패턴(RL-P), 복수의 전력 패턴(RL-W) 및 복수의 더미 패턴(RL-D)을 포함할 수 있다.
복수의 패드 패턴(RL-P)은 수평 방향(X 방향 또는 Y 방향)을 따라서 적어도 하나의 열을 이루며 배치될 수 있다. 일부 실시 예에서, 복수의 패드 패턴(RL-P)은 수평적으로 매트릭스 배열을 이룰 수 있다. 복수의 패드 패턴(RL-P) 상에는 복수의 연결 단자(300)가 연결될 수 있다.
복수의 더미 패턴(RL-D) 각각은 제1 수평 방향(X 방향) 또는 제2 수평 방향(Y 방향)을 따라서 연장되는 라인 형상을 가질 수 있다. 일부 실시 예에서, 복수의 더미 패턴(RL-D) 중 일부개와 다른 일부개는 서로 다른 방향을 따라서 연장되는 라인 형상을 가질 수 있다.
복수의 더미 패턴(RL-D) 각각은 약 20㎛ 이상의 폭을 가지며 약 100㎛ 내지 약 400㎛의 길이를 가지고 연장되는 라인 형상을 가질 수 있다. 예를 들면, 복수의 더미 패턴(RL-D) 각각의 길이와 폭의 비는 약 5:1 내지 약 20:1일 수 있다. 복수의 더미 패턴(RL-D)은 약 10㎛ 이하의 간격을 가지도록 배치될 수 있다. 일부 실시 예에서, 복수의 더미 패턴(RL-D)이 차지하는 평면적과 복수의 더미 패턴(RL-D) 사이의 간격이 차지하는 평면적의 비는 약 3.5:1 내지 약 4.5:1일 수 있다.
도 4에는 복수의 더미 패턴(RL-D) 각각이 동일한 폭과 동일한 길이를 가지고 연장되는 것으로 예시적으로 도시되었으나, 이에 한정되지 않는다. 일부 실시 예에서, 복수의 더미 패턴(RL-D) 각각의 길이와 폭의 비가 약 5:1 내지 약 20:1이되, 복수의 더미 패턴(RL-D) 중 일부개의 길이 또는 폭은 다른 일부 개의 길이 또는 폭과 다른 값을 가질 수 있다. 또는 복수의 더미 패턴(RL-D)이 차지하는 평면적과 복수의 더미 패턴(RL-D) 사이의 간격이 차지하는 평면적의 비가 약 3.5:1 내지 약 4.5:1이되, 복수의 더미 패턴(RL-D) 중 일부개의 길이 또는 폭은 다른 일부 개의 길이 또는 폭과 다른 값을 가질 수 있다.
일부 실시 예에서, 복수의 패드 패턴(RL-P)이 차지하는 평면적과 복수의 패드 패턴(RL-P) 사이의 간격이 차지하는 평면적의 비는, 복수의 더미 패턴(RL-D)이 차지하는 평면적과 복수의 더미 패턴(RL-D) 사이의 간격이 차지하는 평면적의 비와 대체로 동일한 값을 가질 수 있다. 예를 들면, 복수의 패드 패턴(RL-P)이 차지하는 평면적과 복수의 패드 패턴(RL-P) 사이의 간격이 차지하는 평면적의 비는 약 3.5:1 내지 약 4.5:1일 수 있다.
복수의 전력 패턴(RL-W) 각각은 제1 수평 방향(X 방향) 또는 제2 수평 방향(Y 방향)을 따라서 직선으로 연장되는 라인 형상을 가지거나, 굴절을 가지며 연장되는 라인 형상을 가질 수 있다. 도 4에는 예시적으로, 복수의 전력 패턴(RL-W)이 제2 수평 방향(Y 방향)을 따라서 연장되는 전력 패턴(RL-W)과, 제1 수평 방향(X 방향)을 따라서 연장되다가 한번 굴절되어 제2 수평 방향(Y 방향)을 따라서 연장되는 전력 패턴(RL-W)이 포함되는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들어, 복수의 전력 패턴(RL-W) 중 일부개는 제1 수평 방향(X 방향)을 따라서 연장되는 라인 형상을 가질 수 있다. 또는 예를 들면, 복수의 전력 패턴(RL-W) 중 다른 일부개는 2번 이상 굴절되어 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향) 각각을 따라서 연장되는 부분들을 가지는 라인 형상을 가질 수 있다.
복수의 패드 패턴(RL-P) 각각은 하나의 재배선 비아 플러그(RV) 및 하나의 연결 단자(300)와 전기적으로 연결될 수 있다. 복수의 더미 패턴(RL-D)은 재배선 비아 플러그(RV) 및 연결 단자(300)와 연결되지 않고 전기적으로 절연될 수 있다. 복수의 전력 패턴(RL-W) 각각은 적어도 2개의 재배선 비아 플러그(RV)와 전기적으로 연결될 수 있다.
도 4 내지 도 5b를 함께 참조하면, 복수의 더미 패턴(RL-D) 각각은 제1 폭(WD)을 가지고 제1 길이(LD)가 연장되는 라인 형상을 가질 수 있다. 예를 들면, 제1 폭(WD)은 약 20㎛ 이상의 값을 가질 수 있다. 예를 들면, 제1 길이(LD)는 약 100㎛ 내지 약 400㎛의 값을 가질 수 있다. 일부 실시 예에서, 제1 길이(LD)와 제1 폭(WD)의 비는 약 5:1 내지 약 20:1일 수 있다.
복수의 더미 패턴(RL-D) 각각은 길이 방향으로 제1 길이 방향 간격(SDL)을 가지고, 폭 방향으로 제1 폭 방향 간격(SDW)을 가지고 서로 이격되며 배치될 수 있다. 예를 들면, 제1 길이 방향 간격(SDL)은 약 10㎛ 이하의 값을 가질 수 있다. 예를 들면, 제1 폭 방향 간격(SDW)은 약 10㎛ 이하의 값을 가질 수 있다. 일부 실시 예에서, 제1 길이 방향 간격(SDL)과 제1 폭 방향 간격(SDW)은 실질적으로 동일하거나 유사한 값을 가질 수 있다.
일부 실시 예에서, 복수의 더미 패턴(RL-D)이 차지하는 평면적과 복수의 더미 패턴(RL-D) 사이의 간격이 차지하는 평면적의 비는 약 3.5:1 내지 약 4.5:1일 수 있다.
복수의 전력 패턴(RL-W) 각각은 제2 폭(WW)을 가지고 직선으로 또는 굴절을 가지며 제2 길이(LW)가 연장되는 라인 형상을 가질 수 있다. 예를 들면, 제2 폭(WW)은 약 20㎛ 이상의 값을 가질 수 있다. 예를 들면, 제2 길이(LW)는 약 100㎛ 내지 약 400㎛의 값을 가질 수 있다. 일부 실시 예에서, 제2 길이(LW)와 제2 폭(WW)의 비는 약 5:1 내지 약 20:1일 수 있다.
복수의 전력 패턴(RL-W) 각각은 길이 방향으로 제2 길이 방향 간격(SWL)을 가지고, 폭 방향으로 제2 폭 방향 간격(SWW)을 가지고 서로 이격되며 배치될 수 있다. 예를 들면, 제2 길이 방향 간격(SWL)은 약 10㎛ 이하의 값을 가질 수 있다. 예를 들면, 제2 폭 방향 간격(SWW)은 약 10㎛ 이하의 값을 가질 수 있다. 일부 실시 예에서, 제2 길이 방향 간격(SWL)과 제2 폭 방향 간격(SWW)은 실질적으로 동일하거나 유사한 값을 가질 수 있다.
일부 실시 예에서, 복수의 전력 패턴(RL-W)이 차지하는 평면적과 복수의 전력 패턴(RL-W) 사이의 간격이 차지하는 평면적의 비는, 복수의 더미 패턴(RL-D)이 차지하는 평면적과 복수의 더미 패턴(RL-D) 사이의 간격이 차지하는 평면적의 비와 대체로 동일한 값을 가질 수 있다. 예를 들면, 복수의 전력 패턴(RL-W)이 차지하는 평면적과 복수의 전력 패턴(RL-W) 사이의 간격이 차지하는 평면적의 비는 약 3.5:1 내지 약 4.5:1일 수 있다.
일부 실시 예에서, 복수의 전력 패턴(RL-W)은, 길이와 폭의 비가 약 5:1 내지 약 20:1이되, 복수의 전력 패턴(RL-W) 중 일부개의 길이 또는 폭은 다른 일부 개의 길이 또는 폭과 다른 값을 가질 수 있다. 또는 복수의 전력 패턴(RL-W)이 차지하는 평면적과 복수의 전력 패턴(RL-W) 사이의 간격이 차지하는 평면적의 비가 약 3.5:1 내지 약 4.5:1이되, 복수의 전력 패턴(RL-W) 중 일부개의 길이 또는 폭은 다른 일부 개의 길이 또는 폭과 다른 값을 가질 수 있다.
복수의 전력 패턴(RL-W) 각각은 적어도 2개의 재배선 비아 플러그(RV)와 전기적으로 연결될 수 있다. 복수의 전력 패턴(RL-W) 각각의 하면에는 적어도 2개의 재배선 비아 플러그(RV)가 연결될 수 있다. 복수의 전력 패턴(RL-W) 각각은, 복수의 연결 단자(300) 중, 전력이 공급되는 연결 단자(300)와 배선 구조체(MS) 및 비아 플러그(RV)를 통하여 전기적으로 연결될 수 있다. 예를 들면, 복수의 연결 단자(300) 중, 전력이 공급되는 연결 단자(300)는, 패드 패턴(RL-P), 하나의 비아 플러그(RV), 최상단 배선층(ML-T), 및 다른 하나의 비아 플러그(RV)를 통하여, 전력 패턴(RL-W)과 전기적으로 연결될 수 있다. 하나의 전력 패턴(RL-W)은 적어도 2개의 재배선 비아 플러그(RV)와 전기적으로 연결되어, 연결 단자(300)로 공급된 전력을 집적회로 소자(2) 내로 전달할 수 있다.
일부 실시 예에서, 하나의 전력 패턴(RL-W)은, 패드 패턴(RL-P) 및 하나의 비아 플러그(RV)를 통하여 연결되는 하나의 최상단 배선층(ML-T)과 연결되는 다른 하나의 비아 플러그(RV) 및, 적어도 2개 이상의 또 다른 비아 플러그(RV)와 연결될 수 있다. 따라서, 하나의 전력 패턴(RL-W)은, 적어도 2개 이상의 또 다른 비아 플러그(RV)를 통하여, 평면적으로 집적회로 소자(2)의 다른 부분에 위치하는 최상단 배선층(ML-T)의 부분들과 전기적으로 연결될 수 있다.
복수의 전력 패턴(RL-W) 각각의 상면 및 측면은 커버 절연층(230)에 의하여 완전히 덮일 수 있다. 복수의 전력 패턴(RL-W) 각각의 하면 중 적어도 2개 이상의 비아 플러그(RV)가 연결되지 않는 부분은 제2 배선간 절연층에 의하여 덮일 수 있다.
예를 들어, 복수의 연결 단자(300)가 배치되는 복수의 패드 패턴(RL-P)이 평면적으로 집적회로 소자(2)의 가운데 부분에 배치되는 센터 패드이거나, 평면적으로 집적회로 소자(2)의 가장자리에 인접하는 부분에 배치되는 에지 패드인 경우, 복수의 연결 단자(300) 중 일부개를 통하여 공급된 전력이 평면적으로 복수의 패드 패턴(RL-P)로부터 거리가 있는 집적회로 소자(2)의 부분으로 전달되는 과정, 또는 하나의 전력 패턴(RL-W)을 통하여, 평면적으로 집적회로 소자(2)의 다른 부분들에 전력이 전달되는 과정에서, 전력의 손실이 발생될 수 있다. 그러나, 본 발명에 따른 집적회로 소자(2)는 상대적으로 큰 두께 및 큰 폭을 가지는 재배선 패턴(RL)인 전력 패턴(RL-W)을 통하여 전력이 전달될 수 있다. 따라서, 전력의 손실을 최소화하며 집적회로 소자(2)에 전력이 전달되므로, 집적회로 소자(2)의 고속 동작이 실현할 수 있다.
본 발명에 따른 집적회로 소자(2)는 고속 동작을 실현하기 위한 전력의 손실을 최소화하기 위하여, 전력 패턴(RL-W)을 포함하는 복수의 재배선 패턴(RLa)을 상대적으로 두껍게 형성하여도, 복수의 재배선 패턴(RLa)이 평면적으로 균일한 밀도, 즉, 복수의 재배선 패턴(RLa)이 차지하는 평면적과 복수의 재배선 패턴(RLa) 사이의 간격이 차지하는 평면적의 비가 약 3.5:1 내지 약 4.5:1을 가지므로, 복수의 재배선 패턴(RLa)에 기인하여 집적회로 소자(2)에 휨을 발생하는 것을 방지할 수 있다. 따라서 집적회로 소자(2)의 신뢰성이 향상되고, 복수의 패드 패턴(RLa) 상에 배치되는 복수의 연결 단자(300)과 외부 장치 사이의 전기적 연결의 신뢰성이 향상될 수 있다.
복수의 재배선 패턴(RLa)을 상대적으로 두껍게 형성하는 경우에, 복수의 재배선 패턴(RLa)을 이루는 금속층이 가지는 결정립계에 기인한 복수의 재배선 패턴(RLa)의 평면 형상에 왜곡이 발생할 수 있어, 복수의 재배선 패턴(RLa)이 가지는 결함의 검출이 어려워질 수 있다. 그러나, 본 발명에 따른 집적회로 소자(2)가 가지는 복수의 재배선 패턴(RLa)은 상대적으로 큰 폭 및 큰 길이를 가지는 복수의 더미 패턴(RL-D) 및 복수의 전력 패턴(RL-W)으로 이루어지므로, 결정립계에 의하여 복수의 재배선 패턴(RLa)의 평면 형상에 왜곡이 발생하는 것을 최소화할 수 있다. 따라서, 복수의 재배선 패턴(RLa)에 발생할 수 있는 결함을 용이하게 검출할 수 있어, 불량을 가지지 않는 집적회로 소자(2)를 형성할 수 있다.
도 6은 본 발명의 일 실시 예들에 따른 집적회로 소자의 주요 구성들을 나타내는 평면 배치도이고, 도 7a 및 도 7b는 본 발명의 일 실시 예들에 따른 집적회로 소자의 주요 구성들을 나타내는 평면 배치도 및 단면도이다. 구체적으로, 도 7a는 도 6의 VIA 부분을 확대하여 나타내는 평면 배치도이고, 도 7b는 도 6의 VIB ?? VIB' 선을 따라서 절단한 단면도이다. 도 6 내지 도 7b에 대한 설명 중 도 1a 내지 도 5b와 중복되는 내용은 생략될 수 있으며, 동일한 부재 번호는 동일한 구성 요소를 나타낸다.
도 6을 참조하면, 집적회로 소자(3)는 복수의 재배선 패턴(RLb)을 포함한다. 복수의 재배선 패턴(RLb)은 복수의 패드 패턴(RL-P), 적어도 하나의 전력 패턴(RL-W), 복수의 신호 패턴(RL-S), 및 복수의 더미 패턴(RL-D)을 포함할 수 있다.
복수의 패드 패턴(RL-P)은 수평 방향(X 방향 또는 Y 방향)을 따라서 적어도 하나의 열을 이루며 배치될 수 있다. 복수의 패드 패턴(RL-P) 상에는 복수의 연결 단자(300)가 연결될 수 있다. 복수의 더미 패턴(RL-D) 각각은 제1 수평 방향(X 방향) 또는 제2 수평 방향(Y 방향)을 따라서 연장되는 라인 형상을 가질 수 있다. 복수의 전력 패턴(RL-W) 각각은 제1 수평 방향(X 방향) 또는 제2 수평 방향(Y 방향)을 따라서 직선으로 연장되는 라인 형상을 가지거나, 굴절을 가지며 연장되는 라인 형상을 가질 수 있다.
일부 실시 예에서, 복수의 패드 패턴(RL-P)이 차지하는 평면적과 복수의 패드 패턴(RL-P) 사이의 간격이 차지하는 평면적의 비, 복수의 더미 패턴(RL-D)이 차지하는 평면적과 복수의 더미 패턴(RL-D) 사이의 간격이 차지하는 평면적의 비, 및 복수의 전력 패턴(RL-W)이 차지하는 평면적과 복수의 전력 패턴(RL-W) 사이의 간격이 차지하는 평면적의 비는 대체로 동일한 값을 가질 수 있다.
복수의 신호 패턴(RL-S) 각각은 제1 수평 방향(X 방향) 또는 제2 수평 방향(Y 방향)을 따라서 직선으로 연장되는 라인 형상을 가지거나, 굴절을 가지며 연장되는 라인 형상을 가질 수 있다. 도 6에는 예시적으로, 복수의 신호 패턴(RL-S)이 제1 수평 방향(X 방향)을 따라서 연장되는 라인 형상을 가지는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들어, 복수의 신호 패턴(RL-S) 중 일부개는 제2 수평 방향(Y 방향)을 따라서 연장되는 라인 형상을 가질 수 있다. 또는 예를 들면, 복수의 신호 패턴(RL-S) 중 다른 일부개는 1번 이상 굴절되어 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향) 각각을 따라서 연장되는 부분들을 가지는 라인 형상을 가질 수 있다.
복수의 신호 패턴(RL-S) 각각의 일단은 재배선 비아 플러그(RV)와 연결되고, 타단은 패드 패턴(RL-P)과 연결될 수 있다. 재배선 비아 플러그(RV)는 복수의 신호 패턴(RL-S) 각각의 일단의 하면에 연결될 수 있다. 복수의 신호 패턴(RL-S) 각각의 타단과 연결되는 패드 패턴(RL-P) 상에는 연결 단자(300)가 배치될 수 있다.
복수의 패드 패턴(RL-P) 중, 복수의 신호 패턴(RL-S) 중 어느 하나의 타단과 연결되는 패드 패턴(RL-P)의 하면에는 재배선 비아 플러그(RV)가 연결되지 않을 수 있다. 복수의 패드 패턴(RL-P) 중, 복수의 신호 패턴(RL-S) 중 어느 하나와 연결되지 않는 패드 패턴(RL-P)의 하면에는 재배선 비아 플러그(RV)가 연결될 수 있다.
복수의 신호 패턴(RL-S) 각각은 제3 폭(WS)을 가지고 직선으로 또는 굴절을 가지며 제3 길이(LS)가 연장되는 라인 형상을 가질 수 있다. 예를 들면, 제3 폭(WS)은 제1 폭(WD) 및 제2 폭(WW)보다 작은 값을 가질 수 있다. 예를 들면, 제3 길이(LS)는 약 100㎛ 내지 약 400㎛의 값을 가질 수 있다. 일부 실시 예에서, 제3 길이(LS)와 제3 폭(WS)의 비는 제1 길이(LD)와 제1 폭(WD)의 비보다 큰 값을 가질 수 있다.
복수의 신호 패턴(RL-S) 각각은 길이 방향으로 복수의 재배선 패턴(RL) 중 다른 패턴, 즉 복수의 패드 패턴(RL-P), 복수의 더미 패턴(RL-D) 또는 다른 신호 패턴(RL-S)과 제3 길이 방향 간격(SSL)을 가지고, 폭 방향으로 제3 폭 방향 간격(SSW)을 가지고 서로 이격되며 배치될 수 있다. 예를 들면, 제3 길이 방향 간격(SSL)은 제1 길이 방향 간격(도 2a 또는 도 5a의 SDL)과 실질적으로 동일하거나 큰 값을 가질 수 있다. 예를 들면, 제3 폭 방향 간격(SSW)은 제1 폭 방향 간격(SDW) 및 제2 폭 방향 간격(SWW)보다 큰 값을 가질 수 있다.
일부 실시 예에서, 복수의 신호 패턴(RL-S)이 차지하는 평면적과 복수의 신호 패턴(RL-S) 사이의 간격이 차지하는 평면적의 비는, 복수의 더미 패턴(RL-D)이 차지하는 평면적과 복수의 더미 패턴(RL-D) 사이의 간격이 차지하는 평면적의 비와 다른 값을 가질 수 있다. 예를 들면, 복수의 신호 패턴(RL-S)이 차지하는 평면적과 복수의 신호 패턴(RL-S) 사이의 간격이 차지하는 평면적의 비는 복수의 더미 패턴(RL-D)이 차지하는 평면적과 복수의 더미 패턴(RL-D) 사이의 간격이 차지하는 평면적의 비보다 큰 값을 가질 수 있다.
도 8은 본 발명의 일 실시 예들에 따른 집적회로 소자의 제조 방법을 나타내는 순서도이다. 구체적으로, 도 8은 도 1 내지 도 7b에서 설명한 집적회로 소자(1, 1a, 2, 3)의 제조 방법을 나타내는 순서도로, 도 8에 대한 설명 중 도 1a 내지 도 7b와 중복되는 내용은 생략될 수 있으며, 도 1a 내지 도 7b를 함께 참조하여 설명한다.
도 8을 참조하면, 기판(110) 상에 복수의 반도체 소자(120)를 포함하는 소자층(130)을 형성한다(S100). 기판(110)은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 기판(110)은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다.
복수의 반도체 소자(120) 중 적어도 일부개는 트랜지스터일 수 있다. 일부 실시 예에서, 복수의 반도체 소자(120)는 디램 소자, 에스 램 소자, 플래시 메모리 소자, 이이피롬 소자, 피램(phase-change random access memory, PRAM) 소자, 엠램 소자, 또는 알램 소자를 구성하기 위한 다양한 종류의 복수의 개별 소자일 수 있다. 예를 들면, 복수의 반도체 소자(120)는 HBM 디램 소자를 구성하기 위한 다양한 종류의 복수의 개별 소자이고, 집적회로 소자(1, 1a, 2, 3)는 HBM DRAM 소자일 수 있다.
다른 일부 실시 예에서, 복수의 반도체 소자(120)는 로직 셀을 구성할 수 있다. 예를 들면, 집적회로 소자(1, 1a, 2, 3)는 중앙 처리 장치, 그래픽 처리 장치, 또는 어플리케이션 프로세서일 수 있다.
소자층(130)이 형성된 기판(110) 상에 배선 구조체(MS), 및 배선 구조체(MS)를 감싸는 제1 배선간 절연층(210)을 형성한다(S200). 배선 구조체(MS)는 복수의 배선층(ML) 및 복수의 배선층(ML)과 연결되는 복수의 비아 플러그(MV)를 포함할 수 있다.
일부 실시 예에서, 복수의 배선층(ML) 중 최상단에 배치되는 최상단 배선층(ML-T) 각각은 제1 두께(TML1)를 가지도록 형성하고, 나머지 배선층(ML)들 각각은 제1 두께(TML1)보다 작은 값을 가지는 제2 두께(TML2)를 가지도록 형성할 수 있다. 예를 들어, 제1 두께(TML1)는 약 0.5㎛ 이하의 값을 가질 수 있다. 예를 들어, 제2 두께(TML2)는 제1 두께(TML1)보다 작은 값을 가지되, 약 0.3㎛ 이하의 값을 가질 수 있다.
배선 구조체(MS)과 제1 배선간 절연층(210) 상에, 제2 배선간 절연층(220), 및 제2 배선간 절연층(220)을 관통하여 배선 구조체(MS)와 연결되는 재배선 비아 플러그(RV)를 형성하고, 제2 배선간 절연층(220) 및 재배선 비아 플러그(RV) 상에는 복수의 재배선 패턴(RL, RLa, RLb)을 형성한다(S300).
복수의 재배선 패턴(RL, RLa, RLb)은 제3 두께(TRL)를 가지도록 형성할 수 있다. 제3 두께(TRL)는 제1 두께(TML1)보다 2배 이상의 값을 가질 수 있다. 예를 들면, 제3 두께(TRL)는 약 1㎛ 내지 약 5㎛일 수 있다.
일부 실시 예에서, 복수의 재배선 패턴(RL)은 복수의 패드 패턴(RL-P) 및 복수의 더미 패턴(RL-D)을 포함하도록 형성할 수 있다. 다른 일부 실시 예에서, 복수의 재배선 패턴(RLa)은 복수의 패드 패턴(RL-P), 복수의 전력 패턴(RL-W) 및 복수의 더미 패턴(RL-D)을 포함하도록 형성할 수 있다. 또 다른 일부 실시 예에서, 복수의 재배선 패턴(RLb)은 복수의 패드 패턴(RL-P), 적어도 하나의 전력 패턴(RL-W), 복수의 신호 패턴(RL-S), 및 복수의 더미 패턴(RL-D)을 포함하도록 형성할 수 있다.
복수의 재배선 패턴(RL, RLa, RLb)을 형성한 후, 복수의 재배선 패턴(RL, RLa, RLb)에 대하여 AVI(Auto Visual Inspection)을 수행한다(S400).
복수의 재배선 패턴(RL, RLa, RLb)을 상대적으로 두꺼운 제3 두께(TRL)를 가지도록 형성하는 경우, 복수의 재배선 패턴(RL, RLa, RLb)을 이루는 금속층이 가지는 결정립계에 기인한 복수의 재배선 패턴(RL, RLa, RLb)의 평면 형상에 왜곡이 발생할 수 있어, 복수의 재배선 패턴(RL, RLa, RLb)이 가지는 결함의 검출이 어려워질 수 있다.
그러나, 본 발명에 따른 복수의 재배선 패턴(RL, RLa, RLb)은 상대적으로 큰 폭 및 큰 길이를 가지는 복수의 더미 패턴(RL-D) 및/또는 복수의 전력 패턴(RL-W)을 가지므로, 결정립계에 의하여 복수의 재배선 패턴(RL, RLa, RLb)의 평면 형상에 왜곡이 발생하는 것을 최소화할 수 있다. 따라서, 복수의 재배선 패턴(RL, RLa, RLb)에 발생할 수 있는 결함을 용이하게 검출할 수 있다. 따라서, 상대적으로 작은 폭 또는 작은 길이를 가지는 복수의 패드 패턴(RL-P) 또는 복수의 신호 패턴(RL-S)에서 직접 결함을 검출하지 않는 경우에도, 상대적으로 큰 폭 및 큰 길이를 가지는 복수의 더미 패턴(RL-D) 및/또는 복수의 전력 패턴(RL-W)을 통하여 결함을 검출할 수 있으므로, 복수의 재배선 패턴(RL, RLa, RLb) 전체에 대한 결함 여부를 판단할 수 있다.
따라서, 불량을 가지지 않는 신뢰성이 향상된 집적회로 소자(1, 1a, 2, 3)를 형성할 수 있다.
이상, 본 발명을 바람직한 실시 예를 들어 상세하게 설명하였으나, 본 발명은 실시 예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1, 1a, 2, 3 : 집적회로 소자, 110 : 기판, 120 : 반도체 소자, 130 : 소자층, MS : 배선 구조체, ML : 배선층, ML-T : 최상단 배선층, MV 비아 플러그, 210 : 제1 배선간 절연층, 220 : 제2 배선간 절연층, RV : 재배선 비아 플러그, RL, RLa, RLb : 재배선 패턴, RL-P : 패드 패턴, RL-D : 더미 패턴, RL-W : 전력 패턴, RL-S : 신호 패턴, 230 : 커버 절연층

Claims (20)

  1. 기판 상에 다층 배선 구조를 가지는 복수의 배선층과 복수의 비아 플러그를 포함하는 배선 구조체, 및 상기 배선 구조체를 감싸는 제1 배선간 절연층;
    상기 제1 배선간 절연층 상에 제2 배선간 절연층 및 상기 제2 배선간 절연층을 관통하여 상기 배선 구조체와 연결되는 복수의 재배선 비아 플러그;
    상기 제2 배선간 절연층 상의 복수의 패드 패턴 및 복수의 더미 패턴을 포함하며, 상기 복수의 배선층의 두께보다 큰 값의 두께를 가지는 복수의 재배선 패턴; 및
    상기 복수의 재배선 패턴의 일부분을 덮는 커버 절연층;을 포함하되,
    상기 복수의 더미 패턴 각각은 수평 방향을 따라서 연장되는 라인 형상이며, 서로 전기적으로 절연되도록 상기 제2 배선간 절연층 및 상기 커버 절연층에 의하여 완전히 포위되는 집적회로 소자.
  2. 제1 항에 있어서,
    상기 복수의 더미 패턴은, 길이 방향으로 제1 길이 방향 간격 및 폭 방향으로 제1 폭 방향 간격을 가지고 서로 이격되며 배치되며,
    상기 복수의 더미 패턴 각각은, 제1 폭을 가지고 상기 수평 방향을 따라서 제1 길이가 연장되고,
    상기 제1 길이 방향 간격 및 상기 제1 폭 방향 간격 각각은, 상기 제1 폭보다 1/2 이하의 값을 가지는 것을 특징으로 하는 집적회로 소자.
  3. 제2 항에 있어서,
    상기 복수의 재배선 패턴은, 제2 폭을 가지고 직선으로 또는 굴절을 가지며 제2 길이가 연장되는 복수의 전력 패턴을 더 포함하며,
    상기 복수의 전력 패턴 각각의 하면에 복수의 재배선 비아 플러그 중 적어도 2개와 연결되며, 상기 복수의 전력 패턴 각각의 상면 및 측면은, 상기 커버 절연층에 의하여 덮이는 것을 특징으로 하는 집적회로 소자.
  4. 제3 항에 있어서,
    상기 제1 길이와 상기 제1 폭의 비 및 상기 제2 길이와 상기 제2 폭의 비 각각은 5:1 내지 20:1인 것을 특징으로 하는 집적회로 소자.
  5. 제3 항에 있어서,
    상기 제1 길이 및 상기 제2 길이 각각은 100㎛ 이상의 값을 가지고, 상기 제1 폭 및 상기 제2 폭 각각은 20㎛ 이상의 값을 가지는 것을 특징으로 하는 집적회로 소자.
  6. 제3 항에 있어서,
    상기 제1 길이 방향 간격 및 상기 제1 폭 방향 간격 각각은, 10㎛ 이하의 값을 가지는 것을 특징으로 하는 집적회로 소자.
  7. 제3 항에 있어서,
    상기 복수의 전력 패턴 중 하나는, 상기 복수의 재배선 비아 플러그 중 하나, 상기 복수의 배선층 중 하나, 상기 복수의 재배선 비아 플러그 중 다른 하나, 및 복수의 패드 패턴 중 하나를 통하여, 상기 복수의 연결 단자 중 하나와 전기적으로 연결되는 것을 특징으로 하는 집적회로 소자.
  8. 제1 항에 있어서,
    상기 복수의 재배선 패턴 각각의 두께는, 상기 복수의 배선층 각각의 두께보다 2배 이상의 값을 가지는 것을 특징으로 하는 집적회로 소자.
  9. 제8 항에 있어서,
    상기 복수의 재배선 패턴 각각의 두께는 1㎛ 이상의 값을 가지고, 상기 복수의 배선층 중 최상단에 배치되는 최상단 배선층의 두께는 0.5㎛ 이하의 값을 가지는 것을 특징으로 하는 집적회로 소자.
  10. 제1 항에 있어서,
    상기 복수의 재배선 패턴이 차지하는 평면적과 상기 복수의 재배선 패턴 사이의 간격이 차지하는 평면적의 비는 3.5:1 내지 4.5:1인 것을 특징으로 하는 집적회로 소자.
  11. 기판 상에 다층 배선 구조를 가지는 복수의 배선층과 복수의 비아 플러그를 포함하는 배선 구조체, 및 상기 배선 구조체를 감싸는 제1 배선간 절연층;
    상기 제1 배선간 절연층 상에 제2 배선간 절연층 및 상기 제2 배선간 절연층을 관통하여 상기 배선 구조체와 연결되는 복수의 재배선 비아 플러그;
    상기 제2 배선간 절연층 상의 복수의 패드 패턴, 복수의 더미 패턴, 및 복수의 전력 패턴을 포함하며, 상기 복수의 배선층의 두께보다 2배 이상의 값의 두께를 가지는 복수의 재배선 패턴;
    상기 복수의 더미 패턴 및 상기 복수의 전력 패턴을 덮고, 상기 복수의 패드 패턴의 적어도 일부분을 덮지 않는 커버 절연층; 및
    상기 복수의 패드 패턴 상에 연결되는 복수의 연결 단자;를 포함하되,
    상기 복수의 더미 패턴 각각은 수평 방향을 따라서 연장되는 라인 형상이며, 서로 전기적으로 절연되도록 상기 제2 배선간 절연층 및 상기 커버 절연층에 의하여 완전히 포위되는 집적회로 소자.
  12. 제11 항에 있어서,
    상기 복수의 재배선 패턴이 차지하는 평면적과 상기 복수의 재배선 패턴 사이의 간격이 차지하는 평면적의 비는 3.5:1 내지 4.5:1인 것을 특징으로 하는 집적회로 소자.
  13. 제11 항에 있어서,
    상기 복수의 전력 패턴 각각의 하면 중 일부분은 상기 제2 배선간 절연층에 의하여 덮이고, 상기 제2 배선간 절연층에 의하여 덮이지 않는 나머지 부분에는 상기 복수의 재배선 비아 플러그 중 적어도 2개가 연결되고,
    상기 복수의 전력 패턴 각각의 상면 및 측면은, 상기 커버 절연층에 의하여 덮이는 것을 특징으로 하는 집적회로 소자.
  14. 제11 항에 있어서,
    상기 복수의 더미 패턴은, 길이 방향으로 제1 길이 방향 간격 및 폭 방향으로 제1 폭 방향 간격을 가지고 서로 이격되며 배치되며,
    상기 복수의 더미 패턴 각각은, 제1 폭을 가지고 상기 수평 방향을 따라서 제1 길이가 연장되고,
    상기 제1 길이 방향 간격 및 상기 제1 폭 방향 간격 각각은, 상기 제1 폭보다 1/2 이하의 값을 가지는 것을 특징으로 하는 집적회로 소자.
  15. 제14 항에 있어서,
    상기 제1 길이와 상기 제1 폭의 비는 5:1 내지 20:1인 것을 특징으로 하는 집적회로 소자.
  16. 기판 상에 복수의 반도체 소자를 포함하는 소자층;
    상기 소자층 상에 최상단 배선층을 포함하여 다층 배선 구조를 가지는 복수의 배선층 및 복수의 비아 플러그를 포함하는 배선 구조체;
    상기 소자층 상에 상기 배선 구조체를 감싸는 제1 배선간 절연층;
    상기 제1 배선간 절연층 및 상기 배선 구조체 상에 제2 배선간 절연층;
    상기 제2 배선간 절연층을 관통하여 상기 최상단 배선층과 연결되는 복수의 재배선 비아 플러그;
    상기 제2 배선간 절연층 상의 복수의 재배선 비아 플러그 중 어느 하나의 재배선 비아 플러그와 각각 연결되는 복수의 패드 패턴, 각각은 수평 방향을 따라서 연장되는 라인 형상인 복수의 더미 패턴, 및 복수의 재배선 비아 플러그 중 다른 적어도 2개의 재배선 비아 플러그와 각각 연결되는 복수의 전력 패턴을 포함하되, 상기 최상단 배선층의 두께보다 2배 이상의 값의 두께를 가지는 복수의 재배선 패턴;
    상기 복수의 더미 패턴 및 상기 복수의 전력 패턴을 덮는 커버 절연층; 및
    상기 복수의 패드 패턴 상에 연결되며 각각 도전성 필라 및 상기 도전성 필라의 상면을 덮는 도전성 캡으로 이루어지는 복수의 연결 단자;를 포함하되,
    상기 복수의 더미 패턴 각각은, 상기 제2 배선간 절연층 및 상기 커버 절연층에 의하여 완전히 포위되어 서로 전기적으로 절연되고,
    상기 복수의 전력 패턴 각각의 상면, 측면, 및 하면 중 상기 적어도 2개의 재배선 비아 플러그와 연결되지 않는 부분은, 상기 제2 배선간 절연층 및 상기 커버 절연층에 의하여 덮이는 집적회로 소자.
  17. 제16 항에 있어서,
    상기 복수의 더미 패턴 사이의 간격은, 상기 복수의 더미 패턴의 폭보다 1/2 이하의 값을 가지는 것을 특징으로 하는 집적회로 소자.
  18. 제16 항에 있어서,
    상기 복수의 더미 패턴 및 상기 복수의 전력 패턴이 차지하는 평면적과 상기 복수의 더미 패턴 및 상기 복수의 전력 패턴 사이의 간격이 차지하는 평면적의 비는 3.5:1 내지 4.5:1인 것을 특징으로 하는 집적회로 소자.
  19. 제16 항에 있어서,
    상기 복수의 더미 패턴 각각의 길이와 폭의 비는 5:1 내지 20:1인 것을 특징으로 하는 집적회로 소자.
  20. 제16 항에 있어서,
    상기 복수의 더미 패턴은 20㎛ 이상의 폭 및 100㎛ 내지 400㎛의 길이를 가지고 연장되는 것을 특징으로 하는 집적회로 소자.
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