KR20130047060A - 반도체 장치의 메탈 라인 레이아웃 방법 - Google Patents

반도체 장치의 메탈 라인 레이아웃 방법 Download PDF

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Abstract

반도체 장치에 배치되는 메탈 라인의 레이아웃 방법에 관한 것으로, 다수의 단위 블록을 배치하는 단계, 상기 다수의 단위 블록 간의 연결 관계 정보에 따라 다수의 메탈 라인의 위치를 선정하는 단계, 상기 다수의 단위 블록이 배치되는 위치에 따라 상기 다수의 메탈 라인의 위치를 변경하는 단계, 및 상기 다수의 메탈 라인의 선폭/스페이스를 결정하는 단계를 포함하는 반도체 장치의 레이아웃 방법이 제공된다.

Description

반도체 장치의 메탈 라인 레이아웃 방법{LAYOUT METHOD FOR METAL LINE OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 기술에 관한 것으로, 특히 반도체 장치에 배치되는 메탈 라인의 레이아웃 방법에 관한 것이다.
일반적으로 반도체 장치는 신호를 전달하기 위한 다수의 전달 라인을 구비하고 있으며, 다수의 전달 라인은 메탈 라인으로 형성된다. 요즈음에는 반도체 장치의 공정 기술이 발달함에 따라 이러한 메탈 라인의 선폭이 매우 미세해지면서 메탈 라인의 레이아웃에 관한 기술이 중요시되고 있다.
도 1 은 기존의 메탈 라인 레이아웃 방법을 설명하기 위한 도면이다.
도 1 을 참조하면, 기존의 메탈 라인 레이아웃 방법은 다수의 단위 블록 배치(S110)와, 메탈 라인의 위치 선정(S120), 메탈 라인의 선폭(width)/스페이스(space) 결정(S130), 및 검증 및 완료(S140)를 포함한다.
이하, 각 단계를 보다 자세히 살펴보기로 한다.
S110 단계에서는 다수의 단위 블록을 예정된 위치에 배치한다. 여기서, 단위 블록은 예컨대, 단위 메모리 셀 블록, 컨트롤러, 입/출력 회로 등을 포함하며, 각각의 단위 블록은 서로 연결 관계를 갖는다. S120 단계에서는 각 단위 블록 간의 연결 관계 정보를 이용하여 메탈 라인이 배치될 위치를 선정한다. 이어서, S130 단계에서는 메탈 라인을 통해 전달되는 신호의 특성에 따라 해당 메탈 라인의 선폭/스페이스를 결정한다. 마지막으로, S140 단계에서는 S120 단계에서 선정된 위치에 S130 단계에서 결정된 선폭/스페이스가 적용된 메탈 라인의 동작 여부를 검증하고, 이렇게 검증된 결과에 따라 완료 여부를 결정한다.
다시 말하면, 기존의 메탈 라인 레이아웃 방법은 다수의 단위 블록 간의 연결 관계 정보를 바탕으로 메탈 라인의 위치가 선정되고, 이후 전달되는 신호 특성에 따라 각 메탈 라인의 선폭/스페이스가 결정된다. 하지만, 기존의 이러한 메탈 라인 레이아웃 방법은 아래와 같은 문제점이 있다.
도 2 는 기존의 메탈 라인 레이아웃 방법에 따라 배치된 메탈 라인 배치도이다.
도 2 에는 도 1 의 다수의 단위 블록에 대응하는 'A', 'B', ... , 'L' 단위 블록이 개시되어 있으며, 각 단위 블록 간의 연결 관계 정보에 따라 배치된 메탈 라인(C-G, E-J 포함)이 개시되어 있다.
기존의 메탈 라인 레이아웃 방법의 경우 도면에서 볼 수 있듯이, 메탈 라인과 메탈 라인 사이에 불필요한 스페이스가 발생하는데 이는 위에서 설명한 바와 같이 단위 블록 간의 연결 관계 정보와 신호 특성에 따라 메탈 라인의 위치가 선정되기 때문이다. 단위 블록 간의 이러한 불필요한 스페이스는 결국 칩 설계에 있어서 면적 증가에 요인으로 작용한다.
도 3 는 도 2 를 다른 측면에서 설명하기 위한 메탈 라인 배치도이다.
도 3 에는 선폭이 서로 다른 제1 메탈 라인(GD1)과 제2 메탈 라인(GD2)이 배치되어 있다. 참고로, 반도체 장치 내부에서 여러 가지 다양한 특성의 신호들이 전달되며, 메탈 라인의 선폭/스페이스는 이 신호들의 특성에 따라 결정되는 것이 일반적이다. 여기서, 제1 메탈 라인(GD1)은 비교적 저항이 커도 상관없는 신호를 전달하는데 사용하며, 제2 메탈 라인(GD2)은 저항이 작아야만 하는 신호를 전달하는데 사용한다.
기존의 메탈 라인 레이아웃 방법의 경우 도면에서 볼 수 있듯이, 제1 메탈 라인(GD1)의 위쪽 스페이스와 아래쪽 스페이스가 서로 다르다. 도 2 도 마찬가지지만, 이러한 불필요한 스페이스는 후속 공정시 여러 가지 문제를 수반한다.
한편, 반도체 메모리 장치의 공정 기술이 발달함에 따라 요즈음에는 메탈 라인을 설계하는데 있어서 단층 구조가 아닌 다층 구조를 채택하고 있다. 여기서, 다층 구조는 메탈 라인의 설계가 자유롭고 메탈 라인의 저항 및 전류 용량 등의 설정을 여유롭게 할 수 있는 장점이 있다.
이와 같은 다층 구조가 채택되는 상황과 더불어 초점심도와 디자인 룰이 더욱 엄격해짐에 따라 평탄화 기술 역시 발달하고 있다. 평탄화 기술에는 스핀 온 글래스(spin on glass), 리플로우(reflow), 및 에치 백(etch back) 등의 기술이 있으며, 요즈음에는 화학적 기계 연마(chemical mechanical polishing) 기술을 사용한다. 화학적 기계 연마 공정은 반도체 웨이퍼의 표면을 초순수, 연마제, 산화제, 및 보조 첨가제 등이 함유된 슬러리와 연마용 패드 등을 이용하여 연마하는 것으로, 물리적 작용과 화학적 작용에 의해 웨이퍼 표면에 노출된 부분을 선택적으로 제거하는 것이 가능하다.
다시 도 2 및 도 3 을 참조하면, 도면에서 볼 수 있듯이 메탈 라인과 메탈 라인 사이에 불필요한 스페이스가 발생한다. 즉, 기존의 메탈 라인 레이아웃은 메탈 라인 간의 스페이스가 일정하지 않거나 메탈 라인 사이의 간격이 너무 넓은 경우가 발생하는데, 이러한 상황에서 화학적 기계 연마 공정을 수행하는 경우 디슁(dishing) 현상이 발생한다. 디슁 현상은 후속 공정에 악영향을 미치는 요인으로 작용하며, 결국 반도체 장치의 신뢰성을 떨어뜨린다.
다른 한편, 기존의 레벨 라인 레이아웃 방법을 사용하게 되면, 도 2 와 같이 'E-J' 메탈 라인과 'C-G' 메탈 라인이 배치될 수도 있다. 여기서, 'E-J' 메탈 라인은 'E' 단위 블록과 'J' 단위 블록을 연결하는 메탈 라인을 의미하며, 'C-G' 메탈 라인은 'C' 단위 블록과 'G' 단위 블록을 연결하는 메탈 라인을 의미한다. 즉, 'E-J' 메탈 라인은 'E' 단위 블록과 연결되는 라인과 'J' 단위 블록과 연결되는 라인이 더 설계되어야 하며, 이 경우 'E' 블록과 'J' 블록을 연결하는 메탈 라인이 너무 길어져 자체적인 저항 값이 커지는 문제가 있다.
본 발명은 반도체 메모리 장치의 메탈 라인을 배치하는데 있어서 최적화하는 반도체 장치의 레이아웃 방법을 제공하고자 한다.
본 발명의 일 측면에 따르면, 반도체 장치의 레이아웃 방법은 다수의 단위 블록을 배치하는 단계; 상기 다수의 단위 블록 간의 연결 관계 정보에 따라 다수의 메탈 라인의 위치를 선정하는 단계; 상기 다수의 단위 블록이 배치되는 위치에 따라 상기 다수의 메탈 라인의 위치를 변경하는 단계; 및 상기 다수의 메탈 라인의 선폭/스페이스를 결정하는 단계를 포함한다.
바람직하게, 상기 다수의 메탈 라인 중 동일 선상에 배치되는 해당 메탈 라인을 동일한 선폭/스페이스로 변경하는 단계를 더 포함한다.
본 발명의 다른 측면에 따르면, 반도체 장치는 제1 특성의 신호를 전달하기 위한 제1 메탈 라인; 및 상기 제1 메탈 라인과 동일 선상에 배치되고, 제2 특성의 신호를 전달하기 위한 제2 메탈 라인을 구비하되, 상기 제1 메탈 라인과 상기 제2 메탈 라인은 서로 동일한 선폭을 가지는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 단위 블록의 위치에 따라 메탈 라인의 위치를 변경하고 각 메탈 라인의 선폭/스페이스를 주변 상황에 맞게 조절하여 모든 메탈 라인의 스페이스를 동일하게 설계하는 것이 가능하다.
메탈 라인의 위치를 최적화하여 칩 면적을 최소화할 수 있는 효과를 얻을 수 있다.
또한, 모든 메탈 라인의 스페이스를 동일하게 설계하여 디슁 현상을 최소화함으로써, 후속 공정에 미치는 영향을 최소화할 수 있으며 반도체 장치의 신뢰성을 높이는 효과를 얻을 수 있다.
도 1 은 기존의 메탈 라인 레이아웃 방법을 설명하기 위한 도면이다.
도 2 는 기존의 메탈 라인 레이아웃 방법에 따라 배치된 메탈 라인 배치도이다.
도 3 는 도 2 를 다른 측면에서 설명하기 위한 메탈 라인 배치도이다.
도 4 는 본 발명의 실시예에 따른 메탈 라인 레이아웃 방법을 설명하기 위한 도면이다.
도 5 는 도 4 의 S430 단계를 설명하기 위한 도면이다.
도 6 은 도 4 의 메탈 라인 레이아웃 방법에 따라 배치된 메탈 라인 배치도이다.
도 7 은 도 4 의 S450 단계를 설명하기 위한 메탈 라인 배치도이다.
도 8 은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4 는 본 발명의 실시예에 따른 메탈 라인 레이아웃 방법을 설명하기 위한 도면이다.
도 4 를 참조하면, 본 발명의 실시예에 따른 메탈 라인 레이아웃 방법은 다수의 단위 블록 배치(S410)와, 메탈 라인의 위치 선정(S420), 메탈 라인의 위치 변경(S430), 메탈 라인의 선폭/스페이스 결정(S440), 메탈 라인의 선폭/스페이스 변경(S450), 및 검증 및 완료(S460)를 포함한다.
이하, 각 단계를 보다 자세히 살펴보기로 한다.
S410 단계에서는 다수의 단위 블록을 예정된 위치에 배치한다. S420 단계에서는 각 단위 블록 간의 연결 관계 정보를 이용하여 메탈 라인이 배치될 위치를 선정한다. S430 단계에서는 다수의 단위 블록이 배치되는 위치에 따라 배치될 위치가 선정된 메탈 라인의 위치를 변경한다. 이에 대한 설명은 도 5 에서 다시 하기로 한다. 이어서, S440 단계에서는 메탈 라인을 통해 전달되는 신호의 특성에 따라 해당 메탈 라인의 선폭/스페이스를 결정하고, S450 단계에서는 다수의 메탈 라인 중 동일 선상에 배치되는 다수의 메탈 라인을 동일한 선폭/스페이스로 변경한다. 이에 대한 설명은 도 7 에서 다시 하기로 한다. 마지막으로, S460 단계에서는 S430 단계에서 변경된 위치에 S450 단계에서 변경된 선폭/스페이스가 적용된 메탈 라인의 동작 여부를 검증하고, 이렇게 검증된 결과에 따라 완료 여부를 결정한다.
다시 말하면, 본 발명의 실시예에 따른 메탈 라인 레이아웃 방법은 다수의 단위 블록 간의 연결 관계 정보를 바탕으로 메탈 라인의 위치를 선정하고, 다수의 단위 블록이 배치되는 위치에 따라 선정된 위치를 변경한다. 또한, 본 발명의 실시예에 따른 메탈 라인 레이아웃 방법은 메탈 라인의 선폭/스페이스를 신호의 특성에 따라 결정하고, 동일 선상에 배치되는 해당 메탈 라인을 동일한 선폭/스페이스로 변경하는 것이 가능하다.
도 5 는 도 4 의 S430 단계를 설명하기 위한 도면이다.
도 5 에는 서로 연결관계가 있는 단위 블록을 'A' 라고 도시하였고, 그 'A' 단위 블록이 서로 다른 위치에 배치되는 것을 일례로 하였다. 다시 말하면, 'A' 단위 블록은 (A) 열에서 1 에 위치하고, (B) 열에서 2 에 위치하며, (C) 열에서 6 에 위치한다. 본 발명의 실시예에서는 'A' 단위 블록의 위치에 따라 가중치를 부여한다. 즉, (A) 열의 'A' 단위 블록은 1 의 가중치가 반영되고, (B) 열의 'A' 단위 블록은 2 의 가중치가 반영되고, (C) 열의 'A' 단위 블록은 6 의 가중치가 반영된다. 그리고, 'A' 단위 블록에 대응하는 'ML' 메탈 라인은 모든 가중치의 평균 값인 '3' 위치로 결정된다. 'A' 단위 불록의 평균 값과 다른 단위 블록의 평균 값이 같을 수 있으며, 이 경우 우선순위를 정하여 인접하게 배치하는 것이 가능하다.
도 6 은 도 4 의 메탈 라인 레이아웃 방법에 따라 배치된 메탈 라인 배치도이다.
도 6 에는 도 4 의 다수의 단위 블록에 대응하는 'A', 'B', ... , 'L' 단위 블록이 개시되어 있으며, 각 단위 블록 간의 연결 관계 정보에 따라 배치된 메탈 라인(C-G, E-J 포함)이 개시되어 있다.
본 발명의 실시예에 따른 메탈 라인 레이아웃 방법의 경우 도면에서 볼 수 있듯이, 메탈 라인과 메탈 라인 사이에 불필요한 스페이스가 발생하지 않으며, 이는 위에서 설명한 바와 같이 단위 블록이 배치되는 위치에 따라 메탈 라인의 위치가 변경되기 때문이다.
또한, 도 6 에는 도 2 와 마찬가지로 'C-G' 메탈 라인과 'E-J' 메탈 라인이 도시되어 있다. 하지만, 도 6 의 'C-G' 메탈 라인과 'E-J' 메탈 라인의 경우 도 2 의 'C-G' 메탈 라인과 'E-J' 메탈 라인과 달리 해당 단위 블록 사이에 배치되는 것을 볼 수 있다. 이는 'C' 단위 블록과 'G' 단위 블록을 연결하는 'C-G' 메탈 라인의 길이와 'E' 단위 블록과 'J' 단위 블록을 연결하는 'E-J' 메탈 라인의 길이가 짧아졌음을 의미하며, 이는 곧 는 'C-G' 메탈 라인과 'E-J' 메탈 라인의 저항 값이 작아짐을 의미한다.
마지막으로, 도 6 의 메탈 라인 사용 폭(D2)은 도 2 의 메탈 라인 사용 폭(D1) 보다 작은 것을 알 수 있으며, 이는 칩 설계에 있어서 면적을 최소화할 수 있음을 의미한다.
도 7 은 도 4 의 S450 단계를 설명하기 위한 메탈 라인 배치도이다.
도 7 에는 특성이 서로 다른 신호들이 전달되는 제1 메탈 라인(GD1)과 제2 메탈 라인(GD2)이 배치되어 있다. 도면에서 볼 수 있듯이, 도 6의 제1 및 제2 메탈 라인(GD1, GD2)의 선폭/스페이스는 기존 도 3 의 선폭/스페이스와 다르게 서로 동일하다. 이는 본 발명의 실시예에 따른 S450 단계에서 동일 선상에 배치되는 제1 및 제2 메탈 라인(GD1, GD2)을 동일한 선폭/스페이스로 변경하기 때문이다. 이때, 비교적 저항이 커도 상관없는 신호를 전달하는 제1 메탈 라인(GD1)의 선폭/스페이스는 저항이 작아야만 하는 신호를 전달하는 제2 메탈 라인(GD2)의 선폭/스페이스를 기준으로 변경한다.
본 발명의 실시예는 S450 단계를 통해 동일 선상에 배치되는 메탈 라인의 선폭을 모두 동일하게 변경해 줌으로써, 다수의 메탈 라인은 모두 동일한 스페이스를 가지게 된다. 때문에, 후속 공정으로 화학적 기계 연마 공정을 수행하는 경우 디슁 현상을 크게 줄이는 것이 가능하다.
도 8 은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8 에는 본 발명의 실시예에 따른 반도체 장치의 레이아웃 방법으로 다수의 메탈 라인이 형성된 제1 내지 제3 그룹이 도시되어 있으며, 제1 내지 제3 그룹은 예정된 간격으로 떨어져 배치된다. 제1 내지 제3 그룹 각각은 메탈 라인이 그룹핑되어 있으며, 그룹간의 배치를 바꾸는 것도 가능하다.
전술한 바와 같이 본 발명의 실시예에 따른 반도체 장치의 레이아웃 방법은 메탈 라인 사용 폭을 최소화하여 칩 면적을 줄일 수 있으며, 다수의 메탈 라인의 스페이스를 모두 동일하게 해주어 디슁 현상을 최소화하는 것이 가능하다. 또한, 연결 관계가 있는 다수의 단위 블록을 연결하는 메탈 라인의 길이를 최소화하여 이 메탈 라인을 통해 전달되는 신호로 하여금 작은 저항이 반영하도록 하는 것이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
S410 : 다수의 단위 블록 배치
S420 : 메탈 라인의 위치 선정
S430 : 메탈 라인의 위치 변경
S440 : 메탈 라인의 석폭/스페이스 결정
S450 : 메탈 라인의 선폭/스페이스 변경
S460 : 검증 및 완료

Claims (5)

  1. 다수의 단위 블록을 배치하는 단계;
    상기 다수의 단위 블록 간의 연결 관계 정보에 따라 다수의 메탈 라인의 위치를 선정하는 단계;
    상기 다수의 단위 블록이 배치되는 위치에 따라 상기 다수의 메탈 라인의 위치를 변경하는 단계; 및
    상기 다수의 메탈 라인의 선폭/스페이스를 결정하는 단계
    를 포함하는 반도체 장치의 레이아웃 방법.
  2. 제1항에 있어서,
    상기 다수의 메탈 라인 중 동일 선상에 배치되는 해당 메탈 라인을 동일한 선폭/스페이스로 변경하는 단계를 더 포함하는 반도체 장치의 레이아웃 방법.
  3. 제1항에 있어서,
    상기 위치를 변경하는 단계는 상기 다수의 단위 블록 중 서로 연결 관계에 있는 단위 블록에 위치에 따른 가중치를 부여하고, 해당 메탈 라인을 상기 가중치에 대응하는 위치로 변경하는 것을 특징으로 하는 반도체 장치의 레이아웃 방법.
  4. 제1 특성의 신호를 전달하기 위한 제1 메탈 라인; 및
    상기 제1 메탈 라인과 동일 선상에 배치되고, 제2 특성의 신호를 전달하기 위한 제2 메탈 라인을 구비하되,
    상기 제1 메탈 라인과 상기 제2 메탈 라인은 서로 동일한 선폭을 가지는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 제1 메탈 라인과 상기 제2 메탈 라인 중 보다 넓은 선폭을 가지는 메탈 라인을 기준으로 다른 메탈 라인의 선폭을 넓게 설정하는 것을 특징으로 하는 반도체 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11640951B2 (en) 2019-09-04 2023-05-02 Samsung Electronics Co., Ltd. Integrated circuit device having redistribution pattern

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