KR102258099B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 반도체 장치의 제조 방법이 개시된다. 상기 반도체 장치는 기판 및 비아 전극을 포함한다. 상기 기판은 서로 대향된 제1 면 및 제2 면을 가지며, 상기 제1 면으로부터 상기 제2 면을 향해서 연장되는 비아 홀을 포함한다. 상기 비아 전극은 비아 홀을 매립한다. 상기 비아 홀은 상기 제1 면에 인접하여 배치된 제1 부분 및 상기 제1 부분과 연통되며 상기 제1 부분으로부터 멀어질수록 좁은 폭을 가지며, 실질적으로 평탄한 바닥면을 갖는 제2 부분을 구비한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게 본 발명은 관통 전극을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치가 고도로 집적화됨에 따라, 각 개별 칩들을 적층시키는 3차원 패키징 기술이 개발되고 있다. 이 중에서, 관통 실리콘 비아(Through Silicon Via: TSV) 기술이 유망하며, 이 TSV 기술은 실리콘 기판을 관통하는 비아 홀(via hole)을 형성하고 상기 비아 홀 내에 비아 전극을 형성하는 기술이다. 그런데, 상기 비아 전극을 형성하기 위해 상기 비아 홀 내벽 상에는 씨드 패턴(seed layer)이 형성될 수 있다.
그러나, 상기 비아 홀의 종횡비(aspect ratio)가 증가할수록, 상기 씨드 패턴이 불균일하게 형성되어, TSV의 신뢰성이 떨어질 수 있다.
본 발명의 일 목적은 높은 신뢰성을 갖는 반도체 장치를 제공하는 데 있다.
본 발명의 다른 목적은 높은 신뢰성을 갖는 반도체 장치를 제조하는 방법을 제공하는 데 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 반도체 장치의 제조 방법에 있어서, 서로 대향된 제1 면 및 제2 면을 가지는 기판을 제공한다. 상기 제1 면으로부터 상기 제2 면을 향해서 연장되며, 상기 제1 면에 인접하여 배치되며 상기 기판에 대해 실질적으로 수직인 제1 부분 및 상기 제1 부분으로부터 멀어질수록 좁은 폭을 가지고 실질적으로 평탄한 바닥면을 갖는 제2 부분을 구비하는 비아 홀을 상기 기판 내에 형성한다. 상기 비아 홀의 상기 제1 부분의 측벽, 상기 제2 부분의 측벽 및 상기 바닥면 상에 배치되며, 상기 제1 부분의 측벽보다 상기 제2 부분의 측벽에서 두꺼운 씨드 패턴을 형성한다. 상기 비아 홀을 매립하며 상기 제2 면에서 돌출되는 제1 돌출부를 구비하는 비아 전극을 형성한다.
예시적인 실시예들에 있어서, 상기 비아 홀의 상기 제1 부분은 제1 폭(W1)을 가지며, 상기 비아 홀의 상기 제2 부분은 제2 폭(W2)을 가지고, 상기 폭들의 비율(W2/W1)은 0.85 내지 0.94일 수 있다.
예시적인 실시예들에 있어서, 상기 비아 홀을 형성하는 것은 식각 단계와 패시베이션층을 형성하는 단계를 포함하는 사이클을 반복적으로 수행하는 보쉬 공정을 이용하여 상기 제1 부분과 상기 제2 부분을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 부분을 형성하는 각 사이클의 식각 공정을 수행하는 시간은 상기 제1 부분을 형성하는 각 사이클의 식각 공정을 수행하는 시간보다 짧을 수 있다.
예시적인 실시예들에 있어서, 상기 보쉬 공정의 상기 식각 공정을 수행하는 시간은 공식(1) 및 공식(2)에 의해서 결정될 수 있다.
Figure 112014022337455-pat00001
---(1)
Figure 112014022337455-pat00002
---(2)
(Y는 특정 사이클에서 식각 공정 수행 시간을 의미하고, YO는 첫 번째 사이클에서 식각 공정 수행 시간을 의미하며, YE는 마지막 사이클에서 식각 공정 수행 시간을 의미함. CR은 현재 사이클 횟수를 의미하고, CE는 전체 사이클 횟수를 의미함.)
예시적인 실시예들에 있어서, 공식 (1)의 n은 상기 비아 홀의 폭이 증가할수록, 감소할 수 있다.
예시적인 실시예들에 있어서, 상기 비아 홀의 상기 제2 부분의 상기 평탄한 바닥면의 최고점과 최저점 사이의 높이 차이(D3)와 상기 비아 홀의 상기 제1 부분의 폭(W1)의 비율(D3/W1)은 0 내지 0.15일 수 있다.
예시적인 실시예들에 있어서, 상기 비아홀의 상기 제2 부분의 측벽 상에 형성된 상기 씨드 패턴은 상기 비아 홀의 상기 제1 부분의 측벽 상에 형성된 상기 씨드 패턴보다 약 1.2 내지 약 2 배의 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 비아 홀의 상기 제2 부분의 바닥면은 상기 비아 홀의 상기 제2 부분의 측벽에 인접하여 배치되는 주변부와 상기 주변부에 의해서 둘러싸인 중앙부를 포함하며, 상기 중앙부는 상기 주변부보다 평탄할 수 있다.
예시적인 실시예들에 있어서, 상기 비아홀의 바닥면의 주변부 상에 배치된 상기 씨드 패턴의 두께는 상기 중앙부에 형성된 상기 씨드 패턴의 두께보다 얇을 수 있다.
예시적인 실시예들에 있어서, 상기 비아홀의 바닥면의 주변부 상에 배치된 상기 씨드 패턴의 두께는 상기 제2 부분의 측벽에 형성된 상기 씨드 패턴의 두께보다 얇을 수 있다.
예시적인 실시예들에 있어서, 상기 비아 전극은 상기 기판의 상기 제1 면으로부터 돌출되는 제2 돌출부를 더 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 비아 전극의 제1 돌출부를 형성하는 것은, 상기 기판의 상기 제2 면으로부터 상기 기판의 일부를 제거하여 상기 비아 전극의 일부를 노출시킬 수 있다.
예시적인 실시예들에 있어서, 상기 비아 홀 중 적어도 상기 제1 부분은 스캘럽 무늬를 가질 수 있다.
상술한 본 발명의 다른 일 목적을 달성하기 위하여, 반도체 장치의 제조 방법에 있어서, 서로 대향된 제1 면 및 제2 면을 가지는 기판을 제공한다. 식각 단계와 패시베이션층을 형성하는 단계를 포함하는 사이클을 반복적으로 수행하는 보쉬 공정을 이용하여 상기 제1 면으로부터 상기 제2 면을 향해서 연장되며, 상기 제1 면에 인접하여 배치되며 상기 기판에 대해 실질적으로 수직인 제1 부분, 및 상기 제1 부분으로부터 멀어질수록 상기 제1 부분의 폭보다 0.85 내지 0.94의 폭을 가지고 실질적으로 평탄한 바닥면을 갖는 제2 부분을 구비하는 비아 홀을 상기 기판 내에 형성한다. 상기 비아 홀의 상기 제1 부분의 측벽 및 상기 제2 부분의 측벽 및 상기 바닥면 상에 배치되며, 상기 제1 부분의 측벽 보다 상기 제2 부분의 측벽에서 두꺼운 씨드 패턴을 형성한다. 상기 비아 홀을 매립하는 비아 전극을 형성한다.
전술한 바와 같이 본 발명의 실시예들에 따르면, 반도체 장치는 비아 홀을 매립하는 비아 전극을 포함할 수 있다. 상기 비아 홀은 기판의 일면으로부터 연장하는 제1 부분과 상기 제1 부분과 연통되며, 테이퍼 형상의 측벽과 실질적으로 평탄한 바닥면을 가지는 제2 부분을 포함할 수 있다. 이에 따라, 상기 비아 홀의 내벽 상에 형성되는 씨드 패턴은 우수한 피복성(coverage)을 가질 수 있다.
도 1은 예시적인 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1a 및 도 1b는 각기 도 1의 A, 및 B 영역을 확대한 도면이다.
도 2는 도 1의 반도체 장치의 비아 홀을 설명하기 위한 개략도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 비아 홀에 형성된 씨드 패턴을 설명하기 위한 개략도이다.
도 4는 다른 예시적인 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5는 또 다른 예시적인 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6은 다른 예시적인 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7은 또 다른 예시적인 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8은 예시적인 실시예들에 따른 반도체 장치들의 적층 구조체를 설명하기 위한 단면도이다.
도 9 내지 도 14는 예시적인 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도, 그래프이고, 도 9a는 도 9의 C 영역의 확대도이다.
도 15는 예시적인 실시예에 따른 반도체 장치들의 적층 구조체의 제조 방법을 설명하기 위한 단면도이다.
도 16은 예시적인 실시예에 따른 메모리 시스템을 보여주는 개략적인 블록도이다.
도 17은 예시적인 실시예에 따른 전자시스템을 설명하기 위한 개략적인 블록도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 장치 및 그 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1은 예시적인 실시예에 따른 반도체 장치를 설명하기 위한 단면도이고, 도 1a 및 도 1b는 각기 도 1의 A와 B 영역을 확대한 도면들이다. 도 2는 도 1에 도시된 반도체 장치의 비아 홀을 설명하기 위한 개략도이다. 또한, 도 3은 도 1에 도시된 반도체 장치의 에 형성된 씨드층을 설명하기 위한 개략이다.
도 1을 참조하면, 반도체 장치는 기판(100) 내에서 연장하는 비아 홀(120)과 이를 매립하는 씨드 패턴(130) 및 비아 전극(160)을 포함할 수 있다.
기판(100)은 반도체 기판을 포함할 수 있다. 예를 들면, 기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, SOI(silicon-on-insulator) 기판, GOI(germanium-on-insulator) 기판 등을 포함할 수 있다.
기판(100)은 서로 반대되어 배치되는 제 1 면 및 제 2 면을 포함할 수 있다. 이때, 제1 면은 상면일 수 있으며, 제2 면은 바닥면일 수 있다. 예시적인 실시예에 있어서, 제1 면과 인접한 기판(100)의 내부 또는 제1 면 상에는 집적 회로(미도시)가 배치될 수 있다. 즉, 기판(100)의 제1 면은 집적 회로가 형성되는 활성면(active surface)일 수 있다. 집적 회로는 상기 반도체 장치의 종류에 따라서 달라질 수 있고, 예컨대 메모리 회로, 로직 회로 또는 이들의 결합 구조를 포함할 수 있다.
비아 홀(120)은 기판(100)의 제1 면으로부터 제2 면을 향해서 연장될 수 있다. 도 1 및 도 2를 참조하면, 비아 홀(120)은 제1 부분(110) 및 제2 부분(115)을 포함할 수 있으며, 제1 부분(110)은 기판(100)의 제1 면에 인접하여 배치될 수 있으며, 제2 부분(115)은 기판(100)의 제2 면에 인접하여 배치될 수 있다.
예시적인 실시예에 있어서, 제1 부분(110)은 상대적으로 일정한 폭(W1)을 가질 수 있으며, 제2 부분(115)은 상기 제2 면에 인접할수록 좁아지는 폭(W2)을 가질 수 있다. 즉, 제1 부분(110)의 측벽은 기판(100)의 제1 면과 실질적으로 수직일 수 있으며, 제2 부분(115)은 하부로 갈수록 폭이 좁아지는 테이퍼(taper) 형상을 가질 수 있다.
도 2를 참조하면, 제1 부분(110)의 측벽과 제2 부분(115)의 측벽이 이루는 각도를 제1 각도(θ1)로 정의할 수 있으며, 제1 각도(θ1)는 약 10°이하일 수 있다. 한편, 제1 부분(110)의 폭(W1)과 제2 부분(115)의 폭(W2) 사이의 비율(W2/W1)은 약 0.85 내지 약 0.94일 수 있다. 즉, 상기 비율(W2/W1)이 약 0.94를 초과하는 경우, 제2 부분(115)의 측벽은 테이퍼(taper) 형상이 아닌 수직한(vertical) 형상을 가질 수 있으며, 상기 비율(W2/W1)이 약 0.85 미만인 경우, 관통 전극의 하부의 크기가 감소되는 문제점이 있을 수 있다.
또한, 제1 부분(110)의 깊이는 제1 깊이(D1)로 정의할 수 있으며, 제2 부분(115)의 깊이는 제2 깊이(D2)로 정의할 수 있다. 즉, 제1 깊이(D1)는 기판(100)의 상기 제1 면으로부터 제1 부분(110)과 제2 부분(115)이 만나는 지점까지의 거리이고, 제2 깊이(D2)는 제1 부분(110)과 제2 부분(115)이 만나는 지점부터 제2 부분(115)의 바닥면까지의 거리이다. 예시적인 실시예들에 있어서, 제1 깊이(D1)는 제2 깊이(D2)보다 2배 이상 클 수 있다.
도 1a 및 도 1b를 참조하면, 비아 홀(120)은 제1 부분(110)과 제2 부분(115)의 측벽들 상에 스캘럽(scallop) 무늬를 가질 수 있다. 즉, 비아 홀(120)의 제1 부분(110)과 제2 부분(115)을 형성하는 과정에서 반복적인 식각 공정이 수행될 수 있으며, 이에 따라 제1 부분(110)과 제2 부분(115)의 측벽 상에는 물결 무늬가 형성될 수 있다. 예를 들어 스캘럽 무늬의 크기는 약 20nm 이상일 수 있다.
상기 비아 홀(120)은 실질적으로 평탄한 바닥면을 가질 수 있다. 이때, 평탄하다는 의미는 바닥면의 최고점와 최저점의 높이 차이(D3), 그리고 높이 차이(D3)와 비아 홀(120)의 폭(W1)의 비율(D3/W1)이 특정한 값 이하임을 의미한다. 예를 들어, 비아 홀(120)의 폭(W1)이 약 4μm 내지 약 10μm인 경우, 높이 차이(D3)는 약 1μm 이하일 수 있다. 예를 들면, 바닥면의 최고점과 최저점의 높이 차이(D3)와 비아 홀(120)의 폭(W1)의 비율(D3/W1)이 약 0.15 이하인 경우, 바닥면은 실질적으로 평탄하다고 정의할 수 있다.
예시적인 실시예에 있어서, 바닥면은 비아 홀(120)의 가장자리(edge)(즉, 주변부(II))로부터 중앙부(I)로 갈수록 깊어질 수 있다. 이에 따라, 바닥면은 비아 홀(120)의 가장자리에 인접하여 최고점을 가질 수 있으며, 비아 홀(120)의 중앙부에 최저점을 가질 수 있다.
예시적인 실시예에 있어서, 비아 홀(120)의 바닥면은 중앙부(I)와 주변부(II)를 포함할 수 있으며, 중앙부(I)는 주변부(II)보다 낮은 경사도(즉, 높은 평탄화도)를 가질 수 있다. 또한, 주변부(II)의 바닥면과 제2 부분(115)의 측벽이 이루는 각도를 제2 각도(θ2)로 정의할 수 있다. 예시적인 실시예에 있어서, 제2 각도(θ2)는 약 90°보다 클 수 있으며, 약 140°보다 작을 수 있다. 제2 각도(θ2)가 약 90°보다 작은 경우, 바닥면의 중앙부(I)가 주변부(II)보다 높아질 수 있으며, 제2 각도(θ2)가 약 140°보다 큰 경우, 바닥면의 최고점과 최저점의 높이 차이(D3)가 미리 정해진 값 이상으로 증가될 수 있다.
도 3을 참조하면, 비아 홀(120)의 측벽 및 바닥면 상에는 씨드 패턴(130)이 형성될 수 있다. 씨드 패턴(130)은 이후 설명하는 비아 전극(160)을 형성하는 과정에서 씨드로 이용될 수 있다. 예를 들어, 씨드 패턴(130)은 알루미늄(Al), 구리(Cu), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 또는 금(Au)과 같은 금속을 포함할 수 있다.
씨드 패턴(130)은 비아 홀(120)의 측벽 및 바닥면 상에서 상대적으로 우수한 피복성(coverage)을 가질 수 있다. 예를 들어, 씨드 패턴(130)의 가장 큰 두께와 가장 작은 두께 사이의 차이가 미리 정해진 값 이하일 수 있다.
비아 홀(120)의 바닥면의 중앙부(I)에 형성된 두께 It를 가지며, 및 비아 홀(120)의 제2 부분(115)의 측벽상에는 VIt의 두께를 가지는 비교적 두꺼운 씨드 패턴(130)이 형성될 수 있다. 반면에, 비아 홀(120)의 바닥면의 주변부(II)에는 IIt의 두께를 가지고, 비아 홀(120)의 제1 부분(110)의 측벽 상에는 Vt의 두께를 가지며, 비교적 얇은 씨드 패턴(130)이 형성될 수 있다. 다만, 씨드 패턴(130)의 가장 두꺼운 부분 제2 부분(115)의 측벽 상의 두께 VIt는 가장 얇은 부분 제1 부분의(110)의 측벽 상의 두께(Vt)보다 약 1.2 내지 약 2배 사이일 수 있다. 또한, 씨드 패턴(130)은 비아 홀(120)의 바닥면의 중앙부(I)에서 주변부(II) 보다 두껍게 형성될 수 있다. 씨드 패턴(120)은 비아 홀(130)의 바닥면의 주변부(II) 상에서 형성된 두께보다 제2 부분(115)의 측벽 상에서 얇게 형성될 수 있다. 씨드 패턴(120)은 바닥면의 주변부(II)에서 형성된 두께와 제2 부분(115)의 측벽 상에서 형성된 두께는 실질적으로 동일할 수 있다, 비아 홀(130)의 상부로부터 하부로 연장되는 씨드 패턴(130)은 우수한 피복성을 가질 수 있다.
도시되지는 않았으나, 씨드 패턴(130)의 상면 또는 하면 상에 금속 질화물을 포함하는 배리어 패턴이 추가적으로 배치될 수도 있다.
비아 전극(160)은 기판(100)의 제1 면 상에 배치되며, 비아 홀(120)을 매립할 수 있다. 즉, 상기 비아 전극(160)은 상기 기판(100)의 상기 제1 면으로부터 기판(100)의 내부로 연장될 수 있다. 비아 전극(160)은 상기 반도체 장치 내부의 집적회로와 연결될 수 있고, 상기 반도체 장치와 다른 반도체 장치를 연결하거나 또는 상기 반도체 장치를 모듈 기판과 연결하는 데 이용될 수 있다.
예시적인 실시예들에 있어서, 비아 전극(160)은 제1 매립부(140), 제2 매립부(145) 및 제1 돌출부(150)를 포함할 수 있다. 즉, 제1 매립부(140)는 비아 홀(120)의 제2 부분(115)을 매립할 수 있으며, 제2 매립부(145)는 비아 홀(120)의 제1 부분(110)을 매립할 수 있다. 또한, 제1 돌출부(150)는 제2 매립부(145)에 연결되고, 기판(100)의 상기 제1 면 상에 배치될 수 있다.
제1 매립부(140) 및 제2 매립부(145)는 비아 홀(120)을 매립하며, 이에 따라 비아 홀(120)에 대응하는 형상을 가질 수 있다. 즉, 제1 매립부(140)는 하부로 갈수록 점점 폭이 좁아지는 테이퍼(taper) 형상을 가질 수 있으며, 저면은 실질적으로 평탄할 수 있다. 반면에, 제2 매립부(145)는 제1 매립부(140)와 연결되며, 실질적으로 일정한 폭을 가질 수 있다. 씨드 패턴(130)이 우수한 피복성(step coverage)을 가지므로 그 상에서 형성되는 비아 전극은 불량 없이 비아 홀을 매립할 수 있어 예시적인 실시예에 따른 반도체 장치는 높은 신뢰성을 가질 수 있다.
도 4는 다른 예시적인 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 4에 도시된 반도체 장치는 절연층(105)을 제외하면, 도 1을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사할 수 있다.
도 4를 참조하면, 상기 반도체 장치는 기판(100) 상에 배치된 절연층(105), 절연층(105)을 관통하여 기판(100) 내에서 연장하는 비아 홀(120), 그리고 이를 매립하는 씨드 패턴(130) 및 비아 전극(160)을 포함할 수 있다.
예시적인 실시예에 있어서, 제1 면과 인접한 기판(100)의 내부 또는 제1 면 상에는 집적 회로(미도시)가 배치될 수 있으며, 절연층(105)은 집적 회로를 보호하기 위한 패시베이션층 또는 집적 회로의 배선층들 사이에 배치되는 층간 절연층을 포함할 수 있다.
비아 홀(120)은 제1 부분(110) 및 제2 부분(115)을 포함할 수 있으며, 도 1, 도 1a, 도 1b, 및 도 2를 참조로 설명한 비아 홀(120)과 실질적으로 동일할 수 있다. 즉, 비아 홀(120)의 제2 부분(115)은 하부로 갈수록 폭이 좁아지는 테이퍼(taper) 형상의 측벽을 가지며, 실질적으로 평탄한 바닥면을 가질 수 있다. 또한, 비아 홀(120)의 제1 부분(110)은 기판(100)뿐만 아니라 절연층(105)을 관통하도록 배치될 수 있다.
씨드 패턴(130)은 도 3을 참조하여 설명한 씨드 패턴(130)과 실질적으로 동일할 수 있다. 비아 홀(120)의 형상에 따라, 비아 홀(120)의 측벽 및 바닥면 상에 배치되는 씨드 패턴(130)은 우수한 피복성(coverage)을 가질 수 있다.
비아 전극(160)은 제1 매립부(140), 제2 매립부(145) 및 제1 돌출부(150)를 포함할 수 있으며, 비아 홀(120)을 매립할 수 있다.
도 5는 다른 예시적인 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 5에 도시된 반도체 장치는 전극 패드(106)를 제외하면, 도 4를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사할 수 있다.
도 5를 참조하면, 반도체 장치는 기판(100) 상에 배치된 절연층(105)과 전극 패드(106)를 포함할 수 있다. 또한, 상기 반도체 장치는 절연층(105)과 전극 패드(106)을 관통하여 기판(100) 내에서 연장하는 비아 홀(120), 그리고 이를 매립하는 씨드 패턴(130)와 비아 전극(160)을 포함할 수 있다.
예시적인 실시예에 있어서, 기판(100)의 제1 면과 인접한 기판(100)의 내부 또는 제1 면 상에는 집적 회로(미도시)가 배치될 수 있으며, 전극 패드(106)는 상기 집적 회로와 전기적으로 연결될 수 있다. 즉, 전극 패드(106)는 비아 전극(106)과 상기 집적 회로를 전기적으로 연결하는 역할을 수행할 수 있다.
비아 홀(120)은 제1 부분(110) 및 제2 부분(115)을 포함할 수 있으며, 도 1, 도 1a, 도 1b, 및 도 2를 참조로 설명한 비아 홀(120)과 실질적으로 동일할 수 있다. 씨드 패턴(130)은 도 3에 도시된 바와 같이 비아 홀(120)의 형상에 따라, 비아 홀(120)의 측벽 및 바닥면 상에 배치되는 씨드 패턴(130)은 우수한 피복성(coverage)을 가질 수 있다.
도 6은 다른 예시적인 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 6에 도시된 반도체 장치는 제2 돌출부(148)을 제외하면, 도 1을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사할 수 있다.
도 6을 참조하면, 반도체 장치는 기판(100) 내에서 연장하는 비아 홀(120), 그리고 이를 매립하는 씨드 패턴(130) 및 비아 전극(163)을 포함할 수 있다.
비아 홀(120)은 제1 부분(110) 및 제2 부분(115)을 포함할 수 있으며, 도 1, 도 1a, 도 1b 및 도 2를 참조로 설명한 비아 홀(120)과 실질적으로 유사할 수 있다. 즉, 비아 홀(125)의 제2 부분(115)은 하부로 갈수록 폭이 좁아지는 테이퍼(taper) 형상의 측벽을 가질 수 있으며, 제1 부분 및 제2 부분(115)의 측벽 상에도 스캘럽(scallop) 무늬를 가질 수 있다. 한편, 비아 홀(120)은 기판(101)을 관통하도록 형성될 수 있다.
비아 홀(120)의 형상에 따라, 비아 홀(120)의 측벽에 배치되는 씨드 패턴(130)은 우수한 피복성(coverage)을 가질 수 있다.
한편, 비아 전극(163)은 제1 매립부(141), 제2 매립부(145), 제1 돌출부(150) 및 제2 돌출부(148)를 포함할 수 있다. 즉, 제1 돌출부(150)가 기판(100)의 제1 면 상에 돌출되는 반면에, 제2 돌출부(148)는 상기 제1 면에 반대되는 제2 면 상에 돌출될 수 있다. 이에 따라, 비아 전극(163)은 기판(100)의 상기 제1 면 상에 배치된 집적 회로의 전기적 신호를 기판(100)의 상기 제2 면 상으로 전송할 수 있다. 즉, 비아 전극(163)은 후술하는 바와 같이 반도체 장치의 전기적 신호를 기판(100)의 수직 방향으로 전달하는 데 이용될 수 있다.
도 6은 다른 예시적인 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 6에 도시된 반도체 장치는 배선 패턴(107), 콘택 플러그(108) 및 전극 패드(109)를 제외하면, 도 1을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사할 수 있다.
도 6을 참조하면, 상기 반도체 장치는 기판(100) 내에서 연장하는 비아 홀(120), 그리고 이를 매립하는 씨드 패턴(130) 및 비아 전극(163)을 포함할 수 있다. 또한, 상기 반도체 장치는 기판(100) 상에 배치된 절연층(105)을 관통하는 콘택 플러그(108)를 통해서 전극 패드(109)와 배선 패턴(107)이 전기적으로 연결될 수 있다.
비아 홀(120)은 도 1, 도 1a, 도 1b 및 도 2를 참조로 설명한 비아 홀(120)과 실질적으로 동일할 수 있으며, 비아 전극(163)은 비아 홀(120)을 매립하며, 제1 매립부(140)와 제2 매립부(149)를 포함할 수 있다. 씨드 패턴(130)은 도 3에서 도시된 바와 같이 우수한 피복성을 가질 수 있다.
한편, 배선 패턴(107)은 비아 전극(164)과 직접적으로 접촉할 수 있으며, 콘택 플러그(108)를 통해서 전극 패드(109)에 전기적으로 연결될 수 있다.
도 7은 다른 예시적인 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 7에 도시된 반도체 장치는 제2 돌출부(148)을 제외하면, 도 1을 설명한 반도체 장치와 실질적으로 동일하거나 유사할 수 있다. 이와는 달리 도 4, 도 5, 및 도 6에 도시된 바와 같이 절연층(105), 전극 패드(106)를 더 포함하거나, 또는 제1 돌출부(150) 대신에 배선 패턴(107), 콘택 플러그(108) 및 전극 패드(109)를 포함할 수 있다.
도 7을 참조하면, 반도체 장치는 기판(100) 내에서 연장하는 비아 홀(120), 그리고 이를 매립하는 씨드 패턴(130) 및 비아 전극(164)을 포함할 수 있다.
비아 홀(120)은 제1 부분(110) 및 제2 부분(115)을 포함할 수 있으며, 도 1, 도 1a, 도 1b, 및 도 2를 참조로 설명한 비아 홀(120)과 실질적으로 유사할 수 있다. 즉, 비아 홀(125)의 제2 부분(115)은 하부로 갈수록 폭이 좁아지는 테이퍼(taper) 형상의 측벽을 가질 수 있으며, 제1 부분 및 제2 부분(115)의 측벽 상에도 스캘럽(scallop) 무늬를 가질 수 있다. 한편, 비아 홀(120)은 기판(100)을 관통하도록 형성될 수 있다.
도 3에 도시된 바와 같이 비아 홀(120)의 형상에 따라, 비아 홀(120)의 측벽에 배치되는 씨드 패턴(130)은 우수한 피복성(coverage)을 가질 수 있다.
비아 전극(164)은 제1 매립부(141), 제2 매립부(145), 제1 돌출부(150) 및 제2 돌출부(148)를 포함할 수 있다. 즉, 제1 돌출부(150)가 기판(100)의 제1 면 상에 돌출되는 반면에, 제2 돌출부(148)는 제1 면에 대향하는 제2 면 상에 돌출될 수 있다. 제2 돌출부(148)는 비아 홀(120)의 제2 부분(115)의 바닥면이 제거되어 노출되며, 씨드 패턴(130)의 바닥부도 제거될 수 있다. 비아 홀(120)의 측벽에 배치되는 씨드 패턴(130)은 도 3에 도시된 바와 같이 우수한 피복성을 가질 수 있다, 씨드 패턴(130)은 제1 매립부(145) 보다 제2 매립부(141)에서 더 약 1.2 내지 약 2배 더 두꺼울 수 있다. 비아 홀(120)의 측벽에도 우수 이에 따라, 비아 전극(163)은 기판(100)의 제1 면 상에 배치된 집적 회로의 전기적 신호를 기판(100)의 제2 면 상으로 전송할 수 있다. 즉, 비아 전극(163)은 반도체 장치의 전기적 신호를 기판(100)에 수직한 방향으로 전달하는 데 이용될 수 있다.
도 8은 예시적인 실시예에 따른 반도체 장치들의 적층 구조체를 설명하기 위한 단면도이다.
도 8을 참조하면, 반도체 장치의 적층 구조체는 적층된 복수의 제1 및 제2 반도체 장치들(200, 300)을 포함할 수 있다.
제1 및 제2 반도체 장치들(200, 300) 각각은 각각에 해당하는 기판(201, 301), 기판(201, 301) 상에 배치되는 절연층들(205, 305) 및 전극 패드들(206, 306)을 포함할 수 있다. 또한, 제1 및 제2 반도체 장치들(200, 300) 각각은 각각에 해당하는 기판(201, 301)을 관통하는 비아 홀들(220, 320) 및 이를 매립하는 씨드 패턴(230, 330) 및 비아 전극(263, 363)을 포함할 수 있다. 한편, 비아 전극들(263, 363) 각각은 각각에 해당하는 제1 돌출부(250, 350), 제1 매립부(241, 341), 제2 매립부(245, 345) 및 제2 돌출부(248, 348)를 포함할 수 있다.
제1 및 제2 반도체 장치들(200, 300)의 전기적 신호를 기판(201, 301)에 대해 수직한 방향으로 전송할 수 있다. 즉, 제1 반도체 장치(200)의 제1 돌출부(250)는 중간층(270)을 관통하는 범프층(280)과 접촉하며, 제2 반도체 장치(300)의 제2 돌출부(348)와 연결될 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 반도체 장치들(200, 300) 각각은 도 5 또는 도 6을 참조로 설명한 반도체 장치들과 실질적으로 유사할 수 있으나, 이에 의해서 제한되지 않는다. 즉, 각각의 반도체 장치들(200, 300)은 상술한 다른 실시예들에 따른 반도체 장치들로 대체될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치들의 적층 구조체는 2개의 반도체 장치들(200, 300)을 적층한 것으로 표시되었으나, 2개 이 상의 복수 개의 반도체 장치들을 포함할 수도 있다. 상술한 반도체 장치들의 적층 구조체는 반도체 패키지에 포함될 수 있다.
도 9 내지 도 14는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도, 그래프이며 도 9a는 도 9의 C 영역을 확대한 도면이다. 도 9 및 도 9a를 참조하면, 기판(100) 상에 마스크층(103)을 형성하고, 기판(100)을 부분적으로 식각하여 제1 부분(110)을 형성할 수 있다. 한편, 기판(100) 상에 도 4 또는 도 5에 도시된 바와 같이 절연층(105) 또는 절연층(105)과 전극패드(106)가 더 형성되고, 마스크층(103)이 이들 상에 형성될 수 있다. 이에 따라 이 것들을 포함하는 기판(100)이 부분적으로 식각되어 제1 부분(110)이 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 부분(110)은 보쉬 공정(bosch process)을 이용하여 형성될 수 있다. 이에 따라, 제1 부분(110)은 실질적으로 일정한 폭(W1)을 가지며, 기판(100)의 내부로 연장될 수 있다. 또한, 제1 부분(110)의 측벽 상에는 스캘럽(scallop) 무늬를 가질 수 있다. 예를 들어, 스캘럽 무늬의 크기는 약 20nm 이상일 수 있다.
상기 보쉬 공정은 식각 단계와 패시베이션층 형성 단계를 포함하는 사이클(cycle)을 반복하여 수행할 수 있다. 즉, 상기 패시베이션층 형성 단계는 제1 부분(110)의 측벽과 바닥면 상에 일정한 두께의 패시베이션층(104)을 형성할 수 있으며, 상기 식각 단계는 이방성 식각 공정을 통해서 상기 바닥면 상에 배치된 패시베이션층(104) 부분을 제거하고, 이에 따라 노출된 기판(100)을 제거할 수 있다. 즉, 하나의 사이클이 수행될 때마다, 제1 부분(110)의 깊이는 증가하고, 제1 부분(110)의 측벽에 배치된 스캘럽(scallop) 무늬의 수가 증가할 수 있다.
한편, 제1 부분(110)은 평탄하지 않은 바닥면을 가질 수 있다. 즉, 제1 부분(110)의 바닥면의 최고점과 최저점 사이의 높이 차이(D4)는 미리 정해진 값보다 클 수 있다. 또한, 높이 차이(D4)와 제1 부분(110)의 폭(W1)의 비율(D4/W1)이 특정한 값 이상일 수 있다. 예를 들어, 제1 부분(110)의 폭(W1)이 약 4μm 내지 약 10μm인 경우, 높이 차이(D4)는 약 1μm 초과이거나, 높이 차이(D4)와 제1 부분(110)의 폭(W1)의 비율(D4/W1)이 약 0.15 초과일 수 있다.
한편, 제1 부분(110)을 형성하는 과정에서, 각 사이클에서 식각 공정을 수행하는 시간과 상기 패시베이션층을 형성하는 증착 공정을 수행하는 시간은 아래에서 도 11을 참조하여 설명한다.
도 10 및 도 11을 참조하면, 기판(100)을 추가적으로 식각하여 제1 부분(110)과 이에 연통되는 제2 부분(115)을 구비하는 비아 홀(120)을 형성할 수 있다.
도 9, 및 도 9a를 참조로 설명한 상기 보쉬 공정을 추가적으로 수행하여, 제1 부분(110)과 연통되는 제2 부분(115)을 형성할 수 있다. 다만, 제2 부분(115)을 형성하는 과정에서 식각 공정을 수행하는 시간은 제1 부분(110)을 형성하는 과정에서 식각 공정을 수행하는 시간보다 짧을 수 있다. 또한, 제2 부분(115)의 깊이가 증가할수록, 상기 식각 공정을 수행하는 시간을 추가적으로 짧아질 수 있다.
이어서 제1 부분(110)과 제2 부분(115)에 형성된 패시베이션층(104)가 제거될 수 있다. 이와는 달리, 패시베이션층(104)가 비아홀(120)의 측벽 및 바닥면에 남을 수 있다.
예시적인 일 실시예에 있어서, 제1 부분(110)을 형성하는 보쉬 공정의 첫 번째 사이클의 식각 공정 수행 시간은 제2 부분(115)을 형성하는 보쉬 공정의 마지막 사이클의 식각 공정 수행 시간의 2배 이상일 수 있다.
예시적인 실시예에 있어서, 제1 부분(110) 및 제2 부분(115)을 형성하는 보쉬 공정에서 각각의 사이클에서 식각 공정 수행 시간(Y)은 아래의 공식들로 계산될 수 있다.
Figure 112014022337455-pat00003
---(1)
Figure 112014022337455-pat00004
---(2)
공식 (1)에서, Y는 특정 사이클에서 식각 공정 수행 시간을 의미하고, YO는 첫 번째 사이클에서 식각 공정 수행 시간을 의미하며, YE는 마지막 사이클에서 식각 공정 수행 시간을 의미한다. 또한, n은 식각 공정에 의해서 형성되는 비아 홀의 모양을 결정하는 인자로, 본 발명에서는 5 내지 15 사이의 값을 가질 수 있다. X는 사이클 횟수에 의해서 공식 (2)에서 결정된다. 공식 (2)에서 CR은 현재 사이클 횟수를 의미하고, CE는 전체 사이클 횟수를 의미한다.
예시적인 실시예들에 있어서, n값은 비아 홀(120)의 폭(W1)에 의해서 조절될 수 있다. 예를 들어, 비아 홀(120)의 폭(W1)이 약 5μm인 경우에 n값은 약 10으로 선택될 수 있다. 또한, 비아 홀(120)의 폭(W1)이 약 6μm 이상인 경우에 n값은 약 5 내지 약 10 사이로 선택될 수 있다. 즉, 비아 홀(120)의 폭(W1)이 증가할수록, n값은 감소할 수 있다.
상술한 공식에 의해서, 식각 공정 수행 시간을 결정하는 경우, 도 1 및 도 2를 참조로 설명한 바와 같이, 제2 부분(115)이 테이퍼 형상의 측벽과 실질적으로 평탄한 바닥면을 가질 수 있다. 즉, 제1 부분(110)의 폭(W1)과 제2 부분(115)의 폭(W2)의 비율(W2/W1)은 약 0.85 내지 약 0.94일 수 있으며, 상기 바닥면의 최고점과 최저점의 높이 차이(D3)는 약 1μm 이하이고, 높이 차이(D3)와 비아 홀(120)의 폭(W1)의 비율(D3/W1)이 약 0.15 이하일 수 있다.
도 11은 상술한 공식들에 의해서 계산된 각 사이클 별 식각 공정 수행 시간을 나타낸 그래프이다. 도 11에서 x축은 현재 사이클 횟수(CR)를 의미하고, y축은 특정 사이클에서 식각 공정 수행 시간(Y)을 의미한다. 또한, 도 11에서 YO는 0.8초이고, YE는 0.4초이다. 또한, n은 10으로 고정되었고, 전체 사이클 횟수(CE)는 300회로 선택되었다. 도 11에서, (III) 영역은 도 9의 제1 부분(110)을 형성하는 사이클들을 의미하고, (IV) 영역은 도 10의 제2 부분(115)을 형성하는 사이클들을 의미한다.
도 12를 참조하면, 비아 홀(120)의 측벽 및 바닥면 상에 씨드 패턴(130)을 형성할 수 있다. 씨드 패턴(130)은 알루미늄(Al), 구리(Cu), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 또는 금(Au)과 같은 금속을 사용하는 물리 기상 증착법(PVD), 화학 기상 증착법(CVD) 또는 원자층 증착법(ALD)을 통해서 형성할 수 있다.
예시적인 실시예에 있어서, 비아 홀(120)의 제2 부분(115)은 테이퍼 형상의 측벽과 실질적으로 평탄한 바닥면을 가질 수 있으므로, 비아 홀(120)의 내벽 상에 형성된 씨드 패턴(130)은 우수한 피복성(coverage)을 가질 수 있다.
한편, 씨드 패턴(130)의 두께는 도 3을 참조로 설명한 씨드 패턴(130)의 두께와 실질적으로 동일하거나 유사할 수 있다. 따라서 씨드 패턴(130)의 두께에 대한, 반복되는 설명은 생략한다.
도 13을 참조하면, 비아 홀(120)을 매립하는 제1 매립부(140), 제2 매립부(145) 및 제1 돌출부(150)를 형성할 수 있다.
예시적인 실시예들에 있어서, 기판(100)의 제1 면 상에 비아 홀(120)을 매립하는 도전막을 형성하고, 상기 도전막을 부분적으로 식각하여 제1 매립부(140), 제2 매립부(145) 및 제1 돌출부(150)를 형성할 수 있다. 한편, 제1 돌출부(150)는 도 4, 또는 도 5에 도시된 바와 같이 절연층(105), 또는 절연층(105)와 전극 패드(106) 상에 형성될 수 있다. 이와는 달리 도 6에 도시된 바와 같이 제1 돌출부(150) 대신에 절연층(105), 배선 패턴(107), 콘택 플러그(108) 및 전극 패드(109)가 더 형성될 수 있다.
상술한 과정에서 비아 홀(120)의 제2 부분(115)이 테이퍼 형상의 측벽과 실질적으로 평탄한 바닥면을 가지므로, 이들 상에 형성되는 씨드 패턴(130)이 상대적으로 우수한 피복성(coverage)을 가질 수 있다. 이에 따라, 씨드 패턴(130)을 이용하여 매립한 도전막에 의해 형성된 비아 전극(163)은 우수한 신뢰성을 가질 수 있다. 예시적인 실시예들에 따른 반도체 장치는 우수한 신뢰성을 가질 수 있다.
도 14를 참조하면, 기판(100)을 부분적으로 제거하여, 제1 매립부(140)를 노출시키고, 비아 전극(163)을 형성할 수 있다.
기판(100)의 제2 면으로부터 기판(100)의 일부분을 제거하여 비아 전극(163)의 돌출부(148)를 기판(100)의 제 2 면으로부터 노출할 수 있다. 예를 들어, 기판(100)을 부분적으로 제거하는 공정은 평탄화 공정, 예를 들어 에치백(etch back) 또는 화학적기계적연마(CMP)를 이용할 수 있다.
이후, 기판(100)의 바닥 부분을 추가적으로 제거하여, 돌출부(148)를 기판(100)의 상기 제2 면으로부터 돌출시킬 수 있다. 예를 들어, 등방성 식각 또는 이방성 식각을 이용하여 기판(100)을 선택적으로 식각함으로써, 돌출부(148)의 측벽을 노출시킬 수 있다. 이 때, 비아 홀(120)의 제2 부분(115)에 형성된 비아 전극(160)의 제2 매립부(140)의 일부가 노출될 수 있다. 또한 씨드 패턴(130)의 일부가 노출될 수 있다. 예를 들면, 씨드 패턴(130)의 적어도 바닥면이 노출될 수 있다.
도 15는 예시적인 실시예에 따른 반도체 장치들의 적층 구조체의 제조 방법을 설명하기 위한 단면도이다.
각각의 반도체 장치들(200, 300)은 도 8을 참조로 설명한 반도체 장치들과 실질적으로 동일할 수 있다. 각각의 반도체 장치들(200, 300)은 도 9 내지 도 14를 참조로 설명한 반도체 장치의 제조 방법과 실질적으로 동일하거나 유사한 방법으로 제조될 수 있다.
이후, 제1 반도체 장치(200)의 제1 돌출부(250)는 제2 반도체 장치(300)의 제2 돌출부(348)와 대응하도록 정렬될 수 있으며, 상기 제1 반도체 장치와 상기 제2 반도체 장치를 순차적으로 적층할 수 있다. 이에 따라, 형성된 반도체 장치의 적층 구조체에서, 전기적 신호는 반도체 장치들의 수직한 방향으로 전달될 수 있다. 상술한 반도체 장치들의 적층 구조체는 반도체 패키지에 포함될 수 있다.
도 16은 예시적인 실시예에 따른 메모리 시스템(400)을 보여주는 개략적인 블록도이다.
도 16을 참조하면, 메모리 시스템(400)은 저장장치일 수 있다. 예를 들면, 메모리 시스템(400)은 메모리 카드, 또는 SSD(solid state drive)일 수 있다. 메모리 시스템(400)은 하우징(430) 내에 제어기(410)와 메모리부(420)를 포함할 수 있다. 제어기(410)와 메모리부(420)는 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기(410)의 명령에 따라서, 메모리부(420)와 제어기(410)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(400)는 메모리부(420)에 데이터를 저장하거나 또는 메모리부(420)로부터 데이터를 외부로 출력할 수 있다.
예를 들어, 메모리부(420)는 전술한 예시적인 실시예들에 따른 반도체 장치 또는 반도체 장치들의 적층 구조체를 포함할 수 있다.
도 17은 예시적인 실시예에 따른 전자 시스템(500)을 보여주는 개략적인 블록도이다.
도 17을 참조하면, 전자 시스템(500)은 프로세서(510), 입/출력 장치(530) 및 메모리부(520)를 포함할 수 있고, 이들은 버스(bus, 540)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(510)는 프로그램을 실행하고 시스템(500)을 제어하는 역할을 할 수 있다. 입/출력 장치(530)는 시스템(500)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(500)은 입/출력 장치(530)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 메모리부(520)는 프로세서(510)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들어, 메모리부(520) 및/또는 프로세서(510)는 예시적인 실시예들에 따른 반도체 장치 또는 반도체 장치들의 적층 구조체를 포함할 수 있다.
예를 들어, 이러한 전자 시스템(500)은 메모리부(520)를 필요로 하는 다양한 전자 제어 장치를 구성할 수 있고, 예컨대 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 또는 가전제품(household appliances)에 이용될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 110: 비아 전극의 제1 부분
115: 비아 전극의 제2 부분 120: 비아 홀
130: 씨드 패턴 140: 제1 매립부
145: 제2 매립부 150: 제1 돌출부
160: 비아 전극

Claims (10)

  1. 서로 대향된 제1 면 및 제2 면을 가지는 기판을 제공하고,
    상기 제1 면으로부터 상기 제2 면을 향해서 연장되며, 상기 제1 면에 인접하여 배치되며 상기 기판에 대해 수직인 제1 부분 및 상기 제1 부분으로부터 멀어질수록 좁은 폭을 가지고 평탄한 바닥면을 갖는 제2 부분을 구비하는 비아 홀을 상기 기판 내에 형성하고;
    상기 비아 홀의 상기 제1 부분의 측벽, 상기 제2 부분의 측벽 및 상기 바닥면 상에 배치되며, 상기 제1 부분의 측벽보다 상기 제2 부분의 측벽에서 두꺼운 씨드 패턴을 형성하고; 그리고
    상기 비아 홀을 매립하며 상기 제2 면에서 돌출되는 제1 돌출부를 구비하는 비아 전극을 형성하는 것을 포함하며,
    상기 비아 홀을 형성하는 것은 식각 단계와 패시베이션층을 형성하는 단계를 포함하는 사이클을 반복적으로 수행하는 보쉬 공정을 이용하여 상기 제1 부분과 상기 제2 부분을 형성하고,
    상기 제2 부분을 형성하는 각 사이클의 식각 공정을 수행하는 시간은 상기 제1 부분을 형성하는 각 사이클의 식각 공정을 수행하는 시간보다 짧은 반도체 장치의 제조방법.
  2. 제1 항에 있어서, 상기 비아 홀의 상기 제1 부분은 제1 폭(W1)을 가지며, 상기 비아 홀의 상기 제2 부분은 제2 폭(W2)을 가지고, 상기 폭들의 비율(W2/W1)은 0.85 내지 0.94인 반도체 장치의 제조방법.
  3. 삭제
  4. 삭제
  5. 제1 항에 있어서, 상기 보쉬 공정의 상기 식각 공정을 수행하는 시간은 공식(1) 및 공식(2)에 의해서 결정되는 반도체 장치의 제조 방법.
    Figure 112020131399743-pat00005
    ---(1)
    Figure 112020131399743-pat00006
    ---(2)

    (Y는 특정 사이클에서 식각 공정 수행 시간을 의미하고, YO는 첫 번째 사이클에서 식각 공정 수행 시간을 의미하며, YE는 마지막 사이클에서 식각 공정 수행 시간을 의미함. CR은 현재 사이클 횟수를 의미하고, CE는 전체 사이클 횟수를 의미함.)
  6. 제5 항에 있어서, 공식 (1)의 n은 상기 비아 홀의 폭이 증가할수록, 감소하는 반도체 장치의 제조 방법.
  7. 제1 항에 있어서, 상기 비아 홀의 상기 제2 부분의 상기 평탄한 바닥면의 최고점과 최저점 사이의 높이 차이(D3)와 상기 비아 홀의 상기 제1 부분의 폭(W1)의 비율(D3/W1)은 0 내지 0.15인 반도체 장치의 제조 방법
  8. 제1 항에 있어서, 상기 비아홀의 상기 제2 부분의 측벽 상에 형성된 상기 씨드 패턴은 상기 비아 홀의 상기 제1 부분의 측벽 상에 형성된 상기 씨드 패턴보다 1.2 내지 2 배의 두께를 갖도록 형성되는 반도체 장치의 제조방법.
  9. 제1 항에 있어서, 상기 비아 홀의 상기 제2 부분의 바닥면은 상기 비아 홀의 상기 제2 부분의 측벽에 인접하여 배치되는 주변부와 상기 주변부에 의해서 둘러싸인 중앙부를 포함하며, 상기 중앙부는 상기 주변부보다 평탄한 반도체 장치의 제조방법.
  10. 제9 항에 있어서, 상기 비아홀의 바닥면의 주변부 상에 배치된 상기 씨드 패턴의 두께는 상기 중앙부에 형성된 상기 씨드 패턴의 두께보다 얇고, 상기 제2 부분의 측벽에 형성된 상기 씨드 패턴의 두께보다 얇은 은 반도체 장치의 제조방법.
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